JPH0819246A - Parallel connection circuit of semiconductor switch elements - Google Patents

Parallel connection circuit of semiconductor switch elements

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JPH0819246A
JPH0819246A JP6151394A JP15139494A JPH0819246A JP H0819246 A JPH0819246 A JP H0819246A JP 6151394 A JP6151394 A JP 6151394A JP 15139494 A JP15139494 A JP 15139494A JP H0819246 A JPH0819246 A JP H0819246A
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JP
Japan
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semiconductor switch
circuit
gate
terminal
drive circuit
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JP6151394A
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Japanese (ja)
Inventor
Masateru Igarashi
征輝 五十嵐
Masakazu Gekitou
政和 鷁頭
Masanobu Fujikura
政信 藤倉
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Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Publication date
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Abstract

PURPOSE:To balance shared currents of a plurality of semiconductor switching devices when the devices are connected in parallel to each other without a selection work which makes the switching speeds of the respective devices uniform and without series connections of reactors and the respective devices. CONSTITUTION:A plurality of semiconductor switching devices and a gate driving circuit 4 common to the respective switching devices are provided. The respective semiconductor switching devices are connected in parallel to each other. When the gate driving circuit 4 is connected to the gates of the respective semiconductor switching devices with separated wires, separated common mode coils are inserted into respective circuits with which the gate driving circuit 4 is connected to the gates of the semiconductor switching devices. Or, respective lines with which the gate driving circuit 4 is connected to the gates of the semiconductor switching devices are separately made to pass through the piercing holes of cores which have piercing holes at their centers.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は、特に高速度で動作す
る半導体スイッチ素子を並列接続して使用する際の半導
体スイッチ素子の並列接続回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel connection circuit for semiconductor switching devices, which is used when semiconductor switching devices operating at high speed are connected in parallel.

【0002】[0002]

【従来の技術】図4は高速で動作する半導体スイッチ素
子を並列接続して同時に動作させる従来例を示した回路
図である。この従来例回路は、高速動作の半導体スイッ
チ素子として例えば2つの絶縁ゲートバイポーラトラン
ジスタ(以下ではIGBTと略記する)1と2のコレク
タ端子C1とC2とを結合して直流電源の正極側Pに接
続し、主エミッタ端子E1とE2とを結合して直流電源
の負極側Nに接続することで、IGBTの並列接続回路
を構成する。これらのIGBT1,2にはスナバ回路3
を並列に接続して、スイッチング動作する際に発生する
サージ電圧の緩和を図っている。
2. Description of the Related Art FIG. 4 is a circuit diagram showing a conventional example in which semiconductor switching elements operating at high speed are connected in parallel and operated simultaneously. In this conventional circuit, collector terminals C1 and C2 of, for example, two insulated gate bipolar transistors (hereinafter abbreviated as IGBTs) 1 and 2 as a high-speed operation semiconductor switching element are coupled to each other and connected to a positive electrode side P of a DC power source. Then, the main emitter terminals E1 and E2 are coupled and connected to the negative electrode side N of the DC power supply, thereby forming a parallel connection circuit of the IGBT. A snubber circuit 3 is provided in these IGBTs 1 and 2.
Are connected in parallel to alleviate the surge voltage generated during switching operation.

【0003】ゲート駆動回路4の端子G0はゲート抵抗
5を介してIGBT1のゲート端子G1に接続すると共
に、この端子G0は別の電線でゲート抵抗6を介してI
GBT2のゲート端子G2に接続する。又ゲート駆動回
路4の端子E0とIGBT1の補助エミッタ端子EXと
を接続し、且つ端子E0とIGBT2の補助エミッタ端
子EYとを接続する。かくしてゲート駆動回路4が出力
するゲート電流に対応して、2つのIGBT1,2は同
時にオン・オフ動作する。
The terminal G0 of the gate drive circuit 4 is connected to the gate terminal G1 of the IGBT1 via a gate resistor 5, and this terminal G0 is a separate wire via a gate resistor 6 to I.
It is connected to the gate terminal G2 of the GBT2. Further, the terminal E0 of the gate drive circuit 4 is connected to the auxiliary emitter terminal EX of the IGBT1, and the terminal E0 is connected to the auxiliary emitter terminal EY of the IGBT2. Thus, the two IGBTs 1 and 2 are simultaneously turned on / off in response to the gate current output by the gate drive circuit 4.

【0004】図5は図4の従来例回路と等価な回路を示
した等価回路図である。この等価回路において、LX1は
IGBT1の補助エミッタ端子EXと主エミッタ端子E
1との間の配線インダクタンス,LY2はIGBT2の補
助エミッタ端子EYと主エミッタ端子E2との間の配線
インダクタンスであり、LN は主エミッタ端子E1と主
エミッタ端子E2との間の配線インダクタンスであり、
L01はIGBT1のゲート端子G1とゲート駆動回路端
子G0との間の配線インダクタンス,L02はIGBT2
のゲート端子G2とゲート駆動回路端子G0との間の配
線インダクタンスであり、L0XはIGBT1の補助エミ
ッタ端子EXとゲート駆動回路端子E0との間の配線イ
ンダクタンス,L0YはIGBT2の補助エミッタ端子E
Yとゲート駆動回路端子E0との間の配線インダクタン
スをそれぞれが表している。又、C1 はIGBT1のゲ
ート・エミッタ間の静電容量,C2 はIGBT2のゲー
ト・エミッタ間の静電容量を表している。
FIG. 5 is an equivalent circuit diagram showing a circuit equivalent to the conventional circuit of FIG. In this equivalent circuit, L X1 is the auxiliary emitter terminal EX and the main emitter terminal E of the IGBT 1.
1 is a wiring inductance between L1 and L Y2 is a wiring inductance between the auxiliary emitter terminal EY of the IGBT 2 and the main emitter terminal E2, and L N is a wiring inductance between the main emitter terminal E1 and the main emitter terminal E2. Yes,
L 01 is the wiring inductance between the gate terminal G 1 of the IGBT 1 and the gate drive circuit terminal G 0, and L 02 is the IGBT 2
Is a wiring inductance between the gate terminal G2 and the gate drive circuit terminal G0, L 0X is a wiring inductance between the auxiliary emitter terminal EX of the IGBT 1 and the gate drive circuit terminal E 0, and L 0Y is an auxiliary emitter terminal E of the IGBT 2.
Each represents the wiring inductance between Y and the gate drive circuit terminal E0. C 1 represents the gate-emitter capacitance of the IGBT 1 and C 2 represents the gate-emitter capacitance of the IGBT 2.

【0005】IGBT1と2とに共通のゲート駆動回路
4が両者に同時にターンオフ指令を与えるので、両IG
BT1,2のコレクタ電流減少率が同じであれば、前述
したインダクタンスLX1に発生する電圧VX1と、インダ
クタンスLY2に発生する電圧VY2とは等しくなるから、
図4の補助エミッタ端子EXと補助エミッタ端子EYと
主エミッタ端子E2と主エミッタ端子E1とで構成する
閉回路には電流は流れない。図5の等価回路でいえば、
LX1,LN ,LY2,L0Y,L0Xで構成する閉回路に流れ
る電流IE =0である。電流IE が零ならばインダクタ
ンスL0Xで発生する電圧V0Xは零であり、インダクタン
スL0Yで発生する電圧V0Yも零である。従ってIGBT
1のゲート・エミッタ間静電容量C1 の放電速度は、ゲ
ート抵抗5の抵抗値とインダクタンスL01,L0Xとゲー
ト駆動回路4とにより定まる値となるし、IGBT2の
ゲート・エミッタ間静電容量C2 の放電速度は、ゲート
抵抗6の抵抗値とインダクタンスL02,L0Yとゲート駆
動回路4とにより定まる値となる。即ちIGBT1と2
とを並列接続したことによる影響は現れない。
Since the gate drive circuit 4 common to the IGBTs 1 and 2 gives a turn-off command to both at the same time, both IG
If the collector current decrease rate BT1,2 are the same, the voltage V X1 generated in the inductance L X1 described above, since is equal to the voltage V Y2 generated in the inductance L Y2,
No current flows in the closed circuit composed of the auxiliary emitter terminal EX, the auxiliary emitter terminal EY, the main emitter terminal E2, and the main emitter terminal E1 in FIG. In the equivalent circuit of FIG. 5,
The current I E = 0 flowing in the closed circuit constituted by L X1 , L N , L Y2 , L 0Y and L 0X . If the current I E is zero, the voltage V 0X generated by the inductance L 0X is zero, and the voltage V 0Y generated by the inductance L 0Y is also zero. Therefore IGBT
The discharge speed of the gate-emitter capacitance C 1 of 1 is a value determined by the resistance value of the gate resistor 5, the inductances L 01 and L 0X, and the gate drive circuit 4, and the gate-emitter electrostatic capacitance of the IGBT 2 is The discharge rate of the capacitance C 2 is a value determined by the resistance value of the gate resistor 6, the inductances L 02 and L 0Y, and the gate drive circuit 4. That is, IGBTs 1 and 2
The effect of connecting and in parallel does not appear.

【0006】ところが両IGBT1,2のターンオフ速
度に差があって、例えばIGBT1のほうがIGBT2
よりもターンオフ時のコレクタ電流が大きくて電流減少
率が大であるとする。このときの関係が下記の数式1で
ある。
However, there is a difference in the turn-off speeds of the IGBTs 1 and 2, and for example, the IGBT 1 is the IGBT 2
It is assumed that the collector current at turn-off is larger and the current reduction rate is larger than that. The relationship at this time is Equation 1 below.

【0007】[0007]

【数1】 [Equation 1]

【0008】このとき配線インダクタンスLX1に発生す
る電圧と、配線インダクタンスLY2に発生する電圧とは
同じにならず、その大小関係は下記の数式2に示す状態
となる。この電位差VE は数式3で表される。
At this time, the voltage generated in the wiring inductance L X1 and the voltage generated in the wiring inductance L Y2 are not the same, and the magnitude relationship is as shown in the following mathematical formula 2. This potential difference V E is expressed by Equation 3.

【0009】[0009]

【数2】 [Equation 2]

【0010】[0010]

【数3】 (Equation 3)

【0011】ここでゲート駆動回路端子E0と補助エミ
ッタ端子EX,EYとの間の配線インダクタンスL0X,
L0Yに比べて、主エミッタ端子E1とE2との間の配線
インダクタンスLN は極めて小さいので、このLN は無
視できる。LN を無視すれば前述の電位差VE は配線イ
ンダクタンスL0XとL0Yとに均等に印加されることにな
る。即ち下記の数式4が成立する。
Here, the wiring inductance L 0X between the gate drive circuit terminal E0 and the auxiliary emitter terminals EX and EY,
Since the wiring inductance L N between the main emitter terminals E1 and E2 is extremely small compared to L 0Y , this L N can be ignored. If L N is neglected, the above-mentioned potential difference V E is applied evenly to the wiring inductances L 0X and L 0Y . That is, the following formula 4 is established.

【0012】[0012]

【数4】 [Equation 4]

【0013】ここでIGBT1のゲート・エミッタ間静
電容量C1 の放電経路の電圧をVC1とすると、この電圧
VC1は下記の数式5で表され、IGBT2のゲート・エ
ミッタ間静電容量C2 の放電経路の電圧VC2は下記の数
式6で表される。但しVG はゲート駆動回路4の電圧で
ある。
[0013] Here, when the voltage of the gate-emitter capacitance C 1 of the discharge path of IGBT1 and V C1, the voltage V C1 is expressed by Equation 5 below, the gate-emitter capacitance C of the IGBT2 The voltage V C2 of the second discharge path is expressed by Equation 6 below. However, V G is the voltage of the gate drive circuit 4.

【0014】[0014]

【数5】 (Equation 5)

【0015】[0015]

【数6】 (Equation 6)

【0016】これらの数式5と6から明らかなように、
差電圧VE によりIGBT1のゲート・エミッタ間静電
容量C1 は放電を遅くされ、静電容量C1 は放電が速く
なる。IGBTは、ゲート・エミッタ間静電容量の放電
速度とターンオフ速度とが比例するから、電流が大きい
IGBT1はターンオフ時の速度が減少する方向に作用
し、電流が小さいIGBT2のターンオフ時の速度は増
加する方向に作用することになる。即ち、この作用は並
列接続しているIGBTがターンオフする際の電流の不
平衡を助長させることになる。更に、この差電圧VE は
ゲート・エミッタ間静電容量を充電する方向にも作用す
るので、当該IGBTを誤オンさせるなどの誤動作の原
因にもなる。
As is clear from these equations 5 and 6,
Due to the difference voltage V E , the gate-emitter capacitance C 1 of the IGBT 1 slows down the discharge, and the capacitance C 1 discharges faster. In the IGBT, since the discharge speed of the gate-emitter capacitance and the turn-off speed are proportional to each other, the IGBT1 having a large current acts in the direction of decreasing the speed at the turn-off, and the IGBT2 having a small current increases the speed at the turn-off. It will act in the direction of doing. That is, this action promotes current imbalance when the IGBTs connected in parallel are turned off. Further, since this difference voltage V E also acts in the direction of charging the gate-emitter capacitance, it causes a malfunction such as erroneously turning on the IGBT.

【0017】図6は図4の従来例回路で半導体スイッチ
素子がターンオフする際の各素子の電流の変化を示した
グラフであって、横軸は時間を表し、縦軸はコレクタ電
流を表している。このグラフでIGBT1のコレクタ電
流IC1とIGBT2のコレクタ電流IC2とはいずれも実
線で示されていて、差電圧VE により最終的には電流不
平衡分がZで示される量まで拡大している。
FIG. 6 is a graph showing changes in the current of each element when the semiconductor switch element is turned off in the conventional circuit of FIG. 4, in which the horizontal axis represents time and the vertical axis represents collector current. There is. In this graph, both the collector current I C1 of the IGBT1 and the collector current I C2 of the IGBT2 are shown by solid lines, and the current imbalance is finally expanded to an amount indicated by Z by the difference voltage V E. There is.

【0018】IGBTがターンオンする際は、前述の場
合と電流方向と電圧方向が逆になるだけであるから、同
様な動作となり、同じような不具合を生じる。
When the IGBT is turned on, the current direction and the voltage direction are simply opposite to those in the case described above, so that the same operation occurs and the same problem occurs.

【0019】[0019]

【発明が解決しようとする課題】前述したように、複数
の半導体スイッチ素子を従来通りに並列接続すると、補
助エミッタ端子と主エミッタ端子との間の配線インダク
タンスに発生する起電力に差を生じることになり、この
差電圧のために当該半導体スイッチ素子が動作するとき
の電流不平衡が増幅されてしまうことになる。そこでこ
のような不具合が発生するのを回避するためには、各半
導体スイッチ素子のスイッチング速度が揃うように選別
して組合せなければならないので、選別と組合せに手間
がかかるので、装置が高価になる不具合がある。
As described above, when a plurality of semiconductor switching elements are connected in parallel as in the conventional case, a difference occurs in the electromotive force generated in the wiring inductance between the auxiliary emitter terminal and the main emitter terminal. Therefore, due to this difference voltage, the current imbalance when the semiconductor switch element operates is amplified. Therefore, in order to avoid the occurrence of such a problem, it is necessary to select and combine the semiconductor switching elements so that the switching speeds of the semiconductor switching elements are uniform, which requires time and effort for selection and combination, which makes the device expensive. There is a defect.

【0020】各素子の分担電流を平衡させるために、素
子に分担用リアクトルを直列接続する方法もあるが、ス
イッチング時の分担電流を平衡させるにはスナバ回路の
内側に分担用リアクトルを接続しなければならないの
で、スイッチング時の跳ね上がり電圧が大きくなってし
まう不都合を生じるし、素子の耐圧に比べて使用電圧を
低く抑えなければならないから、素子の直列接続数が増
加して装置を大形化させてしまう不具合も生じる。更に
高耐圧の素子は一般に飽和電圧が大きく、スイッチング
特性も劣るので素子の発生損失が増大し、装置の変換効
率が低下する不具合も生じる。
There is also a method of connecting a sharing reactor to the elements in series in order to balance the sharing current of each element, but in order to balance the sharing current at the time of switching, the sharing reactor must be connected inside the snubber circuit. Therefore, the jumping voltage at the time of switching becomes large, and the operating voltage must be kept lower than the withstand voltage of the element, which increases the number of elements connected in series and enlarges the device. There is also a problem that it will happen. Further, a high breakdown voltage element generally has a large saturation voltage and poor switching characteristics, so that the generated loss of the element increases and the conversion efficiency of the device decreases.

【0021】そこでこの発明の目的は、複数の半導体ス
イッチ素子を並列接続する際に、各素子のスイッチング
速度を揃える選別作業や各素子にリアクトルを直列接続
することをせずに、スイッチング時の分担電流を平衡さ
せることにある。
Therefore, an object of the present invention is to share the switching time without connecting a plurality of semiconductor switching elements in parallel without performing a sorting operation to make the switching speeds of the elements uniform or connecting a reactor to each element in series. To balance the current.

【0022】[0022]

【課題を解決するための手段】前記の目的を達成するた
めにこの発明の半導体スイッチ素子の並列接続回路は、
複数の半導体スイッチ素子と、これら各半導体スイッチ
素子に共通の駆動回路とを備え、前記各半導体スイッチ
素子を相互に並列接続し、前記駆動回路と半導体スイッ
チ素子の制御弁とを接続して当該半導体スイッチ素子動
作用の駆動電流を往復させる制御電線を各半導体スイッ
チ素子ごとに別個に設けている半導体スイッチ素子の並
列接続回路において、前記駆動回路と半導体スイッチ素
子の制御弁とを接続する前記制御電線のそれぞれには、
別個のコモンモードコイルを挿入するものとする。
In order to achieve the above-mentioned object, a parallel connection circuit for semiconductor switching elements according to the present invention comprises:
The semiconductor switch device includes a plurality of semiconductor switch elements and a drive circuit common to the semiconductor switch elements, the semiconductor switch elements are connected in parallel to each other, and the drive circuit and the control valve of the semiconductor switch element are connected to each other In a parallel connection circuit of semiconductor switch elements, in which a control electric wire for reciprocating a drive current for operating a switch element is separately provided for each semiconductor switch element, the control electric wire connecting the drive circuit and the control valve of the semiconductor switch element For each of the
A separate common mode coil shall be inserted.

【0023】又は、中央部に貫通穴を有する鉄心を備
え、前記駆動回路と半導体スイッチ素子の制御弁とを接
続する前記制御電線のそれぞれを、別個の前記鉄心の貫
通穴を通過させるものとする。
Alternatively, an iron core having a through hole at the center is provided, and each of the control wires connecting the drive circuit and the control valve of the semiconductor switch element is passed through a separate through hole of the iron core. .

【0024】[0024]

【作用】複数の半導体スイッチ素子を並列接続して共通
のゲート駆動回路から動作信号を与えて同時にスイッチ
ング動作をさせる際に、各素子の主エミッタ端子と補助
エミッタ端子との間の配線インダクタンスに発生する起
電力の差電圧が、ゲート駆動回路端子と補助エミッタ端
子とを接続する回路に印加されるのであるが、本発明で
はゲート駆動回路と各半導体スイッチ素子の制御弁とを
接続する制御電線に別個のコモンモードコイル又は鉄心
を挿入しているので、前記の補助エミッタ端子回路に差
電圧が印加されると、ゲート駆動回路とゲート端子とを
接続する回路にも同等の電圧がコモンモードコイルを介
して発生する。
[Function] When a plurality of semiconductor switching elements are connected in parallel and an operation signal is given from a common gate drive circuit to perform a switching operation at the same time, a wiring inductance between the main emitter terminal and the auxiliary emitter terminal of each element occurs. The differential voltage of the electromotive force is applied to the circuit that connects the gate drive circuit terminal and the auxiliary emitter terminal, but in the present invention, the control wire that connects the gate drive circuit and the control valve of each semiconductor switch element is used. Since a separate common mode coil or iron core is inserted, when a voltage difference is applied to the auxiliary emitter terminal circuit, an equivalent voltage is applied to the circuit connecting the gate drive circuit and the gate terminal. Occurs through.

【0025】ところが、ゲート・エミッタ間静電容量が
放電する経路では、エミッタ側の電圧とゲート側の電圧
とが逆極性で加わるために相殺される。従ってスイッチ
ング時に補助エミッタ端子と主エミッタ端子との間の配
線インダクタンスに発生する起電力の差電圧によって各
素子の電流不平衡を増加させる現象を回避することがで
きる。
However, in the path where the gate-emitter capacitance is discharged, the voltage on the emitter side and the voltage on the gate are applied with opposite polarities and thus cancel each other. Therefore, it is possible to avoid the phenomenon that the current imbalance of each element is increased by the difference voltage of the electromotive force generated in the wiring inductance between the auxiliary emitter terminal and the main emitter terminal during switching.

【0026】[0026]

【実施例】図1は本発明の第1実施例を表した回路図で
あるが、この第1実施例回路は、ゲート駆動回路端子G
0とIGBT1のゲート端子G1とを接続する回路と、
ゲート駆動回路端子E0とIGBT1の補助エミッタ端
子EXとを接続する回路とにコモンモードコイル10を
挿入していることと、ゲート駆動回路端子G0とIGB
T2のゲート端子G2とを接続する回路と、ゲート駆動
回路端子E0とIGBT2の補助エミッタ端子EYとを
接続する回路とにコモンモードコイル20を挿入してい
るところが前述した図4の従来例回路とは異なっている
が、それ以外は全て同じである。
DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a circuit diagram showing a first embodiment of the present invention. This first embodiment circuit is a gate drive circuit terminal G
0 and a circuit for connecting the gate terminal G1 of the IGBT1 and
The common mode coil 10 is inserted in the circuit that connects the gate drive circuit terminal E0 and the auxiliary emitter terminal EX of the IGBT1, and the gate drive circuit terminal G0 and the IGBT.
The circuit for connecting the gate terminal G2 of T2 and the circuit for connecting the gate drive circuit terminal E0 and the auxiliary emitter terminal EY of the IGBT2 are inserted with the common mode coil 20. Are different, but everything else is the same.

【0027】図2は図1の第1実施例回路と等価な回路
を示した等価回路図であり、この等価回路に図示してい
るゲート・エミッタ間静電容量C1 及びC2 と、配線イ
ンダクタンスLX1,LY2,LN ,L0X,L0Y,L01,及
びL02と、電圧VX1,VY2と、コレクタ電流IC1,IC2
とは、図5で既述の従来例回路の等価回路の場合と同じ
であるから、これらの説明は省略する。
FIG. 2 is an equivalent circuit diagram showing a circuit equivalent to the circuit of the first embodiment shown in FIG. 1, and the gate-emitter capacitances C 1 and C 2 shown in this equivalent circuit and the wiring. Inductances L X1 , L Y2 , L N , L 0X , L 0Y , L 01 , and L 02 , voltages V X1 and V Y2 , and collector currents I C1 and I C2.
5 is the same as the case of the equivalent circuit of the conventional example circuit described above with reference to FIG.

【0028】図2の等価回路でもIGBT1のほうがI
GBT2よりもターンオフ時の電流が大きく且つ電流減
少率が大であるとすると、前述した数式1,2,3の関
係が成立する。ここでコモンモードコイル10と20の
励磁インダクタンスは、配線インダクタンスL0X,
L0Y,或いはLN に比べて非常に大きいので、数式3に
記載の差電圧VE は数式7に示すように、コモンモード
コイル10とコモンモードコイル20とに均等に印加さ
れることになる。ここでV11はコモンモードコイル10
の補助エミッタ端子EX側の電圧、V21は補助エミッタ
端子EY側の電圧である。
Even in the equivalent circuit of FIG. 2, the IGBT 1 is I
If the current at turn-off and the current decrease rate are larger than those of the GBT2, the above-described relationships of Formulas 1, 2 and 3 are established. Here, the exciting inductance of the common mode coils 10 and 20 is the wiring inductance L 0X ,
Since it is much larger than L 0Y or L N , the differential voltage V E described in Formula 3 is applied equally to the common mode coil 10 and the common mode coil 20 as shown in Formula 7. . Here, V 11 is the common mode coil 10
Is a voltage on the side of the auxiliary emitter terminal EX, and V 21 is a voltage on the side of the auxiliary emitter terminal EY.

【0029】[0029]

【数7】 (Equation 7)

【0030】このときコモンモードコイル10のゲート
端子G1側にもこれと同じ電圧V12が現れるし、コモン
モードコイル20のゲート端子G2側にも電圧V22が現
れる。IGBT1のゲート・エミッタ間静電容量C1 の
放電経路の電圧VC1は下記の数式8で表され、IGBT
2のゲート・エミッタ間静電容量C2 の放電経路の電圧
VC2は下記の数式9で表される。
At this time, the same voltage V 12 appears on the gate terminal G1 side of the common mode coil 10, and the voltage V 22 also appears on the gate terminal G2 side of the common mode coil 20. The voltage V C1 of the discharge path of the gate-emitter capacitance C 1 of the IGBT 1 is represented by the following mathematical formula 8, and the IGBT
The voltage V C2 of the discharge path of the gate-emitter capacitance C 2 of 2 is represented by the following formula 9.

【0031】[0031]

【数8】 (Equation 8)

【0032】[0032]

【数9】 [Equation 9]

【0033】この関係から明らかなように、ゲート・エ
ミッタ間静電容量を放電する速度を不平衡にしていた電
圧VE /2が、コモンモードコイルの補助エミッタ端子
側とゲート端子側とで相殺されていることがわかる。従
ってコモンモードコイルを挿入することにより、ターン
オフ時の電流不平衡を増加させる現象を回避することが
できる。又、この差電圧はゲート・エミッタ間静電容量
を充電する方向に作用するので、従来は誤オンの恐れも
あったが、その充電電圧もなくなり、誤動作を解消でき
る。
As is clear from this relationship, the voltage V E / 2, which has made the speed of discharging the gate-emitter capacitance unbalanced, cancels out on the auxiliary emitter terminal side and the gate terminal side of the common mode coil. You can see that it is done. Therefore, by inserting the common mode coil, the phenomenon of increasing the current imbalance at turn-off can be avoided. Further, since this difference voltage acts in the direction of charging the gate-emitter capacitance, there is a risk of erroneous turn-on in the past, but the charging voltage also disappears and malfunction can be resolved.

【0034】前述した図6のグラフで図示している点線
は、コモンモードコイルを挿入した場合の効果を示して
おり、IGBT1のコレクタ電流IC1とIGBT2のコ
レクタ電流IC2との不平衡が解消されていることを表し
ている。ターンオン時も電流と電圧の方向が反転するだ
けで、その動作は同じである。図3は本発明の第2実施
例を表した回路図であるが、この第2実施例回路は、前
述した第1実施例におけるコモンモードコイル10とコ
モンモードコイル20の代わりに、中央に貫通穴を有す
る鉄心30と鉄心40とを設置する。ゲート駆動回路端
子G0とIGBT1のゲート端子G1とを接続する電線
と、ゲート駆動回路端子E0とIGBT1の補助エミッ
タ端子EXとを接続する電線とを一括して鉄心30の貫
通穴を通過させ、ゲート駆動回路端子G0とIGBT2
のゲート端子G2とを接続する電線と、ゲート駆動回路
端子E0とIGBT2の補助エミッタ端子EYとを接続
する電線とを一括して鉄心40の貫通穴を通過させる。
このような構成により、鉄心30及び鉄心40は前述し
たコモンモードコイル10及びコモンモードコイル20
と同じ効果を得ることができる。
The dotted line shown in the above-mentioned graph of FIG. 6 shows the effect when the common mode coil is inserted, and the imbalance between the collector current I C1 of the IGBT 1 and the collector current I C2 of the IGBT 2 is eliminated. It means that it is being done. At turn-on, the operation is the same except that the current and voltage directions are reversed. FIG. 3 is a circuit diagram showing a second embodiment of the present invention, but this second embodiment circuit does not have the common mode coil 10 and the common mode coil 20 in the first embodiment described above, but penetrates in the center. An iron core 30 having a hole and an iron core 40 are installed. The electric wire connecting the gate drive circuit terminal G0 and the gate terminal G1 of the IGBT1 and the electric wire connecting the gate drive circuit terminal E0 and the auxiliary emitter terminal EX of the IGBT1 are collectively passed through the through hole of the iron core 30 to form a gate. Drive circuit terminal G0 and IGBT2
The electric wire connecting the gate terminal G2 and the electric wire connecting the gate drive circuit terminal E0 and the auxiliary emitter terminal EY of the IGBT 2 are collectively passed through the through hole of the iron core 40.
With such a configuration, the iron core 30 and the iron core 40 have the common mode coil 10 and the common mode coil 20 described above.
You can get the same effect as.

【0035】[0035]

【発明の効果】この発明によれば、複数の半導体スイッ
チ素子を並列接続して同時にオン・オフ動作させる際
に、各半導体スイッチ素子のスイッチング速度を揃える
選別を厳格に実施しなくても、或いは電流分担用リアク
トルを各半導体スイッチ素子に直列接続しなくても、ス
イッチング時の電流不平衡を回避することができる。従
って、下記に記載の各種の効果が得られる。 a)半導体スイッチ素子の選別条件を緩和できるので、
素子の価格が低下し、装置を安価に構成できる。 b)電流分担用リアクトルを素子に直列接続する場合よ
りも低耐圧の素子を使用することができる。低耐圧の素
子は一般に高耐圧の素子よりも飽和電圧が低く、スイッ
チング特性が良好であるから発生損失が低減できるし、
装置の変換効率を向上できる。 c)コモンモードコイルや鉄心は、半導体スイッチ素子
がスイッチング動作する際に発生する急激な電位変動に
より流れるノイズ電流を減少させる働きがあるので、制
御回路の誤動作を防止し、装置の信頼性向上に寄与す
る。
According to the present invention, when a plurality of semiconductor switch elements are connected in parallel and simultaneously turned on and off, it is not necessary to strictly select the switching speeds of the respective semiconductor switch elements, or Even if the current sharing reactor is not connected in series to each semiconductor switch element, current imbalance during switching can be avoided. Therefore, various effects described below can be obtained. a) Since the selection condition of the semiconductor switch element can be relaxed,
The cost of the device is reduced, and the device can be constructed inexpensively. b) It is possible to use an element having a lower breakdown voltage than in the case where the current sharing reactor is connected to the element in series. Low breakdown voltage elements generally have a lower saturation voltage than high breakdown voltage elements and have good switching characteristics, so the loss generated can be reduced.
The conversion efficiency of the device can be improved. c) The common mode coil and the iron core have a function of reducing the noise current that flows due to the abrupt potential change generated when the semiconductor switch element performs the switching operation, so that the malfunction of the control circuit is prevented and the reliability of the device is improved. Contribute.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1実施例を表した回路図FIG. 1 is a circuit diagram showing a first embodiment of the present invention.

【図2】図1の第1実施例回路と等価な回路を示した等
価回路図
FIG. 2 is an equivalent circuit diagram showing a circuit equivalent to the circuit of the first embodiment of FIG.

【図3】本発明の第2実施例を表した回路図FIG. 3 is a circuit diagram showing a second embodiment of the present invention.

【図4】高速で動作する半導体スイッチ素子を並列接続
して同時に動作させる従来例を示した回路図
FIG. 4 is a circuit diagram showing a conventional example in which semiconductor switching devices operating at high speed are connected in parallel and operated simultaneously.

【図5】図4の従来例回路と等価な回路を示した等価回
路図
5 is an equivalent circuit diagram showing a circuit equivalent to the conventional circuit of FIG.

【図6】図4の従来例回路で半導体スイッチ素子がター
ンオフする際の各素子の電流の変化を示したグラフ
6 is a graph showing changes in current of each element when the semiconductor switch element is turned off in the conventional circuit of FIG.

【符号の説明】[Explanation of symbols]

1,2 IGBT 3 スナバ回路 4 ゲート駆動回路 5,6 ゲート抵抗 10,20 コモンモードコイル 30,40 鉄心 IC1 IGBT1のコレクタ電流 IC2 IGBT2のコレクタ電流 L01 IGBT1のゲート端子側回路の配線インダ
クタンス L02 IGBT2のゲート端子側回路の配線インダ
クタンス L0X IGBT1の補助エミッタ端子側回路の配線
インダクタンス L0Y IGBT2の補助エミッタ端子側回路の配線
インダクタンス LN 主エミッタ端子同士接続回路の配線インダク
タンス LX1 IGBT1の主と補助エミッタの間の配線イ
ンダクタンス LY2 IGBT2の主と補助エミッタの間の配線イ
ンダクタンス
1, 2 IGBT 3 Snubber circuit 4 Gate drive circuit 5, 6 Gate resistance 10, 20 Common mode coil 30, 40 Iron core I C1 Collector current of IGBT 1 I C2 Collector current of IGBT 2 L 01 Wiring inductance of gate terminal side circuit of IGBT 1 02 Wiring inductance of the circuit on the gate terminal side of the IGBT2 L 0X Wiring inductance of the circuit on the auxiliary emitter terminal side of the IGBT1 L 0Y Wiring inductance of the circuit on the auxiliary emitter terminal side of the IGBT2 L N Wiring inductance of the circuit connecting the main emitter terminals L X1 Main of the IGBT1 Inductance between the main emitter and auxiliary emitter of the Y2 IGBT2.

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】複数の半導体スイッチ素子と、これら各半
導体スイッチ素子に共通の駆動回路とを備え、前記各半
導体スイッチ素子を相互に並列接続し、前記駆動回路と
半導体スイッチ素子の制御弁とを接続して当該半導体ス
イッチ素子動作用の駆動電流を往復させる制御電線を各
半導体スイッチ素子ごとに別個に設けている半導体スイ
ッチ素子の並列接続回路において、 前記駆動回路と半導体スイッチ素子の制御弁とを接続す
る前記制御電線のそれぞれには、別個のコモンモードコ
イルを挿入することを特徴とする半導体スイッチ素子の
並列接続回路。
1. A plurality of semiconductor switch elements and a drive circuit common to each of these semiconductor switch elements, wherein the semiconductor switch elements are connected in parallel to each other, and the drive circuit and the control valve for the semiconductor switch elements are connected to each other. In a parallel connection circuit of semiconductor switch elements, each of which is provided with a control electric wire for connecting and reciprocating a drive current for operating the semiconductor switch element, wherein the drive circuit and the control valve of the semiconductor switch element are connected to each other. A parallel connection circuit for semiconductor switching elements, wherein a separate common mode coil is inserted into each of the control wires to be connected.
【請求項2】複数の半導体スイッチ素子と、これら各半
導体スイッチ素子に共通の駆動回路とを備え、前記各半
導体スイッチ素子を相互に並列接続し、前記駆動回路と
半導体スイッチ素子の制御弁とを接続して当該半導体ス
イッチ素子動作用の駆動電流を往復させる制御電線を各
半導体スイッチ素子ごとに別個に設けている半導体スイ
ッチ素子の並列接続回路において、 中央部に貫通穴を有する鉄心を備え、前記駆動回路と半
導体スイッチ素子の制御弁とを接続する前記制御電線の
それぞれを、別個の前記鉄心の貫通穴を通過させること
を特徴とする半導体スイッチ素子の並列接続回路。
2. A plurality of semiconductor switch elements and a drive circuit common to each of the semiconductor switch elements, wherein the semiconductor switch elements are connected in parallel with each other, and the drive circuit and the control valve for the semiconductor switch elements are connected to each other. In a parallel connection circuit of semiconductor switching elements in which a control electric wire for connecting and reciprocating a driving current for operating the semiconductor switching element is separately provided for each semiconductor switching element, an iron core having a through hole in a central portion is provided, and A parallel connection circuit for semiconductor switch elements, wherein each of the control wires connecting the drive circuit and the control valve of the semiconductor switch element is passed through a separate through hole of the iron core.
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