JPH08194034A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH08194034A JPH08194034A JP7006174A JP617495A JPH08194034A JP H08194034 A JPH08194034 A JP H08194034A JP 7006174 A JP7006174 A JP 7006174A JP 617495 A JP617495 A JP 617495A JP H08194034 A JPH08194034 A JP H08194034A
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Abstract
(57)【要約】
【構成】ドライバ１０のＩ／Ｏスイッチ１９を含めた出
力回路の周波数特性、或いはＩ／Ｏスイッチ１９を含め
た多重反射防止回路１６の周波数特性とそれぞれ逆の周
波数特性を持つインピーダンス整合回路２０を備え、多
重反射による波形歪みを低減する。 【効果】広い周波数にわたって回路の特性インピーダン
スが、接続される伝送線路と同一にできるため、多重反
射による波形歪みが低減される。
力回路の周波数特性、或いはＩ／Ｏスイッチ１９を含め
た多重反射防止回路１６の周波数特性とそれぞれ逆の周
波数特性を持つインピーダンス整合回路２０を備え、多
重反射による波形歪みを低減する。 【効果】広い周波数にわたって回路の特性インピーダン
スが、接続される伝送線路と同一にできるため、多重反
射による波形歪みが低減される。
Description
【０００１】
【産業上の利用分野】本発明は半導体試験装置に係り，
特にピンエレクトロニクスの入出力インピーダンスを伝
送線路の特性インピーダンスに整合させる整合回路を備
えることで、多重反射による波形劣化を低減する。
特にピンエレクトロニクスの入出力インピーダンスを伝
送線路の特性インピーダンスに整合させる整合回路を備
えることで、多重反射による波形劣化を低減する。
【０００２】
【従来の技術】従来の半導体試験装置に適用するドライ
バ回路は、その出力端子に終端抵抗を持ち、その方法
は、文献（Ｆ１００Ｋ ＥＣＬ Ｌｏｇｉｃ Ｄａｔａ
ｂｏｏｋ１９８９年（Ｎａｔｉｏｎａｌ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ））の第５−４１項から第５−４２項に
記載されているように、ドライバ回路の出力と伝送線路
との間に、ドライバＩＣの出力インピーダンスと終端抵
抗の和が伝送線路の特性インピーダンスと等しくなるよ
うに抵抗値を選択していた。
バ回路は、その出力端子に終端抵抗を持ち、その方法
は、文献（Ｆ１００Ｋ ＥＣＬ Ｌｏｇｉｃ Ｄａｔａ
ｂｏｏｋ１９８９年（Ｎａｔｉｏｎａｌ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ））の第５−４１項から第５−４２項に
記載されているように、ドライバ回路の出力と伝送線路
との間に、ドライバＩＣの出力インピーダンスと終端抵
抗の和が伝送線路の特性インピーダンスと等しくなるよ
うに抵抗値を選択していた。
【０００３】
【発明が解決しようとする課題】扱う信号が高速になる
につれ、ドライバ回路の出力トランジスタの利得は、周
波数とともに低くなり、ドライバ回路の出力インピーダ
ンスは周波数とともに変化する。また、ＴＴＬ，ＣＭＯ
Ｓなどの非終端を原則とした被試験素子の応答波形が伝
送線路を介してコンパレータに入力される際に多重反射
が発生し、この多重反射によるリンギングを防止するた
めに抵抗とダイオードと可変電圧源からなる多重反射防
止回路を備えることでリンギングを低減しているが、こ
の多重反射防止回路の動作時の特性インピーダンスもま
た周波数とともに変化する。
につれ、ドライバ回路の出力トランジスタの利得は、周
波数とともに低くなり、ドライバ回路の出力インピーダ
ンスは周波数とともに変化する。また、ＴＴＬ，ＣＭＯ
Ｓなどの非終端を原則とした被試験素子の応答波形が伝
送線路を介してコンパレータに入力される際に多重反射
が発生し、この多重反射によるリンギングを防止するた
めに抵抗とダイオードと可変電圧源からなる多重反射防
止回路を備えることでリンギングを低減しているが、こ
の多重反射防止回路の動作時の特性インピーダンスもま
た周波数とともに変化する。
【０００４】従来技術は、集積回路の出力インピーダン
スの周波数依存性が考慮されていないため、ドライバ回
路と伝送線路、または、多重反射防止回路と伝送線路の
インピーダンス整合が保てず、ドライバ回路の出力端、
または、多重反射防止回路の入力端で信号の反射が生
じ、試験波形が歪む問題があった。
スの周波数依存性が考慮されていないため、ドライバ回
路と伝送線路、または、多重反射防止回路と伝送線路の
インピーダンス整合が保てず、ドライバ回路の出力端、
または、多重反射防止回路の入力端で信号の反射が生
じ、試験波形が歪む問題があった。
【０００５】本発明の目的は、集積回路の特性インピー
ダンスが広い周波数範囲で一定であるドライバ回路を備
えた半導体試験装置を提供することにある。
ダンスが広い周波数範囲で一定であるドライバ回路を備
えた半導体試験装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、前記目的を達
成するために、ドライバＩＣの出力インピーダンス、ま
たは、ドライバＩＣ内の多重反射防止回路の特性インピ
ーダンスのそれぞれ逆の周波数特性を持つインピーダン
ス整合回路をドライバＩＣのそれぞれの入出力端に接続
したものである。
成するために、ドライバＩＣの出力インピーダンス、ま
たは、ドライバＩＣ内の多重反射防止回路の特性インピ
ーダンスのそれぞれ逆の周波数特性を持つインピーダン
ス整合回路をドライバＩＣのそれぞれの入出力端に接続
したものである。
【０００７】
【作用】ドライバＩＣの出力インピーダンス、または、
ＩＣ内の多重反射防止回路の特性インピーダンスとそれ
ぞれの整合回路のインピーダンスの和は広い周波数範囲
で一定になり、その和が伝送線路の特性インピーダンス
と等しくなるようにするので高速なパルスでもドライバ
回路の出力端での反射を生じなくなり、試験波形の波形
歪みを低減できる。
ＩＣ内の多重反射防止回路の特性インピーダンスとそれ
ぞれの整合回路のインピーダンスの和は広い周波数範囲
で一定になり、その和が伝送線路の特性インピーダンス
と等しくなるようにするので高速なパルスでもドライバ
回路の出力端での反射を生じなくなり、試験波形の波形
歪みを低減できる。
【０００８】
【実施例】以下に本発明の実施例を図１から図３により
説明する。
説明する。
【０００９】図１は本発明による半導体試験装置のピン
エレクトロニクス部の一実施例を示す構成図である。ド
ライバＩＣはＩ／Ｏ切替え制御信号に従いＩ／Ｏスイッ
チ２１を制御する。先ず始めに、ドライバ１０の出力波
形１０ａを出力する場合は、スイッチ１９１をオンと
し、スイッチ１９２をオフとする。出力波形１０ａは、
インピーダンス整合回路２０１を介し、伝送線路１３を
通過した後、被試験素子１４に印加される。このとき、
ドライバ回路１０とＩ／Ｏスイッチ１９１の出力インピ
ーダンスは周波数で一定ではなく、高周波領域でインピ
ーダンスが低くなる。それを補うため、インピーダンス
整合回路２０１により、ドライバ１０、Ｉ／Ｏスイッチ
１９１のインピーダンスの和が広い周波数帯域で伝送線
路の特性インピーダンスＺｏに一致するようにする。こ
れにより、ドライバ１０の出力波形１０ａは多重反射に
よる波形歪みが発生しない。次に、被試験素子１４から
応答波形をコンパレータ１１に入力する場合、スイッチ
１９２をオンとし、スイッチ１９１をオフとすること
で、ドライバの出力１０ａは切離される。このとき、コ
ンパレータ１１の入力インピーダンスは高抵抗であるた
め、被試験素子１４とアナログコンパレータ１１の間で
伝送線路１３を介して多重反射が発生する。そこで、抵
抗１６０とダイオード１６１から成る多重反射防止回路
１６で多重反射成分の吸収を行う。この多重反射防止回
路１６のオン時の特性インピーダンスは、伝送線路１３
の特性インピーダンスと同じにする必要がある。しか
し、多重反射防止回路１６の特性インピーダンスは、周
波数とともに一定ではなく、高周波領域でインピーダン
スが低下する。そこで、インピーダンス整合回路２０２
を多重反射防止回路１６の入力端に接続し、これを合せ
た特性インピーダンスが周波数に依存しないようにす
る。これにより、多重反射防止回路１６が良好に動作
し、被試験素子の出力波形１４ｂに発生するリンギング
が低減でき、コンパレータ１１の誤判定を防止できる。
エレクトロニクス部の一実施例を示す構成図である。ド
ライバＩＣはＩ／Ｏ切替え制御信号に従いＩ／Ｏスイッ
チ２１を制御する。先ず始めに、ドライバ１０の出力波
形１０ａを出力する場合は、スイッチ１９１をオンと
し、スイッチ１９２をオフとする。出力波形１０ａは、
インピーダンス整合回路２０１を介し、伝送線路１３を
通過した後、被試験素子１４に印加される。このとき、
ドライバ回路１０とＩ／Ｏスイッチ１９１の出力インピ
ーダンスは周波数で一定ではなく、高周波領域でインピ
ーダンスが低くなる。それを補うため、インピーダンス
整合回路２０１により、ドライバ１０、Ｉ／Ｏスイッチ
１９１のインピーダンスの和が広い周波数帯域で伝送線
路の特性インピーダンスＺｏに一致するようにする。こ
れにより、ドライバ１０の出力波形１０ａは多重反射に
よる波形歪みが発生しない。次に、被試験素子１４から
応答波形をコンパレータ１１に入力する場合、スイッチ
１９２をオンとし、スイッチ１９１をオフとすること
で、ドライバの出力１０ａは切離される。このとき、コ
ンパレータ１１の入力インピーダンスは高抵抗であるた
め、被試験素子１４とアナログコンパレータ１１の間で
伝送線路１３を介して多重反射が発生する。そこで、抵
抗１６０とダイオード１６１から成る多重反射防止回路
１６で多重反射成分の吸収を行う。この多重反射防止回
路１６のオン時の特性インピーダンスは、伝送線路１３
の特性インピーダンスと同じにする必要がある。しか
し、多重反射防止回路１６の特性インピーダンスは、周
波数とともに一定ではなく、高周波領域でインピーダン
スが低下する。そこで、インピーダンス整合回路２０２
を多重反射防止回路１６の入力端に接続し、これを合せ
た特性インピーダンスが周波数に依存しないようにす
る。これにより、多重反射防止回路１６が良好に動作
し、被試験素子の出力波形１４ｂに発生するリンギング
が低減でき、コンパレータ１１の誤判定を防止できる。
【００１０】図２は本発明による半導体試験装置のドラ
イバＩＣの具体的な構成を示す一実施例である。Ｉ／Ｏ
スイッチ１９はダイオードスイッチ１９２，１９３と電
流切替えを行う電流スイッチトランジスタ１９０，１９
１，１９４，１９５で構成され、スイッチ制御回路２１
の切替え信号に従いオンオフ動作を行う。ドライバ回路
１０の出力１０ａを出力する場合には、電流スイッチト
ランジスタ１９０，１９４を動作させ、ダイオードスイ
ッチ１９２をオンさせ、ボンディング配線を含むインダ
クタンスと抵抗と容量から成るインピーダンス整合回路
２０１を介し、伝送線路１３を通過した後に被試験素子
１４に印加される。一方、被試験素子１４の応答波形を
アナログコンパレータ１１に入力する際には、電流スイ
ッチトランジスタ１９１，１９５を動作させ、ダイオー
ドスイッチ１９３をオンさせ、多重反射防止回路１６の
クランプダイオード１６１をインダクタンスと抵抗と容
量から成るインピーダンス整合回路２０２に接続し、多
重反射による波形歪みを低減する。ここで、多重反射防
止回路１６の動作時の特性インピーダンスは、インピー
ダンス整合回路２０２と、ダイオードスイッチ１９３
と、クランプダイオード１６１と、ダイオード１６３と
トランジスタ１６５から成るクランプ電圧補正回路１６
２の和で表され、これが伝送線路１３の特性インピーダ
ンスと広い周波数で一致するようにインピーダンス整合
回路２０２の最適化を行うことで実現する。
イバＩＣの具体的な構成を示す一実施例である。Ｉ／Ｏ
スイッチ１９はダイオードスイッチ１９２，１９３と電
流切替えを行う電流スイッチトランジスタ１９０，１９
１，１９４，１９５で構成され、スイッチ制御回路２１
の切替え信号に従いオンオフ動作を行う。ドライバ回路
１０の出力１０ａを出力する場合には、電流スイッチト
ランジスタ１９０，１９４を動作させ、ダイオードスイ
ッチ１９２をオンさせ、ボンディング配線を含むインダ
クタンスと抵抗と容量から成るインピーダンス整合回路
２０１を介し、伝送線路１３を通過した後に被試験素子
１４に印加される。一方、被試験素子１４の応答波形を
アナログコンパレータ１１に入力する際には、電流スイ
ッチトランジスタ１９１，１９５を動作させ、ダイオー
ドスイッチ１９３をオンさせ、多重反射防止回路１６の
クランプダイオード１６１をインダクタンスと抵抗と容
量から成るインピーダンス整合回路２０２に接続し、多
重反射による波形歪みを低減する。ここで、多重反射防
止回路１６の動作時の特性インピーダンスは、インピー
ダンス整合回路２０２と、ダイオードスイッチ１９３
と、クランプダイオード１６１と、ダイオード１６３と
トランジスタ１６５から成るクランプ電圧補正回路１６
２の和で表され、これが伝送線路１３の特性インピーダ
ンスと広い周波数で一致するようにインピーダンス整合
回路２０２の最適化を行うことで実現する。
【００１１】図３は本発明によるインピーダンス整合回
路を備えたドライバを用いた半導体試験装置の一実施例
を示す構成図である。図３において、半導体試験装置は
制御コンピュータ１、モニタ２、プリンタ３、基準信号
発生器４、タイミング発生器５、パターン発生器６、フ
ェイルメモリ７、デジタルコンパレータ８、波形フォー
マッタ９、ドライバ１０、アナログコンパレータ１１、
リファレンス電圧発生器１２により構成される。基準信
号発生器４は、試験波形の時間基準となる基準クロック
４ａを発生する。タイミング発生器５は基準クロック４
ａをテスタバス１５を介して設定されるタイミング設定
信号１５ｂにしたがい基準クロック４ａを計数し、所望
の周期、時間遅れをもつフェーズ信号５ａ，５ｂ，５ｃ
を生成する。パターン発生器６はタイミング発生器５か
らの、フェーズ信号５ｂのタイミングでパターンデータ
信号６ａを発生する。波形フォーマッタ９はタイミング
信号５ａのタイミングでパターンデータ信号６ａを論理
合成により被試験素子を試験するためのテスト波形９ａ
を生成する。ドライバ１０はテスト波形９ａをリファレ
ンス電圧発生器１２から入力する波形設定レベル信号１
２ａにしたがったハイレベル、ローレベルのテスト波形
１０ａに波形整形し、伝送線路１３を介して、被試験素
子１４に印加する。アナログコンパレータ１１は被試験
素子１４の応答波形１４ａを伝送線路１３を介して入力
し、フェーズ信号５ｃのタイミングで、リファレンス電
圧発生器１２で発生した比較電圧１２ｂ，１２ｃとそれ
ぞれ比較し、比較結果１１ａを出力する。デジタルコン
パレータ８はアナログコンパレータ１１で比較した被試
験素子の応答波形１１ａと良品の応答である期待値信号
６ｂをフェーズ信号５ｃのタイミングで比較し、良否判
定を行う。フェイルメモリ７は被試験素子１４の良否判
定した判定結果８ａを格納し、試験終了後にテスタバス
１５を介して判定結果１５ｄを制御コンピュータ１に出
力する。この動作を被試験素子の各ピン毎同時に行い、
被試験素子１４の良否判定が完了する。この構成で、本
発明におけるインピーダンス整合回路を備えたドライバ
回路を適用することで、多重反射の発生を低減し、高速
動作が可能な半導体試験装置を実現できる。
路を備えたドライバを用いた半導体試験装置の一実施例
を示す構成図である。図３において、半導体試験装置は
制御コンピュータ１、モニタ２、プリンタ３、基準信号
発生器４、タイミング発生器５、パターン発生器６、フ
ェイルメモリ７、デジタルコンパレータ８、波形フォー
マッタ９、ドライバ１０、アナログコンパレータ１１、
リファレンス電圧発生器１２により構成される。基準信
号発生器４は、試験波形の時間基準となる基準クロック
４ａを発生する。タイミング発生器５は基準クロック４
ａをテスタバス１５を介して設定されるタイミング設定
信号１５ｂにしたがい基準クロック４ａを計数し、所望
の周期、時間遅れをもつフェーズ信号５ａ，５ｂ，５ｃ
を生成する。パターン発生器６はタイミング発生器５か
らの、フェーズ信号５ｂのタイミングでパターンデータ
信号６ａを発生する。波形フォーマッタ９はタイミング
信号５ａのタイミングでパターンデータ信号６ａを論理
合成により被試験素子を試験するためのテスト波形９ａ
を生成する。ドライバ１０はテスト波形９ａをリファレ
ンス電圧発生器１２から入力する波形設定レベル信号１
２ａにしたがったハイレベル、ローレベルのテスト波形
１０ａに波形整形し、伝送線路１３を介して、被試験素
子１４に印加する。アナログコンパレータ１１は被試験
素子１４の応答波形１４ａを伝送線路１３を介して入力
し、フェーズ信号５ｃのタイミングで、リファレンス電
圧発生器１２で発生した比較電圧１２ｂ，１２ｃとそれ
ぞれ比較し、比較結果１１ａを出力する。デジタルコン
パレータ８はアナログコンパレータ１１で比較した被試
験素子の応答波形１１ａと良品の応答である期待値信号
６ｂをフェーズ信号５ｃのタイミングで比較し、良否判
定を行う。フェイルメモリ７は被試験素子１４の良否判
定した判定結果８ａを格納し、試験終了後にテスタバス
１５を介して判定結果１５ｄを制御コンピュータ１に出
力する。この動作を被試験素子の各ピン毎同時に行い、
被試験素子１４の良否判定が完了する。この構成で、本
発明におけるインピーダンス整合回路を備えたドライバ
回路を適用することで、多重反射の発生を低減し、高速
動作が可能な半導体試験装置を実現できる。
【００１２】
【発明の効果】本発明による周波数特性を持つインピー
ダンス整合回路を備えることで、高速な信号に対しても
伝送線路とインピーダンス整合がとれるため、試験波形
に反射による波形歪みが発生せず、試験波形の波形歪み
の少ない高精度な半導体試験装置を実現できる。
ダンス整合回路を備えることで、高速な信号に対しても
伝送線路とインピーダンス整合がとれるため、試験波形
に反射による波形歪みが発生せず、試験波形の波形歪み
の少ない高精度な半導体試験装置を実現できる。
【図１】本発明における半導体試験装置のドライバＩＣ
の一実施例を示す回路図。
の一実施例を示す回路図。
【図２】本発明における半導体試験装置の具体的なドラ
イバＩＣの一実施例を示す回路図。
イバＩＣの一実施例を示す回路図。
【図３】本発明におけるドライバ回路を備えた半導体試
験装置の一実施例を示す回路図。
験装置の一実施例を示す回路図。
１０…ドライバ、 １１…アナログコンパレータ、 １３…伝送線路、 １４…被試験素子、 １６…多重反射防止回路、 １８…電圧発生回路、 １９…Ｉ／Ｏスイッチ、 ２０…インピーダンス整合回路、 ２１…スイッチ制御回路。
Claims (3)
- 【請求項１】被試験素子のＩ／Ｏ切替え時間より短いス
イッチング時間を持つスイッチ回路と抵抗とダイオード
より成る多重防止回路と、前記ダイオードの電圧降下を
補正する補正回路と、出力インピーダンスと逆の周波数
特性を持つ第一のインピーダンス整合回路と、前記スイ
ッチ回路と前記多重防止回路の特性インピーダンスの逆
の周波数特性を持つ第二のインピーダンス整合回路によ
り構成し、広い周波数領域で回路の特性インピーダンス
を一定に保ち、接続する伝送線路との整合を保つように
したことを特徴とするドライバ回路。 - 【請求項２】請求項１の前記スイッチ回路が電流切替え
をするトランジスタ対とダイオードブリッジによるダイ
オードスイッチで構成され、集積回路の出力と前記伝送
線路との間に接続する前記インピーダンス整合回路が、
インダクタンスと、抵抗と、それに並列に接続するコン
デンサと抵抗の直列回路から成るドライバ回路。 - 【請求項３】請求項１または２において、テスタ全体の
動作を制御する制御コンピュータと、被試験素子を試験
するテストプログラムや試験結果を印字するプリンタ
と、試験タイミングの時間基準となるクロック信号を発
生する基準信号発生器と、クロック信号をもとに試験タ
イミング信号を発生するタイミング発生器と、その動作
タイミングでテストパターンを発生するパターン発生器
と、そのテストパターン信号と前記試験タイミング信号
をもとに前記被試験素子に印加するテスト信号を発生す
る波形フォーマッタと、前記被試験素子に印加する試験
波形のハイレベル、ローレベルをドライバ回路に与える
リファレンス電圧発生回路と、そのハイレベル、ローレ
ベルに従い前記テスト信号を前記被試験素子に印加する
試験波形に波形整形するドライバ回路と、前記ドライバ
回路の出力である試験波形を被試験素子に与える伝送線
路と、試験波形の応答としての前記被試験素子からの出
力波形を前記伝送線路を介して入力し、前記リファレン
ス電圧発生回路で発生した比較電圧と比較するアナログ
コンパレータと、その比較信号とパターン発生器より入
力する良品の応答波形である期待値信号を比較するデジ
タルコンパレータと、その比較した良否の判定結果を格
納するフェイルメモリとから成る半導体試験装置に、前
記ドライバ回路を備えた半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7006174A JPH08194034A (ja) | 1995-01-19 | 1995-01-19 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7006174A JPH08194034A (ja) | 1995-01-19 | 1995-01-19 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08194034A true JPH08194034A (ja) | 1996-07-30 |
Family
ID=11631192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7006174A Pending JPH08194034A (ja) | 1995-01-19 | 1995-01-19 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08194034A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844754B2 (en) | 2002-06-20 | 2005-01-18 | Renesas Technology Corp. | Data bus |
| JP2006234803A (ja) * | 2005-01-31 | 2006-09-07 | Ricoh Co Ltd | プリント基板のノイズ注入装置 |
| WO2007091332A1 (ja) * | 2006-02-10 | 2007-08-16 | Fujitsu Limited | 接続検出回路 |
-
1995
- 1995-01-19 JP JP7006174A patent/JPH08194034A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844754B2 (en) | 2002-06-20 | 2005-01-18 | Renesas Technology Corp. | Data bus |
| JP2006234803A (ja) * | 2005-01-31 | 2006-09-07 | Ricoh Co Ltd | プリント基板のノイズ注入装置 |
| WO2007091332A1 (ja) * | 2006-02-10 | 2007-08-16 | Fujitsu Limited | 接続検出回路 |
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