JPH08194562A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、データ転送時における消費電力を
抑え、効率の良い省電力化を可能とする情報処理装置を
提供することを目的とする。 【構成】 メモリリード／ライト時に、データの送信側
と受信側に同一の内容の参照テーブル１１０、１４０を
用意し、送信側のテーブルにおいてデータがヒットした
場合は、その位置情報を受信側に転送する。これにより
負荷の重いデータバスをドライブすることなくデータ転
送することが可能になり情報処理装置の低消費電力化が
図れるという効果がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理措置の低消費電
力化技術に関するもので、特に中央演算処理装置が行う
メモリ、または周辺装置へのデータ転送時の省電力化に
関する。

【０００２】

【従来の技術】近年、情報処理装置は、その小型化に伴
い可搬性が重要な要素となっており、バッテリによる電
力供給が不可欠となっている。このような可搬型の情報
処理装置では、バッテリを使用した場合の動作時間を延
ばすために消費電力を可能なかぎり抑える必要がある。
省電力化の方法としては、動作させる必要のない周辺装
置への電力供給の停止、あるいはクロック信号の停止等
があるが、これだけでは十分とは言えず種々の方法が考
えられている。

【０００３】省電力化を図った従来の情報処理装置とし
て、「ページ配置制御による電力管理装置および方法」
（特開平４ー２３０５０８号）に技術開示されているも
のがある。この従来技術ではメモリの消費電力を抑える
ために、消費電力のことなる２種類のメモリすなわち通
常の消費電力のメモリと低消費電力のメモリを用いて、
アクセス頻度の高いデータを通常の消費電力のメモリ上
に配置し他方のメモリの電源を切ることで消費電力の増
大を抑えていた。

【０００４】

【発明が解決しようとする課題】しかしながら上記従来
技術によれば、データバス上に複数のメモリと外部記憶
装置が接続されているため、データバスの負荷、特に容
量性負荷が重たくなっており、ＣＰＵの高速化、データ
バス幅の増加に伴ってデータバスを高速にスイッチング
してドライブすることによる消費電力が装置全体の低消
費電力化を困難にしているという問題点があった。

【０００５】具体的には、通常データバスは外部記憶装
置に限らず、キーボードコントローラ、通信装置、ディ
スプレイコントローラ、拡張用Ｉ／Ｏスロット等の種々
のＩ／Ｏデバイスが接続されるので、その配線長が非常
に長く、そのため負荷容量が重たくなっている。また、
データバス幅が８ビットから１６ビット、３２ビット、
６４ビットと増加するにつれて負荷容量が大きくなって
来る。例えば、ＣＰＵがメモリへデータを書き込む場合
に、データバスを通してデータを転送するために、デー
タの転送には不要な書き込みの対象にはなっていないメ
モリあるいはＩ／Ｏ装置までもドライブする必要があ
り、負荷容量に起因する低消費電力化が十分に行えなえ
ないという問題点を有していた。特に、ＣＭＯＳデバイ
スにより回路が構成されている場合には、装置全体の消
費電力に対して負荷容量に起因する消費電力の影響が大
きい。

【０００６】言い換えると、負荷が重いデータバスに対
して、高速にスイッチングしてデータをドライブするこ
とにより発生する電力は、回路を構成する素子自身の低
消費電力化（ＣＭＯＳ化等）や、一部のＩ／Ｏ装置の動
作停止や電力供給の停止による低消費電力化がいくら進
んでも、装置全体の低消費電力化を困難にしている。本
発明は上記問題点に鑑み、データ転送時における消費電
力を抑え、効率の良い省電力化を可能とする情報処理装
置を提供することを目的とする。

【０００７】

【課題を解決するための手段】請求項１の発明は、ＣＰ
Ｕとメモリを有する情報処理装置であって、ＣＰＵから
のデータバスを電気的に接断する第１入出力手段と、メ
モリからのデータバスを電気的に接断し、第１入出力手
段からのデータバスに接続される第２入出力手段と、複
数のデータを保持する第１テーブルを有し、ＣＰＵの出
力データと一致するデータが第１テーブルに保持されて
いる場合には第１テーブル内の当該データの位置を表す
位置情報を出力し、また、位置情報が通知された場合に
は通知された位置情報が示す保持データをＣＰＵに出力
する第１テーブル手段と、第１テーブルと同じ複数のデ
ータを第１テーブルの保持位置に対応させて保持する第
２テーブルを有し、メモリから出力されるデータと一致
するデータが第２テーブルに保持されている場合には第
２テーブル内の当該データの位置を表す位置情報を出力
し、また、位置情報が通知された場合には通知された位
置情報が示す保持データをメモリに出力するする第２テ
ーブル手段と、第１テーブル手段から位置情報が出力さ
れた場合、第１及び第２入出力手段にデータバスを切断
させるとともに、当該位置情報を第２テーブル手段に通
知する第１制御手段と、第２テーブル手段から位置情報
が出力された場合、第１及び第２入出力手段にデータバ
スを切断させるとともに、当該位置情報を第１テーブル
手段に通知する第２制御手段とを備えている。

【０００８】請求項２の発明は、請求項１の構成におい
て、前記第１制御手段は、ＣＰＵの出力データと一致す
るデータが第１テーブルに保持されていない場合、第１
入出力手段にデータバスを接続させるとともに、第１テ
ーブル手段内の更新すべきデータの位置を示す更新位置
情報を決定し、前記第２制御手段は、メモリの出力デー
タと一致するデータが第２テーブルに保持されていない
場合、第２入出力手段にデータバスを接続させるととも
に、第２テーブル手段内の更新すべきデータの位置を示
す更新位置情報を決定し、前記第１、第２テーブル手段
は、第１制御手段により決定された更新位置情報が示す
第１、第２テーブルの保持位置にＣＰＵからの出力デー
タをそれぞれ格納し、第２制御手段により決定された更
新位置情報が示す第１、第２テーブルの保持位置にメモ
リからの出力データをそれぞれ格納するようにこうせい
されている。

【０００９】請求項３の発明は、請求項１の構成におい
て、前記第１入出力手段は、データバスの一部の信号線
を介して第２入出力手段との間で前記位置情報を送受信
する第１送受信回路を有し、前記第２入出力手段は、デ
ータバスの一部の信号線を介して第１入出力手段との間
で前記位置情報を送受信する第２送受信回路を有し、前
記第１制御手段は、第１送受信回路と第２送受信回路を
介して第２テーブル手段に前記位置情報を通知し、前記
第２制御手段は、第２送受信回路と第１送受信回路を介
して第２テーブル手段に前記位置情報を通知するように
構成されている。

【００１０】請求項４の発明は、請求項１ないし３記載
の何れかの構成に対して、前記第１入出力手段、第１テ
ーブル手段および第１制御手段の接続先と、前記第２入
出力手段、第２テーブル手段および第２制御手段の接続
先とが、それぞれＣＰＵとメモリであることに代えて、
ＣＰＵと周辺装置、又はメモリと周辺装置であるように
構成されている。

【００１１】請求項５の発明は、請求項１又は２の構成
において、前記第２テーブルは、さらに保持データのそ
れぞれに対応する複数のメモリアドレスを保持し、前記
第２テーブル手段は、ＣＰＵから出力されるメモリ読み
出しアドレスと一致するメモリアドレスが第２テーブル
に保持されているか否かを判定し、保持されている場合
には、第２テーブル内の当該メモリアドレスに対応する
データの位置情報を出力し、第２制御手段は、一致する
メモリアドレスが保持されていると判定された場合には
メモリ読み出しを禁止し、一致するメモリアドレスが保
持されていないと判定された場合にはメモリ読み出しを
実行するように構成されている。

【００１２】請求項６の発明は、請求項１ないし３のい
ずれかの構成において、前記第１テーブル手段は、デー
タを保持する複数のレジスタからなる第１テーブルと、
ＣＰＵから出力されるデータと個々のレジスタの保持デ
ータとを比較し、どの保持データが一致するか否かを判
定する第１比較回路と、一致したデータを保持するレジ
スタの位置情報を出力する第１位置情報出力回路と、第
２制御手段から通知された位置情報が示すレジスタから
保持データをＣＰＵに出力する第１データ出力回路とを
有し、 前記第２テーブル手段は、データを保持する複
数のレジスタからなる第２テーブルと、メモリから出力
されるデータと個々のレジスタの保持データとを比較
し、どの保持データが一致するか否かを判定する第２比
較回路と、一致したデータを保持するレジスタの位置情
報を出力する第２位置情報出力回路と、第１制御手段か
ら通知された位置情報が示すレジスタから保持データを
メモリに出力する第２データ出力回路とを有するように
構成されている。

【００１３】請求項７の発明は、請求項５の構成におい
て、前記第１テーブル手段は、データを保持する複数の
レジスタからなる第１テーブルと、ＣＰＵから出力され
るデータと個々のレジスタの保持データとを比較し、ど
の保持データが一致するかを判定する第１比較回路と、
一致したデータを保持するレジスタの位置情報を出力す
る第１位置情報出力回路と、第２制御手段から通知され
た位置情報が示すレジスタから保持データをＣＰＵに出
力する第１データ出力回路とを有し、 前記第２テーブ
ル手段は、データを保持する複数のデータレジスタと、
データレジスタに対応する複数のアドレスレジスタとか
らなる第２テーブルと、ＣＰＵからのアドレスバスに出
力されるアドレスと、メモリからのデータバスに出力さ
れるデータとの何れかを選択するバス選択回路と、アド
レスレジスタの出力とデータレジスタの出力との何れか
を選択する複数のレジスタ選択回路と、バス選択回路の
出力と、個々のレジスタ選択回路の出力とを比較し、レ
ジスタが一致するかを判定する第２比較回路と、第２比
較回路により一致したレジスタ位置情報を出力する第２
位置情報出力回路と、第１制御手段から通知された位置
情報が示すレジスタから保持データをメモリに出力する
第２データ出力回路とを有するように構成されている。

【００１４】

【作用】上記の手段により請求項１の発明に係る情報処
理装置においては、ＣＰＵのメモリライトに際して第１
テーブル手段は、ＣＰＵの出力データと一致するデータ
が第１テーブルに保持されている場合（以下ヒットと呼
ぶ）には第１テーブル内の当該データの位置を表す位置
情報を出力する。第１制御手段は、第１テーブル手段か
ら位置情報が出力された場合、第１及び第２入出力手段
にデータバスを切断させるとともに、当該位置情報を第
２テーブル手段に通知する。第２テーブル手段は、第１
制御手段から通知された位置情報が示す第２テーブル内
の保持データをメモリに出力する。これにより第１テー
ブルがＣＰＵからのメモリライトデータと同じデータを
保持している場合には、第２テーブル手段に位置情報が
通知されるので、第１、第２入出力手段により負荷が重
いデータバス上にデータをドライブする必要がなくな
り、メモリライト時の低消費電力化が図れる。

【００１５】また、ＣＰＵのメモリリードに際して第２
テーブル手段は、メモリの出力データと一致するデータ
が第２テーブルにヒットした場合、には第２テーブル内
の当該データの位置を表す位置情報を出力する。第２制
御手段は、第２テーブル手段から位置情報が出力された
場合、第１及び第２入出力手段にデータバスを切断させ
るとともに、当該位置情報を第１テーブル手段に通知す
る。第１テーブル手段は、第２制御手段から通知された
位置情報が示す第１テーブル内の保持データをＣＰＵに
出力する。これにより第２テーブルがメモリからのリー
ドデータと同じデータを保持している場合には、第１テ
ーブル手段に位置情報が通知されるので、第２、第１入
出力手段によりデータバス上にデータをドライブする必
要がなくなり、メモリリード時の低消費電力化が図れ
る。

【００１６】請求項２の情報処理装置では、請求項１の
情報処理装置に対して、第１制御手段は、メモリライト
時にライトデータと一致するデータが第１テーブルに保
持されていなかった場合（以下ミスヒットと呼ぶ）に、
第１テーブルの更新すべき位置を決定する。第２制御手
段は、メモリリード時にリードデータと一致するデータ
が第２テーブルに保持されていなかった場合に、第２テ
ーブルの更新すべき位置を決定する。前記第１、第２テ
ーブル手段は、第１、第２制御手段により決定された更
新位置情報が示す第１、第２テーブルの保持位置にデー
タバスを介して転送されたデータを格納する。これによ
り、第１、第２テーブルの保持データの同一性を保った
ままよりヒット率の高いデータに更新することができ
る。

【００１７】請求項３の情報処理装置では、請求項１の
情報処理装置に対して、位置情報は、第１送受信回路と
第２送受信回路によってデータバスの一部の信号線を利
用して送受信される。これによりハードウェアの増加を
抑えて不要なデータバスのドライブを低減でき、データ
転送時の消費電力を低減することができる。請求項４の
情報処理装置では、請求項１ないし３記載の何れかの情
報処理装置に対して、ＣＰＵと周辺装置、又はメモリと
周辺装置の間のデータ転送について、負荷が重いデータ
バスをドライブする代わりにデータの位置情報を送受信
することができる。これによりＣＰＵと周辺装置、又は
メモリと周辺装置の間のデータ転送について省電力化を
図ることができる。

【００１８】請求項５の情報処理装置では、請求項１又
は２記載の情報処理装置に対して、メモリリード時に前
記第２テーブル手段は、ＣＰＵから出力されるメモリ読
み出しアドレスと一致するメモリアドレスが第２テーブ
ルに保持されているか否かを判定し、保持されている場
合（ヒットした場合）には、第２テーブル内の当該メモ
リアドレスに対応するデータの位置情報を出力する。第
２制御手段は、一致するメモリアドレスが保持されてい
ると判定された場合にはメモリ読み出しを禁止し、一致
するメモリアドレスが保持されていないと判定された場
合にはメモリ読み出しを実行する。つまり、第２テーブ
ル手段はメモリリードに先立って、アドレスに関してヒ
ット／ミスヒットを判定し、さらにアドレスミスヒット
ならばデータのヒット／ミスヒットを判定する。いずれ
のヒット時にもデータバスのドライブが不要になるのに
加えて、アドレスヒット時にはメモリリード動作そのも
のが不要になるのでさらに消費電力を低減することがで
きる。

【００１９】請求項６の情報処理装置では、請求項１な
いし３記載の何れかの情報処理装置において、前記第１
テーブル手段は、第１比較回路のデータのヒット／ミス
ヒット判定結果に応じて、第１位置情報出力回路から位
置情報を出力し、また、第２制御手段から通知された位
置情報が示す保持データを第１データ出力回路から出力
する。第２テーブル手段も同様である。これにより、高
速に動作する第１、第２テーブル手段を簡単なハードウ
ェア構成で実現することができる。

【００２０】請求項７の情報処理装置では、請求項５の
情報処理装置において、前記第２テーブル手段は、バス
選択回路及びレジスタ選択回路の選択に応じて、第２比
較回路において先ずメモリリードアドレスのヒット／ミ
スヒットを判定し、次にアドレスミスヒット時にはメモ
リリードデータのヒットミスヒットを判定する。第２位
置情報出力回路は、第２比較回路によりアドレス、デー
タそれぞれの判定結果において一致したレジスタ位置情
報を出力する。これによりアドレスとデータの両者のヒ
ット／ミスヒットを高速に判定する第２テーブル手段を
簡単な構成で実現できる。

【００２１】

【実施例】図１は、本発明の第１の実施例における情報
処理装置の構成を示すブロック図である。本情報処理装
置は、中央演算処理装置（以下ＣＰＵと略す）１００、
参照テーブル１１０、制御回路１２０、データ入出力回
路１３０、メモリ制御回路１７０、メモリ１８０、外部
記憶装置１９０を備えてる。メモリ制御回路１７０は参
照テーブル１４０、制御回路１５０、データ入出力回路
１６０からなる。これらの構成要素は、アドレスバス１
０１、データバス１０２、バス制御信号１０３、信号線
１１１、信号線１２１、データバス１３１、信号線１４
１、信号線１５１、データバス１８１、により同図のよ
うに接続されている。本実施例ではデータバス１０２、
１３１、１８１のビット長は３２ビットであるものとす
る。

【００２２】ＣＰＵ１００は、一般的なマイクロプロセ
ッサであり、メモリ１８０に対してアクセスする場合に
は、アドレスバス１０１、バス制御信号１０３上にアド
レス、読み出し／書き込み要求をそれぞれ出力するとと
もに、データバス１０２を介して読み出し／書き込みデ
ータの入出力を行う。参照テーブル１１０は、ＣＰＵ１
００のメモリアクセスにおいて転送される出現頻度の高
い複数のデータを保持すると共に、ＣＰＵ１００のメモ
リ書き込み時には制御回路１２０からの検索指示を受け
ると、ＣＰＵ１００から出力されるメモリ書き込みデー
タが、保持された複数のデータ中の何れかに一致するか
どうかを判定し、一致するデータを保持している場合
は、その一致したデータの参照テーブル１１０内での位
置情報を表すエントリーアドレスを信号線１１１に出力
して制御回路１２０にヒットしたことを通知する。一致
するデータを保持していない場合はミスヒットしたこと
を制御回路１２０に通知する。また、参照テーブル１１
０は、ＣＰＵ１００のメモリ読み出し時には、制御回路
１２０からエントリーアドレスの指定とデータ出力指示
を受けると、保持されてデータ中のエントリーアドレス
に対応するデータをデータバス１０２に出力する。この
参照テーブル１１０が保持するデータについては、後述
のように参照テーブル１４０と同一のデータが格納され
る。

【００２３】さらに参照テーブル１１０は、制御回路１
２０からの指示により内部のデータをリプレースする機
能を有している。リプレース機能は、送信リプレース機
能と、受信リプレース機能とがある。送信リプレース機
能は、参照テーブル１１０内でミスヒット発生時にＬＲ
Ｕ方式等のリプレースアルゴリズムによりエントリーの
１つをリプレースするとともに参照テーブル１４０に対
してエントリーアドレスとデータを送信することであ
る。受信リプレース機能は、参照テーブル１４０内での
ミスヒット時に参照テーブル１４０からのエントリーア
ドレスとデータとを受信した場合に参照テーブル１１０
の当該エントリーをリプレースすることである。なお、
上記リプレースアルゴリズムは、よく知られている方法
として、上記のＬＲＵ方式のほか、リプレースエントリ
をランダムに選ぶランダム方式、時間的に古いエントリ
を選ぶＦＩＦＯ方式等があり、本実施例ではＬＲＵ方式
とするが、他の方法を採用してもよい。

【００２４】制御回路１２０は、ＣＰＵ１００からメモ
リ１８０へのメモリアクセスが実行される際に、参照テ
ーブル１１０又は参照テーブル１４０においてミスヒッ
トした場合にはデータ入出力回路１３０にアクセスデー
タをドライブさせ、ヒットした場合にはアクセスデータ
の代わりに参照テーブルのエントリーアドレスを送受信
する。また、制御回路１２０は、電源投入後あるいはア
プリケーションの切り替え時等にＣＰＵ１００からの指
示に従って参照テーブル１１０に送信リプレース指示及
び受信リプレース指示を出力する。

【００２５】データ入出力回路１３０は、データバス１
０２とデータバス１３１との間に設けられ電気的に接続
されたバスを接続及び切断し、接続時には双方向にデー
タをドライブする回路であり、制御回路１２０から信号
線１２１を介してミスヒットしたことが通知されるとき
にはデータをドライブし、ヒットしたことが通知される
ときにはデータをドライブしない。ドライブ方向は、Ｃ
ＰＵ１００からメモリ１８０への書き込み時にはデータ
バス１０２からデータバス１３１へ、読み出し時にはデ
ータバス１３１からデータバス１０２の方向となる。デ
ータ入出力回路１３０は、ＣＰＵ１００、参照テーブル
１１０の近傍に配置されデータバス１０２のバス長が最
短になるように実装されることが望ましい。

【００２６】参照テーブル１４０は、参照テーブル１１
０と同じ複数のデータを保持すると共に、ＣＰＵ１００
のメモリ書き込み時に制御回路１５０からエントリーア
ドレスの指定とデータ出力指示を受けると、エントリー
アドレスに対応するデータをデータバス１８１に出力す
る。また参照テーブル１４０は、ＣＰＵ１００のメモリ
読み出し時に制御回路１５０から検索指示を受けると、
メモリ１８０から出力されるメモリ読み出しデータが、
保持された複数のデータ中の何れかに一致するかどうか
を判定し、一致するデータを保持している場合は、その
一致したデータの参照テーブル１４０内での位置情報を
表すエントリーアドレスを信号線１４１に出力して制御
回路１５０にヒットしたことを通知する。一致するデー
タを保持していない場合はミスヒットしたことを制御回
路１５０に通知する。

【００２７】制御回路１５０は、ＣＰＵ１００からメモ
リ１８０へのメモリアクセスが実行される際に、データ
入出力回路１６０にアクセスデータをドライブさせる
か、アクセスデータの代わりに参照テーブル１４０のエ
ントリーアドレスを送信するかを制御するとともに、参
照テーブル１４０のデータ更新を制御する。データ入出
力回路１６０は、データバス１８１とデータバス１３１
との間で双方向にデータをドライブする回路であり、制
御回路１５０から信号線１５１を介してミスヒットした
ことが通知されるときにはデータをドライブし、ヒット
したことが通知されるときにはデータをドライブしな
い。ドライブ方向は、ＣＰＵ１００からメモリ１８０へ
の書き込み時にはデータバス１３１からデータバス１８
１へ、読み出し時にはデータバス１８１からデータバス
１３１の方向となる。データ入出力回路１６０は、メモ
リ１８０及び参照テーブル１４０の近傍に配置されデー
タバス１８１のパターン長が最短になるように実装され
ることが望ましい。

【００２８】メモリ１８０は、ＤＲＡＭやＳＲＡＭ等の
メモリ素子からなる一般的な半導体メモリであり、ＣＰ
Ｕ１００が実行するプログラムやデータを格納する。外
部記憶装置１９０は、いわゆる二次記憶装置である。図
２は、保持データ個数が４個の場合の参照テーブル１１
０及び参照テーブル１４０の詳細な構成例を示す回路図
である。参照テーブル１１０と参照テーブル１４０と
は、同一の構成を有するが、メモリライトとメモリリー
ドに関して対称的に動作する点が異なる。例えば参照テ
ーブル１１０、参照テーブル１４０は、ＣＰＵのメモリ
ライト時、メモリリード時に、ヒット／ミスヒットをそ
れぞれ判定する。以下では参照テーブル１１０の構成を
中心に説明するが、参照テーブル１４０についても同様
である。

【００２９】参照テーブル１１０は、データレジスタ２
１０〜２４０、出力バッファ２４７、比較回路２５０〜
２８０、エンコーダ２９０、論理和回路２９５、参照テ
ーブル制御回路２００とから構成され、信号線２０１、
一致信号２０２、リプレース要求信号２０３、エントリ
ーアドレス２０４、検索指示信号２０５、エントリーア
ドレス２９１、ヒット信号２９２により接続される。こ
こで、信号線２０１はデータレジスタ２１０〜２４０に
対する書き込み／読み出し要求信号、一致信号２０２は
４ビット幅でデータレジスタ２１０〜２４０のデータが
データバス１０２に一致したこと示す。リプレース要求
信号２０３、エントリーアドレス２０４、エントリーア
ドレス２９１、ヒット信号２９２は、図１の信号線１１
１に含まれる信号である。

【００３０】図２においてデータレジスタ２１０〜２４
０は、３２ビットデータをそれぞれ保持する。それぞれ
の保持データは、制御回路１２０及び制御回路１５０に
よって格納される。セレクタ２４６は、参照テーブル制
御回路２００の指示によりデータレジスタ２１０〜２４
０のうち何れかのデータを選択する。

【００３１】出力バッファ２４７は、セレクタ２４６に
より選択されたデータをデータバス１０２に出力する。
比較回路２５０は、データレジスタ２１０のデータとデ
ータバス１０２のデータとを比較し一致するか否かを判
定する。一致した場合には一致信号２０２内の対応する
ビットを有効にする。

【００３２】比較回路２６０〜２８０は、比較回路２５
０と同様にレジスタ２２０〜２４０のデータと、データ
バス１０２のデータとを比較し一致する否かを判定す
る。一致した場合には一致信号２０２内の対応するビッ
トを有効にする。エンコーダ２９０は、データレジスタ
２１０〜２４０から出力される４ビットの一致信号を２
ビットにエンコードして、エンコード結果をエントリー
アドレス２９１に出力する。その結果、データレジスタ
２１０〜２４０のエントリーアドレスは、それぞれ２ビ
ットの１１、１０、０１、００で表されることになる。

【００３３】論理和回路２９５は、データレジスタ２１
０〜２４０から出力される４ビットの一致信号の論理和
をとることにより、一致信号のいずれかが一致したこと
を示しているときにはヒット信号２９２を有効にする。
参照テーブル制御回路２００は、制御回路１２０から検
索指示信号２０５を介して検索指示を受けると、一致信
号のいずれかが有効な場合にはエンコーダ２９０のエン
トリーアドレスを出力させる。また、制御回路１２０か
らリプレース要求信号２０３を介して受信リプレース要
求を受けると、エントリーアドレス２０４で指定される
レジスタにデータバス１０２上のデータを格納し、送信
リプレース要求を受けると、ミスヒット時に一般的なＬ
ＲＵ方式によりリプレースすべきレジスタを決定し、決
定されたレジスタのエントリーアドレスをエントリーア
ドレス２０４を介して出力するとともに、当該レジスタ
にデータバス１０２上のデータを格納する。

【００３４】図３は、制御回路１２０及び制御回路１５
０の制御論理を表したフローチャートである。制御回路
１２０と制御回路１５０とは、同様の制御論理を有して
おり、相互に送受信する点で対称的に動作する。例え
ば、転送要求がＣＰＵ１００のメモリライトであるとき
には制御回路１２０がデータ及びエントリーアドレスの
送信側となり、転送要求がメモリリードであるときには
制御回路１５０がデータ及びエントリーアドレスの送信
側となる。以下、制御回路１２０の制御論理を中心に説
明するが、制御回路１５０についても同様である。

【００３５】同図に示すように、制御回路１２０は、制
御信号１０３上にＣＰＵ１００からの書き込み要求が出
力されていることを検出すると（ステップ１００１、ス
テップ１００２：yes）、参照テーブル１１０に上記検
索を実行させる（ステップ１００３）。参照テーブルに
おける検索実行後に、制御回路１２０は、参照テーブル
１１０からエントリーアドレスの指定及びヒットしたこ
とが通知されると（ステップ１００４：yes）、ヒット
したことと指定されたエントリーアドレスとを信号線１
２２、信号線１２３を介して制御回路１５０に通知する
とともに、データ入出力回路１３０に対してデータバス
１０２上の書き込みデータをデータバス１３１へ出力し
ないよう、即ちデータバス１３１のドライブを禁止する
よう制御する（ステップ１００５）。また制御回路１２
０は、参照テーブル１１０からミスヒットしたことを通
知されると（ステップ１００４：no）、ミスヒットした
ことを信号線１２２を介して制御回路１５０に通知する
とともに、データ入出力回路１３０に対してデータバス
１０２上のデータをデータバス１３１にドライブするよ
う制御する（ステップ１００５）。また制御回路１２０
は、制御信号１０３上にＣＰＵ１００からの読み出し要
求が出力されていることを検出すると（ステップ１００
２：no）、制御回路１５０から信号線１２２、信号線１
２３を介してヒットしたこととエントリーアドレスとが
通知されると（ステップ１００７：yes）、参照テーブ
ル１１０に対してエントリーアドレスの指定とデータ出
力指示を出力し（ステップ１００８、１００９）、ミス
ヒットしたことが通知されると（ステップ１００７：n
o）、データ入出力回路１３０に対してデータバス１３
１上のデータをデータバス１０２にドライブするよう制
御する（ステップ１０１０）。

【００３６】図３中の破線で示したステップ１００６
ａ、１０１０ａは、電源投入時あるいはアプリケーショ
ンの切り替え時にＣＰＵ１００からの指示があったとき
のみに実行される。実行された場合、参照テーブル１１
０、参照テーブル１４０のデータを更新することにな
る。以上のように構成された本発明の第１の実施例にお
ける情報処理装置について、ＣＰＵ１００からメモリ１
８０へのデータ書き込み処理および読み出し処理にわけ
て説明する。

【００３７】（１）ＣＰＵ１００がメモリ１８０へデー
タの書き込みを行なう場合 ＣＰＵ１００は、制御信号線１０３、アドレスバス１０
１およびデータバス１０２にそれぞれバスの制御情報、
書き込みを行なうアドレス、および書き込むデータを出
力する。制御回路１２０は、制御信号１０３によりＣＰ
Ｕの書き込み要求を検出し、参照テーブル１１０に対し
て書き込みデータをデータバス１０２より入力し検索を
行なうよう指示する。参照テーブル１１０は、データバ
ス１０２より入力したデータと保持している複数のデー
タのいずれかとが一致するかどうか検索し、その検索の
結果に基づき、一致するデータを保持している場合は、
その一致したデータの参照テーブル内での位置情報であ
るエントリーアドレスを信号線１１１に出力し制御回路
１２０にヒットしたことを通知する。一致するデータを
保持していない場合はミスヒットしたことを制御回路１
２０に通知する。制御回路１２０は、ヒットしたかミス
したかに応じて以下の処理を行なう。

【００３８】（１．１）参照テーブル１１０がヒットし
た場合：制御回路１２０はデータ入出力回路１３０に対
して、データバス１０２上の書き込みデータをデータバ
ス１３１へ出力しないよう、即ちデータバス１３１のド
ライブを禁止するよう制御する。さらに、メモリ制御回
路１７０に対して、参照テーブル１１０がヒットしたこ
と、およびそのデータのエントリーアドレスをそれぞれ
信号線１２１および１２２により通知する。

【００３９】メモリ制御回路１７０は、制御信号１０３
によりＣＰＵ１００のメモリ１８０への書込要求を検出
し、信号線１２１によって参照テーブル上に書込データ
があることを確認した場合は、信号線１２２によって指
定される参照テーブル１４０上のデータをデータバス１
８１に読みだし、メモリ１８０へ転送し書き込みを行な
う。

【００４０】（１．２）参照テーブル１１０がミスヒッ
トした場合：データ入出力回路１３０に対して、データ
バス１３１上にデータバス１０２上のデータを出力する
よう制御する。さらに、制御回路１５０に対して、参照
テーブル１１０がミスヒットしたことを信号線１２２に
より通知する。制御回路１５０は、データ入出力回路１
６０にデータバス１３１上の書き込みデータをデータバ
ス１８１上にドライブさせる。ドライブされたデータは
メモリ１８０書き込まれる。

【００４１】このとき、制御回路１２０が送信リプレー
ス指示を出している場合には、ミスヒットしたデータを
参照テーブル１１０と参照テーブル１４０の同一エント
リーに格納するため、参照テーブル１１０によりＬＲＵ
方式により決定されたエントリー情報を入力し信号線１
２３に出力する。さらに制御回路１２０は、この格納ア
ドレスで示される参照テーブル１１０内のレジスタに転
送データを格納する。これと同時に、制御回路１５０は
受信リプレース指示を参照テーブル１４０に出力する。
参照テーブル１４０は、信号線１２３より入力したエン
トリーアドレスで示される参照テーブル１４０のレジス
タに転送データを格納する。

【００４２】（２）ＣＰＵ１００がメモリ１８０よりデ
ータの読み込みを行なう場合 ＣＰＵ１００は、制御信号線１０３およびデータバス１
０２にそれぞれバスの制御情報、読みだしを行なうアド
レスを出力する。制御回路１５０は、制御信号１０３に
よってＣＰＵ１００の読み出し要求を検出すると、メモ
リ１８０をアクセスし対応するデータをデータバス１８
１へ読み出す。制御回路１５０は、参照テーブル１４０
に対してデータバス１８１よりデータを入力し、検索を
行なうよう指示する。参照テーブル１４０は、データバ
ス１８１より入力したデータと保持しているデータのい
ずれかが一致するかどうか検索し、検索の結果に基づ
き、一致するデータを保持している場合は、その一致し
たデータの参照テーブル内でのエントリーアドレスを信
号線１４１に出力し制御回路１５０にヒットしたことを
通知し、一致するデータを保持していない場合はミスヒ
ットしたことを通知する。

【００４３】（２．１）参照テーブル１４０でヒットし
た場合：データバス１８１上の読み出しデータをデータ
バス１３１に対して出力することをデータ入出力回路１
６０に対して禁止する。さらに、制御回路１２０に対し
て、参照テーブル１４０がヒットしたこと、およびその
データのエントリーアドレスをそれぞれ信号線１２１お
よび１２２により通知する。

【００４４】制御回路１２０は、信号線１２２によって
指定される参照テーブル１４０上のデータをデータバス
１０２に読みだし、ＣＰＵ１００へ転送しデータの読み
出しを終了する。 （２．２）参照テーブル１４０でミスヒットした場合：
制御回路１５０は、データ入出力回路１６０に対して、
データバス１８１上のデータをデータバス１３１に出力
するよう制御する。さらに、制御回路１２０に対して、
参照テーブル１４０がミスヒットしたことを信号線１２
１により通知する。制御回路１２０は、データ入出力回
路１３０でデータバス１３１より読み出しデータを入力
し、データバス１０２に読み込むよう制御し、ＣＰＵ１
００へデータを転送しデータの読み出し処理を終了す
る。

【００４５】このとき、制御回路１５０が送信リプレー
ス指示を出している場合には、ミスヒットしたデータを
参照テーブル１４０と参照テーブル１１０の同一エント
リーに格納するため、参照テーブル１４０によりＬＲＵ
方式により決定されたエントリー情報を入力し信号線１
２３に出力する。さらに制御回路１５０は、この格納ア
ドレスで示される参照テーブル１４０内のレジスタに転
送データを格納する。これと同時に、制御回路１２０は
受信リプレース指示を参照テーブル１１０に出力する。
参照テーブル１１０は、信号線１２３より入力したエン
トリーアドレスで示されるレジスタに転送データを格納
する。

【００４６】なお、上記実施例では、参照テーブル１１
０、１４０内に保持されるデータ数が４つの場合を例に
説明したが、８個でも１６個でもよく任意に設定でき
る。この処理と同時に、制御回路１２０は信号線１２３
より入力した格納アドレスで示される参照テーブル１１
０上の位置に転送データを格納する。また、一般に、Ｃ
ＰＵがプログラムを実行する場合にアクセスする命令お
よびデータは、一般に時間的および空間的な局所性があ
る。すなわち、１度アクセスされた命令およびデータは
再度アクセスされる可能性が高い。また、ＣＰＵは全て
の命令を一様には使用せず、一部の命令の使用頻度は他
の命令に対して使用頻度が高い。そこで、参照テーブル
１１０と参照テーブル１４０のデータは、プログラム内
で使用される命令パターンを事前に調査し使用頻度の高
い命令またはデータを予め参照テーブルに登録しておい
てもよい。その場合、上記のリプレース機能は省略して
もよく、より簡単な構成により実現できる。参照テーブ
ルへの登録は、ＣＰＵ１００がデータを参照テーブル１
１０、１４０内のレジスタに直接格納すればよい。何度
も繰り返される同一ビットパターンのデータ転送時のデ
ータバスのドライブを抑止できる。または、時間的な局
所性を積極的に利用し、使用頻度の高いデータのみをア
プリケーションを切り替える毎に参照テーブルに登録す
るようにしてもよい。これにより参照テーブルのヒット
率を高め、データバスのドライブをより抑止することが
可能となる。

【００４７】以上のように本実施例によれば、ＣＰＵ１
００とメモリ１８０との間でデータ転送を行なう場合
に、データの送信側で参照テーブルを検索し、ヒットし
た場合にはその参照テーブル内のエントリーアドレスの
みを負荷の軽い信号線１２１および１２２をドライブす
るだけ受信側に転送することで、負荷の重いデータバス
１３１をドライブするで必要がなくなり消費電力を抑え
ることが可能となる。

【００４８】図４は、本発明の第２の実施例における情
報処理装置の構成を示すブロック図である。同図の構成
は、第１実施例に示した図１の構成に対して、制御回路
１２０、データ入出力回路１３０、制御回路１５０、デ
ータ入出力回路１６０の代わりに、制御回路４２０、デ
ータ入出力回路４３０、制御回路４５０、データ入出力
回路４６０を備え、信号線１２３の代わりに信号線４２
１、４３１、４１１、４５１が追加されている点が異な
る。その他の構成要素は、第１の実施例と同じなので説
明を省略して以下異なる点のみを説明する。

【００４９】第１の実施例と異なる点は、データの転送
時に参照テーブル１１０、あるいは参照テーブル１４０
においてヒットした場合に、そのエントリーアドレスを
他方の参照テーブルに対して転送する経路である。その
ため本実施例では、第１の実施例における信号線１２３
の代わりに、データバス１３１の一部を用いてエントリ
ーアドレスが転送される。

【００５０】同図において制御回路４２０は、図１の制
御回路１２０において制御回路１５０に対して直接エン
トリーアドレスを送受信する機能がなくなり、新たにデ
ータ入出力回路１３０におけるエントリーアドレスの入
出力を制御する機能が追加されている。データ入出力回
路４３０は、図１のデータ入出力回路１３０に対して、
データバス１３１の一部を用いてエントリーアドレスを
送受信する機能が追加されている。

【００５１】制御回路４５０は、基本的には制御回路４
２０と同じであり、送受信に関して対称的に動作する。
データ入出力回路４６０は、基本的にはデータ入出力回
路４３０と同じであり、送受信に関して動作が対称にな
っている。図５は、参照テーブル１１０、１４０のデー
タ数が４個の場合のデータ入出力回路４３０の詳細な回
路構成例を示す。同図のようにデータ入出力回路４３０
は、トランシーバ５０１とトランシーバ５０２とを備
え、ヒット時にエントリーアドレスをデータバス１３１
の一部を利用して通知するよう構成されている。

【００５２】トランシーバ５０１は、内部に３２個の１
ビットドライバ／レシーバ（トライステートバッファ）
と、ミスヒット時のドライブ方向を制御する２個のＡＮ
Ｄゲートとを有し、ヒット時には出力がハイインピーダ
ンスになりデータバスを電気的に切断し、ミスヒット時
にはデータバス１０２とデータバス１３１との間で３２
ビットデータを双方向にドライブする。ドライブ方向は
データの転送方向（ライト要求信号及びリード要求信
号）に応じてＡＮＤゲートにより定めれらる。なお、ト
ランシーバ５０１は、図１のデータ入出力回路１３０に
相当する。

【００５３】トランシーバ５０２は、内部に２個の１ビ
ットドライバ／レシーバ（トライステートバッファ）
と、ドライブ方向を制御する２個のアンドゲートとを有
し、ミスヒット時には出力がハイインピーダンスにな
り、ヒット時にデータバス１３１の下位２ビット上に２
ビットのエントリーアドレスを双方向に入出力する。以
上のように構成された本発明の第２の実施例における情
報処理装置についてその動作を説明する。本実施例の動
作は、第１の実施例と異なる点は、エントリーアドレス
がデータバス１３１の下位２ビットを用いて転送される
点である。

【００５４】制御回路４２０は、参照テーブル１１０よ
りテーブルがヒットしたことを検出すると、データ入出
力回路４３０に対して参照テーブル１１０からのエント
リーアドレスを入力し、データバス１３１の下位２ビッ
トに出力するよう制御する。これによりデータ入出力回
路４３０は、データバス１３１の下位２ビット上にエン
トリーアドレスをドライブする。さらに、制御回路４２
０は、信号線１２１により参照テーブル１１０がヒット
したことを制御回路４５０に通知する。制御回路４５０
では、データ制御回路４１０に対してデータバス１３１
の下位２ビットよりエントリーアドレスを入力するこ
と、および参照テーブル１４０に対して入力したエント
リーアドレスよりデータをデータバス１８１に読みだす
よう制御する。

【００５５】ＣＰＵ１００がメモリ１８０より読み出し
を行う場合の動作も、書込の場合と同様の処理を行う。
以上のように本実施例によれば、ＣＰＵ１００とメモリ
１８０との間でデータ転送を行なう場合に、データの送
信側で参照テーブルを検索し、ヒットした場合にはその
参照テーブル内のエントリーアドレスのみをデータバス
１３１の一部を用いて受信側に転送することで全てのデ
ータバスをドライブする必要がなくなり消費電力を抑え
るとともに、配線数が少ないので配線面積を削減するこ
とができる。

【００５６】図６は、本発明の第３の実施例における情
報処理装置の構成を示すブロック図である。同図は、第
１実施例の図１の構成に対して、参照テーブル１４０、
制御回路１５０の代わりにキャッシュ装置６００、制御
回路６１０を備えている点が異なる。以下第１実施例と
同じ部分は説明を省略して異なる点を中心に説明する。

【００５７】図６においてキャッシュ装置６００は、第
１実施例の参照テーブル１４０の機能に加えて、保持し
ている個々データに対応するアドレスを保持し、ＣＰＵ
１００のメモリリード時にアクセスアドレスと、保持し
ているアドレスの何れかとが一致した場合、メモリ１８
０のリードアクセスの代わりに対応するデータのエント
リーアドレスを制御回路６１０を介して制御回路１２０
に出力するように構成されている。キャッシュ装置６０
０の保持データは、参照テーブル１１０と同じデータで
ある。

【００５８】制御回路６１０は、第１実施例の制御回路
１５０の機能に加えて、ＣＰＵ１００からのメモリリー
ドアクセスの場合に、メモリ１８０からの読み出しに先
立ってアクセスアドレスがキャッシュ装置６００内に保
持されたアドレスの何れかと一致するかを判定する。一
致（以下アドレスヒットと呼ぶ）した場合にはメモリ１
８０からの読み出し制御を行わないで、アドレスヒット
したエントリーアドレスを制御回路１２０に送信し、一
致しない場合には（以下アドレスミスと呼ぶ）、メモリ
１８０からデータを読み出し制御を行って、以後、第１
実施例と同様に読み出されたデータに関してキャッシュ
装置６００を検索させ、ヒットした場合にはエントリー
アドレスを、ミスヒットした場合にはデータバスのドラ
イブを制御する。

【００５９】図７は、保持データ個数が４個の場合のキ
ャッシュ装置６００の詳細な構成例を示す回路図であ
る。同図のようにキャッシュ装置６００は、図２の参照
テーブル１１０の構成に対してアドレスレジスタ３１０
〜３４０、セレクタ３４５、セレクタ３５０〜３８０が
新たに追加され、エンコーダ２９０と論理和回路２９５
の代わりに判定回路３９０、参照テーブル制御回路２０
０の代わりにキャッシュ装置制御回路３００が設けら
れ、メモリリードに先立ってアクセスアドレスに対して
もヒット／ミスの判定が可能になっている。

【００６０】同図においてアドレスレジスタ３１０〜３
４０は、データレジスタ２１０〜３４０に対応するメモ
リアドレスを保持する。対応するアドレスレジスタとデ
ータレジスタは同一のエントリーアドレスを有する。つ
まりレジスタ３１０とレジスタ２１０はエントリーアド
レスが”１１”、３２０と２２０は”１０”、３３０と
２３０は”０１”、３４０と２４０は”００”である。

【００６１】セレクタ３４５は、同図のＡ側の入力とＢ
側の入力の何れかを選択して比較回路２５０〜２８０に
出力する。Ａ側にはＣＰＵ１００のメモリリード要求と
同時に出力されるアクセスアドレスが、Ｂ側にはメモリ
リードが実行されて読み出されたデータが入力される。
Ａ側とＢ側の入力タイミングは異なるが、その選択はキ
ャッシュ装置制御回路３００によって制御される。詳し
くいうとＣＰＵ１００からメモリリード要求が出力され
ると同時にＡ側が選択され、その後メモリリードが実行
されてメモリ１８０からデータが読み出された時点でＢ
側が選択される。

【００６２】セレクタ３５０〜３８０は、アドレスレジ
スタ３１０〜３５０とデータレジスタ２１０〜２４０の
対応するアドレス（Ａ側）とデータ（Ｂ側）とが入力さ
れ、アドレスかデータの何れかを選択して比較回路２５
０〜２８０にそれぞれ出力する。選択は、キャッシュ装
置制御回路３００によってセレクタ３４５と同じタイミ
ングで制御される。

【００６３】判定回路３９０は図２に示したエンコーダ
２９０及び論理和回路２９５に相当するので、説明を省
略する。キャッシュ装置制御回路３００は、メモリ１８
０のメモリリードに先立ってアクセスアドレスでキャッ
シュ装置６００を検索する制御と、メモリリード実行後
に読み出されたデータでキャッシュ装置６００と検索す
る制御と、キャッシュ装置６００の内容を更新する制御
と、メモリライト時に制御回路１２０からのヒット／ミ
スヒットの通知を受けてデータ入出力回路１６０の制御
とを行う。

【００６４】より詳しくいうと、キャッシュ装置制御回
路３００は、アドレスで検索を行なう場合については、
検索するアドレスをアドレスバス１０１より入力すると
ともに、保持しているアドレスをレジスタ３１０、３２
０、３３０および３４０より読みだし、読み出した値を
比較回路２５０、２６０、２７０および２８０において
入力データと比較し、それぞれの比較結果をヒット信号
３０２として出力する。その際、セレクタ３４５はアド
レスバス１０１（Ａ側）を、他のセレクタ３５０、３６
０、３７０および３８０はレジスタ３１０、３２０、３
３０、３４０（Ｂ側）を選択するよう制御する。キャッ
シュ装置が保持しているいずれかのアドレスと一致した
かどうかを判定するために、判定回路３９０は比較回路
２５０、２６０、２７０および２８０の比較結果を入力
し、判定結果であるヒット信号３９１、およびヒットし
た場合にはそのエントリーアドレスを生成し、信号線３
９２に出力する。

【００６５】キャッシュ装置制御回路３００は、データ
で検索を行なう場合については、検索するデータをデー
タバス１８１より入力するとともに、保持しているデー
タをデータレジスタ２１０、２２０、２３０、および２
４０より読みだし、それぞれの値を比較回路２５０、２
６０、２７０および２８０において入力データと比較
し、それぞれの比較結果をヒット信号３０２として出力
する。その際、セレクタ３４５はデータバス１８１（Ｂ
側）を、他のセレクタ３５０、３６０、３７０および３
８０はデータレジスタ２１０、２２０、２３０、２４０
（Ｂ側）を選択するよう制御する。キャッシュ装置６０
０が保持しているいずれかのデータと一致したかどうか
を判定するために、判定回路３９０は比較回路２５０、
２６０、２７０および２８０の比較結果を入力し、判定
結果であるヒット信号３９１、およびヒットした場合に
はそのエントリーアドレスを生成し、信号線３９２に出
力する。

【００６６】保持しているデータをデータバス１８１に
読み出す場合については、第１の実施例と同様に、制御
回路１２０から信号３０４を介してエントリーアドレス
が入力される。キャッシュ装置制御回路３００は、セレ
クタ３４６により読み出すデータを選択し、バッファ３
４７によってデータバス１８１に出力する。キャッシュ
装置６００の内容を更新する場合については、第１の実
施例と同様にリプレース要求が信号線２０３によってキ
ャッシュ装置制御回路３００に通知されると、データ参
照の時間的局所性を利用する例えばＬＲＵ方式によりエ
ントリーを決定し、データバス１８１より入力したデー
タ及びアドレスバス１０１からのアドレスを信号線３０
１により、決定されたエントリーのデータレジスタ及び
アドレスレジスタに格納して更新する。

【００６７】図８は、本実施例おける制御回路６１０の
制御論理を表したフローチャートを示す。同図は第１実
施例の図３に対して、同一番号のステップは同じ処理で
有り、新たにステップ２００３〜２００５が追加されて
いる点が異なる。同図に示すように、制御回路６１０
は、制御信号１０３上にＣＰＵ１００からの読み出し要
求が出力されていることを検出すると（ステップ１００
１、ステップ１００２：yes）、キャッシュ装置６００
にアクセスアドレスの検索を実行させる（ステップ２０
０３）。キャッシュ装置６００における検索実行後に、
制御回路６１０は、キャッシュ装置６００からエントリ
ーアドレスの指定及びヒットしたことが通知されると
（ステップ２００４：yes）、ヒットしたことと指定さ
れたエントリーアドレスとを信号線１２２、信号線１２
３を介して制御回路１２０に通知するとともに、データ
入出力回路１６０に対してデータバス１８１上の読み出
しデータをデータバス１３１へ出力しないよう、即ちデ
ータバス１３１へのドライブを禁止するよう制御する
（ステップ２００５）。また制御回路６１０は、キャッ
シュ装置６００からミスヒットしたことを通知されると
（ステップ２００４：no）、さらに、メモリ１８０への
メモリリードの実行を制御して読み出されたデータの検
索をキャッシュ装置６００に実行させる（ステップ１０
０３）。上記以外のステップは、図３と同様なので詳細
は省略する。

【００６８】以上のように構成された情報処理装置にお
いて、ＣＰＵ１００がメモリ１８０上のデータへアクセ
スを行う場合についてその動作を説明する。 （１）ＣＰＵ１００がメモリ１８０よりデータの読みだ
しを行なう場合 ＣＰＵ１００は、制御信号線１０３およびデータバス１
０２にそれぞれバスの制御情報、読みだしを行なうアド
レスを出力しメモリ１８０からのデータの読み出しを開
始する。

【００６９】制御回路６１０は、制御信号１０３により
ＣＰＵ１００の読み出し要求を検出すると、キャッシュ
装置６００に対して、アドレスバス１０１上のアドレス
に対応するデータを格納しているかどうか検索を行な
う。検索の結果、キャッシュ装置６００がそのアドレス
のデータを保持している場合は、そのエントリーアドレ
スを信号線５０１に出力し制御回路６１０にヒットした
ことを通知する。入力したアドレスに対応するエントリ
ーアドレスを保持していない場合はミスヒットしたこと
を制御回路６１０に通知する。

【００７０】（１．１）アドレス検索でキャッシュ装置
６００がヒットの場合：制御回路６１０は、メモリ１８
０に対する読みだしアクセスの制御を行なわず、データ
入出力回路１６０に対して、データバス１３１上への読
み出しデータの出力を禁止する。さらに、制御回路１２
０に対して、キャッシュ装置６００がヒットしたことを
信号線１２２で、アドレスバス１０１上のアドレスに対
応するデータの参照テーブル１１０上のエントリーアド
レスを信号線１２３により通知する。

【００７１】制御回路１２０は、信号線１２３によって
指定される参照テーブル１４０上のデータをデータバス
１０２に読みだし、ＣＰＵ１００へ転送しデータの読み
出しを終了する。 （１．２）アドレス検索でキャッシュ装置６００がミス
ヒットした場合：制御回路６１０は、さらにメモリ１８
０に対する読みだしアクセスの制御を行なう。メモリ１
８０より読み出されたデータをキャッシュ装置６００へ
入力し、同一のデータがキャッシュ装置内に保持されて
いるかどうか読み出したデータにより検索を行う。この
データ検索の結果ヒットした場合は、ヒットしたキャッ
シュのエントリーアドレスを信号線１２３により制御回
路１２０に通知する。さらに、キャッシュ装置６００は
データ検索でヒットしたエントリーのアドレス情報を現
在行われているアドレスにより更新する。後の処理はキ
ャッシュ装置６００がヒットした場合と同じである。

【００７２】データ検索の結果ミスヒットした場合は、
データ入出力回路１６０に対して、データバス１８１上
のデータをデータバス１３１に出力するよう制御する。
さらに、制御回路１２０に対して、キャッシュ装置６０
０がミスヒットしたことを信号線１２２により通知す
る。制御回路１２０は、データ入出力回路１３０に対し
て、データバス１３１より読み出しデータを入力し、デ
ータバス１０２に読み込み、ＣＰＵ１００へ転送するよ
う制御し読みだし処理を完了する。 （２）ＣＰＵ１００がメモリ１８０へデータの書き込み
を行なう場合 ＣＰＵ１００は、制御信号線１０３、アドレスバス１０
１およびデータバス１０２にそれぞれバスの制御情報、
書き込みを行なうアドレス、および書き込むデータを出
力する。制御回路１２０は、制御信号１０３によりＣＰ
Ｕの書き込み要求を検出し、参照テーブル１１０に対し
て書き込みデータをデータバス１０２より入力し検索を
行なうよう指示する。参照テーブル１１０は、データバ
ス１０２より入力したデータと保持している複数のデー
タのいずれかとが一致するかどうか検索し、その検索の
結果に基づき、一致するデータを保持している場合は、
その一致したデータの参照テーブル内でのエントリーア
ドレスを信号線１１１に出力し制御回路１２０にヒット
したことを通知する。一致するデータを保持していない
場合はミスヒットしたことを制御回路１２０に通知す
る。制御回路１２０は、参照テーブル１１０の検索結果
に基づき、それぞれ以下の処理を行なう。

【００７３】（２．１）参照テーブル１１０がヒットし
た場合：制御回路１２０はデータ入出力回路１３０に対
して、データバス１０２上の書き込みデータをデータバ
ス１３１へ出力しないよう、即ちデータバス１３１のド
ライブを禁止するよう制御する。さらに、メモリ制御回
路１７０に対して、参照テーブル１１０がヒットしたこ
と、およびそのデータのエントリーアドレスをそれぞれ
信号線１２２および１２３により通知する。

【００７４】メモリ制御回路１７０は、制御信号１０３
により書込要求を検出し信号線１２２によって参照テー
ブル上に書込データがあることを確認した場合は、信号
線１２３によって指定されるキャッシュ装置６００上の
データをデータバス１８１に読みだし、メモリ１８０へ
転送し書き込みを行なう。 （２．２）参照テーブル１１０がミスヒットした場合：
データ入出力回路１３０に対して、データバス１３１上
にデータバス１０２上のデータを出力するよう制御す
る。さらに、制御回路６１０に対して、参照テーブル１
１０がミスヒットしたことを信号線１２２により通知す
る。

【００７５】データ入出力回路１６０でデータバス１３
１より書き込みデータを入力し、データバス１８１に読
みだし、メモリ１８０へ転送し書き込みを行なう。な
お、本実施例ではＣＰＵとメモリとの間のデータ転送を
行なう場合について示した。これはＣＰＵとメモリ間で
は命令フェッチ等のメモリアクセスの頻度が圧倒的に大
きいからである。ＣＰＵと周辺装置、あるいはメモリと
周辺装置との間で実施しても良い。また、上記実施例で
は、転送するデータが命令であるかデータであるか区別
していないが、例えば命令アクセス時のみ参照テーブル
を用いて転送を行ない、参照テーブルのヒット率を高め
ることも可能である。

【００７６】また、第３実施例と第２実施例の内容を組
み合わせて構成することにより、エントリーアドレスを
通知する信号線をデータバスの一部を利用することも容
易に実現可能である。以上のように本実施例によれば、
データ転送を行なう場合に、転送するデータが参照テー
ブル内に登録されている場合は、負荷の重いデータバス
１３１の全ビットをドライブをする代わりに、参照テー
ブルのヒット情報および参照テーブルのエントリー情報
を転送するのに必要なビットのみをドライブするだけで
よく、データ転送時におけるデータバスのドライブに必
要な電力を抑えることで、低消費電力化が可能である。

【００７７】

【発明の効果】上記の手段により請求項１の情報処理装
置によれば、メモリリード／ライト時に、データの送信
側と受信側に同一の内容の第１、第２テーブルを用意
し、送信側テーブルにおいてデータがヒットした場合
は、その位置情報を受信側に転送することで負荷の重い
データバスをドライブすることなくデータ転送すること
が可能になり情報処理装置の低消費電力化が図れるとい
う効果がある。

【００７８】請求項２の情報処理装置によれば、請求項
１における効果に加えて、第１、第２テーブルの保持デ
ータの同一性を保ったままよりヒット率の高いデータに
更新することができるという効果がある。請求項３の情
報処理装置においては、請求項１における効果に加え
て、位置情報が、第１送受信回路と第２送受信回路によ
ってデータバスの一部の信号線を利用して送受信される
ので、ハードウェアの増加を抑えて不要なデータバスの
ドライブを低減でき、データ転送時の消費電力を低減す
ることができるという効果がある。

【００７９】請求項４の情報処理装置は、請求項１ない
し３記載の何れかの情報処理装置に対して、ＣＰＵと周
辺装置、又はメモリと周辺装置の間のデータ転送につい
て、負荷が重いデータバスをドライブする代わりにデー
タの位置情報を送受信することができる。これによりＣ
ＰＵと周辺装置、又はメモリと周辺装置の間のデータ転
送について省電力化を図ることができる。

【００８０】請求項５の情報処理装置は、請求項１又は
２記載の情報処理装置において、メモリリード時に前記
第２テーブル手段は、ＣＰＵから出力されるメモリ読み
出しアドレスと一致するメモリアドレスが第２テーブル
に保持されているか否かを判定し、保持されている場合
（ヒットした場合）には、第２テーブル内の当該メモリ
アドレスに対応するデータの位置情報を出力する。第２
制御手段は、一致するメモリアドレスが保持されている
と判定された場合にはメモリ読み出しを禁止し、一致す
るメモリアドレスが保持されていないと判定された場合
にはメモリ読み出しを実行する。つまり、第２テーブル
手段はメモリリードに先立って、アドレスに関してヒッ
ト／ミスヒットを判定し、さらにアドレスミスヒットな
らばデータのヒット／ミスヒットを判定する。いずれの
ヒット時にもデータバスのドライブが不要になるのに加
えて、アドレスヒット時にはメモリリード動作そのもの
が不要になるのでさらに消費電力を低減することができ
る。

【００８１】請求項６の情報処理装置は、請求項１ない
し３記載の何れかの情報処理装置において、前記第１テ
ーブル手段は、第１比較回路のデータのヒット／ミスヒ
ット判定結果に応じて、第１位置情報出力回路から位置
情報を出力し、また、第２制御手段から通知された位置
情報が示す保持データを第１データ出力回路から出力す
る。第２テーブル手段も同様である。これにより高速に
動作する第１、第２テーブル手段を簡単なハードウェア
構成で実現することができる。

【００８２】請求項７の情報処理装置は、請求項５の情
報処理装置において、前記第２テーブル手段は、バス選
択回路及びレジスタ選択回路の選択に応じて、第２比較
回路において先ずメモリリードアドレスのヒット／ミス
ヒットを判定し、次にアドレスミスヒット時にはメモリ
リードデータのヒットミスヒットを判定する。第２位置
情報出力回路は、第２比較回路によりアドレス、データ
それぞれの判定結果において一致したレジスタ位置情報
を出力する。これによりアドレスとデータの両者のヒッ
ト／ミスヒットを高速に判定する第２テーブル手段を簡
単な構成で実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における情報処理装置の
構成図である。

【図２】同実施例の参照テーブルの構成図である。

【図３】同実施例の制御回路の動作を示すフローチャー
トである。

【図４】本発明の第２の実施例における情報処理装置の
構成図である。

【図５】同実施例における参照テーブル１１０、１４０
のデータ数が４個の場合のデータ入出力回路４３０の詳
細な回路構成例を示す。

【図６】本発明の第３の実施例における情報処理装置の
構成図である。

【図７】同実施例の参照テーブルの構成図である。

【図８】同実施例の制御回路６１０の動作を示すフロー
チャートである。

【符号の説明】

１００ ＣＰＵ １０２ データバス １３１ データバス １８１ データバス １１０ 参照テーブル １２０ 制御回路 １３０ データ入出力回路 １４０ 参照テーブル １５０ 制御回路 １６０ データ入出力回路 １８０ メモリ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵとメモリを有する情報処理装置で
   あって、 ＣＰＵからのデータバスを電気的に接断する第１入出力
   手段と、 メモリからのデータバスを電気的に接断し、第１入出力
   手段からのデータバスに接続される第２入出力手段と、 複数のデータを保持する第１テーブルを有し、ＣＰＵの
   出力データと一致するデータが第１テーブルに保持され
   ている場合には第１テーブル内の当該データの位置を表
   す位置情報を出力し、また、位置情報が通知された場合
   には通知された位置情報が示す保持データをＣＰＵに出
   力する第１テーブル手段と、 第１テーブルと同じ複数のデータを第１テーブルの保持
   位置に対応させて保持する第２テーブルを有し、メモリ
   から出力されるデータと一致するデータが第２テーブル
   に保持されている場合には第２テーブル内の当該データ
   の位置を表す位置情報を出力し、また、位置情報が通知
   された場合には通知された位置情報が示す保持データを
   メモリに出力する第２テーブル手段と、 第１テーブル手段から位置情報が出力された場合、第１
   及び第２入出力手段にデータバスを切断させるととも
   に、当該位置情報を第２テーブル手段に通知する第１制
   御手段と、 第２テーブル手段から位置情報が出力された場合、第１
   及び第２入出力手段にデータバスを切断させるととも
   に、当該位置情報を第１テーブル手段に通知する第２制
   御手段とを備えることを特徴とする情報処理装置。
2. 【請求項２】前記第１制御手段は、ＣＰＵの出力データ
   と一致するデータが第１テーブルに保持されていない場
   合、第１入出力手段にデータバスを接続させるととも
   に、第１テーブル手段内の更新すべきデータの位置を示
   す更新位置情報を決定し、 前記第２制御手段は、メモリの出力データと一致するデ
   ータが第２テーブルに保持されていない場合、第２入出
   力手段にデータバスを接続させるとともに、第２テーブ
   ル手段内の更新すべきデータの位置を示す更新位置情報
   を決定し、 前記第１、第２テーブル手段は、第１制御手段により決
   定された更新位置情報が示す第１、第２テーブルの保持
   位置にＣＰＵからの出力データをそれぞれ格納し、第２
   制御手段により決定された更新位置情報が示す第１、第
   ２テーブルの保持位置にメモリからの出力データをそれ
   ぞれ格納することを特徴とする請求項１記載の情報処理
   装置。
3. 【請求項３】前記第１入出力手段は、データバスの一部
   の信号線を介して第２入出力手段との間で前記位置情報
   を送受信する第１送受信回路を有し、 前記第２入出力手段は、データバスの一部の信号線を介
   して第１入出力手段との間で前記位置情報を送受信する
   第２送受信回路を有し、 前記第１制御手段は、第１送受信回路と第２送受信回路
   を介して第２テーブル手段に前記位置情報を通知し、 前記第２制御手段は、第２送受信回路と第１送受信回路
   を介して第２テーブル手段に前記位置情報を通知するこ
   とを特徴とする請求項１記載の情報処理装置。
4. 【請求項４】 前記第１入出力手段、第１テーブル手段
   および第１制御手段の接続先と、前記第２入出力手段、
   第２テーブル手段および第２制御手段の接続先とが、そ
   れぞれＣＰＵとメモリであることに代えて、ＣＰＵと周
   辺装置、又はメモリと周辺装置であることを特徴とする
   請求項１ないし３記載の何れかの情報処理装置。
5. 【請求項５】前記第２テーブルは、さらに保持データの
   それぞれに対応する複数のメモリアドレスを保持し、 前記第２テーブル手段は、 ＣＰＵから出力されるメモリ読み出しアドレスと一致す
   るメモリアドレスが第２テーブルに保持されているか否
   かを判定し、保持されている場合には、第２テーブル内
   の当該メモリアドレスに対応するデータの位置情報を出
   力し、 第２制御手段は、一致するメモリアドレスが保持されて
   いると判定された場合にはメモリ読み出しを禁止し、一
   致するメモリアドレスが保持されていないと判定された
   場合にはメモリ読み出しを実行することを特徴とする請
   求項１又は２記載の情報処理装置。
6. 【請求項６】 前記第１テーブル手段は、 データを保持する複数のレジスタからなる第１テーブル
   と、 ＣＰＵから出力されるデータと個々のレジスタの保持デ
   ータとを比較し、どの保持データが一致するか否かを判
   定する第１比較回路と、 一致したデータを保持するレジスタの位置情報を出力す
   る第１位置情報出力回路と、 第２制御手段から通知された位置情報が示すレジスタか
   ら保持データをＣＰＵに出力する第１データ出力回路と
   を有し、 前記第２テーブル手段は、 データを保持する複数のレジスタからなる第２テーブル
   と、 メモリから出力されるデータと個々のレジスタの保持デ
   ータとを比較し、どの保持データが一致するか否かを判
   定する第２比較回路と、 一致したデータを保持するレジスタの位置情報を出力す
   る第２位置情報出力回路と、 第１制御手段から通知された位置情報が示すレジスタか
   ら保持データをメモリに出力する第２データ出力回路と
   を有することを特徴とする請求項１ないし３記載のいず
   れか情報処理装置。
7. 【請求項７】 前記第１テーブル手段は、 データを保持する複数のレジスタからなる第１テーブル
   と、 ＣＰＵから出力されるデータと個々のレジスタの保持デ
   ータとを比較し、どの保持データが一致するかを判定す
   る第１比較回路と、 一致したデータを保持するレジスタの位置情報を出力す
   る第１位置情報出力回路と、 第２制御手段から通知された位置情報が示すレジスタか
   ら保持データをＣＰＵに出力する第１データ出力回路と
   を有し、 前記第２テーブル手段は、 データを保持する複数のデータレジスタと、データレジ
   スタに対応する複数のアドレスレジスタとからなる第２
   テーブルと、 ＣＰＵからのアドレスバスに出力されるアドレスと、メ
   モリからのデータバスに出力されるデータとの何れかを
   選択するバス選択回路と、 アドレスレジスタの出力とデータレジスタの出力との何
   れかを選択する複数のレジスタ選択回路と、 バス選択回路の出力と、個々のレジスタ選択回路の出力
   とを比較し、レジスタが一致するかを判定する第２比較
   回路と、 第２比較回路により一致したレジスタ位置情報を出力す
   る第２位置情報出力回路と、 第１制御手段から通知された位置情報が示すレジスタか
   ら保持データをメモリに出力する第２データ出力回路と
   を有することを特徴とする請求項５記載の情報処理装
   置。