JPH08195084A - メモリセル回路の配置配線 - Google Patents

Abstract

(57)【要約】 【目的】 マルチポートメモリをトランジスタアレイに
おいて実現するのに必要な面積を低減し、以て集積度の
向上及び寄生容量の低下を図る。 【構成】 第３行目のトランジスタのアレイの第７列及
び第８列のＰＭＯＳトランジスタにはＰＭＯＳトランジ
スタ１２３，１２８がそれぞれ形成されている。ＰＭＯ
Ｓトランジスタ１２８のドレイン領域Ｄ₁₂₈ はＰＭＯＳ
トランジスタ１２３のドレイン領域Ｄ₁₂₃ と共用され
る。トランジスタアレイの面積を増大させることなくＰ
ＭＯＳトランジスタ１２８をＰＭＯＳトランジスタ１２
３に並列に接続する事ができる。読み出しビット線１９
２から見た接続容量は、ＰＭＯＳトランジスタ１２８を
設けない場合と比較して増大しない。 【効果】 読み出しビット線１９２を“Ｈ”にドライブ
する能力が高められる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリセル回路の配置配
線に関し、特に書き込みポートと読み出しポートとが独
立してアクセスできるマルチポートメモリの配置配線に
関する。

【０００２】

【従来の技術】図２３は、書き込みポート１つと読み出
しポート１つを有する２ポートメモリのメモリセル回路
１７７ａの構成を示した回路図である。

【０００３】メモリセル回路１７７ａは記憶回路２１
ａ，２１ｂと、読み出しバッファ回路２２４ａとを備え
ている。

【０００４】記憶回路２１ａは、インバータ回路１４
ａ，１４ｂの各々の出力端子２０１ａ，２０１ｂを他方
のインバータ回路の入力端子に接続したフリップフロッ
プ回路で構成され、データを記憶する。

【０００５】同様に、記憶回路２１ｂは、インバータ回
路１４ｃ，１４ｄの各々の出力端子２０１ｃ，２０１ｄ
を他方のインバータ回路の入力端子に接続したフリップ
フロップ回路で構成され、データを記憶する。

【０００６】記憶回路２１ａ，２１ｂには、書き込みポ
ートに与えられたデータをメモリセル回路に書込むため
の書き込みアクセスゲートが設けられ、書き込みデータ
を伝達するための書き込みビット線１９１ａ，１９１
ｂ、所望の記憶回路２１ａ，２１ｂを選択するための書
き込みワード線１８１ａ，１８１ｂが接続される。

【０００７】書き込みアクセスゲートはＮＭＯＳトラン
ジスタ１３ａ，１３ｂ，１３ｃ，１３ｄで構成される。
トランジスタ１３ａ，１３ｂのソースは、記憶回路２１
ａの端子２０１ａ，２０１ｂに各々接続され、そのドレ
インは書き込みビット線１９１ａ，１９１ｂに各々接続
される。そして、そのゲートは書き込みワード線１８１
ａに共通に接続される。

【０００８】同様にして、トランジスタ１３ｃ，１３ｄ
のソースは、記憶回路２１ｂの端子２０１ｃ，２０１ｄ
に各々接続され、そのドレインはビット線１９１ａ，１
９１ｂに各々接続される。そして、そのゲートはワード
線１８１ｂに共通に接続される。

【０００９】読み出しバッファ回路２２４ａは、記憶回
路２１ａ，２１ｂに記憶されているデータを読み出すた
めに設けられている。そして読み出しバッファ回路２２
４ａには、読み出すデータを伝達するための読み出しビ
ット線１９２、メモリセル回路１７７ａにおける所望の
記憶回路２１ａ，２１ｂを選択するための読み出しワー
ド線１８２ａ，１８２ｂが接続されている。

【００１０】読み出しバッファ回路２２４ａはＡＮＤ−
ＮＯＲ複合回路１６で表されるＡＮＤゲート及びＮＯＲ
ゲートと、ＰチャンネルＭＯＳトランジスタ１２３、Ｎ
チャンネルＭＯＳトランジスタ１３０，１３３，１３
４，１３９で構成されている。

【００１１】トランジスタ１２３のソースは電源線１１
１に接続され、ＶＤＤ電位が与えられる。トランジスタ
１３３のソースは接地線１１２に接続され、ＧＮＤ電位
が与えられる。

【００１２】トランジスタ１３４のソースとトランジス
タ１３０のドレイン、トランジスタ１３９のソースとト
ランジスタ１３３のドレインは、それぞれ共通に接続さ
れる。トランジスタ１２３，１３４，１３９のドレイン
はビット線１９２に共通に接続される。

【００１３】トランジスタ１２３，１３０，１３３のゲ
ートはＡＮＤ−ＮＯＲ複合回路１６の出力端子２０６に
共通に接続される。トランジスタ１３４，１３９のゲー
トは各々読み出しワード線１８２ａ，１８２ｂに接続さ
れる。

【００１４】ＡＮＤ−ＮＯＲ複合回路１６の一方のＡＮ
Ｄ入力端子の対２０９，２１０には記憶回路２１ａの端
子２０１ａ、トランジスタ１３４のゲートがそれぞれ接
続される。また他方のＡＮＤ入力端子の対２０７，２０
８には記憶回路２１ｂの端子２０１ｃ、トランジスタ１
３９のゲートがそれぞれ接続される。

【００１５】図２４は図２３中で示されたＡＮＤ−ＮＯ
Ｒ複合回路１６の構成を示す図である。ＡＮＤ−ＮＯＲ
複合回路１６において、ＰチャンネルＭＯＳトランジス
タ１２４，１２５のソースはいずれも電源線１１１に接
続され、ＶＤＤ電位が与えられる。トランジスタ１２
４，１２５のドレインは、ＰチャンネルＭＯＳトランジ
スタ１２６，１２７のソースと共通に接続される。トラ
ンジスタ１２６，１２７のドレインはＮチャンネルＭＯ
Ｓトランジスタ１３６，１３８のドレインと共通に接続
され、出力端子２０６を構成する。

【００１６】トランジスタ１３６のソースはトランジス
タ１３５のドレインに接続される。トランジスタ１３５
のソースは接地線１１２に接続され、ＧＮＤ電位が与え
られる。トランジスタ１３８のソースはトランジスタ１
３７のドレインに接続される。トランジスタ１３７のソ
ースは接地線１１２に接続され、ＧＮＤ電位が与えられ
る。

【００１７】トランジスタ１２６と１３７、トランジス
タ１２７と１３８、トランジスタ１２５と１３６、トラ
ンジスタ１２４，１３５のゲートを各々共通に接続し
て、それぞれ入力端子２０７，２０８，２０９，２１０
を構成する。以上の様にして、ＡＮＤ−ＮＯＲ複合回路
１６は構成される。

【００１８】次に、ＡＮＤ−ＮＯＲ複合回路１６の動作
について説明する。入力端子２０７，２０８に共に
「Ｈ」レベルのデータ（ＶＤＤ電位）が与えられると、
トランジスタ１２６，１２７が遮断状態、トランジスタ
１３７，１３８が導通状態となる。よって入力端子２０
９，２１０に与えられる論理レベルにかかわらず出力端
子２０６はＧＮＤ電位にドライブされ、「Ｌ」レベルの
データが出力される。

【００１９】同様に、入力端子２０９，２１０に共に
「Ｈ」レベルのデータ（ＶＤＤ電位）が与えられると、
トランジスタ１２４，１２５が遮断状態、トランジスタ
１３５，１３６が導通状態となる。よって入力端子２０
７，２０８の値にかかわらず、出力端子２０６はＧＮＤ
電位にドライブされ、「Ｌ」レベルのデータが出力され
る。

【００２０】入力端子２０７，２０８の少なくともどち
らか一方の端子に「Ｌ」レベルのデータが与えられ、且
つ入力端子２０９，２１０の少なくともどちらか一方の
端子に「Ｌ」レベルのデータが与えられると、トランジ
スタ１２６，１２７の少なくともどちらか一方が導通状
態、トランジスタ１２４，１２５の少なくともどちらか
一方が導通状態、トランジスタ１３７，１３８の少なく
ともどちらか一方が遮断状態、トランジスタ１３５，１
３６の少なくともどちらか一方が遮断状態となる。よっ
て、出力端子２０６はＶＤＤ電位にドライブされ、
「Ｈ」レベルのデータが出力される。

【００２１】即ち、ＡＮＤ−ＮＯＲ複合回路１６は、入
力端子２０７，２０８に共に「Ｈ」レベルのデータが与
えられた場合、または入力端子２０９，２１０に共に
「Ｈ」レベルのデータが与えられた場合において、出力
端子２０６に与えられる論理レベルは「Ｌ」レベルにな
り、他のデータが与えられた場合は、出力端子２０６に
「Ｈ」レベルのデータが出力される、という動作を行
う。

【００２２】図２５乃至図２８は記憶回路２１ａ，２１
ｂにおいて備えられるインバータ回路１４ａ，１４ｂ，
１４ｃ，１４ｄの構造を示す回路図である。これらはそ
れぞれ一対を成すＣＭＯＳトランジスタ（１４ａｐ，１
４ａｎ），（１４ｂｐ，１４ｂｎ），（１４ｃｐ，１４
ｃｎ），（１４ｄｐ，１４ｄｎ）から構成されている。
ＰＭＯＳトランジスタ１４ａｐ，１４ｂｐ，１４ｃｐ，
１４ｄｐのソースはいずれも電源線１１１に接続され、
ＮＭＯＳトランジスタ１４ａｎ，１４ｂｎ，１４ｃｎ，
１４ｄｎのソースはいずれも接地線１１２に接続され、
ＧＮＤ電位が与えられる。そしてそれぞれの対におい
て、ドレイン同士、及びゲート同士が共通に接続され
る。

【００２３】図２３に戻って、メモリセル回路１７７ａ
の動作について説明する。まずデータの書き込みでは、
ビット線１９１ａ，１９１ｂに接続された図示しない書
き込みドライバ回路を用いて、書き込みデータの論理レ
ベルに応じてビット線１９１ａ，１９１ｂを「Ｌ」レベ
ルまたは「Ｈ」レベルにドライブする。ただし、ビット
線１９１ａと１９１ｂは互いに相補な関係となるように
ドライブされる。

【００２４】次に、記憶回路２１ａにデータを書き込む
場合には、書き込みワード線１８１ａを「Ｈ」レベルに
ドライブする。同一ポートにおいて異なる書き込みワー
ド線に与えられた信号が同時に立上がることはないか
ら、書き込みワード線１８１ｂは「Ｌ」レベルとなって
いる。

【００２５】そのため、記憶回路２１ａのアクセスゲー
ト１３ａ，１３ｂが導通状態となり、記憶回路２１ｂの
アクセスゲート１３ｃ，１３ｄは遮断状態となる。

【００２６】従って、記憶回路２１ａの端子２０１ａ，
２０１ｂと書き込みビット線１９１ａ，１９１ｂが各々
電気的に接続され、記憶回路２１ａにデータが書き込ま
れる。同様にして、記憶回路２１ｂにデータを書き込む
場合は、書き込みワード線１８１ｂを「Ｈ」レベルに
（ワード線１８１ａを「Ｌ」レベルに）する。以上の動
作で書き込みが完了する。

【００２７】次に、データを読み出す場合について説明
する。記憶回路２１ａに記憶されているデータを読み出
す場合には、読み出しワード線１８２ａを「Ｈ」レベル
とし、読み出しバッファ回路２２４を構成するトランジ
スタ１３４を導通状態とする。このとき、ＡＮＤ−ＮＯ
Ｒ複合回路１６のトランジスタ１３４のゲートに接続さ
れた入力端子２１０に与えられる論理レベルも「Ｈ」レ
ベルとなる。

【００２８】同一ポートにおいて異なる読み出しワード
線に与えられた信号が同時に立ち上がることはないか
ら、読み出しワード線１８２ｂは「Ｌ」レベルにドライ
ブされている。従って、入力端子２０８の論理レベルは
「Ｌ」レベルであり、記憶回路２１ａの端子２０１ａに
与えられる論理レベルと相補的な論理レベルがＡＮＤ−
ＮＯＲ複合回路１６の出力端子２０６に出力される。

【００２９】例えば、記憶回路２１の端子２０１ａに与
えられる論理レベルが「Ｈ」レベルであるとすると、Ａ
ＮＤ−ＮＯＲ複合回路１６の出力端子２０６に与えられ
る論理レベルは「Ｌ」レベルとなる。よって、トランジ
スタ１２３が導通状態、トランジスタ１３０，１３３が
遮断状態となって、読み出しビット線１９２はＶＤＤ電
位にドライブされ、「Ｈ」レベルのデータが読み出され
る。

【００３０】逆に、端子２０１ａに与えられる論理レベ
ルが「Ｌ」レベルであると、ＡＮＤ−ＮＯＲ複合回路１
６の出力端子２０６に与えられる論理レベルは「Ｈ」レ
ベルとなる。よって、トランジスタ１２３が遮断状態、
トランジスタ１３０が導通状態となり、かつトランジス
タ１３４も導通状態であることから、読み出しビット線
１９２はＧＮＤ電位にドライブされ、「Ｌ」レベルのデ
ータが読み出される。

【００３１】読み出しビット線１９２には図示しないセ
ンスアンプ回路が直接またはトランスファーゲートを介
して接続されており、読み出されたデータは次段の回路
にドライブされる。以上の動作で記憶回路２１ａに記憶
されているデータの読み出しが完了する。

【００３２】同様にして、記憶回路２１ｂに記憶されて
いるデータを読み出す場合は、読み出しワード線１８２
ｂを「Ｈ」レベルに（ワード線１８２ａを「Ｌ」レベル
に）すればよい。

【００３３】読み出し完了後、ワード線１８２ａ，１８
２ｂを共に「Ｌ」レベルにすれば、入力端子２０８，２
１０のいずれに与えられる論理レベルも「Ｌ」レベルと
なるので、ＡＮＤ−ＮＯＲ複合回路１６の出力端子２０
６の値は「Ｈ」レベルとなり、トランジスタ１２３が遮
断状態となる。また、トランジスタ１３４，１３９も遮
断状態となるので、読み出しビット線１９２は、読み出
しバッファ回路２２４と電気的に非接続状態となる。

【００３４】このようなマルチポートメモリに関する技
術は本願出願人による特公平６−１０３７７４号公報に
おいて開示されている。

【００３５】

【発明が解決しようとする課題】しかし、かかるマルチ
ポートメモリを実現するためにトランジスタアレイにお
いて配置配線を行うと、必要な面積が大きくなる。

【００３６】図２９乃至図３２は仮想線Ｑ₂₁，Ｑ₂₂で連
続して、図２３乃至図２８に示された回路をトランジス
タアレイにおいて実現した様子を示す平面図である。図
２９乃至図３２において“コ”の字型に示されるパター
ンはゲート電極を、それ以外は半導体層を示す。

【００３７】仮想線Ｑ₂₁に沿ってトランジスタアレイが
並び、このトランジスタアレイが仮想線Ｑ₂₂方向に数え
て４行存在する。そのうち、仮想線Ｑ₂₁に近い２行のト
ランジスタアレイはＰＭＯＳトランジスタのアレイを、
仮想線Ｑ₂₁に遠い２行のトランジスタアレイはＮＭＯＳ
トランジスタのアレイを、それぞれ示している。

【００３８】図２９乃至図３２において記号“Ｆ”が付
されているゲートは、これに対応するトランジスタがゲ
ート分離されていることを示している。即ち、ＮＭＯＳ
トランジスタのアレイにおいて接地線１１２が接続され
たゲートはチャネルを形成しないので、その両側に存在
する半導体層を電気的に分離する。ＰＭＯＳトランジス
タのアレイにおいて電源線１１１が接続されたゲートに
関しても同様である。

【００３９】記号“Ｓ”，“Ｄ”，“Ｇ”は、その次に
付された番号が表すトランジスタのソース領域、ドレイ
ン領域、ゲート電極をそれぞれ示している。例えば記号
“Ｓ₁₂₅ ”，“Ｄ₁₂₅ ”，“Ｇ₁₂₅ ”（図３１）はトラ
ンジスタ１２５のソース領域、ドレイン領域、ゲート電
極をそれぞれ示している。括弧書きで示された記号は、
その側に記載された記号と同一の領域を共有しているこ
とを示している。例えば“Ｓ₁₃₆ （Ｄ₁₃₅ ）”とあるの
は（図３１）、トランジスタ１３６のソース領域が、ト
ランジスタ１３５のドレイン領域と共有されていること
を示している。

【００４０】また、太い線及びハッチングを施した線は
それぞれ第１配線層及び第２配線層を示す。第１配線層
の方が第２配線層よりも半導体層に近く、これらは積層
して設けられている。そして記号“○”は半導体層やゲ
ート電極と第１配線層との接続を行うコンタクトホール
を、記号“△”は第１配線層と第２配線層とを接続する
バイアホールを、それぞれ示している。

【００４１】領域Ｂａ，Ｂｂはそれぞれ記憶回路２１
ａ，２１ｂ及び、それらからデータを読み出したり書き
込んだりするトランジスタが配置されている。通常はこ
のように、２つのポートに対応してそれぞれトランジス
タが配置されるので、メモリセル回路１７７ａは４行の
トランジスタアレイにおいて９列のトランジスタの幅を
必要としていた（メモリセル回路１７７ａを連続して行
方向に−仮想線Ｑ₂₁の延びる方向に−形成することを考
えると、図２９及び図３１の最も左の列と、図３０及び
図３２の最も右の列とは等価であるので、何れか一方の
みを勘定すればよい）。これはベーシックセルが一対の
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタから形
成されることと、２つの記憶回路２１ａ，２１ｂが設け
られていることとに鑑みれば、１つのメモリセルに対し
て９個のベーシックセルが必要であることを意味する。

【００４２】この発明はマルチポートメモリをトランジ
スタアレイにおいて実現するのに必要な面積を低減し、
以て集積度の向上及び寄生容量の低下を図ることを目的
としている。

【００４３】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは（Ａ）第１及び第２の記憶回路（２１
ａ，２１ｂ）と、（Ｂ）常にいずれか一方が非活性な信
号が与えられる第１及び第２の読み出しワード線（１８
２ａ，１８２ｂ）と、（Ｃ）読み出しビット線（１９
２）と、（Ｄ）前記第１及び第２の読み出しワード線
（１８２ａ，１８２ｂ）に与えられた信号の活性／非活
性に基づいて、前記第１及び第２の記憶回路（２１ａ，
２１ｂ）の記憶内容を前記読み出しビット線（１９２）
に与える第１の読み出し回路（２２４ａ，２２５ａ）と
を備え、前記第１の読み出し回路は（Ｄ−１）（Ｄ−１
−１）前記第２の記憶回路（２１ｂ）に接続された第１
の入力端（２０７）と、（Ｄ−１−２）前記第２の読み
出しワード線（１８２ｂ）に接続された第２の入力端
（２０８）と、（Ｄ−１−３）前記第１の記憶回路（２
１ａ）に接続された第３の入力端（２０９）と、（Ｄ−
１−４）前記第１の読み出しワード線（１８２ａ）に接
続された第４の入力端（２１０）と、（Ｄ−１−５）出
力端（２０６）とを有する第１の複合論理回路（１６）
と、（Ｄ−２）第１の電位を与える第１の電位点（１１
１）と、（Ｄ−３）前記第１の電位と異なる第２の電位
を与える第２の電位点（１１２）と、（Ｄ−４）前記第
１の電位点（１１１）に接続されたソースと、前記第１
の複合論理回路（１６）の前記出力端（２０６）に接続
されたゲートと、前記読み出しビット線（１９２）に接
続されたドレインとを含む第１の第１導電型トランジス
タ（１２３）と、（Ｄ−５）前記第２の電位点（１１
２）に接続されたソースと、前記第１の複合論理回路
（１６）の前記出力端（２０６）に接続されたゲート
と、ドレインとを含む第１の第２導電型トランジスタ
（１３０）と、（Ｄ−７）前記第１の第２導電型トラン
ジスタ（１３０）の前記ドレインに接続されたソース
と、前記第１の読み出しワード線（１８２ａ）に接続さ
れたゲートと、前記読み出しビット線（１９２）に接続
されたドレインとを含む第２の第２導電型トランジスタ
（１３４）と、（Ｄ−８）前記第２の電位点（１１２）
に接続されたソースと、前記第１の複合論理回路（１
６）の前記出力端（２０６）に接続されたゲートと、ド
レインとを含む第３の第２導電型トランジスタ（１３
３）と、（Ｄ−９）前記第７の第２導電型トランジスタ
（１３３）の前記ドレインに接続されたソースと、前記
第２の読み出しワード線（１８２ｂ）に接続されたゲー
トと、前記読み出しビット線（１９２）に接続されたド
レインとを含む第４の第２導電型トランジスタ（１３
９）とを有し、前記第１の複合論理回路（１６）は（Ｄ
−１−６）前記第１の複合論理回路（１６）の前記出力
端（２０６）に接続されたドレインと、前記第１の複合
論理回路（１６）の前記第４の入力端（２１０）に接続
されたゲートと、ソースとを含む第２の第１導電型トラ
ンジスタ（１２４）と、（Ｄ−１−７）前記第１の複合
論理回路（１６）の前記出力端（２０６）に接続された
ドレインと、前記第１の複合論理回路（１６）の前記第
３の入力端（２０９）に接続されたゲートと、前記第２
の第１導電型トランジスタ（１２４）のソースに接続さ
れたソースとを含む第３の第１導電型トランジスタ（１
２５）と、（Ｄ−１−８）前記第２の第１導電型トラン
ジスタ（１２４）の前記ソースに接続されたドレイン
と、前記第１の複合論理回路（１６）の前記第１の入力
端（２０７）に接続されたゲートと、前記第１の電位点
（１１１）に接続されたソースとを含む第４の第１導電
型トランジスタ（１２６）と、（Ｄ−１−９）前記第３
の第１導電型トランジスタ（１２５）の前記ソースに接
続されたドレインと、前記第１の複合論理回路（１６）
の前記第２の入力端（２０８）に接続されたゲートと、
前記第１の電位点（１１１）に接続されたソースとを含
む第５の第１導電型トランジスタ（１２７）と、（Ｄ−
１−１０）前記第２の電位点（１１２）に接続されたソ
ースと、前記第１の複合論理回路（１６）の前記第４の
入力端（２１０）に接続されたゲートと、ドレインとを
含む第５の第２導電型トランジスタ（１３５）と、（Ｄ
−１−１１）前記第５の第２導電型トランジスタ（１３
５）の前記ドレインに接続されたソースと、前記第１の
複合論理回路（１６）の前記第３の入力端（２０９）に
接続されたゲートと、前記第１の複合論理回路（１６）
の前記出力端（２０６）に接続されたドレインとを含む
第６の第２導電型トランジスタ（１３６）と、（Ｄ−１
−１２）ソースと、前記第１の複合論理回路（１６）の
前記第１の入力端（２０７）に接続されたゲートと、前
記第１の複合論理回路（１６）の前記出力端（２０６）
に接続されたドレインとを含む第７の第２導電型トラン
ジスタ（１３７）と、（Ｄ−１−１３）前記第７の第２
導電型トランジスタ（１３７）の前記ソースに接続され
たドレインと、前記第１の複合論理回路（１６）の前記
第２の入力端（２０８）に接続されたゲートと、前記第
２の電位点（１１２）に接続されたソースとを含む第８
の第２導電型トランジスタ（１３８）とを更に有する記
憶装置を実現するためのメモリセル回路の配置配線であ
る。そしてこの配置配線は（I ）（I-1）第２導電型ト
ランジスタが配列された第１行のトランジスタアレイ
と、（I-2）第１導電型トランジスタが配列された第２
行のトランジスタアレイと、（I-3）第１導電型トラン
ジスタが配列された第３行のトランジスタアレイと、
（I-4）第２導電型トランジスタが配列された第４行の
トランジスタアレイとを有し、前記第１乃至第４行のト
ランジスタアレイは列毎にも揃えて配置される基板と、
（II）前記基板の上方に敷設され、前記第１導電型トラ
ンジスタ及び第２導電型トランジスタと結線される第１
配線層と、（III）前記第１配線層の上方に敷設され、
前記第１配線層と結線される第２配線層とを備える。こ
こで前記第１及び第２の記憶回路（２１ａ，２１ｂ）は
前記第１行及び第２行のトランジスタアレイにおいて形
成される。また、前記第３行のトランジスタアレイにお
いて、（I-3-1）第７列目及び第８列目の何れか一方に
前記第１の第１導電型トランジスタ（１２３）が、第５
列目に前記第５の第１導電型トランジスタ（１２７）
が、第４列目に前記第２の第１導電型トランジスタ（１
２４）が、第３列目に前記第３の第１導電型トランジス
タ（１２５）が、第２列目に前記第４の第１導電型トラ
ンジスタ（１２６）が、それぞれ形成される。但し（I-
3-2）前記第５の第１導電型トランジスタ（１２７）の
前記ドレインと前記第２の第１導電型トランジスタ（１
２４）の前記ソースとが、前記第２の第１導電型トラン
ジスタ（１２４）の前記ドレインと前記第３の第１導電
型トランジスタ（１２５）の前記ドレインとが、前記第
３の第１導電型トランジスタ（１２５）の前記ソースと
前記第４の第１導電型トランジスタ（１２６）の前記ド
レインとが、それぞれ同一の領域において共通に形成さ
れる。また、前記第４行のトランジスタアレイにおい
て、（I-4-1）第８列目に前記第３の第２導電型トラン
ジスタ（１３３）が、前記第７列目に前記第４の第２導
電型トランジスタ（１３９）が、第６列目に前記第２の
第２導電型トランジスタ（１３４）が、前記第５列目に
前記第１の第２導電型トランジスタ（１３０）が、前記
第４列目に前記第５の第２導電型トランジスタ（１３
５）が、前記第３列目に前記第６の第２導電型トランジ
スタ（１３６）が、前記第２列目に前記第７の第２導電
型トランジスタ（１３７）が、第１列目に前記第８の第
２導電型トランジスタ（１３８）が、それぞれ形成され
る。但し、（I-4-2）前記第３の第２導電型トランジス
タ（１３３）の前記ドレインと前記第４の第２導電型ト
ランジスタ（１３９）の前記ソースとが、前記第２の第
２導電型トランジスタ（１３４）の前記ドレインと前記
第４の第２導電型トランジスタ（１３９）の前記ドレイ
ンとが、前記第１の第２導電型トランジスタ（１３０）
の前記ドレインと前記第２の第２導電型トランジスタ
（１３４）の前記ソースとが、前記第１の第２導電型ト
ランジスタ（１３０）の前記ソースと前記第５の第２導
電型トランジスタ（１３５）の前記ソースとが、前記第
５の第２導電型トランジスタ（１３５）の前記ドレイン
と前記第６の第２導電型トランジスタ（１３６）の前記
ソースとが、前記第６の第２導電型トランジスタ（１３
６）の前記ドレインと前記第７の第２導電型トランジス
タ（１３７）の前記ドレインとが、前記第７の第２導電
型トランジスタ（１３７）の前記ソースと前記第８の第
２導電型トランジスタ（１３８）の前記ドレインとが、
それぞれ同一の領域において共通に形成される。そして
前記第１及び前記第２の電位点（１１１，１１２）は前
記第１の配線層によって、前記第１及び前記第２の読み
出しワード線（１８２ａ，１８２ｂ）は前記第２の配線
層によって、それぞれ実現される。

【００４４】この発明のうち請求項２にかかるものは、
請求項１記載のメモリセル回路の配置配線であって、前
記第１の第１導電型トランジスタ（１２３）は前記第３
行のトランジスタアレイにおいて、その第７列目に形成
される。

【００４５】この発明のうち請求項３にかかるものは、
請求項２記載のメモリセル回路の配置配線であって、前
記第１の記憶回路（２１ａ）は第１及び第２のインバー
タ（１４ａ，１４ｂ）の逆並列接続から構成され、前記
第１のインバータ（１４ａ）の出力端（２０１ａ）から
記憶内容が出力される。そして、前記第２の記憶回路
（２１ｂ）は第３及び第４のインバータ（１４ｃ，１４
ｄ）の逆並列接続から構成され、前記第３のインバータ
（１４ｃ）の出力端（２０１ｃ）から記憶内容が出力さ
れる。また、前記記憶装置は（Ｅ）前記第１及び第２の
記憶回路（２１ａ，２１ｂ）のいずれか一方に記憶させ
る、互いに相補的な一対の信号がそれぞれ載る第１及び
第２の書き込みビット線（１９１ａ，１９１ｂ）と、
（Ｆ）前記第１のインバータ（１４ａ）の前記出力端
（２０１ａ）に接続されたソースと、前記第１の書き込
みビット線（１９１ａ）に接続されたドレインと、ゲー
トとを含む第９の第２導電型トランジスタ（１３ａ）
と、（Ｇ）前記第２のインバータ（１４ｂ）の出力端
（２０１ｂ）に接続されたソースと、前記第２の書き込
みビット線（１９１ｂ）に接続されたドレインと、ゲー
トとを含む第１０の第２導電型トランジスタ（１３ｂ）
と、（Ｈ）前記第３のインバータ（１４ｃ）の前記出力
端（２０１ｃ）に接続されたソースと、前記第１の書き
込みビット線（１９１ａ）に接続されたドレインと、ゲ
ートとを含む第１１の第２導電型トランジスタ（１３
ｃ）と、（Ｉ）前記第４のインバータ（１４ｄ）の出力
端（２０１ｄ）に接続されたソースと、前記第２の書き
込みビット線（１９１ｂ）に接続されたドレインと、ゲ
ートとを含む第１２の第２導電型トランジスタ（１３
ｄ）と、（Ｊ）前記第９及び第１０の第２導電型トラン
ジスタ（１３ａ，１３ｂ）の前記ゲートを共通して接続
し、前記第１の記憶回路（２１ａ）に対する前記第１及
び第２の書き込みビット線（１９１ａ，１９１ｂ）から
の書き込みの可否を制御する第１の書き込みワード線
（１８１ａ）と、（Ｋ）前記第１１及び第１２の第２導
電型トランジスタ（１３ｃ，１３ｄ）の前記ゲートを共
通して接続し、前記第２の記憶回路（２１ｂ）に対する
前記第１及び第２の書き込みビット線（１９１ａ，１９
１ｂ）からの書き込みの可否を制御する第２の書き込み
ワード線（１８１ｂ）とを更に備える。そして前記第１
のインバータ（１４ａ）は（Ａ−１）前記第２のインバ
ータ（１４ｂ）の前記出力端（２０１ｂ）に接続された
ゲートと、前記第１の電位点（１１１）に接続されたソ
ースと、前記第１のインバータ（１４ａ）の前記出力端
（２０１ａ）に接続されたドレインとを含む第６の第１
導電型トランジスタ（１４ａｐ）と、（Ａ−２）前記第
２のインバータ（１４ｂ）の前記出力端（２０１ｂ）に
接続されたゲートと、前記第２の電位点（１１２）に接
続されたソースと、前記第１のインバータ（１４ａ）の
前記出力端（２０１ａ）に接続されたドレインとを含む
第１３の第２導電型トランジスタ（１４ａｎ）とを有す
る。前記第２のインバータ（１４ａ）は（Ａ−３）前記
第１のインバータ（１４ａ）の前記出力端（２０１ａ）
に接続されたゲートと、前記第１の電位点（１１１）に
接続されたソースと、前記第２のインバータ（１４ｂ）
の前記出力端（２０１ｂ）に接続されたドレインとを含
む第７の第１導電型トランジスタ（１４ｂｐ）と、（Ａ
−４）前記第１のインバータ（１４ａ）の前記出力端
（２０１ａ）に接続されたゲートと、前記第２の電位点
（１１２）に接続されたソースと、前記第２のインバー
タ（１４ｂ）の前記出力端（２０１ｂ）に接続されたド
レインとを含む第１４の第２導電型トランジスタ（１４
ｂｎ）とを有する。前記第３のインバータ（１４ｃ）は
（Ａ−５）前記第４のインバータ（１４ｄ）の前記出力
端（２０１ｄ）に接続されたゲートと、前記第１の電位
点（１１１）に接続されたソースと、前記第３のインバ
ータ（１４ｃ）の前記出力端（２０１ｃ）に接続された
ドレインとを含む第８の第１導電型トランジスタ（１４
ｃｐ）と、（Ａ−６）前記第４のインバータ（１４ｄ）
の前記出力端（２０１ｄ）に接続されたゲートと、前記
第２の電位点（１１２）に接続されたソースと、前記第
３のインバータ（１４ｃ）の前記出力端（２０１ｃ）に
接続されたドレインとを含む第１５の第２導電型トラン
ジスタ（１４ｃｎ）とを有する。前記第４のインバータ
（１４ｄ）は（Ａ−７）前記第３のインバータ（１４
ｃ）の前記出力端（２０１ｃ）に接続されたゲートと、
前記第１の電位点（１１１）に接続されたソースと、前
記第４のインバータ（１４ｄ）の前記出力端（２０１
ｄ）に接続されたドレインとを含む第９の第１導電型ト
ランジスタ（１４ｄｐ）と、（Ａ−８）前記第３のイン
バータ（１４ｃ）の前記出力端（２０１ｃ）に接続され
たゲートと、前記第２の電位点（１１２）に接続された
ソースと、前記第４のインバータ（１４ｄ）の前記出力
端（２０１ｄ）に接続されたドレインとを含む第１６の
第２導電型トランジスタ（１４ｄｎ）とを有する。ここ
で前記第１行のトランジスタアレイにおいて、（I-1-
1）前記第８列目に前記第１０の第２導電型トランジス
タ（１３ｂ）が、前記第７列目に前記第１４の第２導電
型トランジスタ（１４ｂｎ）が、前記第６列目に前記第
１３の第２導電型トランジスタ（１４ａｎ）が、前記第
５列目に前記第９の第２導電型トランジスタ（１３ａ）
が、前記第４列目に前記第１１の第２導電型トランジス
タ（１３ｃ）が、前記第３列目に前記前記１５の第２導
電型トランジスタ（１４ｃｎ）が、前記第２列目に前記
第１６の第２導電型トランジスタ（１４ｄｎ）が、前記
第１列目に前記第１２の第２導電型トランジスタ（１３
ｄ）が、それぞれ形成され、（I-1-2）前記第１４の第
２導電型トランジスタ（１４ｂｎ）の前記ソースと前記
第１３の第２導電型トランジスタ（１４ａｎ）の前記ソ
ースとが、前記第９の第２導電型トランジスタ（１３
ａ）の前記ドレインと前記第１１の第２導電型トランジ
スタ（１３ｃ）の前記ドレインとが、前記第１１の第２
導電型トランジスタ（１３ｃ）の前記ソースと前記第１
５の第２導電型トランジスタ（１４ｃｎ）の前記ドレイ
ンとが、前記第１５の第２導電型トランジスタ（１４ｃ
ｎ）の前記ソースと前記第１６の第２導電型トランジス
タ（１４ｄｎ）の前記ソースとが、前記第１６の第２導
電型トランジスタ（１４ｄｎ）の前記ドレインと前記第
１２の第２導電型トランジスタ（１３ｄ）の前記ソース
とが、それぞれ同一の領域において共通に形成される。
そして前記第１及び第２の書き込みビット線（１９１
ａ，１９１ｂ）は前記第１の配線層によって、前記第１
及び前記第２の書き込みワード線（１８１ａ，１８１
ｂ）は前記第２の配線層によって、それぞれ実現され
る。

【００４６】この発明のうち請求項４にかかるものは請
求項２記載のメモリセル回路の配置配線であって、前記
第１の読み出し回路（２２５ａ）は（Ｄ−１０）前記第
１の電位点（１１１）に接続されたソースと、前記第１
の第１導電型トランジスタ（１２３）の前記ゲート及び
前記ドレインにそれぞれ接続されたゲート及びドレイン
を含む第１０の第１導電型トランジスタ（１２８）を更
に有する。そして前記第３行のトランジスタアレイにお
いて、前記第７列目及び前記第８列目にそれぞれ前記第
１の第１導電型トランジスタ（１２３）と前記第１０の
第１導電型トランジスタ（１２８）とが形成される。

【００４７】この発明のうち請求項５にかかるものは、
請求項１記載のメモリセル回路の配置配線であって、前
記第１の第１導電型トランジスタ（１２３）は前記第３
行のトランジスタアレイにおいて、その第８列目に形成
される。

【００４８】この発明のうち請求項６にかかるものは、
請求項５記載のメモリセル回路の配置配線であって、前
記記憶装置は（Ｅ）第３及び第４の記憶回路（２１ｃ，
２１ｄ）と、（Ｆ）常にいずれか一方が非活性な信号が
与えられる第３及び第４の読み出しワード線（１８２
ｃ，１８２ｄ）と、（Ｇ）前記第３及び第４の読み出し
ワード線（１８２ｃ，１８２ｄ）に与えられた信号の活
性／非活性に基づいて、前記第３及び第４の記憶回路
（２１ｃ，２１ｄ）の記憶内容を前記読み出しビット線
（１９２）に与える第２の読み出し回路（２２４ｂ）と
を更に備える。そして、前記第２の読み出し回路（２２
４ｂ）は（Ｇ−１）（Ｇ−１−１）前記第４の記憶回路
（２１ｄ）に接続された第１入力端（２１２）と、（Ｇ
−１−２）前記第４の読み出しワード線（１８２ｄ）に
接続された第２入力端（２１３）と、（Ｇ−１−３）前
記第３の記憶回路（２１ｃ）に接続された第３入力端
（２１４）と、（Ｇ−１−４）前記第３の読み出しワー
ド線（１８２ｃ）に接続された第４入力端（２１５）
と、（Ｇ−１−５）出力端（２１１）とを有する第２の
複合論理回路（１７）と、（Ｇ−２）前記第１の電位点
（１１１）に接続されたソースと、前記第２の複合論理
回路（１７）の前記出力端（２１１）に接続されたゲー
トと、前記読み出しビット線（１９２）に接続されたド
レインとを含む第６の第１導電型トランジスタ（１４
３）と、（Ｇ−３）前記第２の電位点（１１２）に接続
されたソースと、前記第２の複合論理回路（１７）の前
記出力端（２１１）に接続されたゲートと、ドレインと
を含む第９の第２導電型トランジスタ（１５０）と、
（Ｇ−４）前記第９の第２導電型トランジスタ（１５
０）の前記ドレインに接続されたソースと、前記第３の
読み出しワード線（１８２ｃ）に接続されたゲートと、
前記読み出しビット線（１９２）に接続されたドレイン
とを含む第１０の第２導電型トランジスタ（１５４）
と、（Ｇ−５）前記第２の電位点（１１２）に接続され
たソースと、前記第２の複合論理回路（１７）の前記出
力端（２１１）に接続されたゲートと、ドレインとを含
む第１１の第２導電型トランジスタ（１５３）と、（Ｇ
−６）前記第１１の第２導電型トランジスタ（１５３）
の前記ドレインに接続されたソースと、前記第４の読み
出しワード線（１８２ｄ）に接続されたゲートと、前記
読み出しビット線（１９２）に接続されたドレインとを
含む第１２の第２導電型トランジスタ（１５９）とを有
する。そして前記第２の複合論理回路（１７）は（Ｇ−
１−６）前記第２の複合論理回路（１７）の前記出力端
（２１１）に接続されたドレインと、前記第２の複合論
理回路（１７）の前記第４の入力端（２１５）に接続さ
れたゲートと、ソースとを含む第７の第１導電型トラン
ジスタ（１４４）と、（Ｇ−１−７）前記第２の複合論
理回路（１７）の前記出力端（２１１）に接続されたド
レインと、前記第２の複合論理回路（１７）の前記第３
の入力端（２１４）に接続されたゲートと、前記第７の
第１導電型トランジスタ（１４４）のソースに接続され
たソースとを含む第８の第１導電型トランジスタ（１４
５）と、（Ｇ−１−８）前記第７の第１導電型トランジ
スタ（１４４）の前記ソースに接続されたドレインと、
前記第２の複合論理回路（１７）の前記第１の入力端
（２１２）に接続されたゲートと、前記第１の電位点
（１１１）に接続されたソースとを含む第９の第１導電
型トランジスタ（１４６）と、（Ｇ−１−９）前記第８
の第１導電型トランジスタ（１４５）の前記ソースに接
続されたドレインと、前記第２の複合論理回路（１７）
の前記第２の入力端（２１３）に接続されたゲートと、
前記第１の電位点（１１１）に接続されたソースとを含
む第１０の第１導電型トランジスタ（１４７）と、（Ｇ
−１−１０）前記第２の電位点（１１２）に接続された
ソースと、前記第２の複合論理回路（１７）の前記第４
の入力端（２１５）に接続されたゲートと、ドレインと
を含む第１３の第２導電型トランジスタ（１５５）と、
（Ｇ−１−１１）前記第１３の第２導電型トランジスタ
（１５５）の前記ドレインに接続されたソースと、前記
第２の複合論理回路（１７）の前記第３の入力端（２１
４）に接続されたゲートと、前記第２の複合論理回路
（１７）の前記出力端（２１１）に接続されたドレイン
とを含む第１４の第２導電型トランジスタ（１５６）
と、（Ｇ−１−１１）ソースと、前記第２の複合論理回
路（１７）の前記第１の入力端（２１２）に接続された
ゲートと、前記第２の複合論理回路（１７）の前記出力
端（２１１）に接続されたドレインとを含む第１５の第
２導電型トランジスタ（１５７）と、（Ｇ−１−１２）
前記第１５の第２導電型トランジスタ（１５７）の前記
ソースに接続されたドレインと、前記第２の複合論理回
路（１７）の前記第２の入力端（２１３）に接続された
ゲートと、前記第２の電位点（１１２）に接続されたソ
ースとを含む第１６の第２導電型トランジスタ（１５
８）とを更に有する。ここで前記第３及び第４の記憶回
路（２１ｃ，２１ｄ）は前記第１行及び第２行のトラン
ジスタアレイにおいて形成され、前記第３行のトランジ
スタアレイにおいて、（I-3-3）第９列目に前記第６の
第１導電型トランジスタ（１４３）が、第１２列目に前
記第１０の第１導電型トランジスタ（１４７）が、第１
３列目に前記第７の第１導電型トランジスタ（１４４）
が、第１４列目に前記第８の第１導電型トランジスタ
（１４５）が、第１５列目に前記第９の第１導電型トラ
ンジスタ（１４６）が、それぞれ形成され、（I-3-4 ）
前記第１の第１導電型トランジスタ（１２３）の前記ド
レインと前記第６の第１導電型トランジスタ（１４３）
の前記ドレインとが、前記第１０の第１導電型トランジ
スタ（１４７）の前記ドレインと前記第７の第１導電型
トランジスタ（１４４）の前記ソースとが、前記第７の
第１導電型トランジスタ（１４４）の前記ドレインと前
記第８の第１導電型トランジスタ（１４５）の前記ドレ
インとが、前記第８の第１導電型トランジスタ（１４
５）の前記ソースと前記第９の第１導電型トランジスタ
（１４６）の前記ドレインとが、それぞれ同一の領域に
おいて共通に形成され、前記第４行のトランジスタアレ
イにおいて、（I-4-3）第９列目に前記第１１の第２導
電型トランジスタ（１５３）が、前記第１０列目に前記
第１２の第２導電型トランジスタ（１５９）が、第１１
列目に前記第１０の第２導電型トランジスタ（１５４）
が、前記第１２列目に前記第９の第２導電型トランジス
タ（１５０）が、前記第１３列目に前記第１３の第２導
電型トランジスタ（１５５）が、前記第１４列目に前記
第１４の第２導電型トランジスタ（１５６）が、前記第
１５列目に前記第１５の第２導電型トランジスタ（１５
７）が、第１６列目に前記第１６の第２導電型トランジ
スタ（１５８）が、それぞれ形成され、（I-4-4）前記
第３の第２導電型トランジスタ（１３３）の前記ソース
と前記第１１の第２導電型トランジスタ（１５３）の前
記ソースとが、前記第１１の第２導電型トランジスタ
（１５３）の前記ドレインと前記第１２の第２導電型ト
ランジスタ（１５９）の前記ソースとが、前記第１０の
第２導電型トランジスタ（１５４）の前記ドレインと前
記第１２の第２導電型トランジスタ（１５９）の前記ド
レインとが、前記第１０の第２導電型トランジスタ（１
５４）の前記ソースと前記第９の第２導電型トランジス
タ（１５０）の前記ドレインとが、前記第９の第２導電
型トランジスタ（１５０）の前記ソースと前記第１３の
第２導電型トランジスタ（１５５）の前記ソースとが、
前記第１３の第２導電型トランジスタ（１５５）の前記
ドレインと前記第１４の第２導電型トランジスタ（１５
６）の前記ソースとが、前記第の第２導電型トランジス
タ（１５６）の前記ドレインと前記第１５の第２導電型
トランジスタ（１５７）の前記ドレインとが、前記第１
５の第２導電型トランジスタ（１５７）の前記ソースと
前記第１６の第２導電型トランジスタ（１５８）の前記
ドレインとが、それぞれ同一の領域において共通に形成
される。そして前記第３及び前記第４の読み出しワード
線（１８２ｃ，１８２ｄ）は前記第２の配線層によっ
て、それぞれ実現される。

【００４９】この発明のうち請求項７にかかるものは、
請求項６記載のメモリセル回路の配置配線であって、前
記第３の記憶回路（２１ｃ）は第５及び第６のインバー
タ（１４ｅ，１４ｆ）の逆並列接続から構成され、前記
第５のインバータ（１４ｅ）の出力端（２０１ｅ）から
記憶内容が出力される。また前記第４の記憶回路（２１
ｄ）は第７及び第８のインバータ（１４ｇ，１４ｈ）の
逆並列接続から構成され、前記第７のインバータ（１４
ｇ）の出力端（２０１ｇ）から記憶内容が出力される。
そして前記記憶装置は（Ｈ）前記第３及び第４の記憶回
路（２１ｃ，２１ｄ）のいずれか一方に記憶させる、互
いに相補的な一対の信号がそれぞれ載る第３及び第４の
書き込みビット線（１９１ｃ，１９１ｄ）と、（Ｉ）前
記第５のインバータ（１４ｅ）の前記出力端（２０１
ｅ）に接続されたソースと、前記第１の書き込みビット
線（１９１ａ）に接続されたドレインと、ゲートとを含
む第１７の第２導電型トランジスタ（１３ｅ）と、
（Ｊ）前記第６のインバータ（１４ｆ）の出力端（２０
１ｆ）に接続されたソースと、前記第２の書き込みビッ
ト線（１９１ｂ）に接続されたドレインと、ゲートとを
含む第１８の第２導電型トランジスタ（１３ｆ）と、
（Ｋ）前記第７のインバータ（１４ｇ）の前記出力端
（２０１ｇ）に接続されたソースと、前記第１の書き込
みビット線（１９１ａ）に接続されたドレインと、ゲー
トとを含む第１９の第２導電型トランジスタ（１３ｇ）
と、（Ｌ）前記第８のインバータ（１４ｈ）の出力端
（２０１ｈ）に接続されたソースと、前記第２の書き込
みビット線（１９１ｂ）に接続されたドレインと、ゲー
トとを含む第２０の第２導電型トランジスタ（１３ｈ）
と、（Ｍ）前記第１７及び第１８の第２導電型トランジ
スタ（１３ｅ，１３ｆ）の前記ゲートを共通して接続
し、前記第３の記憶回路（２１ｃ）に対する前記第１及
び第２の書き込みビット線（１９１ａ，１９１ｂ）から
の書き込みの可否を制御する第３の書き込みワード線
（１８１ｃ）と、（Ｎ）前記第１９及び第２０の第２導
電型トランジスタ（１３ｇ，１３ｈ）の前記ゲートを共
通して接続し、前記第４の記憶回路（２１ｄ）に対する
前記第１及び第２の書き込みビット線（１９１ａ，１９
１ｂ）からの書き込みの可否を制御する第４の書き込み
ワード線（１８１ｄ）とを更に備える。ここで前記第３
及び第４の記憶回路（２１ｃ，２１ｄ）及び前記第１７
乃至第２０の第２導電型トランジスタ（１３ｅ〜１３
ｈ）は前記第１行及び第２行のトランジスタアレイにお
いて形成され、前記第３及び前記第４の書き込みワード
線（１８１ｃ，１８１ｄ）は前記第２の配線層によって
実現される。

【００５０】この発明のうち請求項８にかかるものは
（ａ）複数の記憶回路（２１ａ〜２１ｄ）と、（ｂ）第
１導電型トランジスタ及び第２導電型トランジスタの対
の複数から構成され、前記記憶回路（２１ａ〜２１ｄ）
の記憶内容を読みだす論理回路とを備える記憶装置を実
現するためのメモリセル回路の配置配線である。このメ
モリセル回路の配置配線は（I）（I-1）第２導電型トラ
ンジスタが配列された少なくとも１行のトランジスタア
レイと、（I-2）第１導電型トランジスタが配列された
少なくとも１行のトランジスタアレイとを有し、前記ト
ランジスタアレイは列毎にも揃えて配置される基板と、
（II）前記基板の上方に敷設され、前記第１導電型トラ
ンジスタ及び第２導電型トランジスタと結線される第１
配線層と、（III）前記第１配線層の上方に敷設され、
前記第１配線層と結線される第２配線層とを備える。そ
して前記複数の対の中には、前記対をなす前記第１導電
型トランジスタ及び前記第２導電型トランジスタが異な
る列上に配置されるものが存在する。

【００５１】

【作用】この発明のうち請求項１、請求項２及び請求項
５にかかるメモリセル回路の配置配線においては、記憶
回路一つ当たりに必要な読み出し回路（２２４ａ，２２
４ｂ，２２５ａ）を実現するのに８個のベーシック・セ
ルしか必要でない。

【００５２】この発明のうち請求項３にかかるメモリセ
ル回路の配置配線においては、２つの記憶回路（２１
ａ，２１ｂ）及びこれらに書き込む為の第９乃至第１２
の第２導電型トランジスタ（１３ａ〜１３ｄ）を実現す
るのに８個のベーシック・セルしか必要でない。

【００５３】この発明のうち請求項４にかかるメモリセ
ル回路の配置配線においては、必要とされるトランジス
タアレイの面積を増大させることなく第１０の第１導電
型トランジスタ（１２８）を第１の第１導電型トランジ
スタ（１２３）に並列に接続する事ができる。読み出し
ビット線（１９２）から見た接続容量は、第１及び第１
０の第１導電型トランジスタ（１２３，１２８）のドレ
イン（Ｄ₁₂₃ ，Ｄ₁₂₈）の面積によって定まるが、これ
らが共用されているので、接続容量は増大しない。

【００５４】この発明のうち請求項６にかかるメモリセ
ル回路の配置配線においては、２つの読み出し回路（２
４ａ，２２４ｂ）を実現するのに１６個のベーシック・
セルしか必要でない。読み出しビット線（１９２）から
見た接続容量は、第１及び第６のＰＭＯＳトランジスタ
（１２３，１４３）のドレイン（Ｄ₁₂₃ ，Ｄ₁₄₃ ）の面
積によって定まるが、これらが共用されているので、１
つの記憶手段に対する接続容量を低減できる。

【００５５】この発明のうち請求項７にかかるメモリセ
ル回路の配置配線においては、４つの記憶回路（２１ａ
〜２１ｄ）及びこれらに書き込む為の第９乃至第１２及
び第１７乃至第２０の第２導電型トランジスタ（１３ａ
〜１３ｄ，１３ｅ〜１３ｈ）を実現するのに１６個のベ
ーシック・セルしか必要でない。

【００５６】

【実施例】

第１実施例：図１乃至図４はこの発明の第１実施例に係
る、トランジスタアレイの配置配線の様子を示す平面図
である。図１乃至図４は仮想線Ｑ₁₁，Ｑ₁₂において連続
し、図２３に示されたメモリセル回路１７７ａを実現す
る配置配線を示している。即ち、図１乃至図４は、メモ
リセル回路１７７ａを実現するトランジスタアレイの配
置配線の様子をトランジスタアレイの方向（行方向）に
並行に仮想線Ｑ₁₁で、トランジスタアレイが隣接する方
向（列方向）に並行に仮想線Ｑ₁₂で、分割して図示する
ものである。かかる分割は図面における表示上の都合に
よるものであり、それ以外の事実を示すものではない。

【００５７】図２９乃至図３２で用いられた記号の示し
方、配線の接続関係の示し方がここでも用いられる。

【００５８】第１実施例において必要とされるのは４行
×８列のトランジスタアレイであり、一つの記憶手段に
対して８個のベーシック・セルしか必要でない。ここ
で、仮想線Ｑ₁₁に近い２行のトランジスタアレイがＰＭ
ＯＳトランジスタのアレイであり、遠い２行のトランジ
スタアレイがＮＭＯＳトランジスタのアレイである。

【００５９】図１及び図２を図２９及び図３０と比較す
ると解るように、メモリセル回路１７７ａのうち、読み
出しバッファ回路２２４ａ以外の部分でのトランジスタ
の配置は従来の技術で示された配置と同様である。しか
し、読み出しバッファ回路２２４ａに対応するトランジ
スタの配置は大きく異なっている。第１実施例において
示されている配置配線（図３及び図４）では、従来の技
術で示されたそれ（図３１及び図３２）のように、記憶
回路２１ａ，２１ｂに対応して列を揃えてはいない。

【００６０】またＡＮＤ−ＮＯＲ複合回路１６の構成も
異なる。図５は第１実施例において用いられたＡＮＤ−
ＮＯＲ複合回路１６の構造を示す回路図である。図２４
に示されたＡＮＤ−ＮＯＲ複合回路１６と同様に、図５
においてもＰＭＯＳトランジスタ１２４，１２５の並列
接続とＰＭＯＳトランジスタ１２６，１２７の並列接続
とは、電源線１１１と出力端子２０６との間において直
列に接続されている。しかし、図５に示された回路図で
は図２４に示された回路図と比較して、ＰＭＯＳトラン
ジスタ１２４，１２５の並列接続とＰＭＯＳトランジス
タ１２６，１２７の並列接続との位置が入れ替わってい
る。同様に、図５に示された回路図では図２４に示され
た回路図と比較して、ＮＭＯＳトランジスタ１３７，１
３８の位置が互いに入れ替わっている。

【００６１】このようなトランジスタの位置の入れ替え
は、直列接続を成す２つの素子の位置を入れ換えるだけ
であるので、出力端子２０６において得られる論理に何
等変更を生じさせるものではない。

【００６２】以下、トランジスタの配置について説明
し、その後に配線の配置について説明する。便宜的に、
上方のトランジスタアレイから順に第１行（ＮＭＯＳト
ランジスタのアレイ）、第２行（ＰＭＯＳトランジスタ
のアレイ）、第３行（ＮＭＯＳトランジスタのアレ
イ）、第４行（ＰＭＯＳトランジスタのアレイ）と順序
づける。また、右側のトランジスタから順に第１列、第
２列、…、第８列と順序づける。また、トランジスタの
位置はそのゲート電極の配置された位置を以て定めるも
のとして説明する。例えば図１において、ＰＭＯＳトラ
ンジスタ１４ａｐの位置は第２行第６列として説明され
る。

【００６３】第１行のトランジスタアレイにおいては、
第８列にＮＭＯＳトランジスタ１３ｂが、第７列にＮＭ
ＯＳトランジスタ１４ｂｎが、第６列にＮＭＯＳトラン
ジスタ１４ａｎが、第５列にＮＭＯＳトランジスタ１３
ａが、第４列にＮＭＯＳトランジスタ１３ｃが、第３列
にＮＭＯＳトランジスタ１４ｃｎが、第２列にＮＭＯＳ
トランジスタ１４ｄｎが、第１列にＮＭＯＳトランジス
タ１３ｄが、それぞれ配置されている。

【００６４】第１行において、ＮＭＯＳトランジスタ１
３ｂのソース領域Ｓ_13b とＮＭＯＳトランジスタ１４ｂ
ｎのドレイン領域Ｄ_14bnとが、ＮＭＯＳトランジスタ１
４ａｎのソース領域Ｓ_14anとＮＭＯＳトランジスタ１４
ｂｎのソース領域Ｓ_14bnとが、ＮＭＯＳトランジスタ１
４ａｎのドレイン領域Ｄ_14anとＮＭＯＳトランジスタ１
３ａのソース領域Ｓ_13a とが、ＮＭＯＳトランジスタ１
３ａのドレイン領域Ｄ_13a とＮＭＯＳトランジスタ１３
ｃのドレイン領域Ｄ_13c とが、ＮＭＯＳトランジスタ１
３ｃのソース領域Ｓ_13c とＮＭＯＳトランジスタ１４ｃ
ｎのドレイン領域Ｄ_14cnとが、ＮＭＯＳトランジスタ１
４ｃｎのソース領域Ｓ_14cnとＮＭＯＳトランジスタ１４
ｄｎのソース領域Ｓ_14dnとが、ＮＭＯＳトランジスタ１
４ｄｎのドレイン領域Ｄ_14dnとＮＭＯＳトランジスタ１
３ｄのソース領域Ｓ_13d とが、それぞれ同一の領域を共
有している。

【００６５】なお、ＮＭＯＳトランジスタ１３ｂのドレ
イン領域Ｄ_13b とＮＭＯＳトランジスタ１３ｄのドレイ
ン領域Ｄ_13d とは書き込みビット線１９１ｂに共通して
接続される。従って、メモリセル回路１７７ａが複数形
成される場合において、トランジスタアレイの列を増や
すことにより、一のメモリセル回路１７７ａの有するＮ
ＭＯＳトランジスタ１３ｄのドレイン領域Ｄ_13d と他の
メモリセル回路１７７ａの有するＮＭＯＳトランジスタ
１３ｂのドレイン領域Ｄ_13b とを共有させることができ
る。

【００６６】第２行のトランジスタアレイにおいては、
第８列にはゲート分離されたＰＭＯＳトランジスタが、
第７列にはＰＭＯＳトランジスタ１４ｂｐが、第６列に
はＰＭＯＳトランジスタ１４ａｐが、第５列及び第４列
の何れにもゲート分離されたＰＭＯＳトランジスタが、
第３列にはＰＭＯＳトランジスタ１４ｃｐが、第２列に
はＰＭＯＳトランジスタ１４ｄｐが、第１列にはＰＭＯ
Ｓトランジスタ１４ｄｐが、それぞれ配置されている。

【００６７】第２行において、ＰＭＯＳトランジスタ１
４ａｐのソース領域Ｓ_14apとＰＭＯＳトランジスタ１４
ｂｐのソース領域Ｓ_14bpとが、ＰＭＯＳトランジスタ１
４ｃｐのソース領域Ｓ_14cpとＰＭＯＳトランジスタ１４
ｄｐのソース領域Ｓ_14dpとが、それぞれ同一の領域を共
有している。

【００６８】第２行のトランジスタアレイにおいては、
第８列にはゲート分離されたＰＭＯＳトランジスタが、
第７列にはＰＭＯＳトランジスタ１２３が、第６列には
ゲート分離されたＰＭＯＳトランジスタが、第５列には
ＰＭＯＳトランジスタ１２６が、第４列にはＰＭＯＳト
ランジスタ１２４が、第３列にはＰＭＯＳトランジスタ
１２５が、第２列にはＰＭＯＳトランジスタ１２６が、
第１列にはゲート分離されたＰＭＯＳトランジスタが、
それぞれ配置されている。

【００６９】第３行において、ＰＭＯＳ１２７のドレイ
ン領域Ｄ₁₂₇ とＰＭＯＳ１２４のソース領域Ｓ₁₂₄ と
が、ＰＭＯＳ１２４のドレイン領域Ｄ₁₂₄ とＰＭＯＳ１
２５のドレイン領域Ｄ₁₂₅ とが、ＰＭＯＳ１２５のソー
ス領域Ｓ₁₂₅ とＰＭＯＳ１２６のドレイン領域Ｄ₁₂₆ と
が、それぞれ同一の領域を共有している。

【００７０】第４行のトランジスタアレイにおいては、
第８列にはＮＭＯＳトランジスタ１３３が、第７列には
ＮＭＯＳトランジスタ１３９が、第６列にはＮＭＯＳト
ランジスタ１３４が、第５列にはＮＭＯＳトランジスタ
１３０が、第４列にはＮＭＯＳトランジスタ１３５が、
第３列にはＮＭＯＳトランジスタ１３６が、第２列には
ＮＭＯＳトランジスタ１３７が、第１列にはＮＭＯＳト
ランジスタ１３８が、それぞれ配置されている。

【００７１】第４行において、ＮＭＯＳトランジスタ１
３３のドレイン領域Ｄ₁₃₃ とＮＭＯＳトランジスタ１３
９のソース領域Ｓ₁₃₉ とが、ＮＭＯＳトランジスタ１３
４のドレイン領域Ｄ₁₃₄ とＮＭＯＳトランジスタ１３９
のドレイン領域Ｄ₁₃₉ とが、ＮＭＯＳトランジスタ１３
９のソース領域Ｓ₁₃₉ とＮＭＯＳトランジスタ１３０の
ドレイン領域Ｄ₁₃₀ とが、ＮＭＯＳトランジスタ１３５
のソース領域Ｓ₁₃₅ とＮＭＯＳトランジスタ１３０のソ
ース領域Ｓ₁₃₀ とが、ＮＭＯＳトランジスタ１３５のド
レイン領域Ｄ₁₃₅ とＮＭＯＳトランジスタ１３６のソー
ス領域Ｓ₁₃₆ とが、ＮＭＯＳトランジスタ１３６のドレ
イン領域Ｄ₁₃₆ とＮＭＯＳトランジスタ１３７のドレイ
ン領域Ｄ₁₃₇ とが、ＮＭＯＳトランジスタ１３７のソー
ス領域Ｓ₁₃₇ とＮＭＯＳトランジスタ１３８のドレイン
領域Ｄ₁₃₈ とが、それぞれ同一の領域を共有している。

【００７２】なお、ＮＭＯＳトランジスタ１３３のソー
ス領域Ｓ₁₃₃ とＮＭＯＳトランジスタ１３７のドレイン
領域Ｄ₁₃₇ とは接地線１１２に共通して接続される。従
って、メモリセル回路１７７ａが複数形成される場合に
おいて、トランジスタアレイの列を増やすことにより、
一のメモリセル回路１７７ａの有するＮＭＯＳトランジ
スタ１３３のソース領域Ｓ₁₃₃ と他のメモリセル回路１
７７ａの有するＮＭＯＳトランジスタ１３７のドレイン
領域Ｄ₁₃₇ とを共有させることができる。

【００７３】第１行において、接地線１１２は第１配線
層として設けられ、ＮＭＯＳトランジスタ１４ｂｎのソ
ース領域Ｓ_14bn（ＮＭＯＳトランジスタ１４ａｎのソー
ス領域Ｓ_14an）、ＮＭＯＳトランジスタ_14cnのソース領
域Ｓ１４ｃｎ（ＮＭＯＳトランジスタ１４ｄｎのソース
領域Ｓ_14dn）に接続されている。

【００７４】また、書き込みビット線１９１ａは第１配
線層として設けられ、ＮＭＯＳトランジスタ１３ａのド
レイン領域Ｄ_13a （ＮＭＯＳトランジスタ１３ｃのドレ
イン領域Ｄ_13c ）に接続されている。また、書き込みビ
ット線１９１ｂも第１配線層として設けられ、ＮＭＯＳ
トランジスタ１３ｂのドレイン領域Ｄ１３ｂ（ＮＭＯＳ
トランジスタ１３ｄのドレイン領域Ｄ１３ｄ）に接続さ
れている。

【００７５】第２行において、電源線１１１は第１配線
層として設けられ、第８列、第５列、第４列、及び第１
列に位置するＰＭＯＳトランジスタのゲートに接続さ
れ、これらをゲート分離する。更に、ＰＭＯＳトランジ
スタ１４ａｐのソース領域Ｓ１４ａｐ（ＰＭＯＳトラン
ジスタ１４ｂｐのソース領域Ｓ１４ｂｐ）、ＰＭＯＳト
ランジスタ１４ｃｐのソース領域Ｓ１４ｃｐ（ＰＭＯＳ
トランジスタ１４ｄｐのソース領域Ｓ１４ｄｐ）にも接
続されている。

【００７６】第３行においても電源線１１１は第１配線
層として設けられ、第８列、第６列、及び第１列に位置
するＰＭＯＳトランジスタのゲートに接続され、これら
をゲート分離する。更に、ＰＭＯＳトランジスタ１２３
のソース領域Ｓ₁₂₃ 、ＰＭＯＳトランジスタ１２７のソ
ース領域Ｓ₁₂₇ 、ＰＭＯＳトランジスタ１２６のソース
領域Ｓ₁₂₆ に接続されている。

【００７７】第４行において、読み出しビット線１９２
は第１配線層として設けられ、ＮＭＯＳトランジスタ１
３４のドレイン領域Ｄ₁₃₄ （ＮＭＯＳトランジスタ１３
９のドレイン領域Ｄ₁₃₉ ）に接続されている。

【００７８】また、接地線１１２も第１配線層として設
けられ、ＮＭＯＳトランジスタ１３３のソース領域Ｓ１
３３、ＮＭＯＳトランジスタ１３５のソース領域Ｓ１３
５（ＮＭＯＳトランジスタ１３０のソース領域Ｓ１３
０）、ＮＭＯＳトランジスタ１３７のドレイン領域Ｄ１
３７に接続されている。

【００７９】その他、第１配線層は、ＮＭＯＳトランジ
スタ１３ｂのゲート電極Ｇ_13b とＮＭＯＳトランジスタ
１３ａのゲート電極Ｇ_13a とを、ＮＭＯＳトランジスタ
１３ｃのゲート電極Ｇ_13c とＮＭＯＳトランジスタ１３
ｄのゲート電極Ｇ_13d とを、ＮＭＯＳトランジスタ１４
ａｎのゲート電極Ｇ_14anとＮＭＯＳトランジスタ１３ｂ
のソース領域Ｓ_13b （ＮＭＯＳトランジスタ１４ｂｎの
ドレイン領域Ｄ_14bn）とＰＭＯＳトランジスタ１４ｂｐ
のドレイン領域Ｄ_14bpとＰＭＯＳトランジスタ１４ａｐ
のゲート電極Ｇ_14apとを、ＮＭＯＳトランジスタ１４ｄ
ｎのゲート電極Ｇ_14dnとＮＭＯＳトランジスタ１３ｃの
ソース領域Ｓ_13c （ＮＭＯＳトランジスタ１４ｃｎのド
レイン領域Ｄ_14cn）とＰＭＯＳトランジスタ１４ｃｐの
ドレイン領域Ｄ_14cpとＰＭＯＳトランジスタ１４ｄｐの
ゲート電極Ｇ_14dpとを、ＮＭＯＳトランジスタ１４ｂｎ
のゲート電極Ｇ_14bnとＰＭＯＳトランジスタ１４ｂｐの
ゲート電極Ｇ_14bpとＮＭＯＳトランジスタ１４ａｎのド
レイン領域Ｄ_14an（ＮＭＯＳトランジスタ１３ａのソー
ス領域Ｓ_13a ）とＰＭＯＳトランジスタ１４ａｐのドレ
イン領域Ｄ_14apとを、ＮＭＯＳトランジスタ１４ｃｎの
ゲート電極Ｇ_14cnとＰＭＯＳトランジスタ１４ｃｐのゲ
ート電極Ｇ_14cpとＮＭＯＳトランジスタ１４ｄｎのドレ
イン領域Ｄ_14dn（ＮＭＯＳトランジスタのソース領域Ｓ
_13d ）とＰＭＯＳトランジスタ１４ｄｐのドレイン領域
Ｄ_14dpとを、ＰＭＯＳトランジスタ１２７のドレイン領
域Ｄ₁₂₇ （ＰＭＯＳトランジスタ１２４のソース領域Ｓ
₁₂₄ ）とＰＭＯＳトランジスタ１２５のソース領域Ｓ
₁₂₅ （ＰＭＯＳトランジスタ１２６のドレイン領域Ｄ
₁₂₆ ）とを、ＮＭＯＳトランジスタ１３３のゲート電極
Ｇ₁₃₃ とＰＭＯＳトランジスタ１２３のゲート電極Ｇ
₁₂₃ とＰＭＯＳトランジスタ１２４のドレイン領域Ｄ
₁₂₄ （ＰＭＯＳトランジスタ１２５のドレイン領域Ｄ
₁₂₅）とＮＭＯＳトランジスタ１３６のドレイン領域Ｄ
₁₃₆ （ＮＭＯＳトランジスタ１３７のドレイン領域Ｄ
₁₃₇ ）とＮＭＯＳトランジスタ１３０のゲート電極Ｇ
₁₃₀ とを、ＮＭＯＳトランジスタ１３４のゲート電極Ｇ
₁₃₄ とＰＭＯＳトランジスタ１２４のゲート電極Ｇ₁₂₄
とＮＭＯＳトランジスタ１３５のゲート電極Ｇ₁₃₅と
を、ＰＭＯＳトランジスタ１２５のゲート電極Ｇ₁₂₅ と
ＮＭＯＳトランジスタ１３６のゲート電極Ｇ₁₃₆ とを、
ＰＭＯＳトランジスタ１２６のゲート電極Ｇ₁₂₆ とＮＭ
ＯＳトランジスタ１３７のゲート電極Ｇ₁₃₇ とを、ＮＭ
ＯＳトランジスタ１３９のゲート電極Ｇ₁₃₉ とＮＭＯＳ
トランジスタ１３８のゲート電極Ｇ₁₃₈とを、それぞれ
接続する。

【００８０】第８列において第２配線層は読み出しビッ
ト線１９２をＰＭＯＳトランジスタ１２３のドレイン領
域Ｄ₁₂₃ に接続する。

【００８１】第７列において書き込みワード線１８１ａ
は第２配線層として設けられ、第１配線層を介してＮＭ
ＯＳトランジスタ１４ｂｎのゲート電極Ｇ_14bnに接続さ
れている。

【００８２】第６列において読み出しワード線１８２ｂ
は第２配線層として設けられ、第１配線層を介してＰＭ
ＯＳトランジスタ１２７のゲート電極Ｇ₁₂₇ 及びＮＭＯ
Ｓトランジスタ１３４のゲート電極Ｇ₁₃₄ に接続されて
いる。

【００８３】第４列において読み出しワード線１８２ａ
は第２配線層として設けられ、第１配線層を介してＰＭ
ＯＳトランジスタ１２４のゲート電極Ｇ₁₂₄ 及びＮＭＯ
Ｓトランジスタ１３５ゲート電極Ｇ₁₃₅ に接続されてい
る。

【００８４】第３列においてＡＮＤ入力端子２０９は第
２配線層として設けられ、第１配線層を介してＰＭＯＳ
トランジスタ１４ａｐのドレイン領域Ｄ_14ap及びＰＭＯ
Ｓトランジスタ１２５のゲート電極Ｇ₁₂₅ に接続されて
いる。

【００８５】第２列においてＡＮＤ入力端子２０７は第
２配線層として設けられ、第１配線層を介してＰＭＯＳ
トランジスタ１４ｄｐのゲート電極Ｇ_14dp及びＰＭＯＳ
トランジスタ１２６のゲート電極Ｇ₁₂₆ に接続されてい
る。

【００８６】第２列及び第１列において読み出しワード
線１８２ｂは第２配線層として設けられ、第１配線層を
介してＮＭＯＳトランジスタ１３ｃのゲート電極Ｇ_13c
及びＮＭＯＳトランジスタ１３ｄのゲート電極Ｇ_13d に
接続されている。

【００８７】以上のように配置配線することにより、既
述のように、メモリセル回路１７７ａを実現するのに４
行×８列のトランジスタアレイのみが要求され、一つの
記憶手段に対して８個のベーシック・セルしか必要でな
い。従って、従来の場合と比較して集積度が９／８に増
大させることができる。

【００８８】第２実施例：図６乃至図９はこの発明の第
２実施例に係る、トランジスタアレイの配置配線の様子
を示す平面図である。図６乃至図９は仮想線Ｑ₁₃，Ｑ₁₄
において連続している。図２９乃至図３２で用いられた
記号の示し方、配線の接続関係の示し方がここでも用い
られる。仮想線Ｑ₁₃に近い２行のトランジスタアレイが
ＰＭＯＳトランジスタのアレイであり、遠い２行のトラ
ンジスタアレイがＮＭＯＳトランジスタのアレイであ
る。

【００８９】図１０は、図６乃至図９が実現するメモリ
セル回路１７７ｂの構成を示す回路図である。メモリセ
ル回路１７７ｂはメモリセル回路１７７ａと比較する
と、読み出しバッファ回路２２４ａが読み出しバッファ
回路２２５ａに置換された構成となっている。そして読
み出しバッファ回路２２５ａは読み出しバッファ回路２
２４ａに対してＰＭＯＳトランジスタ１２８を追加した
構成となっている。ここでＰＭＯＳトランジスタ１２８
のソース、ドレイン、ゲートはそれぞれＰＭＯＳトラン
ジスタ１２３のソース、ドレイン、ゲートと共通に接続
されている。

【００９０】ＰＭＯＳトランジスタ１２８を追加して
も、第２実施例において必要とされるトランジスタアレ
イの大きさは第１実施例において必要とされた４行×８
列のトランジスタアレイと同一で足りる。即ち、一つの
記憶手段に対して８個のベーシック・セルしか必要でな
い。

【００９１】図６乃至図９を図１乃至図４と比較すると
解るように、第２実施例における配置配線は、第１実施
例例における配置配線と比較して、図８に示された領域
においてのみ異なっている。即ち、第３行目のトランジ
スタのアレイの第８列のＰＭＯＳトランジスタは、第１
実施例においてはゲート分離されていたが、第２実施例
においてはＰＭＯＳトランジスタ１２８が形成されてい
る。

【００９２】そのため、電源線１１１は第３行左端のＰ
ＭＯＳトランジスタのゲートに接続されるのではなく、
ＰＭＯＳトランジスタ１２８のソース領域Ｓ₁₂₈ に接続
される。そして、第１配線層によってＰＭＯＳトランジ
スタ１２８のゲート電極Ｇ₁₂₈ がＮＭＯＳトランジスタ
１３３のゲート電極Ｇ₁₃₃ に接続されている。

【００９３】また、ＰＭＯＳトランジスタ１２８のドレ
イン領域Ｄ₁₂₈ はＰＭＯＳトランジスタ１２３のドレイ
ン領域Ｄ₁₂₃ と共用される。これ以外のトランジスタの
配置並びに第１配線層及び第２配線層の接続関係は第１
実施例と同様である。

【００９４】このように、必要とされるトランジスタア
レイの面積を増大させることなくＰＭＯＳトランジスタ
１２８をＰＭＯＳトランジスタ１２３に並列に接続する
事ができるので、読み出しビット線１９２を“Ｈ”にド
ライブする能力が高められる。しかも読み出しビット線
１９２から見た接続容量は、ＰＭＯＳトランジスタ１２
３，１２８のドレイン領域Ｄ₁₂₃ ，Ｄ₁₂₈ の面積によっ
て定まるが、これらが共用されているので、第１実施例
と比較しても接続容量は増大しない。このため読み出し
ビット線１９２に与えられる信号の立ち上がり時間を短
縮する事ができる。

【００９５】第３実施例：図１１及び図１２は両図相ま
って、書き込みポート１つと読み出しポート１つを有す
る２ポートメモリのメモリセル回路１７７ｃの構成を示
した回路図である。図１１及び図１２は仮想線Ｑ₁₅で連
続している。

【００９６】メモリセル回路１７７ｃは４つの記憶回路
２１ａ〜２１ｄと、書き込みアクセスゲートである８つ
のＮＭＯＳトランジスタ１３ａ〜１３ｈと、２つの読み
出しバッファ回路２２４ａ，２２４ｂと、２つの書き込
みビット線１９１ａ，１９１ｂと、４つの書き込みワー
ド線１８１ａ〜１８１ｄと、４つの読み出しワード線１
８２ａ〜１８２ｄと、読み出しビット線１９２とを備え
ている。

【００９７】記憶回路２１ｃ，２１ｄ、ＮＭＯＳトラン
ジスタ１３ｅ〜１３ｈ、読み出しバッファ回路２２４
ｂ、書き込みワード線１８１ｃ，１８１ｄ、読み出しワ
ード線１８２ｃ，１８２ｄは、それぞれ第１実施例にお
いて示された記憶回路２１ａ，２１ｂ、ＮＭＯＳトラン
ジスタ１３ａ〜１３ｄ、読み出しバッファ回路２２４
ａ、書き込みワード線１８１ａ，１８１ｂ、読み出しワ
ード線１８２ａ，１８２ｂに対応しており、接続関係も
同様である。

【００９８】また、書き込みビット線１９１ａ，１９１
ｂ及び読み出しビット線１９２に対するＮＭＯＳトラン
ジスタ１３ｅ〜１３ｈ及び読み出しバッファ回路２２４
ｂの接続関係も、書き込みビット線１９１ａ，１９１ｂ
及び読み出しビット線１９２に対するＮＭＯＳトランジ
スタ１３ａ〜１３ｄ及び読み出しバッファ回路２２４ａ
の接続関係と同様である。

【００９９】読み出しバッファ回路２２４ｂの構成は読
み出しバッファ回路２２４ａと同一の構成を有してい
る。読み出しバッファ回路２２４ｂの有するＡＮＤ−Ｎ
ＯＲ複合回路１７、ＰＭＯＳトランジスタ１４３、ＮＭ
ＯＳトランジスタ１５０，１５３，１５４，１５９はそ
れぞれ読み出しバッファ回路２２４ａの有するＡＮＤ−
ＮＯＲ複合回路１６、ＰＭＯＳトランジスタ１２３、Ｎ
ＭＯＳトランジスタ１３０，１３３，１３４，１３９に
対応している。また、ＡＮＤ−ＮＯＲ複合回路１７の４
つの入力端２１２〜２１５及び出力端２１１はそれぞれ
ＡＮＤ−ＮＯＲ複合回路１６の４つの入力端２０７〜２
１０及び出力端２０６に対応している。

【０１００】図１３及び図１４はそれぞれＡＮＤ−ＮＯ
Ｒ複合回路１６，１７の構成を示す回路図である。図１
３は図５を再掲したものである。図１３及び図１４を比
較して解るように、ＡＮＤ−ＮＯＲ複合回路１７の有す
るＰＭＯＳトランジスタ１４４〜１４７及びＮＭＯＳト
ランジスタ１５５〜１５８はそれぞれＡＮＤ−ＮＯＲ複
合回路１６の有するＰＭＯＳトランジスタ１２４〜１２
７及びＮＭＯＳトランジスタ１３５〜１３８に対応して
いる。

【０１０１】メモリ回路１７７ｃにはその書き込みにお
いて、書き込みビット線１９１ａ，１９１ｂに載せられ
た情報が書き込みワード線１８１ａ〜１８１ｄによって
選択された記憶回路２１ａ〜２１ｄへと、ＮＭＯＳトラ
ンジスタ１３ａ〜１３ｈを介して書き込まれる。そして
読み出しワード線１８２ａ〜１８２ｄによって選択され
た記憶回路２１ａ〜２１ｄの内の一つの記憶する内容
が、読み出しバッファ回路２２４ａ，２２４ｂによって
読み出しビット線１９２へと読み出される。

【０１０２】図１５乃至図２２は、メモリセル回路１７
７ｃを実現するトランジスタアレイの配置配線の様子を
示す平面図である。図１５及び図１６は仮想線Ｑ₁₆にお
いて、図１６及び図１７は仮想線Ｑ₁₇において、図１７
及び図１８は仮想線Ｑ₁₈において、それぞれ連続してい
る。また、図１９及び図２０も仮想線Ｑ₁₆において、図
２０及び図２１も仮想線Ｑ₁₇において、図２１及び図２
２も仮想線Ｑ₁₈において、それぞれ連続している。更
に、図１５及び図１９、図１６及び図２０、図１７及び
図２１、図１８及び図２２は何れも仮想線Ｑ₁₅において
連続している。即ち、図１５乃至図２２は、メモリセル
回路１７７ｃを実現するトランジスタアレイの配置配線
の様子をトランジスタアレイの方向（行方向）に並行に
仮想線Ｑ₁₅で、トランジスタアレイが隣接する方向（列
方向）に並行に仮想線Ｑ₁₆，Ｑ₁₇，Ｑ₁₈で、分割して図
示するものである。かかる分割は図面における表示上の
都合によるものであり、それ以外の事実を示すものでは
ない。

【０１０３】ここで、仮想線Ｑ₁₅に近い２行のトランジ
スタアレイがＰＭＯＳトランジスタのアレイであり、遠
い２行のトランジスタアレイがＮＭＯＳトランジスタの
アレイである。

【０１０４】図１７及び図１８並びに図２１及び図２２
で示される配置配線はＰＭＯＳトランジスタ１２３の形
成される位置が異なること、及びそれに伴う第１配線層
の若干の相違を除いて、図１乃至図４で示されたメモリ
セル回路１７７ａの配置配線とほぼ同一である。

【０１０５】即ち、メモリセル回路１７７ａを実現する
ための配置配線では、図３に示されるように第３行のト
ランジスタアレイにおいて、その第７列目にＰＭＯＳト
ランジスタ１２３が形成され、第８列目におけるＰＭＯ
Ｓトランジスタがゲート分離されている。他方、メモリ
セル回路１７７ｃを実現するための配置配線では、図２
１に示されるように第３行のトランジスタアレイにおい
て、その第８列目にＰＭＯＳトランジスタ１２３が形成
され、第７列目におけるＰＭＯＳトランジスタがゲート
分離されている。

【０１０６】これに伴い、ＮＭＯＳトランジスタ１３３
のゲートとＰＭＯＳトランジスタ１２３のゲートとを接
続する第１配線層の配置（経路）が若干変更される。ま
た第１配線層として実現される電源線１１１も、第３行
のトランジスタアレイにおいて、第８列目のＰＭＯＳト
ランジスタのゲートに接続されるのではなく、第７列目
のＰＭＯＳトランジスタのゲートに接続されている。

【０１０７】上記の点を除けば第１乃至第４行のトラン
ジスタアレイの、第１列乃至第８列においてはメモリ回
路１７７ａが実現されている。そしてこれはメモリ回路
１７７ｃのうち、図１１に示された部分が実現されてい
ることとなる。

【０１０８】仮想線Ｑ₁₇に関し、図１７及び図１８並び
に図２１及び図２２で示される配置配線とほぼ対称にな
される配置配線が図１５及び図１６並びに図１９及び図
２０において示されている。図１５及び図１６並びに図
１９及び図２０において実現されているのはメモリ回路
１７７ｃのうち、図１２に示された部分である。

【０１０９】既述したようなメモリ回路１７７ｃ内部の
対称性を考慮すれば、第１及び第２配線層において若干
の差異はあるが、トランジスタの配置に関する限り、図
１５及び図１６並びに図１９及び図２０において示され
ている配置配線は図１７及び図１８並びに図２１及び図
２２で示される配置配線と同一である。

【０１１０】即ち、第１行及び第２行のトランジスタア
レイにおいて記憶回路２１ａを構成するインバータ１４
ａ，１４ｂはそれぞれ第６列目及び第７列目に形成され
ている一方で、記憶回路２１ｃを構成するインバータ１
４ｅ，１４ｆはそれぞれ第１１行目及び第１０行目に形
成されている。

【０１１１】そして記憶回路２１ａに接続される書き込
みアクセスゲートであるＮＭＯＳトランジスタ１３ａ，
１３ｂはそれぞれ第１行のトランジスタアレイの第５列
目及び第８列目に形成されている。これに対して記憶回
路２１ｃに接続される書き込みアクセスゲートであるＮ
ＭＯＳトランジスタ１３ｅ，１３ｆはそれぞれ第１行の
トランジスタアレイの第１２列目及び第９列目に形成さ
れている。

【０１１２】また、第１行及び第２行のトランジスタア
レイにおいて記憶回路２１ｂを構成するインバータ１４
ｃ，１４ｄはそれぞれ第３列目及び第２列目に形成され
ている一方で、記憶回路２１ｄを構成するインバータ１
４ｇ，１４ｈはそれぞれ第１４行目及び第１５行目に形
成されている。

【０１１３】そして記憶回路２１ｂに接続される書き込
みアクセスゲートであるＮＭＯＳトランジスタ１３ｃ，
１３ｄはそれぞれ第１行のトランジスタアレイの第４列
目及び第１列目に形成されている。これに対して記憶回
路２１ｄに接続される書き込みアクセスゲートであるＮ
ＭＯＳトランジスタ１３ｇ，１３ｈはそれぞれ第１行の
トランジスタアレイの第１３列目及び第１６列目に形成
されている。

【０１１４】また、第３行のトランジスタアレイについ
てみれば、図２１及び図２２では第２列、第３列、第４
列、第５列、第８列においてそれぞれＰＭＯＳトランジ
スタ１２６，１２５，１２４，１２７，１２３が形成さ
れているのに対応して、図１９及び図２０では第１５
列、第１４列、第１３列、第１２列、第９列においてそ
れぞれＰＭＯＳトランジスタ１４６，１４５，１４４，
１４７，１４３が形成されている。

【０１１５】また、第４行のトランジスタについてみれ
ば、図２１及び図２２では第１列、第２列、第３列、第
４列、第５列、第６列、第７列、第８列においてそれぞ
れＮＭＯＳトランジスタ１３８，１３７，１３６，１３
５，１３０，１３４，１３９，１３３が形成されている
のに対し、図１９及び図２０では第１６列、第１５列、
第１４列、第１３列、第１２列、第１１列、第１０列、
第９列においてそれぞれＮＭＯＳトランジスタ１５８，
１５７，１５６，１５５，１５０，１５４，１５９，１
５３が形成されている。

【０１１６】上記の様な構成により、メモリセル回路１
７７ｃは４行×１６列のトランジスタアレイにおいて実
現することができ、第１の実施例と同様、一つの記憶手
段に対して８個のベーシック・セルしか必要でない。

【０１１７】しかし、第３実施例は単に第１実施例に示
された技術を２つ並存させただけではない。第３実施例
において特徴的であるのは、ＰＭＯＳトランジスタ１４
３，１２３のドレインは同一の領域を共有していること
である。第２実施例においても同様のことを述べたが、
読み出しビット線１９２から見た接続容量は、ＰＭＯＳ
トランジスタ１２３，１４３のドレイン領域Ｄ₁₂₃ ，Ｄ
₁₄₃ の面積によって定まるが、これらが共用されている
ので、第１実施例と比較しても１つの記憶手段に対する
接続容量を低減できる。このため信号の立ち上がり時間
を短縮しながら、４つの記憶回路２１ａ〜２１ｄに記憶
された内容を単一の読み出しビット線１９２に与えるこ
とができる。

【０１１８】応用例：なお、第１及び第３実施例におい
て示されたメモリ回路１７７ａ〜１７７ｃに対し、全て
のトランジスタの導電型を逆にし、電源線１１１及び接
地線１１２を互いに入れ換えた構造においても、本発明
を適用することができるのはいうまでもない。

【０１１９】

【発明の効果】この発明のうち請求項１乃至請求項３に
かかるメモリセル回路の配置配線においては、従来の場
合と比較して集積度を増大させた記憶装置を実現するこ
とができる。

【０１２０】この発明のうち請求項４にかかるメモリセ
ル回路の配置配線においては、接続容量を増大させるこ
となく読み出しビット線（１９２）をドライブする能力
が高められ、読み出しビット線（１９２）に与えられる
信号の立ち上がり時間を短縮する事ができる。

【０１２１】この発明のうち請求項５及び請求項６にか
かるメモリセル回路の配置配線においては、接続容量を
低減しながら読み出しビット線（１９２）に４つの記憶
回路（２１ａ〜２１ｄ）の内容をドライブすることがで
きる。

【０１２２】この発明のうち請求項７及び請求項８にか
かるメモリセル回路の配置配線においては、従来の場合
と比較して集積度を増大させた記憶装置を実現すること
ができる。

【図面の簡単な説明】

【図１】 この発明の第１実施例に係るトランジスタア
レイの配置配線の様子を図２乃至図４と相まって示す平
面図である。

【図２】 この発明の第１実施例に係るトランジスタア
レイの配置配線の様子を図１、図３及び図４と相まって
示す平面図である。

【図３】 この発明の第１実施例に係るトランジスタア
レイの配置配線の様子を図１、図２及び図４と相まって
示す平面図である。

【図４】 この発明の第１実施例に係るトランジスタア
レイの配置配線の様子を図１乃至図３と相まって示す平
面図である。

【図５】 ＡＮＤ−ＮＯＲ複合回路１６の構造を示す回
路図である。

【図６】 この発明の第２実施例に係るトランジスタア
レイの配置配線の様子を図７乃至図９と相まって示す平
面図である。

【図７】 この発明の第２実施例に係るトランジスタア
レイの配置配線の様子を図６、図８及び図９と相まって
示す平面図である。

【図８】 この発明の第２実施例に係るトランジスタア
レイの配置配線の様子を図６、図７及び図９と相まって
示す平面図である。

【図９】 この発明の第２実施例に係るトランジスタア
レイの配置配線の様子を図６乃至図８と相まって示す平
面図である。

【図１０】 メモリセル回路１７７ｂの構成を示す回路
図である。

【図１１】 図１２と相まってメモリセル回路１７７ｃ
の構成を示す回路図である。

【図１２】 図１１と相まってメモリセル回路１７７ｃ
の構成を示す回路図である。

【図１３】 ＡＮＤ−ＮＯＲ複合回路１６の構成を示す
回路図である。

【図１４】 ＡＮＤ−ＮＯＲ複合回路１７の構成を示す
回路図である。

【図１５】 この発明の第３実施例に係るトランジスタ
アレイの配置配線の様子を図１６乃至図２２と相まって
示す平面図である。

【図１６】 この発明の第３実施例に係るトランジスタ
アレイの配置配線の様子を図１５及び図１７乃至図２２
と相まって示す平面図である。

【図１７】 この発明の第３実施例に係るトランジスタ
アレイの配置配線の様子を図１５、図１６及び図１８乃
至図２２と相まって示す平面図である。

【図１８】 この発明の第３実施例に係るトランジスタ
アレイの配置配線の様子を図１５乃至図１７及び図１９
乃至図２２と相まって示す平面図である。

【図１９】 この発明の第３実施例に係るトランジスタ
アレイの配置配線の様子を図１５乃至図１８及び図２０
乃至図２２と相まって示す平面図である。

【図２０】 この発明の第３実施例に係るトランジスタ
アレイの配置配線の様子を図１５乃至図１９、図２１及
び図２２と相まって示す平面図である。

【図２１】 この発明の第３実施例に係るトランジスタ
アレイの配置配線の様子を図１５乃至図２０及び図２２
と相まって示す平面図である。

【図２２】 この発明の第３実施例に係るトランジスタ
アレイの配置配線の様子を図１５乃至図２１と相まって
示す平面図である。

【図２３】 従来の技術を示す回路図である。

【図２４】 従来の技術を示す回路図である。

【図２５】 従来の技術を示す回路図である。

【図２６】 従来の技術を示す回路図である。

【図２７】 従来の技術を示す回路図である。

【図２８】 従来の技術を示す回路図である。

【図２９】 従来の技術に係るトランジスタアレイの配
置配線の様子を図３０乃至図３２と相まって示す平面図
である。

【図３０】 従来の技術に係るトランジスタアレイの配
置配線の様子を図２９、図３１及び図３２と相まって示
す平面図である。

【図３１】 従来の技術に係るトランジスタアレイの配
置配線の様子を図２９、図３０及び図３２と相まって示
す平面図である。

【図３２】 従来の技術に係るトランジスタアレイの配
置配線の様子を図２９乃至図３１と相まって示す平面図
である。

【符号の説明】

１１１ 電源線、１１２ 接地線、２１ａ〜２１ｄ 記
憶回路、１４ａ〜１４ｄ インバータ回路、１６，１７
ＡＮＤ−ＮＯＲ複合回路、１８２ａ〜１８２ｄ 読み
出しワード線、１９２ 読み出しビット線、２２４ａ，
２２４ｂ，２２５ 読み出しバッファ回路、１７７ａ〜
１７７ｃ メモリセル回路、１２３〜１２８，１４３〜
１４７，１４ａｐ，１４ｂｐ，１４ｃｐ，１４ｄｐ Ｐ
ＭＯＳトランジスタ、１３０〜１３９，１５０〜１５
９，１４ａｎ，１４ｂｎ，１４ｃｎ，１４ｄｎ ＮＭＯ
Ｓトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４８１ 27/108 21/8242 7735−4Ｍ Ｈ０１Ｌ 27/10 ６８１ Ａ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 （Ａ）第１及び第２の記憶回路（２１
   ａ，２１ｂ）と、 （Ｂ）常にいずれか一方が非活性な信号が与えられる第
   １及び第２の読み出しワード線（１８２ａ，１８２ｂ）
   と、 （Ｃ）読み出しビット線（１９２）と、 （Ｄ）前記第１及び第２の読み出しワード線（１８２
   ａ，１８２ｂ）に与えられた信号の活性／非活性に基づ
   いて、前記第１及び第２の記憶回路（２１ａ，２１ｂ）
   の記憶内容を前記読み出しビット線（１９２）に与える
   第１の読み出し回路（２２４ａ，２２５ａ）とを備え、 前記第１の読み出し回路は （Ｄ−１）（Ｄ−１−１）前記第２の記憶回路（２１
   ｂ）に接続された第１の入力端（２０７）と、（Ｄ−１
   −２）前記第２の読み出しワード線（１８２ｂ）に接続
   された第２の入力端（２０８）と、（Ｄ−１−３）前記
   第１の記憶回路（２１ａ）に接続された第３の入力端
   （２０９）と、（Ｄ−１−４）前記第１の読み出しワー
   ド線（１８２ａ）に接続された第４の入力端（２１０）
   と、（Ｄ−１−５）出力端（２０６）とを有する第１の
   複合論理回路（１６）と、 （Ｄ−２）第１の電位を与える第１の電位点（１１１）
   と、 （Ｄ−３）前記第１の電位と異なる第２の電位を与える
   第２の電位点（１１２）と、 （Ｄ−４）前記第１の電位点（１１１）に接続されたソ
   ースと、前記第１の複合論理回路（１６）の前記出力端
   （２０６）に接続されたゲートと、前記読み出しビット
   線（１９２）に接続されたドレインとを含む第１の第１
   導電型トランジスタ（１２３）と、 （Ｄ−５）前記第２の電位点（１１２）に接続されたソ
   ースと、前記第１の複合論理回路（１６）の前記出力端
   （２０６）に接続されたゲートと、ドレインとを含む第
   １の第２導電型トランジスタ（１３０）と、 （Ｄ−７）前記第１の第２導電型トランジスタ（１３
   ０）の前記ドレインに接続されたソースと、前記第１の
   読み出しワード線（１８２ａ）に接続されたゲートと、
   前記読み出しビット線（１９２）に接続されたドレイン
   とを含む第２の第２導電型トランジスタ（１３４）と、 （Ｄ−８）前記第２の電位点（１１２）に接続されたソ
   ースと、前記第１の複合論理回路（１６）の前記出力端
   （２０６）に接続されたゲートと、ドレインとを含む第
   ３の第２導電型トランジスタ（１３３）と、 （Ｄ−９）前記第７の第２導電型トランジスタ（１３
   ３）の前記ドレインに接続されたソースと、前記第２の
   読み出しワード線（１８２ｂ）に接続されたゲートと、
   前記読み出しビット線（１９２）に接続されたドレイン
   とを含む第４の第２導電型トランジスタ（１３９）とを
   有し、 前記第１の複合論理回路（１６）は（Ｄ−１−６）前記
   第１の複合論理回路（１６）の前記出力端（２０６）に
   接続されたドレインと、前記第１の複合論理回路（１
   ６）の前記第４の入力端（２１０）に接続されたゲート
   と、ソースとを含む第２の第１導電型トランジスタ（１
   ２４）と、（Ｄ−１−７）前記第１の複合論理回路（１
   ６）の前記出力端（２０６）に接続されたドレインと、
   前記第１の複合論理回路（１６）の前記第３の入力端
   （２０９）に接続されたゲートと、前記第２の第１導電
   型トランジスタ（１２４）のソースに接続されたソース
   とを含む第３の第１導電型トランジスタ（１２５）と、
   （Ｄ−１−８）前記第２の第１導電型トランジスタ（１
   ２４）の前記ソースに接続されたドレインと、前記第１
   の複合論理回路（１６）の前記第１の入力端（２０７）
   に接続されたゲートと、前記第１の電位点（１１１）に
   接続されたソースとを含む第４の第１導電型トランジス
   タ（１２６）と、（Ｄ−１−９）前記第３の第１導電型
   トランジスタ（１２５）の前記ソースに接続されたドレ
   インと、前記第１の複合論理回路（１６）の前記第２の
   入力端（２０８）に接続されたゲートと、前記第１の電
   位点（１１１）に接続されたソースとを含む第５の第１
   導電型トランジスタ（１２７）と、（Ｄ−１−１０）前
   記第２の電位点（１１２）に接続されたソースと、前記
   第１の複合論理回路（１６）の前記第４の入力端（２１
   ０）に接続されたゲートと、ドレインとを含む第５の第
   ２導電型トランジスタ（１３５）と、（Ｄ−１−１１）
   前記第５の第２導電型トランジスタ（１３５）の前記ド
   レインに接続されたソースと、前記第１の複合論理回路
   （１６）の前記第３の入力端（２０９）に接続されたゲ
   ートと、前記第１の複合論理回路（１６）の前記出力端
   （２０６）に接続されたドレインとを含む第６の第２導
   電型トランジスタ（１３６）と、（Ｄ−１−１２）ソー
   スと、前記第１の複合論理回路（１６）の前記第１の入
   力端（２０７）に接続されたゲートと、前記第１の複合
   論理回路（１６）の前記出力端（２０６）に接続された
   ドレインとを含む第７の第２導電型トランジスタ（１３
   ７）と、（Ｄ−１−１３）前記第７の第２導電型トラン
   ジスタ（１３７）の前記ソースに接続されたドレイン
   と、前記第１の複合論理回路（１６）の前記第２の入力
   端（２０８）に接続されたゲートと、前記第２の電位点
   （１１２）に接続されたソースとを含む第８の第２導電
   型トランジスタ（１３８）とを更に有する記憶装置を実
   現するためのメモリセル回路の配置配線であって、 （I） （I-1）第２導電型トランジスタが配列された第
   １行のトランジスタアレイと、 （I-2）第１導電型トランジスタが配列された第２行の
   トランジスタアレイと、 （I-3）第１導電型トランジスタが配列された第３行の
   トランジスタアレイと、 （I-4）第２導電型トランジスタが配列された第４行の
   トランジスタアレイとを有し、前記第１乃至第４行のト
   ランジスタアレイは列毎にも揃えて配置される基板と、 （II）前記基板の上方に敷設され、前記第１導電型トラ
   ンジスタ及び第２導電型トランジスタと結線される第１
   配線層と、 （III）前記第１配線層の上方に敷設され、前記第１配
   線層と結線される第２配線層とを備え、 前記第１及び第２の記憶回路（２１ａ，２１ｂ）は前記
   第１行及び第２行のトランジスタアレイにおいて形成さ
   れ、 前記第３行のトランジスタアレイにおいて、（I-3-1）
   第７列目及び第８列目の何れか一方に前記第１の第１導
   電型トランジスタ（１２３）が、第５列目に前記第５の
   第１導電型トランジスタ（１２７）が、第４列目に前記
   第２の第１導電型トランジスタ（１２４）が、第３列目
   に前記第３の第１導電型トランジスタ（１２５）が、第
   ２列目に前記第４の第１導電型トランジスタ（１２６）
   が、それぞれ形成され、（I-3-2）前記第５の第１導電
   型トランジスタ（１２７）の前記ドレインと前記第２の
   第１導電型トランジスタ（１２４）の前記ソースとが、
   前記第２の第１導電型トランジスタ（１２４）の前記ド
   レインと前記第３の第１導電型トランジスタ（１２５）
   の前記ドレインとが、前記第３の第１導電型トランジス
   タ（１２５）の前記ソースと前記第４の第１導電型トラ
   ンジスタ（１２６）の前記ドレインとが、それぞれ同一
   の領域において共通に形成され、 前記第４行のトランジスタアレイにおいて、（I-4-1）
   第８列目に前記第３の第２導電型トランジスタ（１３
   ３）が、前記第７列目に前記第４の第２導電型トランジ
   スタ（１３９）が、第６列目に前記第２の第２導電型ト
   ランジスタ（１３４）が、前記第５列目に前記第１の第
   ２導電型トランジスタ（１３０）が、前記第４列目に前
   記第５の第２導電型トランジスタ（１３５）が、前記第
   ３列目に前記第６の第２導電型トランジスタ（１３６）
   が、前記第２列目に前記第７の第２導電型トランジスタ
   （１３７）が、第１列目に前記第８の第２導電型トラン
   ジスタ（１３８）が、それぞれ形成され、（I-4-2）前
   記第３の第２導電型トランジスタ（１３３）の前記ドレ
   インと前記第４の第２導電型トランジスタ（１３９）の
   前記ソースとが、前記第２の第２導電型トランジスタ
   （１３４）の前記ドレインと前記第４の第２導電型トラ
   ンジスタ（１３９）の前記ドレインとが、前記第１の第
   ２導電型トランジスタ（１３０）の前記ドレインと前記
   第２の第２導電型トランジスタ（１３４）の前記ソース
   とが、前記第１の第２導電型トランジスタ（１３０）の
   前記ソースと前記第５の第２導電型トランジスタ（１３
   ５）の前記ソースとが、前記第５の第２導電型トランジ
   スタ（１３５）の前記ドレインと前記第６の第２導電型
   トランジスタ（１３６）の前記ソースとが、前記第６の
   第２導電型トランジスタ（１３６）の前記ドレインと前
   記第７の第２導電型トランジスタ（１３７）の前記ドレ
   インとが、前記第７の第２導電型トランジスタ（１３
   ７）の前記ソースと前記第８の第２導電型トランジスタ
   （１３８）の前記ドレインとが、それぞれ同一の領域に
   おいて共通に形成され、 前記第１及び前記第２の電位点（１１１，１１２）は前
   記第１の配線層によって、前記第１及び前記第２の読み
   出しワード線（１８２ａ，１８２ｂ）は前記第２の配線
   層によって、それぞれ実現されるメモリセル回路の配置
   配線。
2. 【請求項２】 前記第１の第１導電型トランジスタ（１
   ２３）は前記第３行のトランジスタアレイにおいて、そ
   の第７列目に形成される、請求項１記載のメモリセル回
   路の配置配線。
3. 【請求項３】 前記第１の記憶回路（２１ａ）は第１及
   び第２のインバータ（１４ａ，１４ｂ）の逆並列接続か
   ら構成され、前記第１のインバータ（１４ａ）の出力端
   （２０１ａ）から記憶内容が出力され、 前記第２の記憶回路（２１ｂ）は第３及び第４のインバ
   ータ（１４ｃ，１４ｄ）の逆並列接続から構成され、前
   記第３のインバータ（１４ｃ）の出力端（２０１ｃ）か
   ら記憶内容が出力され、 前記記憶装置は、 （Ｅ）前記第１及び第２の記憶回路（２１ａ，２１ｂ）
   のいずれか一方に記憶させる、互いに相補的な一対の信
   号がそれぞれ載る第１及び第２の書き込みビット線（１
   ９１ａ，１９１ｂ）と、 （Ｆ）前記第１のインバータ（１４ａ）の前記出力端
   （２０１ａ）に接続されたソースと、前記第１の書き込
   みビット線（１９１ａ）に接続されたドレインと、ゲー
   トとを含む第９の第２導電型トランジスタ（１３ａ）
   と、 （Ｇ）前記第２のインバータ（１４ｂ）の出力端（２０
   １ｂ）に接続されたソースと、前記第２の書き込みビッ
   ト線（１９１ｂ）に接続されたドレインと、ゲートとを
   含む第１０の第２導電型トランジスタ（１３ｂ）と、 （Ｈ）前記第３のインバータ（１４ｃ）の前記出力端
   （２０１ｃ）に接続されたソースと、前記第１の書き込
   みビット線（１９１ａ）に接続されたドレインと、ゲー
   トとを含む第１１の第２導電型トランジスタ（１３ｃ）
   と、 （Ｉ）前記第４のインバータ（１４ｄ）の出力端（２０
   １ｄ）に接続されたソースと、前記第２の書き込みビッ
   ト線（１９１ｂ）に接続されたドレインと、ゲートとを
   含む第１２の第２導電型トランジスタ（１３ｄ）と、 （Ｊ）前記第９及び第１０の第２導電型トランジスタ
   （１３ａ，１３ｂ）の前記ゲートを共通して接続し、前
   記第１の記憶回路（２１ａ）に対する前記第１及び第２
   の書き込みビット線（１９１ａ，１９１ｂ）からの書き
   込みの可否を制御する第１の書き込みワード線（１８１
   ａ）と、 （Ｋ）前記第１１及び第１２の第２導電型トランジスタ
   （１３ｃ，１３ｄ）の前記ゲートを共通して接続し、前
   記第２の記憶回路（２１ｂ）に対する前記第１及び第２
   の書き込みビット線（１９１ａ，１９１ｂ）からの書き
   込みの可否を制御する第２の書き込みワード線（１８１
   ｂ）とを更に備え、 前記第１のインバータ（１４ａ）は （Ａ−１）前記第２のインバータ（１４ｂ）の前記出力
   端（２０１ｂ）に接続されたゲートと、前記第１の電位
   点（１１１）に接続されたソースと、前記第１のインバ
   ータ（１４ａ）の前記出力端（２０１ａ）に接続された
   ドレインとを含む第６の第１導電型トランジスタ（１４
   ａｐ）と、 （Ａ−２）前記第２のインバータ（１４ｂ）の前記出力
   端（２０１ｂ）に接続されたゲートと、前記第２の電位
   点（１１２）に接続されたソースと、前記第１のインバ
   ータ（１４ａ）の前記出力端（２０１ａ）に接続された
   ドレインとを含む第１３の第２導電型トランジスタ（１
   ４ａｎ）とを有し、 前記第２のインバータ（１４ａ）は （Ａ−３）前記第１のインバータ（１４ａ）の前記出力
   端（２０１ａ）に接続されたゲートと、前記第１の電位
   点（１１１）に接続されたソースと、前記第２のインバ
   ータ（１４ｂ）の前記出力端（２０１ｂ）に接続された
   ドレインとを含む第７の第１導電型トランジスタ（１４
   ｂｐ）と、 （Ａ−４）前記第１のインバータ（１４ａ）の前記出力
   端（２０１ａ）に接続されたゲートと、前記第２の電位
   点（１１２）に接続されたソースと、前記第２のインバ
   ータ（１４ｂ）の前記出力端（２０１ｂ）に接続された
   ドレインとを含む第１４の第２導電型トランジスタ（１
   ４ｂｎ）とを有し、 前記第３のインバータ（１４ｃ）は （Ａ−５）前記第４のインバータ（１４ｄ）の前記出力
   端（２０１ｄ）に接続されたゲートと、前記第１の電位
   点（１１１）に接続されたソースと、前記第３のインバ
   ータ（１４ｃ）の前記出力端（２０１ｃ）に接続された
   ドレインとを含む第８の第１導電型トランジスタ（１４
   ｃｐ）と、 （Ａ−６）前記第４のインバータ（１４ｄ）の前記出力
   端（２０１ｄ）に接続されたゲートと、前記第２の電位
   点（１１２）に接続されたソースと、前記第３のインバ
   ータ（１４ｃ）の前記出力端（２０１ｃ）に接続された
   ドレインとを含む第１５の第２導電型トランジスタ（１
   ４ｃｎ）とを有し、 前記第４のインバータ（１４ｄ）は （Ａ−７）前記第３のインバータ（１４ｃ）の前記出力
   端（２０１ｃ）に接続されたゲートと、前記第１の電位
   点（１１１）に接続されたソースと、前記第４のインバ
   ータ（１４ｄ）の前記出力端（２０１ｄ）に接続された
   ドレインとを含む第９の第１導電型トランジスタ（１４
   ｄｐ）と、 （Ａ−８）前記第３のインバータ（１４ｃ）の前記出力
   端（２０１ｃ）に接続されたゲートと、前記第２の電位
   点（１１２）に接続されたソースと、前記第４のインバ
   ータ（１４ｄ）の前記出力端（２０１ｄ）に接続された
   ドレインとを含む第１６の第２導電型トランジスタ（１
   ４ｄｎ）とを有し、 前記第１行のトランジスタアレイにおいて、（I-1-1）
   前記第８列目に前記第１０の第２導電型トランジスタ
   （１３ｂ）が、前記第７列目に前記第１４の第２導電型
   トランジスタ（１４ｂｎ）が、前記第６列目に前記第１
   ３の第２導電型トランジスタ（１４ａｎ）が、前記第５
   列目に前記第９の第２導電型トランジスタ（１３ａ）
   が、前記第４列目に前記第１１の第２導電型トランジス
   タ（１３ｃ）が、前記第３列目に前記前記１５の第２導
   電型トランジスタ（１４ｃｎ）が、前記第２列目に前記
   第１６の第２導電型トランジスタ（１４ｄｎ）が、前記
   第１列目に前記第１２の第２導電型トランジスタ（１３
   ｄ）が、それぞれ形成され、（I-1-2）前記第１４の第
   ２導電型トランジスタ（１４ｂｎ）の前記ソースと前記
   第１３の第２導電型トランジスタ（１４ａｎ）の前記ソ
   ースとが、前記第９の第２導電型トランジスタ（１３
   ａ）の前記ドレインと前記第１１の第２導電型トランジ
   スタ（１３ｃ）の前記ドレインとが、前記第１１の第２
   導電型トランジスタ（１３ｃ）の前記ソースと前記第１
   ５の第２導電型トランジスタ（１４ｃｎ）の前記ドレイ
   ンとが、前記第１５の第２導電型トランジスタ（１４ｃ
   ｎ）の前記ソースと前記第１６の第２導電型トランジス
   タ（１４ｄｎ）の前記ソースとが、前記第１６の第２導
   電型トランジスタ（１４ｄｎ）の前記ドレインと前記第
   １２の第２導電型トランジスタ（１３ｄ）の前記ソース
   とが、それぞれ同一の領域において共通に形成され、 前記第１及び第２の書き込みビット線（１９１ａ，１９
   １ｂ）は前記第１の配線層によって、前記第１及び前記
   第２の書き込みワード線（１８１ａ，１８１ｂ）は前記
   第２の配線層によって、それぞれ実現される請求項２記
   載のメモリセル回路の配置配線。
4. 【請求項４】 前記第１の読み出し回路（２２５ａ）
   は、 （Ｄ−１０）前記第１の電位点（１１１）に接続された
   ソースと、前記第１の第１導電型トランジスタ（１２
   ３）の前記ゲート及び前記ドレインにそれぞれ接続され
   たゲート及びドレインを含む第１０の第１導電型トラン
   ジスタ（１２８）を更に有し、 前記第３行のトランジスタアレイにおいて、前記第７列
   目及び前記第８列目にそれぞれ前記第１の第１導電型ト
   ランジスタ（１２３）と前記第１０の第１導電型トラン
   ジスタ（１２８）とが形成される、請求項２記載のメモ
   リセル回路の配置配線。
5. 【請求項５】 前記第１の第１導電型トランジスタ（１
   ２３）は前記第３行のトランジスタアレイにおいて、そ
   の第８列目に形成される、請求項１記載のメモリセル回
   路の配置配線。
6. 【請求項６】 前記記憶装置は、 （Ｅ）第３及び第４の記憶回路（２１ｃ，２１ｄ）と、 （Ｆ）常にいずれか一方が非活性な信号が与えられる第
   ３及び第４の読み出しワード線（１８２ｃ，１８２ｄ）
   と、 （Ｇ）前記第３及び第４の読み出しワード線（１８２
   ｃ，１８２ｄ）に与えられた信号の活性／非活性に基づ
   いて、前記第３及び第４の記憶回路（２１ｃ，２１ｄ）
   の記憶内容を前記読み出しビット線（１９２）に与える
   第２の読み出し回路（２２４ｂ）とを更に備え、 前記第２の読み出し回路（２２４ｂ）は （Ｇ−１）（Ｇ−１−１）前記第４の記憶回路（２１
   ｄ）に接続された第１入力端（２１２）と、 （Ｇ−１−２）前記第４の読み出しワード線（１８２
   ｄ）に接続された第２入力端（２１３）と、 （Ｇ−１−３）前記第３の記憶回路（２１ｃ）に接続さ
   れた第３入力端（２１４）と、 （Ｇ−１−４）前記第３の読み出しワード線（１８２
   ｃ）に接続された第４入力端（２１５）と、 （Ｇ−１−５）出力端（２１１）とを有する第２の複合
   論理回路（１７）と、 （Ｇ−２）前記第１の電位点（１１１）に接続されたソ
   ースと、前記第２の複合論理回路（１７）の前記出力端
   （２１１）に接続されたゲートと、前記読み出しビット
   線（１９２）に接続されたドレインとを含む第６の第１
   導電型トランジスタ（１４３）と、 （Ｇ−３）前記第２の電位点（１１２）に接続されたソ
   ースと、前記第２の複合論理回路（１７）の前記出力端
   （２１１）に接続されたゲートと、ドレインとを含む第
   ９の第２導電型トランジスタ（１５０）と、 （Ｇ−４）前記第９の第２導電型トランジスタ（１５
   ０）の前記ドレインに接続されたソースと、前記第３の
   読み出しワード線（１８２ｃ）に接続されたゲートと、
   前記読み出しビット線（１９２）に接続されたドレイン
   とを含む第１０の第２導電型トランジスタ（１５４）
   と、 （Ｇ−５）前記第２の電位点（１１２）に接続されたソ
   ースと、前記第２の複合論理回路（１７）の前記出力端
   （２１１）に接続されたゲートと、ドレインとを含む第
   １１の第２導電型トランジスタ（１５３）と、 （Ｇ−６）前記第１１の第２導電型トランジスタ（１５
   ３）の前記ドレインに接続されたソースと、前記第４の
   読み出しワード線（１８２ｄ）に接続されたゲートと、
   前記読み出しビット線（１９２）に接続されたドレイン
   とを含む第１２の第２導電型トランジスタ（１５９）と
   を有し、 前記第２の複合論理回路（１７）は （Ｇ−１−６）前記第２の複合論理回路（１７）の前記
   出力端（２１１）に接続されたドレインと、前記第２の
   複合論理回路（１７）の前記第４の入力端（２１５）に
   接続されたゲートと、ソースとを含む第７の第１導電型
   トランジスタ（１４４）と、 （Ｇ−１−７）前記第２の複合論理回路（１７）の前記
   出力端（２１１）に接続されたドレインと、前記第２の
   複合論理回路（１７）の前記第３の入力端（２１４）に
   接続されたゲートと、前記第７の第１導電型トランジス
   タ（１４４）のソースに接続されたソースとを含む第８
   の第１導電型トランジスタ（１４５）と、 （Ｇ−１−８）前記第７の第１導電型トランジスタ（１
   ４４）の前記ソースに接続されたドレインと、前記第２
   の複合論理回路（１７）の前記第１の入力端（２１２）
   に接続されたゲートと、前記第１の電位点（１１１）に
   接続されたソースとを含む第９の第１導電型トランジス
   タ（１４６）と、 （Ｇ−１−９）前記第８の第１導電型トランジスタ（１
   ４５）の前記ソースに接続されたドレインと、前記第２
   の複合論理回路（１７）の前記第２の入力端（２１３）
   に接続されたゲートと、前記第１の電位点（１１１）に
   接続されたソースとを含む第１０の第１導電型トランジ
   スタ（１４７）と、 （Ｇ−１−１０）前記第２の電位点（１１２）に接続さ
   れたソースと、前記第２の複合論理回路（１７）の前記
   第４の入力端（２１５）に接続されたゲートと、ドレイ
   ンとを含む第１３の第２導電型トランジスタ（１５５）
   と、 （Ｇ−１−１１）前記第１３の第２導電型トランジスタ
   （１５５）の前記ドレインに接続されたソースと、前記
   第２の複合論理回路（１７）の前記第３の入力端（２１
   ４）に接続されたゲートと、前記第２の複合論理回路
   （１７）の前記出力端（２１１）に接続されたドレイン
   とを含む第１４の第２導電型トランジスタ（１５６）
   と、 （Ｇ−１−１１）ソースと、前記第２の複合論理回路
   （１７）の前記第１の入力端（２１２）に接続されたゲ
   ートと、前記第２の複合論理回路（１７）の前記出力端
   （２１１）に接続されたドレインとを含む第１５の第２
   導電型トランジスタ（１５７）と、 （Ｇ−１−１２）前記第１５の第２導電型トランジスタ
   （１５７）の前記ソースに接続されたドレインと、前記
   第２の複合論理回路（１７）の前記第２の入力端（２１
   ３）に接続されたゲートと、前記第２の電位点（１１
   ２）に接続されたソースとを含む第１６の第２導電型ト
   ランジスタ（１５８）とを更に有し、 前記第３及び第４の記憶回路（２１ｃ，２１ｄ）は前記
   第１行及び第２行のトランジスタアレイにおいて形成さ
   れ、 前記第３行のトランジスタアレイにおいて、 （I-3-3）第９列目に前記第６の第１導電型トランジス
   タ（１４３）が、第１２列目に前記第１０の第１導電型
   トランジスタ（１４７）が、第１３列目に前記第７の第
   １導電型トランジスタ（１４４）が、第１４列目に前記
   第８の第１導電型トランジスタ（１４５）が、第１５列
   目に前記第９の第１導電型トランジスタ（１４６）が、
   それぞれ形成され、 （I-3-4）前記第１の第１導電型トランジスタ（１２
   ３）の前記ドレインと前記第６の第１導電型トランジス
   タ（１４３）の前記ドレインとが、前記第１０の第１導
   電型トランジスタ（１４７）の前記ドレインと前記第７
   の第１導電型トランジスタ（１４４）の前記ソースと
   が、前記第７の第１導電型トランジスタ（１４４）の前
   記ドレインと前記第８の第１導電型トランジスタ（１４
   ５）の前記ドレインとが、前記第８の第１導電型トラン
   ジスタ（１４５）の前記ソースと前記第９の第１導電型
   トランジスタ（１４６）の前記ドレインとが、それぞれ
   同一の領域において共通に形成され、 前記第４行のトランジスタアレイにおいて、 （I-4-3）第９列目に前記第１１の第２導電型トランジ
   スタ（１５３）が、前記第１０列目に前記第１２の第２
   導電型トランジスタ（１５９）が、第１１列目に前記第
   １０の第２導電型トランジスタ（１５４）が、前記第１
   ２列目に前記第９の第２導電型トランジスタ（１５０）
   が、前記第１３列目に前記第１３の第２導電型トランジ
   スタ（１５５）が、前記第１４列目に前記第１４の第２
   導電型トランジスタ（１５６）が、前記第１５列目に前
   記第１５の第２導電型トランジスタ（１５７）が、第１
   ６列目に前記第１６の第２導電型トランジスタ（１５
   ８）が、それぞれ形成され、 （I-4-4）前記第３の第２導電型トランジスタ（１３
   ３）の前記ソースと前記第１１の第２導電型トランジス
   タ（１５３）の前記ソースとが、前記第１１の第２導電
   型トランジスタ（１５３）の前記ドレインと前記第１２
   の第２導電型トランジスタ（１５９）の前記ソースと
   が、前記第１０の第２導電型トランジスタ（１５４）の
   前記ドレインと前記第１２の第２導電型トランジスタ
   （１５９）の前記ドレインとが、前記第１０の第２導電
   型トランジスタ（１５４）の前記ソースと前記第９の第
   ２導電型トランジスタ（１５０）の前記ドレインとが、
   前記第９の第２導電型トランジスタ（１５０）の前記ソ
   ースと前記第１３の第２導電型トランジスタ（１５５）
   の前記ソースとが、前記第１３の第２導電型トランジス
   タ（１５５）の前記ドレインと前記第１４の第２導電型
   トランジスタ（１５６）の前記ソースとが、前記第の第
   ２導電型トランジスタ（１５６）の前記ドレインと前記
   第１５の第２導電型トランジスタ（１５７）の前記ドレ
   インとが、前記第１５の第２導電型トランジスタ（１５
   ７）の前記ソースと前記第１６の第２導電型トランジス
   タ（１５８）の前記ドレインとが、それぞれ同一の領域
   において共通に形成され、 前記第３及び前記第４の読み出しワード線（１８２ｃ，
   １８２ｄ）は前記第２の配線層によって、それぞれ実現
   される請求項５記載のメモリセル回路の配置配線。
7. 【請求項７】 前記第３の記憶回路（２１ｃ）は第５及
   び第６のインバータ（１４ｅ，１４ｆ）の逆並列接続か
   ら構成され、前記第５のインバータ（１４ｅ）の出力端
   （２０１ｅ）から記憶内容が出力され、 前記第４の記憶回路（２１ｄ）は第７及び第８のインバ
   ータ（１４ｇ，１４ｈ）の逆並列接続から構成され、前
   記第７のインバータ（１４ｇ）の出力端（２０１ｇ）か
   ら記憶内容が出力され、 前記記憶装置は （Ｈ）前記第３及び第４の記憶回路（２１ｃ，２１ｄ）
   のいずれか一方に記憶させる、互いに相補的な一対の信
   号がそれぞれ載る第３及び第４の書き込みビット線（１
   ９１ｃ，１９１ｄ）と、 （Ｉ）前記第５のインバータ（１４ｅ）の前記出力端
   （２０１ｅ）に接続されたソースと、前記第１の書き込
   みビット線（１９１ａ）に接続されたドレインと、ゲー
   トとを含む第１７の第２導電型トランジスタ（１３ｅ）
   と、 （Ｊ）前記第６のインバータ（１４ｆ）の出力端（２０
   １ｆ）に接続されたソースと、前記第２の書き込みビッ
   ト線（１９１ｂ）に接続されたドレインと、ゲートとを
   含む第１８の第２導電型トランジスタ（１３ｆ）と、 （Ｋ）前記第７のインバータ（１４ｇ）の前記出力端
   （２０１ｇ）に接続されたソースと、前記第１の書き込
   みビット線（１９１ａ）に接続されたドレインと、ゲー
   トとを含む第１９の第２導電型トランジスタ（１３ｇ）
   と、 （Ｌ）前記第８のインバータ（１４ｈ）の出力端（２０
   １ｈ）に接続されたソースと、前記第２の書き込みビッ
   ト線（１９１ｂ）に接続されたドレインと、ゲートとを
   含む第２０の第２導電型トランジスタ（１３ｈ）と、 （Ｍ）前記第１７及び第１８の第２導電型トランジスタ
   （１３ｅ，１３ｆ）の前記ゲートを共通して接続し、前
   記第３の記憶回路（２１ｃ）に対する前記第１及び第２
   の書き込みビット線（１９１ａ，１９１ｂ）からの書き
   込みの可否を制御する第３の書き込みワード線（１８１
   ｃ）と、 （Ｎ）前記第１９及び第２０の第２導電型トランジスタ
   （１３ｇ，１３ｈ）の前記ゲートを共通して接続し、前
   記第４の記憶回路（２１ｄ）に対する前記第１及び第２
   の書き込みビット線（１９１ａ，１９１ｂ）からの書き
   込みの可否を制御する第４の書き込みワード線（１８１
   ｄ）とを更に備え、 前記第３及び第４の記憶回路（２１ｃ，２１ｄ）及び前
   記第１７乃至第２０の第２導電型トランジスタ（１３ｅ
   〜１３ｈ）は前記第１行及び第２行のトランジスタアレ
   イにおいて形成され、 前記第３及び前記第４の書き込みワード線（１８１ｃ，
   １８１ｄ）は前記第２の配線層によって実現される請求
   項６記載のメモリセル回路の配置配線。
8. 【請求項８】 （ａ）複数の記憶回路（２１ａ〜２１
   ｄ）と、 （ｂ）第１導電型トランジスタ及び第２導電型トランジ
   スタの対の複数から構成され、前記記憶回路（２１ａ〜
   ２１ｄ）の記憶内容を読みだす論理回路とを備える記憶
   装置を実現するためのメモリセル回路の配置配線であっ
   て、 （I ）（I-1）第２導電型トランジスタが配列された少
   なくとも１行のトランジスタアレイと、 （I-2）第１導電型トランジスタが配列された少なくと
   も１行のトランジスタアレイとを有し、前記トランジス
   タアレイは列毎にも揃えて配置される基板と、 （II）前記基板の上方に敷設され、前記第１導電型トラ
   ンジスタ及び第２導電型トランジスタと結線される第１
   配線層と、 （III）前記第１配線層の上方に敷設され、前記第１配
   線層と結線される第２配線層とを備え、 前記複数の対の中には、前記対をなす前記第１導電型ト
   ランジスタ及び前記第２導電型トランジスタが異なる列
   上に配置されるものが存在する、メモリセル回路の配置
   配線。