JPH08195087A - ジョセフソンレジスタおよびそれを用いた超電導集積回路 - Google Patents
ジョセフソンレジスタおよびそれを用いた超電導集積回路Info
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- JPH08195087A JPH08195087A JP7007397A JP739795A JPH08195087A JP H08195087 A JPH08195087 A JP H08195087A JP 7007397 A JP7007397 A JP 7007397A JP 739795 A JP739795 A JP 739795A JP H08195087 A JPH08195087 A JP H08195087A
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Abstract
(57)【要約】
【構成】ジョセフソンレジスタ１００を構成する直流駆
動型のジョセフソン回路１３０および１４０はそれぞ
れ、直列に接続された複数の磁束結合型のジョセフソン
・ゲートを有し、それぞれの出力電流をそのジョセフソ
ン・ゲートに入力して論理演算を行うことにより、出力
信号を入力端にフィードバックする。 【効果】外部より入力される信号に重畳する波形歪みや
リンキング等のノイズによる回路誤動作を防止できる。
動型のジョセフソン回路１３０および１４０はそれぞ
れ、直列に接続された複数の磁束結合型のジョセフソン
・ゲートを有し、それぞれの出力電流をそのジョセフソ
ン・ゲートに入力して論理演算を行うことにより、出力
信号を入力端にフィードバックする。 【効果】外部より入力される信号に重畳する波形歪みや
リンキング等のノイズによる回路誤動作を防止できる。
Description
【０００１】
【産業上の利用分野】本発明は直流電源駆動型ジョセフ
ソン集積回路に係り、特に高速の論理演算を必要とする
超電導信号処理回路で用いるジョセフソンレジスタの構
成に関する。
ソン集積回路に係り、特に高速の論理演算を必要とする
超電導信号処理回路で用いるジョセフソンレジスタの構
成に関する。
【０００２】
【従来の技術】従来の代表的な直流駆動型ジョセフソン
論理回路の構造が、エイ・エフ・ヘバード、エス・エス
・ペイ、エル・エヌ・ダンクルバーガー、およびティー
・エイ・ファルトン（A. F. Hebard, S. S. Pei, L. N.
Dunkleberger, and T. A. Fulton）による“アイ・イ
ー・イー・イー トランザクション オン マグネティ
ックス、ＭＡＧ−１５巻、４０８頁−４１１頁、１９７
９年１月（IEEE Trans.on Magnetics, Vol. MAG-15, pp
408-411, January, 1979）”の文献のなかに詳述されて
いる。
論理回路の構造が、エイ・エフ・ヘバード、エス・エス
・ペイ、エル・エヌ・ダンクルバーガー、およびティー
・エイ・ファルトン（A. F. Hebard, S. S. Pei, L. N.
Dunkleberger, and T. A. Fulton）による“アイ・イ
ー・イー・イー トランザクション オン マグネティ
ックス、ＭＡＧ−１５巻、４０８頁−４１１頁、１９７
９年１月（IEEE Trans.on Magnetics, Vol. MAG-15, pp
408-411, January, 1979）”の文献のなかに詳述されて
いる。
【０００３】上記ヘバードの文献で開示されている回路
構造を図１２に示す。同図では、磁束結合型ジョセフソ
ン素子１２０１および１２０２の２個が直列接続され、
それらの一方が超電導状態から電圧状態にスイッチした
反作用で他方が逆に電圧状態から超電導状態にスイッチ
するような動作条件を設定することにより直流電源動作
を実現している。このような構成の直流駆動回路はハッ
フル回路と呼ばれている。そしてこれら２個のジョセフ
ソン素子の各々に複数の制御入力線１２０３を設け、各
入力に対する両素子の閾値論理機能を利用することによ
り直流電源駆動のラッチゲートが実現できることが示さ
れている。
構造を図１２に示す。同図では、磁束結合型ジョセフソ
ン素子１２０１および１２０２の２個が直列接続され、
それらの一方が超電導状態から電圧状態にスイッチした
反作用で他方が逆に電圧状態から超電導状態にスイッチ
するような動作条件を設定することにより直流電源動作
を実現している。このような構成の直流駆動回路はハッ
フル回路と呼ばれている。そしてこれら２個のジョセフ
ソン素子の各々に複数の制御入力線１２０３を設け、各
入力に対する両素子の閾値論理機能を利用することによ
り直流電源駆動のラッチゲートが実現できることが示さ
れている。
【０００４】上記のヘバート方式をレジスタとして用い
ることができる。
ることができる。
【０００５】
【発明が解決しようとする課題】上記ヘバード方式のハ
ッフル回路では、入力信号のずれや誤信号により誤動作
を生じ、ハングアップという論理動作不能に陥るという
問題がある。
ッフル回路では、入力信号のずれや誤信号により誤動作
を生じ、ハングアップという論理動作不能に陥るという
問題がある。
【０００６】この状態から正常な論理動作状態に復帰す
るには電源電流を絞る必要があり、高速動作や規模拡大
の妨げになっていた。計算機の高速動作を実現するに
は、信号処理手段に応じた最適なレジスタを開発し、動
作マージンを拡大して動作の安定を図ることが望ましい
のは言うまでもない。
るには電源電流を絞る必要があり、高速動作や規模拡大
の妨げになっていた。計算機の高速動作を実現するに
は、信号処理手段に応じた最適なレジスタを開発し、動
作マージンを拡大して動作の安定を図ることが望ましい
のは言うまでもない。
【０００７】本発明の目的は、上記の問題を解決し、集
積回路の高速動作によって順序回路に蓄積されるデータ
が誤動作により消滅することがなく、動作が安定した直
流電源駆動のジョセフソンレジスタを提供することにあ
る。
積回路の高速動作によって順序回路に蓄積されるデータ
が誤動作により消滅することがなく、動作が安定した直
流電源駆動のジョセフソンレジスタを提供することにあ
る。
【０００８】
【課題を解決するための手段】上記の本発明の目的であ
るジョセフソンレジスタは、複数のジョセフソン素子と
複数の受動素子からなる超電導集積回路チップにおい
て、データ信号線と同期信号線が接続され、順序回路が
誤動作することを防止するために、出力信号を入力端に
フィードバックする手段を備えた構成である。上記の同
期信号線は信号の入出力タイミングを図るため、少なく
とも１本以上の位相が異なる信号を加える。
るジョセフソンレジスタは、複数のジョセフソン素子と
複数の受動素子からなる超電導集積回路チップにおい
て、データ信号線と同期信号線が接続され、順序回路が
誤動作することを防止するために、出力信号を入力端に
フィードバックする手段を備えた構成である。上記の同
期信号線は信号の入出力タイミングを図るため、少なく
とも１本以上の位相が異なる信号を加える。
【０００９】このジョセフソンレジスタは直流電源で動
作するジョセフソン論理回路から構成され、信号と電源
の位相を非同期で簡単に加えることができる。また上記
ジョセフソン論理回路は、複数のジョセフソン素子と１
つのインダクタンスを含む磁束結合型ジョセフソン・ゲ
ート複数個からなり、それぞれの磁束結合型ジョセフソ
ン・ゲートにはインダクタンスを介して接続した負荷抵
抗が付属し、上記インダクタンスに流れる電流を出力電
流とするジョセフソン回路から構成される。
作するジョセフソン論理回路から構成され、信号と電源
の位相を非同期で簡単に加えることができる。また上記
ジョセフソン論理回路は、複数のジョセフソン素子と１
つのインダクタンスを含む磁束結合型ジョセフソン・ゲ
ート複数個からなり、それぞれの磁束結合型ジョセフソ
ン・ゲートにはインダクタンスを介して接続した負荷抵
抗が付属し、上記インダクタンスに流れる電流を出力電
流とするジョセフソン回路から構成される。
【００１０】フィードバックの第１の手段は、論理積等
の論理ゲートを入力端に設け、出力信号とデータ信号を
論理演算することにより行う。第２の手段は、上記イン
ダクタンスに流れる出力電流を上記磁束結合型ジョセフ
ソン・ゲートに入力して、ジョセフソン回路内でフィー
ドバックを行う。
の論理ゲートを入力端に設け、出力信号とデータ信号を
論理演算することにより行う。第２の手段は、上記イン
ダクタンスに流れる出力電流を上記磁束結合型ジョセフ
ソン・ゲートに入力して、ジョセフソン回路内でフィー
ドバックを行う。
【００１１】
【作用】上記構成により、ジョセフソンレジスタは、入
力端に設けた論理ゲートや、またジョセフソン回路内で
出力信号を入力信号として加えて、出力信号をフィード
バックすることにより、データ信号や同期信号に重畳す
る波形歪みや反射、リンキング等のノイズに起因する誤
動作を防止することが可能となる。従って、ジョセフソ
ンレジスタは、回路内に記憶する情報が誤動作により消
滅することがなくなり、高速動作時においても安定動作
が可能となる。
力端に設けた論理ゲートや、またジョセフソン回路内で
出力信号を入力信号として加えて、出力信号をフィード
バックすることにより、データ信号や同期信号に重畳す
る波形歪みや反射、リンキング等のノイズに起因する誤
動作を防止することが可能となる。従って、ジョセフソ
ンレジスタは、回路内に記憶する情報が誤動作により消
滅することがなくなり、高速動作時においても安定動作
が可能となる。
【００１２】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。
る。
【００１３】（実施例１）本発明の第１の実施例を図１
により説明する。ジョセフソンレジスタ１００は、デー
タ信号入力端子１０１と、同期信号入力端子１０２、１
０３が接続され、出力信号線１６０は再度レジスタ内部
に接続され、直流電源端子１０４を有する。
により説明する。ジョセフソンレジスタ１００は、デー
タ信号入力端子１０１と、同期信号入力端子１０２、１
０３が接続され、出力信号線１６０は再度レジスタ内部
に接続され、直流電源端子１０４を有する。
【００１４】ジョセフソンレジスタ１００は、直流電源
で駆動するジョセフソン回路１３０、１４０により構成
される。同期信号は、レジスタの入出力のタイミングを
図るために端子１０２と端子１０３から供給され、同一
の振幅の波形であり、位相が異なり、この場合には１８
０°である。
で駆動するジョセフソン回路１３０、１４０により構成
される。同期信号は、レジスタの入出力のタイミングを
図るために端子１０２と端子１０３から供給され、同一
の振幅の波形であり、位相が異なり、この場合には１８
０°である。
【００１５】ジョセフソン回路１３０の回路図を図２に
示す。ジョセフソン回路１３０は、４つの磁束結合ジョ
セフソン・ゲート（以下、ＪＩと記す）２３１、２３
２、２３３、２３４が直列に接続され、ＪＩ２３１、Ｊ
Ｉ２３２はＪＩ直列体２３５を、ＪＩ２３３とＪＩ２３
４はＪＩ直列体２３６を構成する。ＪＩ２３１の一方と
負荷抵抗２３７の一方は節点２６１で接続され、ＪＩ直
列体２３５と負荷抵抗２３７が並列に構成される。ＪＩ
２３４の一方と負荷抵抗２３８の一方は節点２６２で接
続され、ＪＩ直列体２３６と負荷抵抗２３８が並列に構
成される。負荷抵抗２３７、２３８の他方の節点は、Ｊ
Ｉ２３２とＪＩ２３３の節点と負荷インダクタンス２３
９を介して接続される。さらに、節点２６１と２６２の
間に並列抵抗２６３を接続する。端子１０１からのデー
タ信号は、ＪＩ２３１、ＪＩ２３３と磁気結合し、端子
１０２からの同期信号は、それぞれＪＩ２３１、ＪＩ２
３２、ＪＩ２３３、ＪＩ２３４と結合し、負荷インダク
タンス２３９を流れる出力信号２６０はＪＩ２３２、Ｊ
Ｉ２３４と磁気結合する。ＪＩ２３１はデータ信号と同
期信号が共に正転入力され、ＪＩ２３２は出力信号２６
０が正転入力され、同期信号は反転入力される。また、
ＪＩ２３３はデータ信号が反転入力され、同期信号は正
転入力し、ＪＩ２３４は出力信号２６０と同期信号１０
２が共に反転入力される。ＪＩ２３１、ＪＩ２３２、Ｊ
Ｉ２３３およびＪＩ２３４は、ＪＩと結合する入力信号
の論理値が２つ以上“１”の場合にのみ電圧状態へスイ
ッチするようにバイアスする。
示す。ジョセフソン回路１３０は、４つの磁束結合ジョ
セフソン・ゲート（以下、ＪＩと記す）２３１、２３
２、２３３、２３４が直列に接続され、ＪＩ２３１、Ｊ
Ｉ２３２はＪＩ直列体２３５を、ＪＩ２３３とＪＩ２３
４はＪＩ直列体２３６を構成する。ＪＩ２３１の一方と
負荷抵抗２３７の一方は節点２６１で接続され、ＪＩ直
列体２３５と負荷抵抗２３７が並列に構成される。ＪＩ
２３４の一方と負荷抵抗２３８の一方は節点２６２で接
続され、ＪＩ直列体２３６と負荷抵抗２３８が並列に構
成される。負荷抵抗２３７、２３８の他方の節点は、Ｊ
Ｉ２３２とＪＩ２３３の節点と負荷インダクタンス２３
９を介して接続される。さらに、節点２６１と２６２の
間に並列抵抗２６３を接続する。端子１０１からのデー
タ信号は、ＪＩ２３１、ＪＩ２３３と磁気結合し、端子
１０２からの同期信号は、それぞれＪＩ２３１、ＪＩ２
３２、ＪＩ２３３、ＪＩ２３４と結合し、負荷インダク
タンス２３９を流れる出力信号２６０はＪＩ２３２、Ｊ
Ｉ２３４と磁気結合する。ＪＩ２３１はデータ信号と同
期信号が共に正転入力され、ＪＩ２３２は出力信号２６
０が正転入力され、同期信号は反転入力される。また、
ＪＩ２３３はデータ信号が反転入力され、同期信号は正
転入力し、ＪＩ２３４は出力信号２６０と同期信号１０
２が共に反転入力される。ＪＩ２３１、ＪＩ２３２、Ｊ
Ｉ２３３およびＪＩ２３４は、ＪＩと結合する入力信号
の論理値が２つ以上“１”の場合にのみ電圧状態へスイ
ッチするようにバイアスする。
【００１６】図２に示す回路構成において、ＪＩ直列体
２３５内のＪＩ２３１もしくはＪＩ２３２が電圧状態に
スイッチした場合には、ジョセフソン回路１３０の出力
の期待値は“１”となる。また、ＪＩ直列体２３６内の
ＪＩ２３３もしくはＪＩ２３４が電圧状態にスイッチし
た場合には、ジョセフソン回路１３０の出力の期待値は
“０”となる。
２３５内のＪＩ２３１もしくはＪＩ２３２が電圧状態に
スイッチした場合には、ジョセフソン回路１３０の出力
の期待値は“１”となる。また、ＪＩ直列体２３６内の
ＪＩ２３３もしくはＪＩ２３４が電圧状態にスイッチし
た場合には、ジョセフソン回路１３０の出力の期待値は
“０”となる。
【００１７】ジョセフソン回路１４０の回路構造および
論理動作はジョセフソン回路１３０と同様であり、ジョ
セフソン回路１４０のデータ入力信号が前段のジョセフ
ソン回路の出力電流２６０であり、ジョセフソン回路１
４０の出力信号は１６０である。
論理動作はジョセフソン回路１３０と同様であり、ジョ
セフソン回路１４０のデータ入力信号が前段のジョセフ
ソン回路の出力電流２６０であり、ジョセフソン回路１
４０の出力信号は１６０である。
【００１８】ジョセフソン回路１３０とジョセフソン回
路１４０は、表１に示す真理値表に従って論理演算を行
う。端子１０２からの同期信号および端子１０３からの
同期信号が論理値“０”の場合、期待値は出力信号が反
映される。また、同期信号の論理値が“１”の場合に
は、期待値はデータ信号が反映される。
路１４０は、表１に示す真理値表に従って論理演算を行
う。端子１０２からの同期信号および端子１０３からの
同期信号が論理値“０”の場合、期待値は出力信号が反
映される。また、同期信号の論理値が“１”の場合に
は、期待値はデータ信号が反映される。
【００１９】
【表１】
【００２０】ジョセフソンレジスタの回路誤動作の原因
となる波形歪みやリンキング等は、一般に外部から入力
する信号の論理値が“０”から“１”、もしくは“１”
から“０”へ反転する過渡期に発生する。端子１０２か
らの同期信号が論理値“１”に移行する過渡期では、リ
ンキング等により誤ってＪＩ２３１、ＪＩ２３２、ＪＩ
２３３およびＪＩ２３４がスイッチした場合において
も、ジョセフソン回路１３０が非ラッチ回路であり、出
力の期待値がデータ信号の論理値により一意的に決定す
るため、ジョセフソン回路の誤動作は回避することがで
きる。
となる波形歪みやリンキング等は、一般に外部から入力
する信号の論理値が“０”から“１”、もしくは“１”
から“０”へ反転する過渡期に発生する。端子１０２か
らの同期信号が論理値“１”に移行する過渡期では、リ
ンキング等により誤ってＪＩ２３１、ＪＩ２３２、ＪＩ
２３３およびＪＩ２３４がスイッチした場合において
も、ジョセフソン回路１３０が非ラッチ回路であり、出
力の期待値がデータ信号の論理値により一意的に決定す
るため、ジョセフソン回路の誤動作は回避することがで
きる。
【００２１】端子１０２からの同期信号が論理値“０”
に移行する過渡期では、ジョセフソン回路１３０内に記
憶する情報すなわち出力信号２６０によって出力の期待
値が変動するため、リンキング等により誤ってＪＩ２３
１、ＪＩ２３２、ＪＩ２３３およびＪＩ２３４がスイッ
チした場合には記憶情報が消滅する可能性がある。しか
しながらジョセフソン・ゲートのスイッチング遅延時間
が数ｐｓであり、ジョセフソン回路のスイッチング遅延
時間が数十ｐｓであるため、出力信号２６０は急激に変
化しない。従って、図２に示すように、出力信号２６０
をジョセフソン回路１３０内のＪＩ２３２とＪＩ２３４
にフィードバックして入力させ、出力信号１６０も同様
にジョセフソン回路１４０内のＪＩにフィードバックし
て入力させ、再びスイッチングさせることにより、ジョ
セフソンレジスタ１００は記憶情報を消滅することなく
安定動作が可能である。
に移行する過渡期では、ジョセフソン回路１３０内に記
憶する情報すなわち出力信号２６０によって出力の期待
値が変動するため、リンキング等により誤ってＪＩ２３
１、ＪＩ２３２、ＪＩ２３３およびＪＩ２３４がスイッ
チした場合には記憶情報が消滅する可能性がある。しか
しながらジョセフソン・ゲートのスイッチング遅延時間
が数ｐｓであり、ジョセフソン回路のスイッチング遅延
時間が数十ｐｓであるため、出力信号２６０は急激に変
化しない。従って、図２に示すように、出力信号２６０
をジョセフソン回路１３０内のＪＩ２３２とＪＩ２３４
にフィードバックして入力させ、出力信号１６０も同様
にジョセフソン回路１４０内のＪＩにフィードバックし
て入力させ、再びスイッチングさせることにより、ジョ
セフソンレジスタ１００は記憶情報を消滅することなく
安定動作が可能である。
【００２２】（実施例２）本発明の第２の実施例を図３
により説明する。ジョセフソンレジスタ３００は、直流
電源で駆動するジョセフソン回路３１０、３２０、３４
０、３５０により構成され、データ信号入力端子３０１
と、同期信号入力端子３０２、３０３と、直流電源端子
３０４を有する。同期信号は、レジスタの入出力のタイ
ミングを図るために端子３０２と端子３０３から供給さ
れ、同一の振幅の波形であり、位相が異なり、この場合
には１８０°である。
により説明する。ジョセフソンレジスタ３００は、直流
電源で駆動するジョセフソン回路３１０、３２０、３４
０、３５０により構成され、データ信号入力端子３０１
と、同期信号入力端子３０２、３０３と、直流電源端子
３０４を有する。同期信号は、レジスタの入出力のタイ
ミングを図るために端子３０２と端子３０３から供給さ
れ、同一の振幅の波形であり、位相が異なり、この場合
には１８０°である。
【００２３】ジョセフソン回路３１０とジョセフソン回
路３２０は、端子３０１からのデータ信号と出力信号３
６０の論理積演算を行うＡＮＤ論理ゲートである。ジョ
セフソン回路３１０の回路図を図４に示す。ジョセフソ
ン回路３１０は、磁束結合ジョセフソン・ゲート（Ｊ
Ｉ）４１１、４１２が直列に接続され、ＪＩ４１１の一
方と負荷抵抗４１３の一方は節点４６１で接続され、Ｊ
Ｉ４１２の一方と負荷抵抗４１４の一方は節点４６２で
接続される。負荷抵抗４１３、４１４の他方の節点は、
ＪＩ４１１とＪＩ４１２の節点と負荷インダクタンス４
１５を介して接続される。さらに、節点４６１と４６２
の間に並列抵抗４１６を接続する。データ信号３０１と
出力信号３６０は、それぞれＪＩ４１１、ＪＩ４１２と
結合し、ＪＩ４１１はＪＩと結合する入力信号の論理値
が２つ以上“１”の場合にのみ電圧状態へスイッチする
ようにバイアスし、ＪＩ４１２はＪＩと結合する入力信
号の論理値が少なくとも１つ以上“１”の場合に電圧状
態へスイッチするようにバイアスする。ＪＩ４１１はデ
ータ信号３０１が正転入力され、出力信号３６０が反転
入力され、ＪＩ４１２はデータ信号３０１が反転入力さ
れ、出力信号３６０が正転入力される。ＪＩ４１１が電
圧状態にスイッチした場合には、ジョセフソン回路３１
０の出力は“１”となる。またＪＩ４３２が電圧状態に
スイッチした場合には、ジョセフソン回路３１０の出力
は“０”となる。
路３２０は、端子３０１からのデータ信号と出力信号３
６０の論理積演算を行うＡＮＤ論理ゲートである。ジョ
セフソン回路３１０の回路図を図４に示す。ジョセフソ
ン回路３１０は、磁束結合ジョセフソン・ゲート（Ｊ
Ｉ）４１１、４１２が直列に接続され、ＪＩ４１１の一
方と負荷抵抗４１３の一方は節点４６１で接続され、Ｊ
Ｉ４１２の一方と負荷抵抗４１４の一方は節点４６２で
接続される。負荷抵抗４１３、４１４の他方の節点は、
ＪＩ４１１とＪＩ４１２の節点と負荷インダクタンス４
１５を介して接続される。さらに、節点４６１と４６２
の間に並列抵抗４１６を接続する。データ信号３０１と
出力信号３６０は、それぞれＪＩ４１１、ＪＩ４１２と
結合し、ＪＩ４１１はＪＩと結合する入力信号の論理値
が２つ以上“１”の場合にのみ電圧状態へスイッチする
ようにバイアスし、ＪＩ４１２はＪＩと結合する入力信
号の論理値が少なくとも１つ以上“１”の場合に電圧状
態へスイッチするようにバイアスする。ＪＩ４１１はデ
ータ信号３０１が正転入力され、出力信号３６０が反転
入力され、ＪＩ４１２はデータ信号３０１が反転入力さ
れ、出力信号３６０が正転入力される。ＪＩ４１１が電
圧状態にスイッチした場合には、ジョセフソン回路３１
０の出力は“１”となる。またＪＩ４３２が電圧状態に
スイッチした場合には、ジョセフソン回路３１０の出力
は“０”となる。
【００２４】ジョセフソン回路３２０の回路図を図５に
示す。ジョセフソン回路３２０は、磁束結合ジョセフソ
ン・ゲート（ＪＩ）５１１、５１２が直列に接続され、
ＪＩ５１１の一方と負荷抵抗５１３の一方は節点５６１
で接続され、ＪＩ５１２の一方と負荷抵抗５１４の一方
は節点５６２で接続される。負荷抵抗５１３、５１４の
他方の節点は、ＪＩ５１１とＪＩ５１２の節点と負荷イ
ンダクタンス５１５を介して接続される。さらに、節点
５６１と５６２の間に並列抵抗５１６を接続する。端子
３０１からのデータ信号と出力信号３６０は、それぞれ
ＪＩ５１１、ＪＩ５１２と結合し、ＪＩ５１１はＪＩと
結合する入力信号の論理値が２つ以上“１”の場合にの
み電圧状態へスイッチするようにバイアスし、ＪＩ５１
２はＪＩと結合する入力信号の論理値が少なくとも１つ
以上“１”の場合に電圧状態へスイッチするようにバイ
アスする。ＪＩ５１１はデータ信号が反転入力され、出
力信号３６０が正転入力され、ＪＩ５１２はデータ信号
が正転入力され、出力信号３６０が反転入力される。Ｊ
Ｉ５１１が電圧状態にスイッチした場合には、ジョセフ
ソン回路３２０の出力は“１”となる。またＪＩ５１２
が電圧状態にスイッチした場合には、ジョセフソン回路
３２０の出力は“０”となる。
示す。ジョセフソン回路３２０は、磁束結合ジョセフソ
ン・ゲート（ＪＩ）５１１、５１２が直列に接続され、
ＪＩ５１１の一方と負荷抵抗５１３の一方は節点５６１
で接続され、ＪＩ５１２の一方と負荷抵抗５１４の一方
は節点５６２で接続される。負荷抵抗５１３、５１４の
他方の節点は、ＪＩ５１１とＪＩ５１２の節点と負荷イ
ンダクタンス５１５を介して接続される。さらに、節点
５６１と５６２の間に並列抵抗５１６を接続する。端子
３０１からのデータ信号と出力信号３６０は、それぞれ
ＪＩ５１１、ＪＩ５１２と結合し、ＪＩ５１１はＪＩと
結合する入力信号の論理値が２つ以上“１”の場合にの
み電圧状態へスイッチするようにバイアスし、ＪＩ５１
２はＪＩと結合する入力信号の論理値が少なくとも１つ
以上“１”の場合に電圧状態へスイッチするようにバイ
アスする。ＪＩ５１１はデータ信号が反転入力され、出
力信号３６０が正転入力され、ＪＩ５１２はデータ信号
が正転入力され、出力信号３６０が反転入力される。Ｊ
Ｉ５１１が電圧状態にスイッチした場合には、ジョセフ
ソン回路３２０の出力は“１”となる。またＪＩ５１２
が電圧状態にスイッチした場合には、ジョセフソン回路
３２０の出力は“０”となる。
【００２５】ジョセフソン回路３４０の回路図を図６に
示す。ジョセフソン回路３４０は、２つの磁束結合ジョ
セフソン・ゲート（ＪＩ）６１１、６１２が直列に接続
され、ＪＩ６１１の一方と負荷抵抗６１３の一方は節点
６６１で接続され、ＪＩ６１２の一方と負荷抵抗６１４
の一方は節点６６２で接続される。負荷抵抗６１３、６
１４の他方の節点は、ＪＩ６１１とＪＩ６１２の節点と
負荷インダクタンス６１５を介して接続される。さら
に、節点６６１と６６２の間に並列抵抗６１６を接続す
る。ＪＩ６１１およびＪＩ６１２は、ＪＩと結合する入
力信号の論理値が２つ以上“１”の場合にのみ電圧状態
へスイッチするようにバイアスする。ＪＩ６１１と磁気
結合する前段のジョセフソン回路３１０の負荷インダク
タンス４１５に流れる出力信号４６０と端子３０２から
の同期信号は共に正転入力され、ＪＩ６１２と磁気結合
する前段のジョセフソン回路３２０の負荷インダクタン
ス５１５に流れる出力信号５６０と端子３０２からの同
期信号は共に正転入力される。ＪＩ６１１が電圧状態に
スイッチした場合には、ジョセフソン回路３４０の出力
は“１”となる。またＪＩ６１２が電圧状態にスイッチ
した場合には、ジョセフソン回路３４０の出力は“０”
となる。
示す。ジョセフソン回路３４０は、２つの磁束結合ジョ
セフソン・ゲート（ＪＩ）６１１、６１２が直列に接続
され、ＪＩ６１１の一方と負荷抵抗６１３の一方は節点
６６１で接続され、ＪＩ６１２の一方と負荷抵抗６１４
の一方は節点６６２で接続される。負荷抵抗６１３、６
１４の他方の節点は、ＪＩ６１１とＪＩ６１２の節点と
負荷インダクタンス６１５を介して接続される。さら
に、節点６６１と６６２の間に並列抵抗６１６を接続す
る。ＪＩ６１１およびＪＩ６１２は、ＪＩと結合する入
力信号の論理値が２つ以上“１”の場合にのみ電圧状態
へスイッチするようにバイアスする。ＪＩ６１１と磁気
結合する前段のジョセフソン回路３１０の負荷インダク
タンス４１５に流れる出力信号４６０と端子３０２から
の同期信号は共に正転入力され、ＪＩ６１２と磁気結合
する前段のジョセフソン回路３２０の負荷インダクタン
ス５１５に流れる出力信号５６０と端子３０２からの同
期信号は共に正転入力される。ＪＩ６１１が電圧状態に
スイッチした場合には、ジョセフソン回路３４０の出力
は“１”となる。またＪＩ６１２が電圧状態にスイッチ
した場合には、ジョセフソン回路３４０の出力は“０”
となる。
【００２６】ジョセフソン回路３５０の回路図を図７に
示す。ジョセフソン回路３５０は、２つの磁束結合ジョ
セフソン・ゲート（ＪＩ）７１１、７１２が直列に接続
され、ＪＩ７１１の一方と負荷抵抗７１３の一方は節点
７６１で接続され、ＪＩ７１２の一方と負荷抵抗７１４
の一方は節点７６２で接続される。負荷抵抗７１３、７
１４の他方の節点は、ＪＩ７１１とＪＩ７１２の節点と
負荷インダクタンス７１５を介して接続される。さら
に、節点７６１と７６２の間に並列抵抗７１６を接続す
る。ＪＩ７１１およびＪＩ７１２は、ＪＩと結合する入
力信号の論理値が２つ以上“１”の場合にのみ電圧状態
へスイッチするようにバイアスする。前段のジョセフソ
ン回路３４０の負荷インダクタンス６１５に流れる出力
信号６６０と端子３０３からの同期信号は、それぞれＪ
Ｉ７１１、ＪＩ７１２と磁気結合し、ＪＩ７１１は出力
信号６６０との同期信号が共に正転入力され、ＪＩ７１
２は出力信号６６０が反転入力され、同期信号は正転入
力される。ＪＩ７１１が電圧状態にスイッチした場合に
は、ジョセフソン回路３５０の出力は“１”となる。ま
たＪＩ７１２が電圧状態にスイッチした場合には、ジョ
セフソン回路３５０の出力は“０”となる。
示す。ジョセフソン回路３５０は、２つの磁束結合ジョ
セフソン・ゲート（ＪＩ）７１１、７１２が直列に接続
され、ＪＩ７１１の一方と負荷抵抗７１３の一方は節点
７６１で接続され、ＪＩ７１２の一方と負荷抵抗７１４
の一方は節点７６２で接続される。負荷抵抗７１３、７
１４の他方の節点は、ＪＩ７１１とＪＩ７１２の節点と
負荷インダクタンス７１５を介して接続される。さら
に、節点７６１と７６２の間に並列抵抗７１６を接続す
る。ＪＩ７１１およびＪＩ７１２は、ＪＩと結合する入
力信号の論理値が２つ以上“１”の場合にのみ電圧状態
へスイッチするようにバイアスする。前段のジョセフソ
ン回路３４０の負荷インダクタンス６１５に流れる出力
信号６６０と端子３０３からの同期信号は、それぞれＪ
Ｉ７１１、ＪＩ７１２と磁気結合し、ＪＩ７１１は出力
信号６６０との同期信号が共に正転入力され、ＪＩ７１
２は出力信号６６０が反転入力され、同期信号は正転入
力される。ＪＩ７１１が電圧状態にスイッチした場合に
は、ジョセフソン回路３５０の出力は“１”となる。ま
たＪＩ７１２が電圧状態にスイッチした場合には、ジョ
セフソン回路３５０の出力は“０”となる。
【００２７】ジョセフソンレジスタの回路誤動作の原因
となる波形歪みやリンキング等は、一般に外部から入力
する信号の論理値が“０”から“１”、もしくは“１”
から“０”へ反転する過渡期に発生する。ジョセフソン
レジスタ３００で情報を記憶するジョセフソン回路３４
０またはジョセフソン回路３５０は、端子３０２からの
同期信号および端子３０３からの同期信号が論理値
“１”に移行する過渡期では、リンキング等により誤っ
てＪＩ５４１およびＪＩ５４２がスイッチした場合にお
いても、ジョセフソン回路３４０とジョセフソン回路３
５０が非ラッチ回路であり、出力の期待値が前段のジョ
セフソン回路の負荷インダクタンスに流れる出力信号に
より一意的に決定するため、ジョセフソン回路の誤動作
は回避することができる。
となる波形歪みやリンキング等は、一般に外部から入力
する信号の論理値が“０”から“１”、もしくは“１”
から“０”へ反転する過渡期に発生する。ジョセフソン
レジスタ３００で情報を記憶するジョセフソン回路３４
０またはジョセフソン回路３５０は、端子３０２からの
同期信号および端子３０３からの同期信号が論理値
“１”に移行する過渡期では、リンキング等により誤っ
てＪＩ５４１およびＪＩ５４２がスイッチした場合にお
いても、ジョセフソン回路３４０とジョセフソン回路３
５０が非ラッチ回路であり、出力の期待値が前段のジョ
セフソン回路の負荷インダクタンスに流れる出力信号に
より一意的に決定するため、ジョセフソン回路の誤動作
は回避することができる。
【００２８】端子３０２からの同期信号および端子３０
３からの同期信号が論理値“０”に移行する過渡期で
は、ジョセフソン回路３４０およびジョセフソン回路３
５０内に記憶する情報すなわち出力信号６６０および出
力信号３６０は、リンキング等がジョセフソン回路３４
０およびジョセフソン回路３５０に侵入するとＪＩ６１
１、ＪＩ６１２、ＪＩ７１１およびＪＩ７１２がスイッ
チした場合には記憶情報が消滅する可能性がある。
３からの同期信号が論理値“０”に移行する過渡期で
は、ジョセフソン回路３４０およびジョセフソン回路３
５０内に記憶する情報すなわち出力信号６６０および出
力信号３６０は、リンキング等がジョセフソン回路３４
０およびジョセフソン回路３５０に侵入するとＪＩ６１
１、ＪＩ６１２、ＪＩ７１１およびＪＩ７１２がスイッ
チした場合には記憶情報が消滅する可能性がある。
【００２９】ジョセフソンレジスタ３００においては、
端子３０１からのデータ信号と出力信号３６０の論理積
演算を行う論理ゲートのジョセフソン回路３１０および
ジョセフソン回路３２０を介して、データ入力信号を波
形成形することにより、特に外部からのデータ信号の信
号に重畳するリンキング等を排除することが可能であ
る。よってジョセフソンレジスタ３００の記憶情報を蓄
えるジョセフソン回路３４０およびジョセフソン回路３
５０は、リンキングのないデータ信号が入力され、安定
した論理動作が実現できる。
端子３０１からのデータ信号と出力信号３６０の論理積
演算を行う論理ゲートのジョセフソン回路３１０および
ジョセフソン回路３２０を介して、データ入力信号を波
形成形することにより、特に外部からのデータ信号の信
号に重畳するリンキング等を排除することが可能であ
る。よってジョセフソンレジスタ３００の記憶情報を蓄
えるジョセフソン回路３４０およびジョセフソン回路３
５０は、リンキングのないデータ信号が入力され、安定
した論理動作が実現できる。
【００３０】（実施例３）本発明の第３の実施例を図８
により説明する。ジョセフソンレジスタ８００は、デー
タ信号入力端子８０１と、同期信号入力端子８０２が接
続され、出力信号線８６０は再度レジスタ内部に接続さ
れ、直流電源端子８０４を有する。
により説明する。ジョセフソンレジスタ８００は、デー
タ信号入力端子８０１と、同期信号入力端子８０２が接
続され、出力信号線８６０は再度レジスタ内部に接続さ
れ、直流電源端子８０４を有する。
【００３１】ジョセフソンレジスタ８００は、直流電源
で駆動するジョセフソン回路８３０、８４０により構成
される。同期信号は、レジスタの入出力のタイミングを
図るために端子８０２から供給される。同期信号は、端
子８０２から、ジョセフソン回路８３０には正転入力さ
れ、ジョセフソン回路８４０には反転入力される。
で駆動するジョセフソン回路８３０、８４０により構成
される。同期信号は、レジスタの入出力のタイミングを
図るために端子８０２から供給される。同期信号は、端
子８０２から、ジョセフソン回路８３０には正転入力さ
れ、ジョセフソン回路８４０には反転入力される。
【００３２】ジョセフソン回路８３０の回路図を図９に
示す。ジョセフソン回路８３０は、４つの磁束結合ジョ
セフソン・ゲート（ＪＩ）９３１、９３２、９３３、９
３４が直列に接続され、ＪＩ９３１、ＪＩ９３２はＪＩ
直列体９３５を、ＪＩ９３３とＪＩ９３４はＪＩ直列体
９３６を構成する。ＪＩ９３１の一方と負荷抵抗９３７
の一方は節点９６１で接続され、ＪＩ直列体９３５と負
荷抵抗９３７が並列に構成される。ＪＩ９３４の一方と
負荷抵抗９３８の一方は節点９６２で接続され、ＪＩ直
列体９３６と負荷抵抗９３８が並列に構成される。負荷
抵抗９３７、９３８の他方の節点は、ＪＩ９３２とＪＩ
９３３の節点と負荷インダクタンス９３９を介して接続
される。さらに節点９６１と９６２の間に並列抵抗９６
３を接続する。端子８０１からのデータ信号は、ＪＩ９
３１、ＪＩ９３３と磁気結合し、端子８０２からの同期
信号は、それぞれＪＩ９３１、ＪＩ９３２、ＪＩ９３
３、ＪＩ９３４と結合し、負荷インダクタンス９３９を
流れる出力信号９６０は、ＪＩ９３２、ＪＩ９３４と磁
気結合する。ＪＩ９３１はデータ信号と同期信号が共に
正転入力され、ＪＩ９３２は出力信号９６０が正転入力
され、同期信号は反転入力される。またＪＩ９３３はデ
ータ信号が反転入力され、同期信号は正転入力され、Ｊ
Ｉ９３４は出力信号９６０と同期信号が共に反転入力さ
れる。ＪＩ９３１、ＪＩ９３２、ＪＩ９３３およびＪＩ
９３４は、ＪＩと結合する入力信号の論理値が２つ以上
“１”の場合にのみ電圧状態へスイッチするようにバイ
アスする。
示す。ジョセフソン回路８３０は、４つの磁束結合ジョ
セフソン・ゲート（ＪＩ）９３１、９３２、９３３、９
３４が直列に接続され、ＪＩ９３１、ＪＩ９３２はＪＩ
直列体９３５を、ＪＩ９３３とＪＩ９３４はＪＩ直列体
９３６を構成する。ＪＩ９３１の一方と負荷抵抗９３７
の一方は節点９６１で接続され、ＪＩ直列体９３５と負
荷抵抗９３７が並列に構成される。ＪＩ９３４の一方と
負荷抵抗９３８の一方は節点９６２で接続され、ＪＩ直
列体９３６と負荷抵抗９３８が並列に構成される。負荷
抵抗９３７、９３８の他方の節点は、ＪＩ９３２とＪＩ
９３３の節点と負荷インダクタンス９３９を介して接続
される。さらに節点９６１と９６２の間に並列抵抗９６
３を接続する。端子８０１からのデータ信号は、ＪＩ９
３１、ＪＩ９３３と磁気結合し、端子８０２からの同期
信号は、それぞれＪＩ９３１、ＪＩ９３２、ＪＩ９３
３、ＪＩ９３４と結合し、負荷インダクタンス９３９を
流れる出力信号９６０は、ＪＩ９３２、ＪＩ９３４と磁
気結合する。ＪＩ９３１はデータ信号と同期信号が共に
正転入力され、ＪＩ９３２は出力信号９６０が正転入力
され、同期信号は反転入力される。またＪＩ９３３はデ
ータ信号が反転入力され、同期信号は正転入力され、Ｊ
Ｉ９３４は出力信号９６０と同期信号が共に反転入力さ
れる。ＪＩ９３１、ＪＩ９３２、ＪＩ９３３およびＪＩ
９３４は、ＪＩと結合する入力信号の論理値が２つ以上
“１”の場合にのみ電圧状態へスイッチするようにバイ
アスする。
【００３３】図９に示す回路構成において、ＪＩ直列体
９３５内のＪＩ９３１もしくはＪＩ９３２が電圧状態に
スイッチした場合には、ジョセフソン回路８３０の出力
の期待値は“１”となる。またＪＩ直列体９３６内のＪ
Ｉ９３３もしくは９３４が電圧状態にスイッチした場合
には、ジョセフソン回路８３０の出力の期待値は“０”
となる。
９３５内のＪＩ９３１もしくはＪＩ９３２が電圧状態に
スイッチした場合には、ジョセフソン回路８３０の出力
の期待値は“１”となる。またＪＩ直列体９３６内のＪ
Ｉ９３３もしくは９３４が電圧状態にスイッチした場合
には、ジョセフソン回路８３０の出力の期待値は“０”
となる。
【００３４】ジョセフソン回路８４０の回路図を図１０
に示す。ジョセフソン回路８４０は、４つの磁束結合ジ
ョセフソン・ゲート（ＪＩ）１０４１、１０４２、１０
４３、１０４４が直列に接続され、ＪＩ１０４１、ＪＩ
１０４２はＪＩ直列体１０４５を、ＪＩ１０４３とＪＩ
１０４４はＪＩ直列体１０４６を構成する。ＪＩ１０４
１の一方と負荷抵抗１０４７の一方は節点１０６１で接
続され、ＪＩ直列体１０４５と負荷抵抗１０４７が並列
に構成される。ＪＩ１０４４の一方と負荷抵抗１０４８
の一方は節点１０６２で接続され、ＪＩ直列体１０４６
と負荷抵抗１０４８が並列に構成される。負荷抵抗１０
４７、１０４８の他方の節点は、ＪＩ１０４２とＪＩ１
０４３の節点と負荷インダクタンス１０４９を介して接
続される。さらに節点１０６１と１０６２の間に並列抵
抗１０６３を接続する。データ信号となる前段のジョセ
フソン回路８３０の出力信号９６０は、ＪＩ１０４１、
ＪＩ１０４３と磁気結合し、端子８０２からの同期信号
は、それぞれＪＩ１０４１、ＪＩ１０４２、ＪＩ１０４
３、ＪＩ１０４４と結合し、負荷インダクタンス１０４
９を流れる出力信号８６０はＪＩ１０４２、ＪＩ１０４
４と磁気結合する。ＪＩ１０４１は出力信号９６０が正
転入力され、同期信号が反転入力され、ＪＩ１０４２は
出力信号８６０と同期信号が共に正転入力される。また
ＪＩ１０４３は出力信号９６０と同期信号が共に反転入
力され、ＪＩ１０４４は出力信号８６０が反転入力さ
れ、同期信号が正転入力される。ＪＩ１０４１、ＪＩ１
０４２、ＪＩ１０４３およびＪＩ１０４４は、ＪＩと結
合する入力信号の論理値が２つ以上“１”の場合にのみ
電圧状態へスイッチするようにバイアスする。
に示す。ジョセフソン回路８４０は、４つの磁束結合ジ
ョセフソン・ゲート（ＪＩ）１０４１、１０４２、１０
４３、１０４４が直列に接続され、ＪＩ１０４１、ＪＩ
１０４２はＪＩ直列体１０４５を、ＪＩ１０４３とＪＩ
１０４４はＪＩ直列体１０４６を構成する。ＪＩ１０４
１の一方と負荷抵抗１０４７の一方は節点１０６１で接
続され、ＪＩ直列体１０４５と負荷抵抗１０４７が並列
に構成される。ＪＩ１０４４の一方と負荷抵抗１０４８
の一方は節点１０６２で接続され、ＪＩ直列体１０４６
と負荷抵抗１０４８が並列に構成される。負荷抵抗１０
４７、１０４８の他方の節点は、ＪＩ１０４２とＪＩ１
０４３の節点と負荷インダクタンス１０４９を介して接
続される。さらに節点１０６１と１０６２の間に並列抵
抗１０６３を接続する。データ信号となる前段のジョセ
フソン回路８３０の出力信号９６０は、ＪＩ１０４１、
ＪＩ１０４３と磁気結合し、端子８０２からの同期信号
は、それぞれＪＩ１０４１、ＪＩ１０４２、ＪＩ１０４
３、ＪＩ１０４４と結合し、負荷インダクタンス１０４
９を流れる出力信号８６０はＪＩ１０４２、ＪＩ１０４
４と磁気結合する。ＪＩ１０４１は出力信号９６０が正
転入力され、同期信号が反転入力され、ＪＩ１０４２は
出力信号８６０と同期信号が共に正転入力される。また
ＪＩ１０４３は出力信号９６０と同期信号が共に反転入
力され、ＪＩ１０４４は出力信号８６０が反転入力さ
れ、同期信号が正転入力される。ＪＩ１０４１、ＪＩ１
０４２、ＪＩ１０４３およびＪＩ１０４４は、ＪＩと結
合する入力信号の論理値が２つ以上“１”の場合にのみ
電圧状態へスイッチするようにバイアスする。
【００３５】図１０に示す回路構成において、ＪＩ直列
体１０４５内のＪＩ１０４１もしくはＪＩ１０４２が電
圧状態にスイッチした場合には、ジョセフソン回路８４
０の出力の期待値は“１”となる。またＪＩ直列体１０
４６内のＪＩ１０４３もしくはＪＩ１０４４が電圧状態
にスイッチした場合には、ジョセフソン回路８４０の出
力の期待値は“０”となる。
体１０４５内のＪＩ１０４１もしくはＪＩ１０４２が電
圧状態にスイッチした場合には、ジョセフソン回路８４
０の出力の期待値は“１”となる。またＪＩ直列体１０
４６内のＪＩ１０４３もしくはＪＩ１０４４が電圧状態
にスイッチした場合には、ジョセフソン回路８４０の出
力の期待値は“０”となる。
【００３６】ジョセフソン回路８３０とジョセフソン回
路８４０は、表２に示す真理値表に従って論理演算を行
う。同期信号８０２が論理値“０”の場合、期待値は出
力信号が反映される。また同期信号の論理値が“１”の
場合には、期待値はデータ信号が反映される。
路８４０は、表２に示す真理値表に従って論理演算を行
う。同期信号８０２が論理値“０”の場合、期待値は出
力信号が反映される。また同期信号の論理値が“１”の
場合には、期待値はデータ信号が反映される。
【００３７】
【表２】
【００３８】ジョセフソンレジスタの回路誤動作の原因
となる波形歪みやリンキング等は、一般に外部から入力
する信号の論理値が“０”から“１”、もしくは“１”
から“０”へ反転する過渡期に発生する。同期信号が論
理値“１”に移行する過渡期では、リンキング等により
誤って、ジョセフソン回路８３０のＪＩ９３１、ＪＩ９
３２、ＪＩ９３３およびＪＩ９３４がスイッチした場合
には、ジョセフソン回路８３０が非ラッチ回路であり、
出力の期待値がデータ信号により一意的に決定するた
め、ジョセフソン回路８３０の誤動作は回避することが
できる。またジョセフソン回路８４０のＪＩ１０４１、
ＪＩ１０４２、ＪＩ１０４３およびＪＩ１０４４がスイ
ッチした場合においても、ジョセフソン回路８４０が非
ラッチ回路であり、出力の期待値が前段のジョセフソン
回路８３０の出力信号９６０により一意的に決定するた
め、ジョセフソン回路の誤動作は回避することができ
る。
となる波形歪みやリンキング等は、一般に外部から入力
する信号の論理値が“０”から“１”、もしくは“１”
から“０”へ反転する過渡期に発生する。同期信号が論
理値“１”に移行する過渡期では、リンキング等により
誤って、ジョセフソン回路８３０のＪＩ９３１、ＪＩ９
３２、ＪＩ９３３およびＪＩ９３４がスイッチした場合
には、ジョセフソン回路８３０が非ラッチ回路であり、
出力の期待値がデータ信号により一意的に決定するた
め、ジョセフソン回路８３０の誤動作は回避することが
できる。またジョセフソン回路８４０のＪＩ１０４１、
ＪＩ１０４２、ＪＩ１０４３およびＪＩ１０４４がスイ
ッチした場合においても、ジョセフソン回路８４０が非
ラッチ回路であり、出力の期待値が前段のジョセフソン
回路８３０の出力信号９６０により一意的に決定するた
め、ジョセフソン回路の誤動作は回避することができ
る。
【００３９】同期信号が論理値“０”に移行する過渡期
では、ジョセフソン回路８３０内に記憶する情報すなわ
ち出力信号８６０によって出力の期待値が変動するた
め、リンキング等により誤ってＪＩ９３１、ＪＩ９３
２、ＪＩ９３３およびＪＩ９３４がスイッチした場合に
は記憶情報が消滅する可能性がある。しかしながら、ジ
ョセフソン・ゲートのスイッチング遅延時間が数ｐｓで
あり、ジョセフソン回路のスイッチング遅延時間が数十
ｐｓであるため、出力信号９６０は急激に変化しない。
またジョセフソン回路８４０も同様に出力信号８６０が
急激に変化することはない。従って、図９および図１０
に示すように、出力信号９６０をジョセフソン回路８３
０内のＪＩ９３２とＪＩ９３４にフィードバックして入
力させ、出力信号８６０はジョセフソン回路８４０内の
ＪＩ１０４２とＪＩ１０４４にフィードバックして入力
させて、再びスイッチングさせることにより、ジョセフ
ソンレジスタ８００は記憶情報を消滅することなく安定
動作が可能である。
では、ジョセフソン回路８３０内に記憶する情報すなわ
ち出力信号８６０によって出力の期待値が変動するた
め、リンキング等により誤ってＪＩ９３１、ＪＩ９３
２、ＪＩ９３３およびＪＩ９３４がスイッチした場合に
は記憶情報が消滅する可能性がある。しかしながら、ジ
ョセフソン・ゲートのスイッチング遅延時間が数ｐｓで
あり、ジョセフソン回路のスイッチング遅延時間が数十
ｐｓであるため、出力信号９６０は急激に変化しない。
またジョセフソン回路８４０も同様に出力信号８６０が
急激に変化することはない。従って、図９および図１０
に示すように、出力信号９６０をジョセフソン回路８３
０内のＪＩ９３２とＪＩ９３４にフィードバックして入
力させ、出力信号８６０はジョセフソン回路８４０内の
ＪＩ１０４２とＪＩ１０４４にフィードバックして入力
させて、再びスイッチングさせることにより、ジョセフ
ソンレジスタ８００は記憶情報を消滅することなく安定
動作が可能である。
【００４０】（実施例４）本発明の第４の実施例を図１
１により説明する。本実施例はジョセフソンレジスタを
用いた超電導集積回路の例である。超電導集積回路１１
００は、入力端子１１０１と出力端子１１０２、および
同期信号端子１１０３が接続され、ジョセフソンレジス
タ１１１０、順序回路１１２０および、組合わせ回路１
１３０から構成される。
１により説明する。本実施例はジョセフソンレジスタを
用いた超電導集積回路の例である。超電導集積回路１１
００は、入力端子１１０１と出力端子１１０２、および
同期信号端子１１０３が接続され、ジョセフソンレジス
タ１１１０、順序回路１１２０および、組合わせ回路１
１３０から構成される。
【００４１】順序回路１１２０および組合わせ回路１１
３０は、論理和、論理積、排他的論理和等の複数の論理
ゲートから構成され、順序回路１１２０は内部に複数の
ジョセフソンレジスタ１１２１を含む。ジョセフソンレ
ジスタ１１１０および順序回路に含まれるジョセフソン
レジスタ１１２１は、前記実施例１〜３で説明したジョ
セフソンレジスタ１００もしくはジョセフソンレジスタ
３００、ジョセフソンレジスタ８００である。
３０は、論理和、論理積、排他的論理和等の複数の論理
ゲートから構成され、順序回路１１２０は内部に複数の
ジョセフソンレジスタ１１２１を含む。ジョセフソンレ
ジスタ１１１０および順序回路に含まれるジョセフソン
レジスタ１１２１は、前記実施例１〜３で説明したジョ
セフソンレジスタ１００もしくはジョセフソンレジスタ
３００、ジョセフソンレジスタ８００である。
【００４２】入力端子１１０１から入力された入力信号
は、組合わせ回路１１３０で論理演算され、その結果は
ジョセフソンレジスタ１１１０や順序回路１１２０に蓄
えられる。ジョセフソンレジスタ１１１０は、組合わせ
回路１１３０の演算結果を同期信号１１０３に同期して
読み込み、出力端子１１０２より外部へその結果を出力
し、かつレジスタ内に蓄えた情報を必要に応じて組合わ
せ回路１１３０や順序回路１１２０に出力する。順序回
路１１２０は、組合わせ回路１１３０がシーケンシャル
な処理を実行するために必要な情報を発生し、その演算
結果を蓄え、逐次組合わせ回路１１３０に出力する。
は、組合わせ回路１１３０で論理演算され、その結果は
ジョセフソンレジスタ１１１０や順序回路１１２０に蓄
えられる。ジョセフソンレジスタ１１１０は、組合わせ
回路１１３０の演算結果を同期信号１１０３に同期して
読み込み、出力端子１１０２より外部へその結果を出力
し、かつレジスタ内に蓄えた情報を必要に応じて組合わ
せ回路１１３０や順序回路１１２０に出力する。順序回
路１１２０は、組合わせ回路１１３０がシーケンシャル
な処理を実行するために必要な情報を発生し、その演算
結果を蓄え、逐次組合わせ回路１１３０に出力する。
【００４３】このような構成の超電導集積回路１１００
では、入力信号１１０１や同期信号１１０３に重畳する
波形歪みやリンキングにより、順序回路１１２０および
組合わせ回路１１３０を構成する一部の論理ゲートが誤
動作しても、ジョセフソンレジスタ１１１０やジョセフ
ソンレジスタ１１２１により集積回路全体の誤動作を防
止し、レジスタ内に蓄えられる記憶情報は消滅すること
がなく、安定した論理動作が実現することができる。
では、入力信号１１０１や同期信号１１０３に重畳する
波形歪みやリンキングにより、順序回路１１２０および
組合わせ回路１１３０を構成する一部の論理ゲートが誤
動作しても、ジョセフソンレジスタ１１１０やジョセフ
ソンレジスタ１１２１により集積回路全体の誤動作を防
止し、レジスタ内に蓄えられる記憶情報は消滅すること
がなく、安定した論理動作が実現することができる。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
直流電源駆動のジョセフソンレジスタにおいて、外部よ
り入力される信号に重畳する波形歪みやリンキング等の
ノイズによる回路誤動作を防止し、安定した論理動作を
実現することにより、従来の２倍以上の動作マージンが
確保でき、より高速の論理動作を実現できる効果があ
る。
直流電源駆動のジョセフソンレジスタにおいて、外部よ
り入力される信号に重畳する波形歪みやリンキング等の
ノイズによる回路誤動作を防止し、安定した論理動作を
実現することにより、従来の２倍以上の動作マージンが
確保でき、より高速の論理動作を実現できる効果があ
る。
【図１】本発明の第１の実施例であるジョセフソンレジ
スタの回路構成図である。
スタの回路構成図である。
【図２】本発明の第１の実施例であるジョセフソンレジ
スタに用いるジョセフソン回路１３０の回路図である。
スタに用いるジョセフソン回路１３０の回路図である。
【図３】本発明の第２の実施例であるジョセフソンレジ
スタの回路構成図である。
スタの回路構成図である。
【図４】本発明の第２の実施例であるジョセフソンレジ
スタに用いるジョセフソン回路３１０の回路図である。
スタに用いるジョセフソン回路３１０の回路図である。
【図５】本発明の第２の実施例であるジョセフソンレジ
スタに用いるジョセフソン回路３２０の回路図である。
スタに用いるジョセフソン回路３２０の回路図である。
【図６】本発明の第２の実施例であるジョセフソンレジ
スタに用いるジョセフソン回路３４０の回路図である。
スタに用いるジョセフソン回路３４０の回路図である。
【図７】本発明の第２の実施例であるジョセフソンレジ
スタに用いるジョセフソン回路３５０の回路図である。
スタに用いるジョセフソン回路３５０の回路図である。
【図８】本発明の第３の実施例であるジョセフソンレジ
スタの回路構成図である。
スタの回路構成図である。
【図９】本発明の第３の実施例であるジョセフソンレジ
スタに用いるジョセフソン回路８３０の回路図である。
スタに用いるジョセフソン回路８３０の回路図である。
【図１０】本発明の第３の実施例であるジョセフソンレ
ジスタに用いるジョセフソン回路８４０の回路図であ
る。
ジスタに用いるジョセフソン回路８４０の回路図であ
る。
【図１１】本発明の第４の実施例である超電導集積回路
の回路構成図である。
の回路構成図である。
【図１２】従来の直流駆動ジョセフソン論理回路図であ
る。
る。
１００、３００、８００ ジョセフソンレジスタ １０１、３０１、８０１、９６１ データ信号入力端
子 １０２、１０３、３０２、３０３、８０２ 同期信号
入力端子 １０４、３０４、８０４ 直流電源端子 １３０、１４０、３１０、３２０、３４０、３５０、８
３０、８４０ジョセフソン回路 ２３１、２３２、２３３、２３４、４１１、４１２、５
１１、５１２、６１１、６１２、７１１、７１２、９３
１、９３２、９３３、９３４、１０３１、１０３２、１
０３３、１０３４ 磁束結合ジョセフソン・ゲート
（ＪＩ） ２３５、２３６、９３５、９３６、１０３５、１０３６
ＪＩ直列体 ２３７、２３８、４１３、４１４、５１３、５１４、６
１３、６１４、７１３、７１４、９３７、９３８、１０
３７、１０３８ 負荷抵抗 ２３９、４１５、５１５、６１５、７１５、９３９、１
０３９ 負荷インダクタンス ２６３、４１６、５１６、６１６、７１６、９６３、１
０６３ 並列抵抗 １６０、２６０、３６０、４６０、５６０、６６０、８
６０、９６０出力信号線 １１００ 超電導集積回路 １１０１ 入力端子 １１０２ 出力端子 １１０３ 同期信号入力端子 １１１０ ジョセフソンレジスタ １１２０ 順序回路 １１３０ 組合わせ回路 １２０１、１２０２ 磁束結合型ジョセフソン素子 １２０３ 制御入力線
子 １０２、１０３、３０２、３０３、８０２ 同期信号
入力端子 １０４、３０４、８０４ 直流電源端子 １３０、１４０、３１０、３２０、３４０、３５０、８
３０、８４０ジョセフソン回路 ２３１、２３２、２３３、２３４、４１１、４１２、５
１１、５１２、６１１、６１２、７１１、７１２、９３
１、９３２、９３３、９３４、１０３１、１０３２、１
０３３、１０３４ 磁束結合ジョセフソン・ゲート
（ＪＩ） ２３５、２３６、９３５、９３６、１０３５、１０３６
ＪＩ直列体 ２３７、２３８、４１３、４１４、５１３、５１４、６
１３、６１４、７１３、７１４、９３７、９３８、１０
３７、１０３８ 負荷抵抗 ２３９、４１５、５１５、６１５、７１５、９３９、１
０３９ 負荷インダクタンス ２６３、４１６、５１６、６１６、７１６、９６３、１
０６３ 並列抵抗 １６０、２６０、３６０、４６０、５６０、６６０、８
６０、９６０出力信号線 １１００ 超電導集積回路 １１０１ 入力端子 １１０２ 出力端子 １１０３ 同期信号入力端子 １１１０ ジョセフソンレジスタ １１２０ 順序回路 １１３０ 組合わせ回路 １２０１、１２０２ 磁束結合型ジョセフソン素子 １２０３ 制御入力線
Claims (9)
- 【請求項１】複数のジョセフソン素子と複数の受動素子
からなり、データ信号と同期信号が入力されるジョセフ
ソンレジスタであって、出力信号を入力端にフィードバ
ックする手段を備えて構成されたことを特徴とするジョ
セフソンレジスタ。 - 【請求項２】請求項１に記載のジョセフソンレジスタに
おいて、出力信号を入力端にフィードバックする手段
が、論理和、排他的論理和、論理積および否定の少なく
とも１つを含んで構成した論理回路を入力端に設け、上
記出力信号と上記データ信号の論理演算を行って上記フ
ィードバックを実現するものであることを特徴とするジ
ョセフソンレジスタ。 - 【請求項３】請求項１または２に記載のジョセフソンレ
ジスタにおいて、上記データ信号および上記出力信号の
タイミングを図るため、上記同期信号は互いに位相の異
なる複数の信号により構成されたことを特徴とするジョ
セフソンレジスタ。 - 【請求項４】請求項３に記載のジョセフソンレジスタに
おいて、互いに位相の異なる複数の同期信号のうち、少
なくとも１つはジョセフソンレジスタ内部で他の同期信
号の位相をずらせて生成することを特徴とするジョセフ
ソンレジスタ。 - 【請求項５】請求項２ないし４のいずれかに記載のジョ
セフソンレジスタにおいて、上記論理回路は、直流電源
で動作する少なくとも１つ以上のジョセフソン論理回路
から構成されたことを特徴とするジョセフソンレジス
タ。 - 【請求項６】請求項５に記載のジョセフソンレジスタに
おいて、上記ジョセフソン論理回路は、複数のジョセフ
ソン素子と１つのインダクタンスを含む磁束結合型ジョ
セフソン・ゲートの複数個からなり、それぞれの磁束結
合型ジョセフソン・ゲートにはインダクタンスを介して
接続された負荷抵抗が付属し、該インダクタンスに流れ
る電流を出力電流とするジョセフソン回路から構成され
たことを特徴とするジョセフソンレジスタ。 - 【請求項７】請求項６に記載のジョセフソンレジスタに
おいて、上記ジョセフソン回路内で上記インダクタンス
に流れる出力電流を前記磁束結合型ジョセフソン・ゲー
トに入力してフィードバックを行うことを特徴とするジ
ョセフソンレジスタ。 - 【請求項８】論理和、論理積、排他的論理和および否定
の少なくとも１つを含んで組み合わせた論理回路と、請
求項１ないし７のいずれかに記載のジョセフソンレジス
タを複数用いた記憶素子とから構成されたことを特徴と
する順序回路。 - 【請求項９】複数の入力端子と複数の出力端子が接続さ
れ、請求項１ないし７のいずれかに記載のジョセフソン
レジスタもしくは請求項８に記載の順序回路と、論理
和、論理積、排他的論理和および否定の少なくとも１つ
を含んで組み合わせた論理回路とから構成されたことを
特徴とする超電導集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7007397A JPH08195087A (ja) | 1995-01-20 | 1995-01-20 | ジョセフソンレジスタおよびそれを用いた超電導集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7007397A JPH08195087A (ja) | 1995-01-20 | 1995-01-20 | ジョセフソンレジスタおよびそれを用いた超電導集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08195087A true JPH08195087A (ja) | 1996-07-30 |
Family
ID=11664774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7007397A Pending JPH08195087A (ja) | 1995-01-20 | 1995-01-20 | ジョセフソンレジスタおよびそれを用いた超電導集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08195087A (ja) |
-
1995
- 1995-01-20 JP JP7007397A patent/JPH08195087A/ja active Pending
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