JPH08195090A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は電気的に書換え可能な不揮発性メモ
リに関し、メモリセルがブロックに分割されたフラッシ
ュメモリにおいて、ロウデコーダをブロック間で共通化
しても簡単な構成で高性能を保証できるようにすること
を目的とする。 【構成】 複数のワード線ＷＬと、複数のビット線ＢＬ
と、複数のセルＣｅと、ロウデコーダ１とを備え、複数
のセルＣｅは同一ワード線に接続されるセル群が複数の
ブロックになるように分割されている不揮発性半導体記
憶装置において、各ブロック毎に設けられた選択信号に
応じて第１電圧又は第２電圧を出力する複数の電源選択
手段３−１、３−２、…、３−ｍと、ブロック毎に配置
され、アクセス信号が出力されたそのブロックのワード
線に電源選択手段からの電圧を印加するブロック用バッ
ファ２−２、…、２−ｍとを備え、ロウデコーダもアク
セスするワード線に電源選択手段からの電圧を印加する
ように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電気的に書換え可能なフ
ラッシュメモリと呼ばれる不揮発性半導体記憶装置（以
下、単に不揮発性メモリ）に関し、特にブロック毎に書
き換えられるようにしたフラッシュメモリに関する。

【０００２】

【従来の技術】電気的に書換え可能な不揮発性メモリと
してE²PROMがあり、そのうち特に一括消去又は部分的な
一括消去可能なものとしてフラッシュメモリがあり、高
集積化可能なために近年注目されている。本発明はこの
フラッシュメモリに適用されるものである。

【０００３】図５はフラッシュメモリのメモリセルの構
造例を示す図である。図示のように、ゲートはコントロ
ールゲート（ＣＧ）２０１とフローティングゲート（Ｆ
Ｇ）２０２の二層構造であり、コントロールゲート２０
１、ドレイン（Ｄ）２０４及びソース（Ｓ）２０３に所
定の電圧を印加した時に、ドレイン２０４とソース２０
３間に流れる電流が、フローティングゲート２０２に電
荷が注入されているかいないかで変わることを利用して
記憶を行う。フラッシュメモリでは、一般に消去した状
態、すなわちフローティングゲート２０２に電荷が注入
されていない状態に論理値「Ｈ」を対応させ、フローテ
ィングゲート２０２に電荷が注入されている状態に論理
値「Ｌ」を対応させ、フローティングゲート２０２に電
荷を注入することを書き込みと称している。後述するよ
うに、フラッシュメモリでは、複数のワード線ＷＬと複
数のビット線ＢＬが垂直になるように配列されており、
各メモリセルのコントロールゲート２０１がワード線Ｗ
Ｌに接続され、ドレイン２０４がビット線ＢＬに接続さ
れる。

【０００４】図５のような構造を有するメモリセルに対
して情報の書き込み、読出及び消去を行う方法を説明す
る。図６はフラッシュメモリのメモリセルに情報の書き
込み、読出及び消去を行う場合に各部に印加する電圧条
件の例を示す図である。書き込み時には、コントロール
ゲート（ＣＧ）に高電圧ＶＰＰ（約１２Ｖ）を、ドレイ
ン（Ｄ）に約６Ｖを、ソース（Ｓ）に０Ｖを印加する。
この時、メモリセルを流れる電子の一部はドレイン
（Ｄ）付近の高電界により加速されてエネルギを獲得
し、ゲート絶縁膜のエネルギ障壁を越えてフローティン
グゲート（ＦＧ）に注入される。フローティングゲート
（ＦＧ）は他の回路部分と電気的に絶縁されているた
め、電荷を半永久的に蓄えることができる。

【０００５】読出時には、コントロールゲート（ＣＧ）
に電源電圧ＶＣＣ（約５Ｖ）を、ドレイン（Ｄ）に約１
Ｖを、ソース（Ｓ）に０Ｖを印加する。フローティング
ゲート（ＦＧ）に蓄えられた電荷の有無によってセルト
ランジスタの閾値が変化し、選択されたメモリセルに流
れる電流が変化する。この電流を検出して増幅すること
で情報が外部に読み出される。

【０００６】消去時には、コントロールゲート（ＣＧ）
に０Ｖを印加し、ドレインを開放状態にし、ソース
（Ｓ）に高電圧ＶＰＰ（約１２Ｖ）を印加する。これに
より、フローティングゲート（ＦＧ）から電荷がソース
（Ｓ）に抜き取られる。図７は従来の一般的なフラッシ
ュメモリの構成を示す図である。なお図においては、従
来技術の説明及び本発明の実施例の説明を含めて、同一
の機能部分には同一の参照番号を付して表すこととす
る。

【０００７】図７において、参照符号ＷＬはワード線で
あり、ＢＬはワード線ＷＬに対して垂直に配列されたビ
ット線であり、ＳＬは各行毎に設けられたソース線であ
り、ＭＳＬは各ソース線ＳＬを共通に接続する主ソース
線であり、Ｃｅはワード線ＷＬとビット線ＢＬの交点に
対応して配置されたメモリセルであり、１はワード線を
選択的に制御するロウデコーダであり、４はソース線制
御部であり、５はコラムデコーダであり、６はコラムデ
コーダ５からのビット線選択信号で駆動されるトランジ
スタＹで構成されるコラムゲートであり、７はアドレス
信号が入力されるアドレスバッファであり、８はセンス
アンプ／ライトアンプであり、９はデータ入出力バッフ
ァであり、１０はメモリ全体を制御する制御部である。

【０００８】図７に示すように、メモリセルＣｅはワー
ド線ＷＬとビット線ＢＬの交点に対応して配置され、各
メモリセルＣｅのコントロールゲートはワード線ＷＬに
接続され、ドレインはビット線ＢＬに接続され、ソース
はソース線ＳＬに接続されている。ロウデコーダ１はア
ドレス信号の内のロウアドレス信号をデコードしてワー
ド線に選択的にロウアドレス信号を印加し、コラムデコ
ーダ１４はアドレス信号の内のコラムアドレス信号をデ
コードしてビット線選択信号を出力してトランジスタＹ
を選択的に導通させる。トランジスタＹはビット線ＢＬ
とセンスアンプ／ライトアンプ８との接続を制御する。
このようにして読み出し時と書き込み時には選択された
ワード線とビット線に接続されたメモリセルがアクセス
される。従って、読み出し時には、選択されたワード線
にはＶＣＣが、それ以外のワード線には０Ｖが印加さ
れ、選択されたビット線はセンスアンプ／ライトアンプ
８に接続されて約１Ｖが印加され、それ以外のビット線
は開放（オープン）状態になる。この時、ソース線ＳＬ
はソース線制御部４によりすべて０Ｖにされる。また、
書き込み時には、選択されたワード線にはＶＰＰが、そ
れ以外のワード線には０Ｖが印加され、選択されたビッ
ト線はセンスアンプ／ライトアンプ８に接続されて約６
Ｖが印加され、それ以外のビット線は開放（オープン）
状態になる。この時も、ソース線ＳＬはソース線制御部
４によりすべて０Ｖにされる。

【０００９】消去は各メモリセルに共通に接続されたソ
ース線にソース線制御部４から高電圧を印加し、各ワー
ド線ＷＬには非選択信号に相当する０Ｖを印加すること
によって行われる。従ってソース線に共通に接続された
メモリセルが一括して消去される。フラッシュメモリで
は記憶容量の大容量化が図られている。大容量化を図っ
た場合、図５に示したようなすべてのメモリセルが共通
のソース線に接続され、全体のメモリセルが一括して消
去されるものでは、消去時には多量の記憶データをすべ
て消去する必要があり、細かな管理が行えない等の各種
の不便が生じている。そのため、大容量のフラッシュメ
モリでは、メモリセルを複数のブロックに分割して、ブ
ロック毎に消去できるようにしている。

【００１０】図８はメモリセルを複数のブロックに分割
して、ブロック毎に消去できるようにした従来のフラッ
シュメモリのメモリセルの部分の構成を示す図である。
図８に示すように、ビット線を複数のブロック（ここ
ではｍブロック）に分割し、メモリセルも各ブロックの
ビット線に接続される群毎に分割される。すなわち、同
一ワード線ＷＬに接続されるメモリセルが複数のブロッ
クに分割される。各ブロック毎にソース線制御部４−
１、…４−ｍが設けられ、あるブロックのデータを消去
する場合には、そのブロックに接続されるソース線制御
部によってそのブロックのソース線に高電圧ＶＰＰが印
加される。このようにしてブロック単位での消去が可能
になる。

【００１１】一方、フラッシュメモリでは書換えが行え
る回数を保証しており、従来は１万回から１０万回の書
換えを保証するのが一般的であったが、近年はこの書換
え保証回数を更に増加させることが求められており、こ
のような仕様を満足できるようにメモリセルの構造等を
決定している。また、当然の如くフラッシュメモリで
は、あるメモリセルに記憶されたデータが、他のメモリ
セルへの読み出し及び書き込み動作によって変化しない
ことが必要であり、これが保証できるようにメモリセル
の構造や電圧印加条件を定めている。しかし、フラッシ
ュメモリは図５に示すようにフローティングゲートへの
電荷の注入及び電荷の抜き取りが行えるように薄いゲー
ト酸化膜を設けた構造を有するが、ゲート酸化膜が薄い
ため図６に示した書き込み条件が加えられなくても微量
ではあるがフローティングゲートへの電荷の注入が生じ
ることがある。消去動作時は消去されるブロックのソー
ス線にのみ高電圧が印加されるため特に問題はないが、
書き込み動作時や読み出し動作時にはアクセスされるメ
モリセルが接続されるワード線にはアクセス信号として
電圧が印加されるため、アクセスされないメモリセルで
あってもそのワード線に接続されるメモリセルのコント
ロールゲートには電圧が印加されることになる。もちろ
んアクセスされないビット線には図６のような電圧は印
加されないため図６に示す条件は実現されないが、メモ
リセルのコントロールゲートには電圧が印加されるため
微小量ではあるが電荷がフローティングゲートに注入さ
れることが起こり得る。これをゲートディスターブと呼
んでいる。ゲートディスターブの影響は、コントロール
ゲートに印加される電圧に応じて幾何級数的に変化す
る。図６に示すように、書き込み時と読み出し時ではコ
ントロールゲートに印加される電圧は大きく異なるた
め、特に問題になるのが同一ワード線に接続される他の
メモリセルへの書き込み動作である。あるメモリセルへ
の書き込みを行う場合、そのメモリセルに接続されるワ
ード線に高電圧ＶＰＰ（約１２Ｖ）を印加し、そのメモ
リセルに接続されるビット線に約６Ｖを印加し、他のワ
ード線とビット線には０Ｖを印加する。従って、そのワ
ード線に接続されるアクセスされないメモリセルのドレ
インには０Ｖが印加されるがコントロールゲートにＶＰ
Ｐが印加される状態である。この時のゲートディスター
ブが特に問題である。この条件は同じワード線に属する
他のメモリへの書き込みが行われる時に生じる。図７に
示したブロックに分割しない構成の場合には、同一のワ
ード線に接続されるメモリセルの個数をｎとすれば、上
記の条件は最大で（ｎ−１）回起きるので、このような
ゲートディスターブが（ｎ−１）回起きても記憶したデ
ータが変化しないようにメモリセルの構造や電圧印加条
件を定めている。以下の説明においては、書き込み時の
アクセスされるメモリセル以外に対するゲートディスタ
ーブを単にゲートディスターブと称し、他のゲートディ
スターブは無視するものとする。

【００１２】

【発明が解決しようとする課題】これに対して、図８に
示したような複数のブロックに分割した構成を有するフ
ラッシュメモリにおいては、消去はブロック毎におこな
われるが、書き込みのためのワード線への高電圧ＶＰＰ
の印加はすべてのブロックに共通に行われる。そのた
め、あるブロックのメモリセルについて考えた場合、他
のブロックで書換え保証回数だけの書換えが行われる可
能性があり、他のメモリセルへの書き込みによるゲート
ディスターブの回数は飛躍的に増加する。例えば、ブロ
ック内で同一のワード線に接続されるメモリセルの個数
をｎとし、ブロック数をｍとし、書換え保証回数をｆと
すると、このゲートディスターブの回数は（ｎ−１）＋
ｎ×（ｍ−１）×ｆとなる。書換え保証回数ｆは、１万
回から１００万回のオーダであり、ゲートディスターブ
の回数は非常に大きくなる。従って、この条件で記憶し
たデータが正しく保持されることを保証するのは容易で
ないことがわかる。このような保証を行うためには、メ
モリセルの構造や電圧印加条件を厳しくする必要があ
り、ゲート酸化膜の厚さの増加によるメモリセルの面積
の増大や印加電圧の増大を招き、集積度の低下やコスト
の増加という問題を生じるおそれがある。

【００１３】このような問題を解決するために、ロウデ
コーダも各ブロック毎に設け、書き込み時のワード線へ
印加される高電圧が他のブロックに影響しないようにす
ることが考えられる。図９は各ブロック毎にロウデコー
ダを設けた従来のフラッシュメモリの構成を示す図であ
る。このような構成のフラッシュメモリは、例えば、特
開平５−５４６８２号公報、特開平６−１０３７９０号
公報等に開示されている。

【００１４】ソース線制御部は簡単な回路であり、各ブ
ロック毎に設けても面積の増加はあまり問題にならない
が、ロウデコーダは大規模な大きな面積を必要とする回
路であり、特にメモリ容量が増大してワード線の本数が
増大するのに比例して面積が大きくなる回路である。従
って、図９に示すように、各ブロック毎にロウデコーダ
を設けたのでは、ロウデコーダ全体の占める面積が非常
に大きくなり、高集積化を図る上での問題になる。ま
た、各ロウデコーダへは８ビット〜１０ビット程度のロ
ウアドレス信号を入力する必要があり、素子の全面に亘
って配置されたロウデコーダへロウアドレス信号を供給
する場合、配線に要する面積が大きくなるという問題も
生じる。

【００１５】本発明は上記問題点に鑑みてなされたもの
であり、メモリセルがブロックに分割されたフラッシュ
メモリにおいて、ロウデコーダをブロック間で共通化し
ても簡単な構成で高性能を保証できるようにすることを
目的とする。より具体的には、大きな書換え回数を保証
しても記憶データの書換えが生じないフラッシュメモリ
を小さな面積で実現することを目的とする。

【００１６】

【課題を解決するための手段】図１は本発明の不揮発性
半導体記憶装置の原理構成図である。図１において、参
照符号ＷＬは複数のワード線を、ＢＬはワード線ＷＬに
対して垂直に配置された複数のビット線を、Ｃｅはワー
ド線ＷＬとビット線ＢＬの交点に対応して配置された複
数のセルを、１はアクセスされるセルの位置に応じてワ
ード線のいずれかにアクセス信号を出力するロウデコー
ダを示す。複数のセルＣｅは、同一ワード線に接続され
るセル群が複数のブロックに分割されるように、複数の
ブロックに分割されている。本発明の不揮発性半導体記
憶装置はこのような従来の要素に加えて、上記目的を実
現するために、各ブロック毎に設けられ、選択信号に応
じて第１電圧又は第２電圧を出力する複数の電源選択手
段３−１、３−２、…、３−ｍと、各ワード線をブロッ
ク間で分割するように配置され、電源選択手段から出力
される第１電圧又は第２電圧を受けて、ワード線にアク
セス信号が出力された時には当該ブロックのワード線に
電源選択手段から出力される第１電圧又は第２電圧を印
加するブロック用バッファ２−２、…、２−ｍとを備
え、ロウデコーダ１は、電源選択手段から出力される第
１電圧又は第２電圧を受けて、アクセスされるセルに位
置に応じてワード線のいずれかにアクセス信号として電
源選択手段から出力される第１電圧又は第２電圧を印加
することを特徴とする。

【００１７】更に、電源選択手段３−１、３−２、…、
３−ｍは、セルに記憶したデータの読み出し時にはそれ
ぞれ第２電圧を出力し、セルへのデータ書き込み時に
は、データを書き込むセルの属するブロックに対応する
電源選択手段のみが第１の電圧を出力し、それ以外の電
源選択手段は第２電圧を出力する。

【００１８】

【作用】本発明の不揮発性半導体記憶装置では、各ブロ
ック毎に電源選択手段３−１、３−２、…、３−ｍが設
けられており、選択信号に従って第１電圧又は第２電圧
を出力する。例えば、選択信号を書き込み時にアクセス
されるブロックを選択する信号とすれば、書き込みされ
るブロックに対応する電源選択手段のみが第１の電圧を
出力し、他の電源選択手段は第２の電圧を出力すること
になる。各ブロックにはロウデコーダ１又はブロック用
バッファ２−２、…、２−ｍのいずれかが対応するよう
にする。ロウデコーダ１は対応する電源選択手段から出
力される電圧に応じたアクセス信号を出力する。すなわ
ち、ロウデコーダ１に割り当てられたブロックのメモリ
セルがアクセスされる時には第１の電圧のアクセス信号
を出力し、それ以外のブロックのメモリセルがアクセス
される時には第２の電圧のアクセス信号を出力する。ブ
ロック用バッファ２−２、…、２−ｍは、割り当てられ
たブロックのワード線に対して、対応する電源選択手段
から出力される電圧をアクセス信号の印加されたワード
線に印加する。従って、割り当てられたブロックのメモ
リセルがアクセスされる時には対応する電源選択手段か
ら第１の電圧が出力されるから、そのブロック内のアク
セス信号が印加されるワード線には第１の電圧が印加さ
れ、割り当てられたブロック以外のメモリセルがアクセ
スされる時には対応する電源選択手段から第２の電圧が
出力されるから、そのブロック内のアクセス信号が印加
されるワード線には第２の電圧が印加される。いいかえ
れば、ワード線はブロック毎に分離されており、アクセ
ス信号が印加されるワード線のうち、アクセスされるメ
モリセルがあるブロックのワード線にのみ書き込み時に
印加する必要のある高電圧が印加されることになり、他
のブロックのワード線には低い電圧が印加されるだけで
ある。これにより、あるブロックでの書き込み動作は他
のブロックでのゲートディスターブを生じない。

【００１９】電源選択手段３−１、３−２、…、３−ｍ
は単に選択信号に従って第１電圧又は第２電圧を選択す
るだけであり、簡単な回路で実現できる。ブロック用バ
ッファ２−２、…、２−ｍは、前段のブロックのアクセ
ス信号を受けて、対応する電源選択手段から出力される
電圧を出力する電圧変換を行うだけであり、やはり簡単
な回路で実現できる。従って、本発明の不揮発性半導体
記憶装置の回路は、図９の従来の回路に比べて簡単であ
り小さな面積で実現できる。しかもあるブロックへの書
き込み動作が他のブロックでのゲートディスターブを生
じないという点で図９の回路と同様であり、書換え可能
回数を保証することは容易である。

【００２０】

【実施例】図２は本発明の実施例のフラッシュメモリの
全体構成を示す図である。図２において、参照符号ＷＬ
は複数のワード線を、ＢＬはワード線ＷＬに対して垂直
に配置された複数のビット線を、ＳＬは各行毎のソース
線を、ＭＳＬは各ブロック毎のソース線を接続する主ソ
ース線を、Ｃｅはワード線ＷＬとビット線ＢＬの交点に
対応して配置された複数のメモリセルを示す。メモリセ
ルは図示のように複数のビット線の組をグループとする
ブロックに分割されている。すなわち、同一のワード線
に接続されるメモリセルが複数のブロックに分割されて
いる。ここではｍ個のブロックに分割されている。

【００２１】１はロウデコーダを、２−ｍは最初のブロ
ックを除く各ブロックと前段のブロックの間に配置され
たブロック用バッファを、３−１、…、３−ｍは各ブロ
ック毎に設けられ、選択信号に応じて第１電圧又は第２
電圧を出力する電源選択部を、４−１、…、４−ｍは各
ブロックの主ソース線ＭＳＬに接続されるソース線制御
部を、５はコラムデコーダを、６はコラムゲートを、７
はアドレスバッファを、８はセンスアンプ／ライトアン
プを、９はデータ入出力バッファを、１０は制御部を示
す。ロウデコーダ１、ブロック用バッファ２−ｍ、電源
選択部３−１、…、３−ｍを除く部分は従来のフラッシ
ュメモリと同様であり、ここでは説明を省略する。

【００２２】メモリセルは複数のビット線の組毎にブロ
ックに分割されており、ブロックの選択は実質的にはビ
ット線の組を選択することである。従って、コラムデコ
ーダ５でのデコード信号の途中の段階ではブロックの選
択信号が生成されるので、それを電源選択部３−１、
…、３−ｍに供給する。図３は各電源選択部の回路構成
を示す図である。

【００２３】図３に示すように、電源選択回路にはブロ
ック選択信号と信号ＰＲＧが供給される。ブロック選択
信号はそのブロックにアクセスするメモリセルがある時
にＶＣＣ（「高（Ｈ）」）に、アクセスするメモリセル
がそのブロックにはない時にはアースレベル（「低
（Ｌ）」）になる信号である。また、ＰＲＧは書き込み
動作時に「Ｈ」に、それ以外の動作時には「Ｌ」になる
信号である。従って、書き込まれるメモリセルがそのブ
ロックにある時には、ブロック選択信号とＰＲＧが共に
「Ｈ」になる。これにより、ｐチャンネルトランジスタ
ＴＰ２とＴＰ３がオフ状態になり、ｎチャンネルトラン
ジスタＴＮ３とＴＮ４がオン状態になり、ノードａとｂ
は「Ｌ」になる。ノードｂが「Ｌ」であるから、ｐチャ
ンネルトランジスタＴＰ５がオン状態に、ｐチャンネル
トランジスタＴＰ４がオフ状態に、ｎチャンネルトラン
ジスタＴＮ７がオフ状態になり、ノードｃは「Ｈ」にな
る。ノードｃが「Ｈ」であるからディプリーショントラ
ンジスタＴＤ２はオン状態になり、ＶＰＰｎは高電圧Ｖ
ＰＰになる。この時ノードｂが「Ｌ」であるから、ディ
プリーショントランジスタＴＤ３はオフ状態である。

【００２４】書き込み動作以外の時にはＰＲＧは「Ｌ」
である。また、そのブロックのメモリセルがアクセスさ
れない時には、ブロック選択信号は「Ｌ」である。ブロ
ック選択信号とＰＲＧのいずれかが「Ｌ」の時には、Ｔ
Ｐ２とＴＰ３の少なくとも一方はオン状態になり、ＴＮ
３とＴＮ４の少なくとも一方はオフ状態になるため、ノ
ードａとｂは「Ｈ」になる。従って、ノードｃは「Ｌ」
になり、ＴＤ２はオフ状態になり、同時にＴＤ３はオン
状態になるため、ＶＰＰｎは通常電圧ＶＣＣになる。

【００２５】以上説明したように、電源選択部３−１、
…、３−ｍは各ブロック毎に配置され、書き込み時にブ
ロック内のメモリセルがアクセスされた時のみ高電圧Ｖ
ＰＰを出力し、それ以外の時には通常電圧ＶＣＣを出力
する。図４はブロック用バッファの回路構成を示す図で
ある。図４に示すように、この回路ではディプリーショ
ントランジスタＴＤ１、ｎチャンネルトランジスタＴＮ
１とＴＮ２及びｐチャンネルトランジスタＴＰ１で構成
されるバッファ回路２１が各ワード線毎に設けられてい
る。バッファ回路２１には電源選択部からＶＰＰｎが供
給される。前段のブロックのワード線にＶＣＣ又はＶＰ
Ｐのアクセス信号が印加された場合、ＴＮ１がオン状態
になり、ノードｄが「Ｌ」になるため、ＴＰ１がオン状
態、ＴＮ２がオフ状態になり、そのブロックのワード線
にはＶＰＰｎが供給される。前段のブロックのワード線
にアクセス信号が印加されず「Ｌ」の場合には、ＴＮ１
がオフ状態になり、ノードｄが「Ｈ」になるため、ＴＰ
１がオフ状態、ＴＮ２がオン状態になり、そのブロック
のワード線は「Ｌ」になる。前述のように、ＶＰＰｎは
書き込み時にブロック内のメモリセルがアクセスされた
時のみ高電圧ＶＰＰであり、それ以外の時には通常電圧
ＶＣＣである。従って、そのブロック内のメモリセルに
書き込みが行われる時にはアクセスされるワード線のみ
に高電圧ＶＰＰが印加され、それ以外のワード線にはゼ
ロＶに近い電圧が印加される。書き込み時にそのブロッ
ク内のメモリセルに書き込みが行われない時及び読み出
し時には、アクセスされるワード線のみに通常電圧ＶＣ
Ｃが印加され、それ以外のワード線にはゼロＶに近い電
圧が印加される。このようにして、アクセス信号は順次
後段に送られ、アクセスされるブロックでのみ書き込み
時に高電圧が印加される。

【００２６】ロウデコーダ１は最初のブロックに割り当
てられる。ロウアドレス信号をデコードする部分は従来
のロウデコーダ回路がそのまま適用できる。従来のロウ
デコーダ回路においては、デコードすることにより得ら
れた各ワード線をアクセスする信号をドライブするドラ
イバを有するが、このドライバに図４と同様の回路を使
用すれば、最初のブロックのメモリセルに書き込みが行
われる時のみアクセスされるワード線に高電圧ＶＰＰを
出力し、それ以外のワード線にはゼロＶに近い電圧を出
力し、読み出し時や最初のブロック以外のブロックのメ
モリセル書き込みが行われる時には、アクセスされるワ
ード線に通常電圧ＶＣＣを出力し、それ以外のワード線
にはゼロＶに近い電圧を出力することになる。

【００２７】図３及び図４に示すように、電源選択部と
ブロック用バッファは共に簡単な回路である。ブロック
用バッファはバッファ回路２１をワード線の本数分設け
る必要があるが、図９に示した各ブロック毎にロウデコ
ーダを設けるのに比べて回路ははるかに簡単であり、面
積も小さくできる。しかも、書き込み時のゲートディス
ターブは図９の回路と同様に他のブロックには影響しな
いので、ブロック内で１本のワード線に接続されるメモ
リセルの個数をｎとすれば、すなわちブロック内のビッ
ト線の本数をｎとすれば、同一のワード線に接続される
他のメモリセルへの書き込みによるゲートディスターブ
の起こる回数は、図７の回路と同様に（ｎ−１）であ
る。従って、大きな書換え可能回数を保証することも容
易である。

【００２８】以上、１ビット構成のフラッシュメモリを
例として本発明の実施例を説明したが、多ビット構成の
フラッシュメモリについても同様である。

【００２９】

【発明の効果】以上説明したように、本発明によれば、
複数のブロックで構成し、ロウデコーダを共通化した不
揮発性半導体記憶装置において、メモリセルに書き込み
を行う時の同一のワード線に接続される他のメモリセル
の記憶データへの影響を同一ブロック内に止めることが
でき、他のブロックのメモリセルには影響しないように
できるため、簡単な回路で大きな書換え可能回数を保証
することができるようになる。従って、不揮発性半導体
記憶装置の信頼性を高めることが可能になる。

【図面の簡単な説明】

【図１】本発明のフラッシュメモリの構成を示す原理構
成図である。

【図２】本発明の実施例の全体構成を示す図である。

【図３】実施例の電源選択回路の回路構成を示す図であ
る。

【図４】実施例のブロック用バッファ回路を示す図であ
る。

【図５】フラッシュメモリのメモリセルの構造を示す図
である。

【図６】フラッシュメモリの読出、書き込み及び消去の
条件を示す図である。

【図７】全体を１ブロックとした従来のフラッシュメモ
リの回路構成を示す図である。

【図８】複数のブロックに分割し、ブロック毎の消去を
可能にした従来のフラッシュメモリの回路構成を示す図
である。

【図９】ブロック毎にロウデコーダを設けた従来のフラ
ッシュメモリの回路構成を示す図である。

【符号の説明】

１…ロウデコーダ ２−２、…、２−ｍ…ブロック用バッファ ３−１、…、３−ｍ…電源選択手段 ４−１、…、４−ｍ…ソース線制御部 ５…コラムデコーダ ６…コラムゲート ７…アドレスバッファ ８…センスアンプ／ライトアンプ ９…データ入出力バッファ １０…制御部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のワード線（ＷＬ）と、 該ワード線に対して垂直に配置された複数のビット線
   （ＢＬ）と、 前記ワード線と前記ビット線の交点に対応して配置され
   た複数のセル（Ｃｅ）と、 アクセスされるセルの位置に応じて前記ワード線のいず
   れかにアクセス信号を出力するロウデコーダ（１）とを
   備える不揮発性半導体記憶装置において、 前記複数のセル（Ｃｅ）は、同一ワード線に接続される
   セル群が複数のブロックになるように分割されており、 各ブロック毎に設けられ、選択信号に応じて第１電圧又
   は第２電圧を出力する複数の電源選択手段（３−１、３
   −２、…、３−ｍ）と、 各ワード線をブロック間で分離するように配置され、前
   記電源選択手段から出力される前記第１電圧又は第２電
   圧を受けて、ワード線に前記アクセス信号が出力された
   時には当該ブロックのワード線に、前記電源選択手段か
   ら出力される前記第１電圧又は第２電圧を印加するブロ
   ック用バッファ（２−２、…、２−ｍ）とを備え、 前記ロウデコーダ（１）は、前記電源選択手段から出力
   される前記第１電圧又は第２電圧を受けて、アクセスさ
   れるセルに位置に応じて前記ワード線のいずれかにアク
   セス信号として前記電源選択手段から出力される前記第
   １電圧又は第２電圧を印加することを特徴とする不揮発
   性半導体記憶装置。
2. 【請求項２】 前記複数の電源選択手段（３−１、３−
   ２、…、３−ｍ）は、セルに記憶したデータの読み出し
   時にはそれぞれ前記第２電圧を出力し、セルへのデータ
   書き込み時には、データを書き込むセルの属するブロッ
   クに対応する電源選択手段のみが前記第１の電圧を出力
   し、それ以外の電源選択手段は前記第２電圧を出力する
   ことを特徴とする請求項１に記載の不揮発性半導体記憶
   装置。
3. 【請求項３】 前記複数の電源選択手段（３−１、３−
   ２、…、３−ｍ）に入力される前記選択信号は、アクセ
   スされるセルに位置に応じて前記複数のビット線（Ｂ
   Ｌ）のいずれかを選択する信号を出力するコラムデコー
   ダから出力されることを特徴とする請求項２に記載の不
   揮発性半導体記憶装置。