JPH08195100A - 半導体記憶装置の動作テスト方法および半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 読出動作マージンの加速テストが可能な半導
体記憶装置を提供する。 【構成】 １つのブロックＢ１を選択し、その選択され
たブロックＢ１内の副ビット線ＳＢＬ１１を主ビット線
ＭＢＬ１に接続し、かつ副ビット線／ＳＢＬ１１を主ビ
ット線／ＭＢＬ１に接続すると同時に、もう１つのブロ
ックＢ２を選択し、その選択されたブロックＢ２内の副
ビット線ＳＢＬ１２を主ビット線ＭＢＬ１に接続し、か
つ副ビット線／ＳＢＬ１２を主ビット線／ＭＢＬ１に接
続する。これにより主および副ビット線対の総寄生容量
が意図的に大きくなるようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置の動作
をテストする方法およびそのような動作テストが可能な
半導体記憶装置に関し、さらに詳しくは、階層ビット線
（分割ビット線）構造を有するダイナミックランダムア
クセスメモリ（以下「ＤＲＡＭ」という）における読出
動作の加速テスト方法に関する。

【０００２】

【従来の技術】従来より、小さいチップ面積で大きい記
憶容量を実現することを目的として、いわゆる階層ビッ
ト線構造を有するＤＲＡＭが提案されている。このＤＲ
ＡＭでは、１つの主ビット線対に対応して複数の副ビッ
ト線対が設けられ、各副ビット線対は２つの選択トラン
ジスタを介して主ビット線対に接続されている。なお、
本出願人は特願平６−７３３２９号において、副ビット
線対の単位長さ当りの寄生容量の１／４以下の単位長さ
当りの寄生容量を持つ主ビット線対を備えた階層ビット
線構造の半導体記憶装置を既に開示している。

【０００３】

【発明が解決しようとする課題】ところで、半導体記憶
装置の大容量化に伴ってその動作テストのための時間が
増大している。そのため、信頼性の高いテストを短時間
で実施できる加速テスト方法が重要になってきている。
特に、階層ビット線構造を有する半導体記憶装置は一般
に大きい記憶容量を備えているため、読出動作マージ
ン、読出ノイズマージン、センス動作マージンなどの種
々のテストに長時間を要するという問題があった。

【０００４】この発明の目的は、信頼性の高いテストが
可能な半導体記憶装置を提供することである。

【０００５】この発明の他の目的は、不良を検出する能
力が高い半導体記憶装置を提供することである。

【０００６】この発明のさらに他の目的は、加速テスト
が可能な半導体記憶装置を提供することである。

【０００７】この発明のさらに他の目的は、読出動作マ
ージンの加速テストが可能な半導体記憶装置を提供する
ことである。

【０００８】この発明のさらに他の目的は、読出ノイズ
マージンの加速テストが可能な半導体記憶装置を提供す
ることである。

【０００９】この発明のさらに他の目的は、センス動作
マージンの加速テストが可能な半導体記憶装置を提供す
ることである。

【００１０】

【課題を解決するための手段】請求項１に係る半導体記
憶装置の動作テスト方法は、主ビット線対、複数の副ビ
ット線対、複数のトランジスタ対、複数のワード線、お
よび複数のメモリセルを備えた半導体記憶装置の動作を
テストする方法を前提とする。上記複数の副ビット線対
は上記主ビット線対に対応して設けられる。上記複数の
トランジスタ対は上記複数の副ビット線対に対応して設
けられる。上記複数のトランジスタ対の各々は、所定の
選択信号に応答して対応する副ビット線対の一方副ビッ
ト線を上記主ビット線対の一方主ビット線に接続し、か
つ他方副ビット線を他方主ビット線に接続する。上記複
数のワード線は上記複数の副ビット線対と交差して配置
される。上記複数のメモリセルは上記複数の副ビット線
対およびワード線の交点に対応して設けられる。上記複
数のメモリセルの各々は対応する副ビット線対およびワ
ード線に接続される。そして、この動作テスト方法は、
上記複数の副ビット線対のうち少なくとも２つの副ビッ
ト線対をプリチャージするステップ、上記２つの副ビッ
ト線対に対応する２つのトランジスタ対に上記選択信号
を与えることによりその２つのトランジスタ対を導通状
態とするステップ、上記複数のワード線のうち上記２つ
の副ビット線対の一方と交差して配置された１つのワー
ド線を昇圧するステップ、および上記主ビット線対の間
に生じた電位差を増幅するステップを含む。

【００１１】請求項２に係る半導体記憶装置の動作テス
ト方法は、主ビット線対、複数の副ビット線対、複数の
トランジスタ対、複数のワード線、および複数のメモリ
セルを含む半導体記憶装置の動作をテストする方法を前
提とする。上記複数の副ビット線対は上記主ビット線対
に対応して設けられる。上記複数のトランジスタ対は上
記複数の副ビット線対に対応して設けられる。上記複数
のトランジスタ対の各々は、所定の選択信号に応答して
対応する副ビット線対の一方副ビット線を上記主ビット
線対の一方主ビット線に接続し、かつ他方副ビット線を
他方主ビット線に接続する。上記複数ワード線は上記複
数の副ビット線対と交差して配置される。上記複数のメ
モリセルは上記複数の副ビット線対およびワード線の交
点に対応して設けられる。上記複数のメモリセルの各々
は対応する副ビット線対およびワード線に接続される。
そして、この動作テスト方法は、上記複数の副ビット線
対のうち少なくとも１つの副ビット線対の一方副ビット
線とその１つの副ビット線対に隣接する副ビット線対以
外のもう１つの副ビット線対の他方副ビット線とをプリ
チャージするステップ、上記１つの副ビット線対に対応
するトランジスタ対のうち上記一方副ビット線に対応す
る一方トランジスタに上記選択信号を与えることにより
その一方トランジスタを導通状態とし、かつ上記もう１
つの副ビット線対に対応するトランジスタ対のうち上記
他方副ビット線に対応する他方トランジスタに上記選択
信号を与えることによりその他方トランジスタを導通状
態とするステップ、上記複数のワード線のうち上記１つ
の副ビット線対と交差して配置された１つのワード線を
昇圧するステップ、および上記主ビット線対の間に生じ
た電位差を増幅するステップを含む。

【００１２】請求項３に係る半導体記憶装置の動作テス
ト方法は、主ビット線対、複数の副ビット線対、複数の
トランジスタ対、複数のワード線、および複数のメモリ
セルを備えた半導体記憶装置の動作をテストする方法を
前提とする。上記複数の副ビット線対は上記主ビット線
対に対応して設けられる。上記複数のトランジスタ対は
上記複数の副ビット線対に対応して設けられる。上記複
数のトランジスタ対の各々は、所定の選択信号に応答し
て対応する副ビット線対の一方副ビット線を上記主ビッ
ト線対の一方主ビット線に接続し、かつ他方副ビット線
を他方主ビット線に接続する。上記複数のワード線は上
記複数の副ビット線対と交差して配置される。上記複数
のメモリセルは上記複数の副ビット線対およびワード線
の交点に対応して設けられる。上記複数のメモリセルの
各々は対応する副ビット線対およびワード線に接続され
る。そして、この動作テスト方法は、上記複数の副ビッ
ト線対のうち少なくとも１つの副ビット線対のプリチャ
ージを開始するステップ、上記１つの副ビット線対のプ
リチャージを終了するステップ、上記複数の副ビット線
のうちもう１つの副ビット線対に接続されたメモリセル
のうち１つのメモリセルからデータを読出すステップ、
および上記１つの副ビット線対に接続されたメモリセル
のうち１つのメモリセルからデータを読出すステップを
含む。

【００１３】請求項４に係る半導体記憶装置は所定のテ
ストイネーブル信号に応答して動作テストが可能なもの
であって、主ビット線対、複数の副ビット線対、複数の
トランジスタ対、複数のワード線、複数のメモリセル、
第１の選択手段、および第２の選択手段を備える。上記
複数の副ビット線対は上記主ビット線対に対応して設け
られる。上記複数のトランジスタ対は上記複数の副ビッ
ト線対に対応して設けられる。上記複数のトランジスタ
対の各々は、所定の選択信号に応答して対応する副ビッ
ト線対の一方副ビット線を上記主ビット線対の一方主ビ
ット線に接続し、かつ他方副ビット線を他方主ビット線
に接続する。上記複数ワード線は上記複数の副ビット線
対と交差して配置される。上記複数のメモリセルは上記
複数の副ビット線対およびワード線の交点に対応して設
けられる。上記複数のメモリセルの各々は対応する副ビ
ット線対およびワード線に接続される。上記第１の選択
手段は、上記複数のトランジスタ対のうち１つのトラン
ジスタ対を選択しかつその選択されたトランジスタ対に
上記選択信号を与えることによりそのトランジスタ対を
導通状態とする。上記第２の選択手段は、上記テストイ
ネーブル信号に応答して上記複数のトランジスタ対のう
ち少なくとももう１つのトランジスタ対を選択しかつそ
の選択されたトランジスタ対に上記選択信号を与えるこ
とによりそのトランジスタ対を導通状態とする。

【００１４】請求項５に係る半導体記憶装置はさらに、
上記請求項４の構成に加えて、上記テストイネーブル信
号に応答して上記第１の選択手段によって選択されたト
ランジスタ対の一方に与えられるべき上記選択信号を遮
断するとともに、上記複数のトランジスタ対のうち上記
第１の選択手段によって選択されたトランジスタ対に隣
接するトランジスタ対以外のさらにもう１つのトランジ
スタ対を選択しかつその選択されたトランジスタ対の一
方に上記選択信号を与えることによりその一方トランジ
スタを導通状態とする第３の選択手段を備える。

【００１５】請求項６に係る半導体記憶装置はさらに、
上記請求項４または５の構成に加えて、複数のプリチャ
ージ手段、および不活性化手段を備える。上記複数のプ
リチャージ手段は上記複数の副ビット線対に対応して設
けられる。上記複数のプリチャージ手段の各々は対応す
る副ビット線対をプリチャージする。上記不活性化手段
は、上記テストイネーブル信号に応答して上記第１の選
択手段によって選択されるべきトランジスタ対に対応す
るプリチャージ手段を不活性化する。

【００１６】請求項７に係る半導体記憶装置は所定のテ
ストイネーブル信号に応答して動作テストが可能なもの
であって、主ビット線対、複数の副ビット線対、複数の
トランジスタ対、複数のワード線、複数のメモリセル、
第１の選択手段、および第２の選択手段を備える。上記
複数の副ビット線対は上記主ビット線対に対応して設け
られる。上記複数のトランジスタ対は上記複数の副ビッ
ト線対に対応して設けられる。上記複数のトランジスタ
対の各々は、所定に選択信号に応答して対応する副ビッ
ト線対の一方副ビット線を上記主ビット線対の一方主ビ
ット線に接続し、かつ他方副ビット線を他方主ビット線
に接続する。上記複数のワード線は上記複数の副ビット
線対と交差して配置される。上記複数のメモリセルは上
記複数の副ビット線対およびワード線の交点に対応して
設けられる。上記複数のメモリセルの各々は対応する副
ビット線対およびワード線に接続される。上記第１の選
択手段は、上記複数のトランジスタ対のうち１つのトラ
ンジスタ対を選択しかつその選択されたトランジスタ対
に上記選択信号を与えることによりそのトランジスタ対
を導通状態とする。上記第２の選択手段は、上記テスト
イネーブル信号に応答して、上記第１の選択手段によっ
て選択されたトランジスタ対の一方に与えられるべき上
記選択信号を遮断するとともに、上記複数のトランジス
タ対のうち上記第１の選択手段によって選択されたトラ
ンジスタ対に隣接するトランジスタ対以外のもう１つの
トランジスタ対を選択しかつその選択されたトランジス
タ対の一方に上記選択信号を与えることによりその一方
トランジスタを導通状態とする。

【００１７】請求項８に係る半導体記憶装置は所定のテ
ストイネーブル信号に応答して動作テストが可能なもの
であって、主ビット線対、複数の副ビット線対、複数の
トランジスタ対、複数のワード線、複数のメモリセル、
選択手段、複数のプリチャージ手段、および不活性化手
段とを備える。上記複数の副ビット線対は上記主ビット
線対に対応して設けられる。上記複数のトランジスタ対
は複数の副ビット線対に対応して設けられる。上記複数
のトランジスタ対の各々は、所定の選択信号に応答して
対応する副ビット線対の一方副ビット線を上記主ビット
線対の一方主ビット線に接続し、かつ他方副ビット線を
他方主ビット線に接続する。上記複数のワード線は上記
複数の副ビット線対と交差して配置される。上記選択手
段は、上記複数のトランジスタ対のうち１つのトランジ
スタ対を選択しかつその選択されたトランジスタ対に上
記選択信号を与えることによりそのトランジスタ対を導
通状態とする。上記複数のプリチャージ手段は上記複数
の副ビット線対に対応して設けられる。上記複数のプリ
チャージ手段の各々は対応する副ビット線対をプリチャ
ージする。上記不活性化手段は、上記テストイネーブル
信号に応答して上記選択手段によって選択されるべきト
ランジスタ対に対応するプリチャージ手段を不活性化す
る。

【００１８】

【作用】請求項１に係る動作テスト方法においては、少
なくとも２つの副ビット線対が主ビット線対に接続され
るため、その主および副ビット線対の総寄生容量が大き
くなる。これにより主ビット線対の間に生じる読出電位
差が小さくなるため、読出動作マージンの加速テストが
可能となる。

【００１９】請求項２に係る動作テスト方法において
は、１つの副ビット線対の一方副ビット線が一方主ビッ
ト線対に接続され、その１つの副ビット線対から離れた
もう１つの副ビット線対の他方副ビット線が他方主ビッ
ト線に接続されるため、これら２つの副ビット線に生じ
るノイズが共通とならない。これによりそれらのノイズ
は必ずしも完全に相殺されないため、ノイズマージンに
対する加速テストが可能となる。

【００２０】請求項３に係る動作テスト方法において
は、副ビット線対のプリチャージが中断されるため、そ
の副ビット線対にメモリセルからデータが読出される前
にその副ビット線対の電位が大幅に低下する。これによ
り主ビット線対の間に生じる読出電位差を確実に増幅す
ることが困難となるため、センス動作マージンに対する
加速テストが可能となる。

【００２１】請求項４に係る半導体記憶装置において
は、少なくとも２つの副ビット線対が主ビット線対に接
続されるため、その接続された副ビット線対および主ビ
ット線対の総寄生容量が大きくなる。これにより主ビッ
ト線対の間に生じる読出電位差が小さくなるため、読出
動作マージンに対する加速テストが可能となる。

【００２２】請求項５に係る半導体記憶装置において
は、上記請求項４の作用に加えて、データが読出される
上記副ビット線対の一方副ビット線が一方主ビット線対
に接続されず、その代わりにその副ビット線対から離れ
たもう１つの副ビット線対の一方副ビット線が一方主ビ
ット線に接続されるため、一方および他方副ビット線に
生じるノイズが共通にならない。これによりそれらのノ
イズは必ずしも完全に相殺されないため、ノイズマージ
ンに対する加速テストが可能となる。

【００２３】請求項６に係る半導体記憶装置において
は、上記請求項４または５の作用に加えて、副ビット線
対のプリチャージが中断されるため、その副ビット線対
にデータが読出される前にその副ビット線対の電位が大
幅に低下する。これにより副ビット線対の間に生じた読
出電位差を確実に増幅することが困難となるため、セン
ス動作マージンに対する加速テストが可能となる。

【００２４】請求項７に係る半導体記憶装置において
は、１つの副ビット線対の一方副ビット線が一方主ビッ
ト線に接続され、かつその副ビット線対から離れたもう
１つの副ビット線対の他方副ビット線が他方主ビット線
に接続されるため、その一方および他方副ビット線に生
じるノイズは共通にならない。これによりそれらのノイ
ズは必ずしも完全に相殺されないため、ノイズマージン
に対する加速テストが可能となる。

【００２５】請求項８に係る半導体記憶装置において
は、副ビット線対のプリチャージが中断されるため、そ
の副ビット線対にデータが読出される前にその副ビット
線対の電位は大幅に低下する。これによりその副ビット
線対の間に生じた電位差を確実に増幅することが困難と
なるため、センス動作マージンに対する加速テストが可
能となる。

【００２６】

【実施例】以下、この発明の実施例を図面を参照して詳
しく説明する。なお、図中同一符号は同一または相当部
分を示す。

【００２７】［実施例１］ （１） 構成 図１は、この発明の実施例１によるＤＲＡＭの全体構成
を示すブロック図である。図１を参照して、このＤＲＡ
Ｍは１枚の半導体基板１０上に形成されている。このＤ
ＲＡＭは、複数のメモリセルＭＣが行および列からなる
マトリクス状に配置されたメモリセルアレイ１１と、メ
モリセルアレイ１１の１つの行を選択する行デコーダ１
２と、メモリセルアレイ１１の１つの列を選択する列デ
コーダ１３と、メモリセルアレイ１１からのデータを増
幅するセンスアンプ列１５と、列デコーダ１３によって
選択された列のデータを入出力する入出力回路１４とを
備える。

【００２８】このＤＲＡＭはさらに、外部からのアドレ
ス信号Ａ１〜Ａ１２を行アドレス信号として行デコーダ
１２に供給するとともに、列アドレス信号として列デコ
ーダ１３に供給する行および列アドレスバッファ１６
と、外部からの入力データＤＱ１〜ＤＱ４を入出力回路
１４に供給する入力バッファ１７と、入出力回路１４か
らのデータを出力データＤＱ１〜ＤＱ４として外部に供
給する出力バッファ１８と、行アドレスストローブ信号
／ＲＡＳおよび列アドレスストローブ信号／ＣＡＳに応
答して種々の制御信号を発生するクロック発生回路１９
と、ビット線用のプリチャージ電位Ｖｂｌを発生するプ
リチャージ電位発生器２０とを備える。

【００２９】図２は、図１に示されたメモリセルアレイ
１１の２つの列およびその周辺回路を示すブロック図で
ある。図２を参照して、このメモリセルアレイ１１は８
つのブロックＢ１〜Ｂ８から構成されている。このメモ
リセルアレイ１１は、ブロックＢ１〜Ｂ８を横断して配
置された複数の主ビット線対を備える。図２では、２つ
の主ビット線対ＭＢＬ１，／ＭＢＬ１およびＭＢＬ２，
／ＭＢＬ２のみが代表的に示されている。また、主ビッ
ト線対の各々に沿って８つの副ビット線対が配置されて
いる。図２では、副ビット線対ＳＢＬ１１，／ＳＢＬ１
１〜ＳＢＬ１８，／ＳＢＬ１８およびＳＢＬ２１，／Ｓ
ＢＬ２１〜ＳＬＢ２８，／ＳＢＬ２８のみが代表的に示
されている。副ビット線対の各々は対応する１つのブロ
ック内に配置されている。

【００３０】また、副ビット線対の各々に対応して１つ
の選択トランジスタ対が配置されている。図２では、選
択トランジスタ対Ｑｓ１１，／Ｑｓ１１〜Ｑｓ１８，／
Ｑａ１８およびＱｓ２１，／Ｑｓ２１〜Ｑｓ２８，／Ｑ
ｓ２８のみが代表的に示されている。選択トランジスタ
対の一方は、対応する副ビット線対の一方と主ビット線
対の一方との間に接続されている。選択トランジスタ対
の他方は、対応する副ビット線対の他方と主ビット線対
の他方との間に接続されている。たとえば選択トランジ
スタＱｓ１１は副ビット線ＳＢＬ１１と主ビット線ＭＢ
Ｌ１との間に接続されている。他方、選択トランジスタ
／Ｑｓ１１は副ビット線／ＳＢＬ１１と主ビット線／Ｍ
ＢＬ１との間に接続されている。

【００３１】また、副ビット線と交差して複数のワード
線ＷＬが配置されている。副ビット線とワード線との交
点には複数のメモリセルＭＣが配置されている。メモリ
セルＭＣは、たとえば１つのアクセストランジスタ（図
示せず）と、１つのセルキャパシタ（図示せず）とから
構成されている。アクセストランジスタは対応する副ビ
ット線とセルキャパシタとの間に接続される。アクセス
トランジスタのゲート電極は対応するワード線に接続さ
れる。行デコーダ１２は、複数のワード線ＷＬのうち１
つを選択し、かつその選択されたワード線に昇圧された
電位を供給する。行デコーダ１２は、ブロックＢ１〜Ｂ
８に対応して８つの行デコーダ部１２１〜１２８に分割
されている。行デコーダ部１２１〜１２８の各々は、対
応するブロック内の複数のワード線ＷＬのうち１つを選
択する。

【００３２】また、主ビット線対の各々の間にはイコラ
イズ用のＮチャネルＭＯＳトランジスタが接続されてい
る。図２では、トランジスタＱｅ１およびＱｅ２のみが
代表的に示されている。すべてのイコライズ用のトラン
ジスタのゲート電極には１つのイコライズ信号ＥＱが与
えられる。また、主ビット線対の各々の間にはセンスア
ンプ（ＳＡ）２１が接続されている。センスアンプ２１
の各々は、対応する１つの主ビット線対の間に生じた電
位差を増幅する。

【００３３】また、主ビット線対の各々に対応して１つ
の列選択トランジスタ対が配置されている。図２では、
列選択トランジスタ対Ｑｃ１，／Ｑｃ１およびＱｃ２，
／Ｑｃ２のみが代表的に示されている。列選択トランジ
スタ対の各々は、対応する１つの主ビット線対と入出力
線対ＩＯ，／ＩＯとの間に接続されている。たとえば一
方の列選択トランジスタＱｃ１は主ビット線ＭＢＬ１と
入出力線ＩＯとの間に接続され、他方の列選択トランジ
スタ／Ｑｃ１は主ビット線／ＭＢＬ１と入出力線／ＩＯ
との間に接続されている。列デコーダ１３は、複数の列
選択トランジスタ対のうち１つを選択し、かつその選択
された列選択トランジスタ対の両方のトランジスタのゲ
ート電極に列選択信号を与える。たとえば列選択トラン
ジスタＱｃ１および／Ｑｃ１のゲート電極には列選択信
号ＣＳ１が与えられる。

【００３４】また、副ビット線対の各々に対応して１つ
のプリチャージ回路２２が配置されている。各プリチャ
ージ回路２２は、対応する副ビット線対にプリチャージ
電位発生器２０で生成されたプリチャージ電位Ｖｂｌを
供給する。ここでは、プリチャージ電位Ｖｂｌとして電
源電位Ｖｃｃの半分の電位（以下、「中間電位」とい
う）Ｖｃｃ／２が供給される。

【００３５】図３は、プリチャージ回路２２の具体的な
構成を示す回路図である。図３を参照して、プリチャー
ジ回路２２はプリチャージトランジスタ２２１および２
２２から構成されている。プリチャージトランジスタ２
２１および２２２はともにプリチャージ信号ＰＲに応答
して導通状態となり、これによりプリチャージ電位Ｖｂ
ｌを副ビット線ＳＢＬおよび／ＳＢＬにそれぞれ供給す
る。

【００３６】このＤＲＡＭはさらに、ブロック選択用の
アドレス信号Ａ１〜Ａ３およびテストイネーブル信号／
ＴＥに応答してブロックＢ１〜Ｂ８を選択するブロック
選択回路２４を備える。テストイネーブル信号／ＴＥ
は、通常モードにおいてＨ（論理ハイ）レベルとなり、
テストモードにおいてＬ（論理ロー）レベルとなる。通
常モードにおいて、ブロック選択回路２４はアドレス信
号Ａ１〜Ａ３に応答してブロックＢ１〜Ｂ８のうち１つ
を選択する。テストモードにおいて、ブロック選択回路
２４はアドレス信号Ａ１〜Ａ３に応答してブロックＢ１
〜Ｂ８のうち２つを選択する。

【００３７】図４は、ブロック選択回路２４の具体的な
構成を示す回路図である。図４を参照して、このブロッ
ク選択回路２４は、８つのインバータ２４１〜２４８
と、８つのＮＯＲゲート２５１〜２５８と、８つのＮＡ
ＮＤゲート２６１〜２６８と、８つのインバータ２７１
〜２７８とを備える。インバータ２４１は、アドレス信
号Ａ１に対して相補的なアドレス信号／Ａ１を反転し、
その反転された信号をＮＯＲゲート２５１の一方入力ノ
ードに与える。インバータ２４２は、アドレス信号Ａ１
を反転し、その反転された信号をＮＯＲゲート２５２の
一方入力ノードに与える。インバータ２４３は、アドレ
ス信号／Ａ１を反転し、その反転された信号をＮＯＲゲ
ート２５３の一方入力ノードに与える。インバータ２４
４は、アドレス信号Ａ１を反転し、その反転された信号
をＮＯＲゲート２５４の一方入力ノードに与える。イン
バータ２４５は、アドレス信号／Ａ１を反転し、その反
転された信号をＮＯＲゲート２５５の一方入力ノードに
与える。インバータ２４６は、アドレス信号Ａ１を反転
し、その反転された信号をＮＯＲゲート２５６の一方入
力ノードに与える。インバータ２４７は、アドレス信号
／Ａ１を反転し、その反転された信号をＮＯＲゲート２
５７の一方入力ノードに与える。インバータ２４８は、
アドレス信号Ａ１を反転し、その反転された信号をＮＯ
Ｒゲート２５８の一方入力ノードに与える。

【００３８】すべてのＮＯＲゲート２５１〜２５８の他
方入力ノードにはテストイネーブル信号／ＴＥが与えら
れる。ＮＯＲゲート２５１〜２５８の出力信号はＮＡＮ
Ｄゲート２６１〜２６８の１つの入力ノードにそれぞれ
与えられる。

【００３９】ＮＡＮＤゲート２６１のもう１つの入力ノ
ードにはアドレス信号Ａ２に対して相補的なアドレス信
号／Ａ２が与えられ、さらにもう１つの入力ノードには
アドレス信号Ａ３に対して相補的なアドレス信号Ａ３が
与えられる。ＮＡＮＤゲート２６２のもう１つの入力ノ
ードにはアドレス信号／Ａ２が与えられ、さらにもう１
つの入力ノードにはアドレス信号／Ａ３が与えられる。
ＮＡＮＤゲート２６３のもう１つの入力ノードにはアド
レス信号Ａ２が与えられ、さらにもう１つの入力ノード
にはアドレス信号／Ａ３が与えられる。ＮＡＮＤゲート
２６４のもう１つの入力ノードにはアドレス信号Ａ２が
与えられ、さらにもう１つの入力ノードにはアドレス信
号／Ａ３が与えられる。ＮＡＮＤゲート２６５のもう１
つの入力ノードにはアドレス信号／Ａ２が与えられ、さ
らにもう１つの入力ノードにはアドレス信号Ａ３が与え
られる。ＮＡＮＤゲート２６６のもう１つの入力ノード
にはアドレス信号／Ａ２が与えられ、さらにもう１つの
入力ノードにはアドレス信号Ａ３が与えられる。ＮＡＮ
Ｄゲート２６７のもう１つの入力ノードにはアドレス信
号Ａ２が与えられ、さらにもう１つの入力ノードにはア
ドレス信号Ａ３が与えられる。ＮＡＮＤゲート２６８の
もう１つの入力ノードにはアドレス信号Ａ２が与えら
れ、さらにもう１つの入力ノードにはアドレス信号Ａ３
が与えられる。

【００４０】ＮＡＮＤゲート２６１〜２６８の出力信号
はインバータ２７１〜２７８においてそれぞれ反転さ
れ、その反転された信号はブロック選択信号ＢＳ１〜Ｂ
Ｓ８として選択トランジスタのゲート電極にそれぞれ与
えられる。たとえば、ブロック選択信号ＢＳ１はブロッ
クＢ１内のすべての選択トランジスタのゲート電極に与
えられる。

【００４１】（２） 動作 次に、このＤＲＡＭの通常モードにおける動作とテスト
モードにおける動作とを説明する。

【００４２】 通常モード まず、ブロックＢ１以外の１つのブロックがブロック選
択回路２４によって選択されているとする。すなわち、
Ｌレベルのブロック選択信号ＢＳ１がブロックＢ１内の
すべての選択トランジスタのゲート電極に与えられる。
ブロックＢ１内の選択トランジスタはすべてオフ状態と
なるため、ブロックＢ１内のすべての副ビット線対は主
ビット線対に接続されない。このとき、ブロックＢ１内
のプリチャージ回路２２にはＨレベルのプリチャージ信
号が与えられる。したがって、ブロックＢ１内のすべて
の副ビット線対は中間電位Ｖｃｃ／２にプリチャージさ
れる。また、選択されたブロックからデータが読出され
ると、センスアンプ２１によって主ビット線対の一方は
Ｈレベルにされ、他方はＬレベルにされる。このとき、
Ｈレベルのイコライズ信号ＥＱがイコライズトランジス
タのゲート電極に与えられると、イコライズトランジス
タはオン状態となり、これにより主ビット線対の電位は
中間電位Ｖｃｃ／２となる。

【００４３】次に、ブロックＢ１がブロック選択回路２
４によって選択される。すなわち、アドレス信号Ａ１〜
Ａ３がすべてＬレベルになると、ブロック選択信号ＢＳ
１のみがＨレベルとなり、他のブロック選択信号ＢＳ２
〜ＢＳ８はＬレベルとなる。Ｈレベルのブロック選択信
号ＢＳ１がブロックＢ１内の選択トランジスタのゲート
電極に与えられると、そのすべての選択トランジスタは
オン状態となる。したがって、ブロックＢ１内のすべて
の副ビット線対は主ビット線対にそれぞれ接続される。

【００４４】図５は、図２に示されたメモリセルアレイ
１１の第１列を示す回路図である。図５を参照して、選
択トランジスタＱｓ１１がオン状態となるため、副ビッ
ト線線ＳＢＬ１１は主ビット線ＭＢＬ１に接続される。
他方、選択トランジスタ／Ｑｓ１１もオン状態となるた
め、副ビット線／ＳＢＬ１１は主ビット線／ＭＢＬ１に
接続される。他の選択トランジスタはすべてオフ状態と
なるため、他の副ビット線対ＳＢＬ１２，／ＳＢＬ１２
〜ＳＢＬ１８，／ＳＢＬ１８はすべて主ビット線対ＭＢ
Ｌ１，／ＭＢＬ１に接続されない。このとき、ブロック
Ｂ２〜Ｂ８内のプリチャージ回路２２にはＨレベルのプ
リチャージ信号ＰＲ２〜ＰＲ８がそれぞれ与えられ続け
るため、副ビット線対ＳＢＬ１２，／ＳＢＬ１２はプリ
チャージされ続ける。ブロックＢ１内のプリチャージ回
路２２に与えられるプリチャージ信号ＰＲ１はＬレベル
となるため、副ビット線ＳＢＬ１１，／ＳＢＬ１１のプ
リチャージは終了する。しかし、図６に示されるよう
に、副ビット線対ＳＢＬ１１，／ＳＢＬ１１および主ビ
ット線対ＭＢＬ１，／ＭＢＬ１の電位は中間電位Ｖｃｃ
／２のまま維持される。

【００４５】次に、ブロックＢ１内の複数のワード線Ｗ
Ｌのうち１つが行デコーダ１２によって選択される。そ
の選択されたワード線ＷＬの電位は、図６に示されるよ
うに電源電位Ｖｃｃよりも高くなる。これによりそのワ
ード線ＷＬに接続されたメモリセルＭＣから副ビット線
ＳＢＬ１１および主ビット線ＭＢＬ１にデータが読出さ
れる。たとえばそのメモリセルＭＣがＬレベルのデータ
をストアしていた場合は、図６に示されるように主ビッ
ト線ＭＢＬ１および副ビット線ＳＢＬ１１の電位が中間
転位Ｖｃｃ／２からΔＶ１だけ低下する。したがって、
主ビット線ＭＢＬ１および／ＭＢＬ１の間に読出電位差
ΔＶ１が生じる。この読出電位差ΔＶ１は、メモリセル
ＭＣにおけるセルキャパシタの容量をＣｓとし、副ビッ
ト線の寄生容量をＣｓｕｂとし、さらに主ビット線の寄
生容量をＣｍａｉｎとすると、次式で表わされる。

【００４６】 ΔＶ１＝Ｃｓ／（Ｃｓｕｂ＋Ｃｍａｉｎ＋Ｃｓ） 次いで時刻ｔ１においてセンスアンプ２１が活性化さ
れ、その読出電位差ΔＶ１が増幅され、これにより主ビ
ット線ＭＢＬ１および副ビット線ＭＢＬ１１の電位はゼ
ロボルトとなり、他方、主ビット線／ＭＢＬ１および副
ビット線／ＳＢＬ１１の電位は電源電位Ｖｃｃとなる。
次いでＨレベルの列選択信号ＣＳ１が列選択トランジス
タＱｃ１および／Ｑｃ１のゲート電極に与えられ、これ
によりそのトランジスタＱｃ１および／Ｑｃ１がともに
オン状態となる。したがって、主ビット線ＭＢＬ１の電
位は列選択トランジスタＱｃ１を介して入出力線ＩＯに
伝達され、他方、主ビット線／ＭＢＬ１の電位は列選択
トランジスタ／Ｑｃ１を介して入出力線／ＩＯに伝達さ
れる。この入出力線対ＩＯ，／ＩＯに生じたデータは図
１の出力バッファ１８を介して出力される。

【００４７】 テストモード 一方、テストモードにおいてはテストイネーブル信号／
ＴＥがＬレベルとなる。このＬレベルのテストイネーブ
ル信号／ＴＥは、図４に示されたブロック選択回路２４
中のすべてのＮＯＲゲート２５１〜２５８に与えられ
る。そのため、アドレス信号Ａ１がＨレベルであるかＬ
レベルであるかに関係なく、常にＮＯＲゲート２５１の
出力信号はＨレベルとなる。そのため、アドレス信号Ａ
１〜Ａ３がすべてＬレベルになると、ブロック選択信号
ＢＳ１がＨレベルになるだけでなく、ブロック選択信号
ＢＳ２もＨレベルとなる。このようにブロックＢ１が選
択されるときは、常にブロックＢ２も選択される。

【００４８】なお、このブロック選択回路２４によれ
ば、ブロックＢ２が選択されるときは常にブロックＢ１
も選択される。また、ブロックＢ３およびＢ４の一方が
選択されるときはその他方も選択される。また、ブロッ
クＢ５およびＢ６の一方が選択されるときはその他方も
選択される。さらに、ブロックＢ７およびＢ８の一方が
選択されるときはその他方も選択される。

【００４９】図７は、テストモードにおいてブロックＢ
１が選択された場合の回路図である。Ｈレベルのブロッ
ク選択信号ＢＳ１がブロックＢ１内のすべての選択トラ
ンジスタのゲート電極に与えられると、その選択トラン
ジスタはすべてオン状態となり、これによりブロックＢ
１内の副ビット線対は主ビット線対にそれぞれ接続され
る。このとき、ブロックＢ２内のすべての選択トランジ
スタのゲート電極にもＨレベルのブロック選択信号ＢＳ
２が与えられるため、ブロックＢ２内の選択トランジス
タも導通状態となり、これによりブロックＢ２内の副ビ
ット線対も主ビット線対にそれぞれ接続される。たとえ
ば図７に示されるように、主ビット線ＭＢＬ１には副ビ
ット線ＳＢＬ１１だけでなく副ビット線ＳＢＬ１２も接
続される。他方、主ビット線／ＭＢＬ１には副ビット線
／ＳＢＬ１１だけでなく副ビット線／ＳＢＬ１２も接続
される。このとき、ブロックＢ１内のプリチャージ回路
２２にＬレベルのプリチャージ信号ＰＲ１が与えられる
と同様に、ブロックＢ２内のプリチャージ回路２２にも
Ｌレベルのプリチャージ信号ＰＲ２が与えられる。した
がって、ブロックＢ１およびＢ２内のすべての副ビット
線対のプリチャージは完了する。

【００５０】次に、上述した通常モードと同様にブロッ
クＢ１内の１つのワード線ＷＬが選択され、その選択さ
れたワード線ＷＬに接続されたメモリセルＭＣから副ビ
ット線ＳＢＬ１１および主ビット線ＭＢＬ１にデータが
読出される。このメモリセルＭＣにたとえばＬレベルの
データがストアされていたとすると、図８に示されるよ
うに、ワード線ＷＬの電位が上昇すると、主ビット線／
ＭＢＬ１の電位は中間電位Ｖｃｃ２／のまま維持される
が、主ビット線ＭＢＬ１の電位は中間電位Ｖｃｃ／２か
らΔＶ２だけ低下する。したがって、主ビット線ＭＢＬ
１および／ＭＢＬ１の間には読出電位差ΔＶ２が生じ
る。この読出電位差ΔＶ２は次式で表わされる。

【００５１】 ΔＶ２＝Ｃｓ／（２Ｃｓｕｂ＋Ｃｍａｉｎ＋Ｃｓ） このようにテストモードにおいては、副ビット線対ＳＢ
Ｌ１１，／ＳＢＬ１１だけでなく、副ビット線対ＳＢＬ
１２，／ＳＢＬ１２も主ビット線対ＭＢＬ，／ＭＢＬ１
に接続されるため、主ビット線および副ビット線の総寄
生容量は通常モードにおけるそれよりも大きくなる。し
たがって、読出電位差ΔＶ１およびΔＶ２を表わす上記
２つの式を対比すれば明らかなように、テストモードに
おける読出電位差ΔＶ２は通常モードにおける読出電位
差ΔＶ１よりも小さくなる。したがって、読出電位差が
小さいという過酷な状態の下でもその読出電位差が正確
に増幅されるかをテストすることができる。

【００５２】なお、ここではテストモードにおいて２つ
の副ビット線対が対応する１つの主ビット線対に接続さ
れるが、３つ以上の副ビット線対が対応する１つの主ビ
ット線対に接続されてもよい。また、ここでは８つのブ
ロックが設けられているが、ブロックの数は特に限定さ
れないのは当然である。

【００５３】以上のようにこの実施例１によれば、テス
トモードにおいて２つ以上の副ビット線対が対応する１
つの主ビット線対に接続されるため、その主ビット線対
および接続された副ビット線対の総寄生容量は通常モー
ドにおけるそれよりも大きくなる。そのため、テストモ
ードにおける読出電位差は通常モードにおける読出電位
差よりも小さくなる。このようにテストモードにおいて
は意図的に読出電位差が小さくされるため、読出動作マ
ージンに対して過酷なテストが実施可能となる。

【００５４】一般に、読出電位差を意図的に小さくする
ためには外部からノイズを与えたり、あるいは電源電位
Ｖｃｃを低下させたりするなど、様々なテストパターン
が必要となるが、この実施例１によれば容易に読出電位
差を小さくすることができるので、読出動作マージンに
対して厳しいテストを短時間で行なうことができる。そ
のため、広い読出動作マージンを有するＤＲＡＭを速や
かに選別することが可能となる。

【００５５】［実施例２］図９は、この発明の実施例２
によるＤＲＡＭにおけるブロック選択回路の一部構成を
示す回路図である。図９を参照して、実施例２によるブ
ロック選択回路は、ＮＡＮＤゲート２８１および２８２
と、ＮＯＲゲート２８３とを含む。ＮＡＮＤゲート２８
２の３つの入力ノードには、上記実施例１と同様にアド
レス信号Ａ１〜Ａ３がそれぞれ与えられる。さらにＮＡ
ＮＤゲート２８２のもう１つの入力ノードには、副ビッ
ト線を選択するためのアドレス信号Ａｊが与えられてい
る。また、ＮＡＮＤゲート２８１の１つの入力ノードに
はアドレス信号／Ａ３が与えられ、もう１つの入力ノー
ドには上記アドレス信号Ａｊと相補的なアドレス信号／
Ａｊが与えられ、さらにもう１つの入力ノードにはテス
トイネーブル信号ＴＥが与えられている。ＮＡＮＤゲー
ト２８１および２８２の出力信号はともにＮＯＲゲート
３８３に与えられる。ＮＯＲゲート２８３の出力信号は
ブロック選択信号ＢＳ８として選択トランジスタ／Ｑｓ
１８のゲート電極に与えられる。

【００５６】実施例２によるブロック選択回路はさら
に、インバータ２８４，２８６，２８８と、ＮＡＮＤゲ
ート２８５および２８７とを含む。テストイネーブル信
号ＴＥはインバータ２８４によって反転され、その反転
された信号はＮＡＮＤゲート２８５の一方入力ノードに
与えられる。ＮＡＮＤゲート２８５の他方入力ノードに
はアドレス信号／Ａｊが与えられる。ＮＡＮＤゲート２
８５の出力信号はインバータ２８６によって反転され、
その反転された信号はＮＡＮＤゲート２８７の１つの入
力ノードに与えられる。ＮＡＮＤゲート２８７の他の３
つの入力ノードには上記実施例１と同様にアドレス信号
／Ａ１および／Ａ３がそれぞれ与えられる。ＮＡＮＤゲ
ート２８７の出力信号はインバータ２８８によって反転
され、その反転された信号はブロック選択信号ＢＳ１と
して選択トランジスタ／Ｑｓ１１などのゲート電極に与
えられる。

【００５７】この実施例２においては、通常モード、つ
まりテストイネーブル信号ＴＥがＬレベルの場合におい
ては、上記実施例１の通常モードと同様に動作する。

【００５８】一方、テストモード、つまりテストイネー
ブル信号ＴＥがＨレベルの場合においては、選択トラン
ジスタ／Ｑｓ１１に与えられるブロック選択信号ＢＳ１
のみがＬレベルとなり、これにより選択トランジスタ／
Ｑｓ１１がオフ状態となる。これに対し、選択トランジ
スタ／Ｑｓ１８に与えられるブロック選択信号ＢＳ８の
みがＨレベルとなり、これにより選択トランジスタ／Ｑ
ｓ１８がオン状態となる。

【００５９】すなわち図１０に示されるように、テスト
モードにおいてはブロックＢ１が選択されたときそのブ
ロックＢ１内の選択トランジスタＱｓ１１のみがオン状
態となり、選択トランジスタ／Ｑｓ１１の代わりにブロ
ックＢ８内の選択トランジスタ／Ｑｓ１８がオン状態と
なる。したがって、副ビット線ＳＢＬ１１は副ビット線
／ＳＢＬ１１と対を構成するのでなく、副ビット線／Ｓ
ＢＬ１８と対を構成する。

【００６０】図１１は、このＤＲＡＭにおけるメモリセ
ルアレイの一部構成を示す断面図である。図１１を参照
して、一般に、ストレージノード２７、副ビット線ＳＢ
Ｌ１１，／ＳＢＬ１８などとセルプレート２８との間に
は容量Ｃｓ，Ｃなどが形成されている。また、メモリセ
ル中のアクセストランジスタのソース／ドレイン領域２
９と半導体基板２６との間には容量Ｃ２が形成されてい
る。したがって、セルプレート２８にノイズが発生する
と、そのノイズは容量Ｃ１を介して副ビット線ＳＢＬ１
１，／ＳＢＬ１８などに伝達される。また、半導体基板
２６にノイズが発生したときも、そのノイズは容量Ｃ２
を介して副ビット線ＳＢＬ１１，／ＳＢＬ１８などに伝
達される。したがって、互いに隣接する副ビット線には
同じレベルのノイズが伝達されるが、互いに離れたビッ
ト線には異なるレベルのノイズが伝達される。互いに離
れたビット線間においては、セルプレート２８の抵抗Ｒ
１または半導体基板２６中の抵抗Ｒ２の影響を無視でき
ないからである。

【００６１】上述したように副ビット線ＳＢＬ１１がそ
こから遠く離れた副ビット線／ＳＢＬ１８と対を構成す
ると、副ビット線ＳＢＬ１１に与えられるノイズは副ビ
ット線／ＳＢＬ１８に与えられるノイズと同じにならな
い。そのため、副ビット線ＳＢＬ１１および／ＳＢＬ１
８の間の電位差がセンスアンプ２１によって増幅されて
もそれらのノイズは完全には相殺されない。したがっ
て、ノイズマージンに対して厳しい状況の下で読出動作
のテストを行なうことができる。

【００６２】なお、この実施例２では副ビット線ＳＢＬ
１１および／ＳＢＬ１８が対を構成するが、互いに離れ
た副ビット線同士であれば対を構成する副ビット線は特
に限定されない。

【００６３】以上のようにこの実施例２によれば、テス
トモードでは一方の副ビット線が一方の主ビット線に接
続され、かつその副ビット線と離れたところに位置する
他方の副ビット線が他方の主ビット線と接続されるた
め、それら副ビット線に与えられるノイズが意図的に相
殺されなくなる。したがって、ノイズマージンに対する
加速テストが可能となる。

【００６４】［実施例３］図１２は、この発明の実施例
３によるＤＲＡＭにおけるプリチャージ回路２２および
その周辺回路の構成を示す回路図である。図１２を参照
して、この実施例３ではプリチャージ信号ＰＲはプリチ
ャージ回路２２中のトランジスタ２２１および２２２の
ゲート電極に直接与えられるのではなく、ＮＡＮＤゲー
ト３０およびインバータ３１を介して与えられる。すな
わち、ＮＡＮＤゲート３０の一方入力ノードにプリチャ
ージ信号ＰＲが与えられ、その他方入力ノードにテスト
イネーブル信号／ＴＥが与えられる。したがって、通常
モードにおいてはＨレベルのテストイネーブル信号／Ｔ
Ｅが与えられるため、プリチャージ信号ＰＲはそのまま
プリチャージ回路２２中のトランジスタ２２１および２
２２のゲート電極に与えられる。他方、テストモードに
おいてはＬレベルのテストイネーブル信号／ＴＥが与え
られるため、プリチャージ回路２２中のトランジスタ２
２１および２２２のゲート電極には常にＬレベルの信号
が与えられる。そのため、トランジスタ２２１および２
２２はともにオフ状態となり、これにより副ビット線Ｓ
ＢＬおよび／ＳＢＬはプリチャージされない。

【００６５】図１３（ａ），（ｂ）および図１４
（ｃ），（ｄ）は、実施例３の動作を説明するための回
路図である。ここでは、ブロックＢ２に着目してその動
作を説明する。

【００６６】図１３（ａ）に示されるように、ブロック
Ｂ２内の選択トランジスタＱｓ１２および／Ｑｓ１２は
ともにオフ状態にあり、かつプリチャージ回路２２には
Ｈレベルのプリチャージ信号ＰＲ２が与えられる。した
がって、副ビット線ＳＢＬ１２および／ＳＢＬ１２はと
もに中間電位Ｖｃｃ／２にプリチャージされている。

【００６７】次いで図１３（ｂ）に示されるように、ブ
ロックＢ１が選択されると、そのブロックＢ１内の選択
トランジスタＱｓ１１および／Ｑｓ１１がともにオン状
態となり、このブロックＢ１内のメモリセルＭＣからデ
ータが読出される。通常モードにおいては、選択ブロッ
ク以外の非選択ブロックでは副ビット線対がプリチャー
ジされ続けるが、テストモードにおいては副ビット線対
のプリチャージが中断される。ここでは、ブロックＢ２
内の副ビット線ＳＢＬ１２および／ＳＢＬ１２のプリチ
ャージが中断される。副ビット線ＳＢＬ１２および／Ｓ
ＢＬ１２は電気的にフローティング状態にある。

【００６８】次いで図１４（ｃ）に示されるように、電
源電位Ｖｃｃの主ビット線ＭＢＬ１が接地電位の主ビッ
ト線／ＭＢＬ１とイコライズトランジスタＱｅ１によっ
て短絡され、これにより主ビット線ＭＢＬ１および／Ｍ
ＢＬ１の電位はともに中間電位Ｖｃｃ／２となる。この
間もブロックＢ２内の副ビット線ＳＢＬ１２および／Ｓ
ＢＬ１２のプリチャージは中止されている。そのため、
副ビット線ＳＢＬ１２および／ＳＢＬ１２の電荷は、Ｐ
Ｎ接合などを介して半導体基板にリークする。このよう
に非選択ブロックＢ２におけるプリチャージが停止され
るため、図１５に示されるようにそれら副ビット線ＳＢ
Ｌ１２および／ＳＢＬ１２の電位は中間電位Ｖｃｃより
も低下する。

【００６９】次いで図１５に示されるようにブロック選
択信号ＢＳ２が立上がると、ブロックＢ２内の選択トラ
ンジスタＱｓ１２および／Ｑｓ１２がオン状態となる。
これにより主ビット線対ＭＢＬ１，／ＭＢＬ１から副ビ
ット線対ＳＢＬ１２，／ＳＢＬ１２に電荷がわずかに流
れ込むが、副ビット線対ＳＢＬ１２，／ＳＢＬ１２の電
位は中間電位Ｖｃｃ／２までは上昇しない。

【００７０】次いで図１５に示されるようにワード線Ｗ
Ｌの電位が上昇すると、図１４（ｄ）に示されるように
そのワード線ＷＬに接続されたメモリセルＭＣからデー
タが副ビット線／ＳＢＬ１２および主ビット線／ＭＢＬ
１に読出される。したがって、主ビット線対ＭＢＬ１，
／ＭＢＬ１の間に電位差が生じ、その電位差がセンスア
ンプによって増幅される。

【００７１】以上のようにこの実施例３によれば、非選
択ブロック内のプリチャージが停止されるため、その非
選択ブロック内の副ビット線対の電位はそこにデータが
読出される直前であるにもかかわらず中間電位Ｖｃｃ／
２によりも低下している。したがって、センスアンプが
主ビット線対の間に生じた電位差を確実に増幅すること
が困難となる。このようにデータが読出されるべき副ビ
ット線対の電位が意図的に中間電位Ｖｃｃ／２よりも低
下させられるため、センス動作マージンに対して過酷な
状況の下でセンス動作のテストを行なうことができる。

【００７２】［実施例４］図１６は、この発明の実施例
４によるＤＲＡＭの動作を説明するための回路図であ
る。この実施例４は、上記実施例１および２の組合せで
ある。

【００７３】図１６を参照して、選択されたブロックＢ
１内の選択トランジスタＱｓ１１はオン状態にあるが、
選択トランジスタ／Ｑｓ１１はオフ状態にある。このと
き、ブロックＢ２内の選択トランジスタＱｓ１２および
／Ｑ１２はともにオン状態にある。また、ブロックＢ８
内の選択トランジスタ／Ｑｓ１８はオン状態にある。

【００７４】したがって、ブロックＢ１が選択されると
同時にブロックＢ２も選択されるため、主および副ビッ
ト線対の総寄生容量が副ビット線対ＳＢＬ１２，／ＳＢ
Ｌ１２の分だけ大きくなる。また、副ビット線ＳＢＬ１
１はそこから遠く離れた副ビット線／ＳＢＬ１８と対を
構成するため、それらの副ビット線ＳＬＢ１１および／
ＳＢＬ１８に与えられるノイズは完全には相殺されな
い。

【００７５】この実施例４によれば、読出電位差を意図
的に小さくするとともに、副ビット線対に与えられるノ
イズを意図的に大きくすることによって、読出動作マー
ジンの加速テストが可能となる。

【００７６】［実施例５］図１７は、この発明の実施例
５によるＤＲＡＭの動作を説明するための回路図であ
る。この実施例５は、上記実施例１および３の組合せで
ある。

【００７７】図１７を参照して、この実施例５では選択
されるべきブロックＢ２におけるプリチャージは停止さ
れている。したがって、このブロックＢ２内においてデ
ータが読出される直前で副ビット線対ＳＢＬ１２，／Ｓ
ＢＬ１２の電位は中間電位Ｖｃｃ／２から低下してい
る。

【００７８】また、ブロックＢ２が選択されると同時に
ブロックＢ１も選択される。すなわち、ブロックＢ１内
の選択トランジスタＱｓ１１および／Ｑｓ１１もオン状
態となる。したがって、主および副ビット線対の総寄生
容量は副ビット線対ＳＢＬ１１，／ＳＢＬ１１の分だけ
大きくなる。

【００７９】この実施例５によれば、データが読出され
る直前の副ビット線対の電位が中間電位よりも低下して
いるためセンス動作の加速テストが可能であるととも
に、主および副ビット線の総寄生容量が大きくなるため
読出動作マージンの加速テストも可能となる。

【００８０】［実施例６］図１８は、この発明の実施例
６によるＤＲＡＭの動作を説明するための回路図であ
る。この実施例６は、上記実施例２および３の組合せで
ある。

【００８１】図１８を参照して、この実施例６ではブロ
ックＢ２が選択されている。しかし、このブロックＢ２
ではデータが読出される前にプリチャージが停止され、
それにより副ビット線対ＳＢＬ１２，／ＳＢＬ１２の電
位が中間電位Ｖｃｃ／２よりも低下している。このよう
に副ビット線対ＳＢＬ１２，／ＳＢＬ１２の電位が中間
電位Ｖｃｃ／２よりも低下した状態でデータが読出され
るため、センスアンプがこのデータを確実に増幅するこ
とは困難である。

【００８２】また、選択されたブロックＢ２内の選択ト
ランジスタ／Ｑｓ１２はオン状態にあるが、選択トラン
ジスタＱｓ１２はオフ状態にある。しかし、このオフ状
態にある選択トランジスタＱｓ１２の代わりにブロック
Ｂ８内の選択トランジスタＱｓ１８がオン状態にある。
したがって、副ビット線／ＳＢＬ１２は、そこから遠く
離れた副ビット線ＳＢＬ１８と対を構成するため、副ビ
ット線／ＳＢＬ１２およびＳＢＬ１８に与えられたノイ
ズは完全には相殺されない。

【００８３】この実施例６によれば、副ビット線対に与
えられるノイズが完全には相殺されないため、ノイズマ
ージンの加速テストが可能となるとともに、データが読
出されるべき副ビット線対の電位が中間電位よりも低下
しているためセンスマージンの加速テストも可能とな
る。

【００８４】［実施例７］図１９は、この発明の実施例
７によるＤＲＡＭの動作を説明するための回路図であ
る。この実施例７は、上記実施例１、２および３の組合
せである。

【００８５】図１９を参照して、この実施例７ではブロ
ックＢ２が選択される。しかし、このブロックＢ２の他
にもブロックＢ１も選択される。したがって、ブロック
Ｂ１内の選択トランジスタＱｓ１１および／Ｑｓ１１も
オン状態となる。また、選択されるべきブロックＢ２内
におけるプリチャージはデータが読出される前に既に停
止されている。したがって、データが読出される前に副
ビット線対ＳＢＬ１２，／ＳＢＬ１２の電位は中間電位
Ｖｃｃ／２よりも低下している。さらに、選択されたブ
ロックＢ２内の選択トランジスタ／Ｑｓ１２はオン状態
となるが、選択トランジスタＱｓ１２はオフ状態のまま
維持される。この選択トランジスタＱｓ１２の代わりに
ブロックＢ８内の選択トランジスタＱｓ１８がオン状態
となる。したがって、副ビット線／ＳＢＬ１２はそこか
ら離れた副ビット線ＳＢＬ１８と対を構成する。

【００８６】この実施例７によれば、主および副ビット
線対の総寄生容量が大きくなるため、読出動作マージン
の加速テストが可能となる。また、データが読出される
直前の副ビット線対の電位が中間電位よりも低下するた
め、センス動作マージンの加速テストが可能となる。さ
らに、互いに離れた２つの副ビット線が対を構成するた
め、ノイズマージンの加速テストが可能となる。

【００８７】［他の実施例］以上、この発明の種々の実
施例を詳述したが、この発明は上述した実施例によって
限定されるものではない。たとえば上述した実施例では
副ビット線対がいわゆるオープンビット線構造を有して
いるが、折返しビット線構造を有していてもよい。ま
た、メモリセルは１つのアクセストランジスタおよび１
つのセルキャパシタから構成されているが、メモリセル
にいわゆるフローティングゲート型トランジスタを採用
したＤＩＮＯＲ（Divided bit line NOR）フラッシュメ
モリ装置であってもよい。ＤＩＮＯＲフラッシュメモリ
の詳細は、たとえば IEEE JOURNAL OF SOLID-STATE CIR
CUITS, VOL. 29, NO. 4, APRIL 1994 の第４５４頁〜第
４５８頁に開示されている。

【００８８】その他、この発明はその趣旨を逸脱しない
範囲内で当業者の知識に基づき種々の改良、修正、変形
などを加えた態様で実施し得るものである。

【００８９】

【発明の効果】請求項１に係る半導体記憶装置の動作テ
スト方法によれば、２つ以上の副ビット線対が主ビット
線対に接続されるため、主および副ビット線対の総寄生
容量を意図的に大きくすることにより読出動作マージン
の加速テストを行なうことができる。

【００９０】請求項２に係る半導体記憶装置の動作テス
ト方法によれば、互いに遠く離れた２つの副ビット線に
よって対が構成されるため、ノイズが完全には相殺され
ず、それによりノイズマージンの加速テストを行なうこ
とができる。

【００９１】請求項３に係る半導体記憶装置の動作テス
ト方法によれば、データが読出されるべき副ビット線対
のプリチャージが停止されるため、データが読出される
直前の副ビット線対の電位を意図的に低下させることに
よりセンス動作マージンの加速テストを行なうことがで
きる。

【００９２】請求項４に係る半導体記憶装置によれば、
２つ以上の副ビット線対が主ビット線対に接続されるた
め、主および副ビット線対の総寄生容量を意図的に大き
くすることにより読出動作マージンの加速テストを行な
うことができる。

【００９３】請求項５に係る半導体記憶装置によれば、
上記請求項４の効果に加えて、互いに遠く離れた２つの
副ビット線によって対が構成されるため、それら副ビッ
ト線に与えられるノイズを意図的に相殺されないように
することによりノイズマージンの加速テストを行なうこ
とができる。

【００９４】請求項６に係る半導体記憶装置によれば、
請求項４または５の効果に加えて、データが読出される
べき副ビット線対のプリチャージが停止されるため、デ
ータが読出される直前の副ビット線対の電位を意図的に
低下させることによりセンス動作マージンの加速テスト
を行なうことができる。

【００９５】請求項７に係る半導体記憶装置によれば、
互いに遠く離れた２つのビット線によって対が構成され
るため、それら副ビット線に与えられるノイズを意図的
に相殺されないようにすることによりノイズマージンの
加速テストを行なうことができる。

【００９６】請求項８に係る半導体記憶装置によれば、
データが読出されるべき副ビット線対のプリチャージが
停止されるため、データが読出される直前の副ビット線
対の電位を意図的に低下させることによりセンス動作マ
ージンの加速テストを行なうことができる。

【図面の簡単な説明】

【図１】 この発明の実施例１によるＤＲＡＭの全体構
成を示すブロック図である。

【図２】 図１中のメモリセルアレイおよびその周辺回
路の一部構成を示すブロック図である。

【図３】 図２中のプリチャージ回路の具体的構成を示
す回路図である。

【図４】 図２中のブロック選択回路の具体的構成を示
す回路図である。

【図５】 図２に示されたＤＲＡＭの通常モードにおけ
る動作を説明するための回路図である。

【図６】 図５に示された通常モードにおける動作を示
すタイミングチャートである。

【図７】 図２に示されたＤＲＡＭのテストモードにお
ける動作を説明するための回路図である。

【図８】 図７に示されたテストモードにおける動作を
示すタイミングチャートである。

【図９】 この発明の実施例２によるＤＲＡＭにおける
ブロック選択回路の一部構成を示す回路図である。

【図１０】 この発明の実施例２によるＤＲＡＭのテス
トモードにおける動作を説明するための回路図である。

【図１１】 この発明の実施例２の作用効果を説明する
ためのメモリセルアレイの断面図である。

【図１２】 この発明の実施例３によるＤＲＡＭにおけ
るプリチャージ回路およびその周辺回路の構成を示す回
路図である。

【図１３】 この発明の実施例３によるＤＲＡＭの動作
を説明するための回路図である。

【図１４】 図１３の次の動作を説明するための回路図
である。

【図１５】 図１３および１４に示された動作を示すタ
イミングチャートである。

【図１６】 この発明の実施例４によるＤＲＡＭの動作
を説明するための回路図である。

【図１７】 この発明の実施例５によるＤＲＡＭの動作
を説明するための回路図である。

【図１８】 この発明の実施例６によるＤＲＡＭの動作
を説明するための回路図である。

【図１９】 この発明の実施例７によるＤＲＡＭの動作
を説明するための回路図である。

【符号の説明】

１１ メモリセルアレイ、１２ 行デコーダ、１３ 列
デコーダ、２１ センスアンプ、２２ プリチャージ回
路、２４ ブロック選択回路、ＭＢＬ１，／ＭＢＬ１，
ＭＢＬ２，／ＭＢＬ２ 主ビット線対、ＳＢＬ１１，／
ＳＢＬ１１〜ＳＢＬ１８，／ＳＢＬ１８，ＳＢＬ２１，
／ＳＢＬ２１〜ＳＢＬ２８，／ＳＢＬ２８ 副ビット線
対、ＷＬ ワード線、ＭＣ メモリセル、Ｑｓ１１，／
Ｑｓ１１〜Ｑｓ１８，／Ｑｓ１８，Ｑｓ２１，／Ｑｓ２
１〜Ｑｓ２８，／Ｑｓ２８ 選択トランジスタ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 主ビット線対と、 前記主ビット線対に対応して設けられた複数の副ビット
   線対と、 前記複数の副ビット線対に対応して設けられ、各々が所
   定の選択信号に応答して対応する副ビット線対の一方副
   ビット線を前記主ビット線対の一方主ビット線に接続し
   かつ他方副ビット線を他方主ビット線に接続する複数の
   トランジスタ対と、 前記複数の副ビット線対と交差して配置された複数のワ
   ード線と、 前記複数の副ビット線対およびワード線の交点に対応し
   て設けられ、各々が対応する副ビット線対およびワード
   線に接続された複数のメモリセルとを備えた半導体記憶
   装置の動作をテストする方法であって、 前記複数の副ビット線対のうち少なくとも２つの副ビッ
   ト線対をプリチャージするステップと、 前記２つの副ビット線対に対応する２つのトランジスタ
   対に前記選択信号を与えることによりその２つのトラン
   ジスタ対を導通状態とするステップと、 前記複数のワード線のうち前記２つの副ビット線対の一
   方と交差して配置された１つのワード線を昇圧するステ
   ップと、 前記主ビット線対の間に生じた電位差を増幅するステッ
   プとを含む半導体記憶装置の動作テスト方法。
2. 【請求項２】 主ビット線対と、 前記主ビット線対に対応して設けられた複数の副ビット
   線対と、 前記複数の副ビット線対に対応して設けられ、各々が所
   定の選択信号に応答して対応する副ビット線対の一方副
   ビット線を前記主ビット線対の一方主ビット線に接続し
   かつ他方副ビット線を他方主ビット線に接続する複数の
   トランジスタ対と、 前記複数の副ビット線対と交差して配置された複数のワ
   ード線と、 前記複数の副ビット線対およびワード線の交点に対応し
   て設けられ、各々が対応する副ビット線対およびワード
   線に接続された複数のメモリセルとを備えた半導体記憶
   装置の動作をテストする方法であって、 前記複数の副ビット線対のうち少なくとも１つの副ビッ
   ト線対の一方副ビット線とその１つの副ビット線対に隣
   接する副ビット線対以外のもう１つの副ビット線対の他
   方副ビット線とをプリチャージするステップと、 前記１つの副ビット線対に対応するトランジスタ対のう
   ち前記一方副ビット線に対応する一方トランジスタに前
   記選択信号を与えることによりその一方トランジスタを
   導通状態とし、かつ前記もう１つの副ビット線対に対応
   するトランジスタ対のうち前記他方副ビット線に対応す
   る他方トランジスタに前記選択信号を与えることにより
   その他方トランジスタを導通状態とするステップと、 前記複数のワード線のうち前記１つの副ビット線対と交
   差して配置された１つのワード線を昇圧するステップ
   と、 前記主ビット線対の間に生じた電位差を増幅するステッ
   プとを含む半導体記憶装置の動作テスト方法。
3. 【請求項３】 主ビット線対と、 前記主ビット線対に対応して設けられた複数の副ビット
   線対と、 前記複数の副ビット線対に対応して設けられ、各々が所
   定の選択信号に応答して対応する副ビット線対の一方副
   ビット線を前記主ビット線対の一方主ビット線に接続し
   かつ他方副ビット線を他方主ビット線に接続する複数の
   トランジスタ対と、 前記複数の副ビット線対と交差して配置された複数のワ
   ード線と、 前記複数の副ビット線対およびワード線の交点に対応し
   て設けられ、各々が対応する副ビット線対およびワード
   線に接続された複数のメモリセルとを備えた半導体記憶
   装置の動作をテストする方法であって、 前記複数の副ビット線対のうち少なくとも１つの副ビッ
   ト線対のプリチャージを開始するステップと、 前記１つの副ビット線対のプリチャージを終了するステ
   ップと、 前記複数の副ビット線のうちもう１つの副ビット線対に
   接続されたメモリセルのうち１つのメモリセルからデー
   タを読出すステップと、 前記１つの副ビット線対に接続されたメモリセルのうち
   １つのメモリセルからデータを読出すステップとを含む
   半導体記憶装置の動作テスト方法。
4. 【請求項４】 所定のテストイネーブル信号に応答して
   動作テストが可能な半導体記憶装置であって、 主ビット線対と、 前記主ビット線対に対応して設けられた複数の副ビット
   線対と、 前記複数の副ビット線対に対応して設けられ、各々が所
   定の選択信号に応答して対応する副ビット線対の一方副
   ビット線を前記主ビット線対の一方主ビット線に接続し
   かつ他方副ビット線を他方主ビット線に接続する複数の
   トランジスタ対と、 前記複数の副ビット線対と交差して配置された複数のワ
   ード線と、 前記複数の副ビット線対およびワード線の交点に対応し
   て設けられ、各々が対応する副ビット線対およびワード
   線に接続された複数のメモリセルと、 前記複数のトランジスタ対のうち１つのトランジスタ対
   を選択しかつその選択されたトランジスタ対に前記選択
   信号を与えることによりそのトランジスタ対を導通状態
   とする選択手段と、 前記テストイネーブル信号に応答して前記複数のトラン
   ジスタ対のうち少なくとももう１つのトランジスタ対を
   選択しかつその選択されたトランジスタ対に前記選択信
   号を与えることによりそのトランジスタ対を導通状態と
   する手段とを備えた半導体記憶装置。
5. 【請求項５】 前記テストイネーブル信号に応答して、
   前記選択手段によって選択されたトランジスタ対の一方
   に与えられるべき前記選択信号を遮断するとともに、前
   記複数のトランジスタ対のうち前記選択手段によって選
   択されたトランジスタ対に隣接するトランジスタ対以外
   のさらにもう１つのトランジスタ対を選択しかつその選
   択されたトランジスタ対の一方に前記選択信号を与える
   ことによりその一方トランジスタを導通状態とする手段
   をさらに備えたことを特徴とする請求項４に記載の半導
   体記憶装置。
6. 【請求項６】 前記複数の副ビット線対に対応して設け
   られ、各々が対応する副ビット線対をプリチャージする
   複数のプリチャージ手段と、 前記テストイネーブル信号に応答して前記選択手段によ
   って選択されるべきトランジスタ対に対応するプリチャ
   ージ手段を不活性化する手段とをさらに備えたことを特
   徴とする請求項４または５に記載の半導体記憶装置。
7. 【請求項７】 所定のテストイネーブル信号に応答して
   動作テストが可能な半導体記憶装置であって、 主ビット線対と、 前記主ビット線対に対応して設けられた複数の副ビット
   線対と、 前記複数の副ビット線対に対応して設けられ、各々が所
   定に選択信号に応答して対応する副ビット線対の一方副
   ビット線を前記主ビット線対の一方主ビット線に接続し
   かつ他方副ビット線を他方主ビット線に接続する複数の
   トランジスタ対と、 前記複数の副ビット線対と交差して配置された複数のワ
   ード線と、 前記複数の副ビット線対およびワード線の交点に対応し
   て設けられ、各々が対応する副ビット線対およびワード
   線に接続された複数のメモリセルと、 前記複数のトランジスタ対のうち１つのトランジスタ対
   を選択しかつその選択されたトランジスタ対に前記選択
   信号を与えることによりそのトランジスタ対を導通状態
   とする選択手段と、 前記テストイネーブル信号に応答して、前記選択手段に
   よって選択されたトランジスタ対の一方に与えられるべ
   き前記選択信号を遮断するとともに、前記複数のトラン
   ジスタ対のうち前記選択手段によって選択されたトラン
   ジスタ対に隣接するトランジスタ対以外のもう１つのト
   ランジスタ対を選択しかつその選択されたトランジスタ
   対の一方に前記選択信号を与えることによりその一方ト
   ランジスタを導通状態とする手段を備えた半導体記憶装
   置。
8. 【請求項８】 所定のテストイネーブル信号に応答して
   動作テストが可能な半導体記憶装置であって、 主ビット線対と、 前記主ビット線対に対応して設けられた複数の副ビット
   線対と、 前記複数の副ビット線対に対応して設けられ、各々が所
   定の選択信号に応答して対応する副ビット線対の一方副
   ビット線を前記主ビット線対の一方主ビット線に接続し
   かつ他方副ビット線を他方主ビット線に接続する複数の
   トランジスタ対と、 前記複数の副ビット線対と交差して配置された複数のワ
   ード線と、 前記複数の副ビット線対およびワード線の交点に対応し
   て設けられ、各々が対応する副ビット線対およびワード
   線に接続された複数のメモリセルと、 前記複数のトランジスタ対のうち１つのトランジスタ対
   を選択しかつその選択されたトランジスタ対に前記選択
   信号を与えることによりそのトランジスタ対を導通状態
   とする選択手段と、 前記複数の副ビット線対に対応して設けられ、各々が対
   応する副ビット線対をプリチャージする複数のプリチャ
   ージ手段と、 前記テストイネーブル信号に応答して前記選択手段によ
   って選択されるべきトランジスタ対に対応するプリチャ
   ージ手段を不活性化する手段とを備えた半導体記憶装
   置。