JPH08202550A - パイプライン処理機能を有するデータ処理装置 - Google Patents

パイプライン処理機能を有するデータ処理装置

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JPH08202550A
JPH08202550A JP7010112A JP1011295A JPH08202550A JP H08202550 A JPH08202550 A JP H08202550A JP 7010112 A JP7010112 A JP 7010112A JP 1011295 A JP1011295 A JP 1011295A JP H08202550 A JPH08202550 A JP H08202550A
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文樹 佐藤
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Abstract

(57)【要約】 【目的】 メモリアクセス、即ちメモリからデータを読
み出す処理が２サイクル以上にわたった場合において
も、パイプライン処理が滞ることのないパイプライン処
理機能を有するデータ処理装置の提供を目的とする。 【構成】 外部アクセスタイプの命令語の処理により外
部から読み込まれたデータを記憶するリードバッファレ
ジスタ13と、外部アクセスタイプの命令語の処理結果の
データが格納されるべきレジスタファイル４中のレジス
タを指定するデータを記憶するラッチ16と、外部アクセ
スタイプの命令語の処理により外部から読み込まれたデ
ータをリードバッファレジスタ13に一旦記憶させ、次に
外部アクセスタイプの命令語が処理される際の書き込み
ステージにおいて、ラッチ16が記憶しているレジスタ情
報により指定されるレジスタにリードバッファレジスタ
13が記憶しているデータを格納させる制御手段とを備え
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は命令語の処理を複数のス
テージに分解して実行するパイプライン処理機能を有す
るデータ処理装置に関する。
【０００２】
【従来の技術】近年のデータ処理装置では、データ処理
速度を向上させるために、所謂パイプライン処理機能を
備えている場合が多い。図８はそのような従来のパイプ
ライン処理機能を有するデータ処理装置のデータパスの
構成例を示すブロック図、図９及び図10は命令語の処理
を５段（ステージ）のパイプラインで実行する場合のパ
イプラインの構成及び各ステージによる処理の流れを示
す模式図である。なお、図９及び図10においては、上下
方向にパイプラインの各ステージが示されており、左右
方向に参照符号T0, T1, T2, T3, T4でサイクルが示され
ている。
【０００３】図９及び図10に示されているパイプライン
の各ステージの構成は以下の如くである。第１ステージ
はフェッチステージであり、命令語が命令語キャッシュ
からフェッチされる。第２ステージはデコードステージ
であり、フェッチされた命令語がデコードされる。第３
ステージは実行ステージであり、命令語で指定された演
算が演算論理回路によって実行される。第４ステージは
メモリ参照ステージであり、前ステージである実行ステ
ージでの演算結果として得られたアドレスに従ってメモ
リ参照、即ち外部メモリに対するアクセスが行なわれ
る。第５ステージは書き込みステージであり、実行ステ
ージで得られた演算結果、あるいはメモリ参照ステージ
での外部メモリのアクセスにより読み出されたデータが
レジスタに書き込まれる。
【０００４】図８において、参照符号１はデータパス中
の第１のデータバスを示しており、以下Ｘバスという。
参照符号２はデータパス中の第２のデータバスを示して
おり、以下Ｙバスという。参照符号３はデータパス中の
第３のデータバスを示しており、以下Ｚバスという。
【０００５】参照符号４はレジスタファイルを示してお
り、複数のレジスタにて構成されている。このレジスタ
ファイル４はＸバス１及びＹバス２への出力経路と、Ｚ
バス３からの入力経路とを有する。なお、デコードステ
ージでは命令語中のソースレジスタを指定するフィール
ドの値に対応するレジスタの内容がレジスタファイル４
から読み出されてＸバス１, Ｙバス２の双方または一方
へ出力される。また、デコードステージでは、デスティ
ネーションレジスタを指定するフィールドの値に対応す
るレジスタに対してＺバス３からデータが書き込みステ
ージで書き込まれる。
【０００６】参照符号５はオフセットレジスタを示して
おり、Ｙバス２への出力経路を有する。デコードステー
ジで命令語のオフセットデータを指定するフィールドof
f が有効であった場合は、オフセットレジスタ５の内容
がＹバス２へ実行ステージで出力される。
【０００７】参照符号６は論理演算回路(ALU) を示して
おり、Ｘバス１及びＹバス２からの入力経路を有する。
論理演算回路６は実行ステージで、Ｘバス１のデータと
Ｙバス２のデータとを入力し、命令語で指定された算術
演算または論理演算を両データに対して実行する。
【０００８】参照符号７はテンポラリレジスタを、参照
符号８はアドレスレジスタをそれぞれ示しており、いず
れも論理演算回路６の出力と接続されている。実行ステ
ージで論理演算回路６により得られた結果が演算結果で
ある場合はテンポラリレジスタ７がその演算結果を一時
的に保持し、それを書き込みステージでＺバス３へ出力
する。テンポラリレジスタ７はファーストインファース
トアウト(FIFO)型の２段のレジスタであり、実行ステー
ジで得られた演算結果を次の書き込みステージでＺバス
３へ出力することが出来る。実行ステージで論理演算回
路６により得られた結果が外部メモリ９に対するアドレ
スである場合はアドレスレジスタ８がそれを保持する。
【０００９】参照符号10はバスインタフェイス回路を示
しており、アドレスレジスタ８及びＺバス３からの入力
経路と、Ｘバス１, Ｙバス２及びＺバス３への出力経路
とを有する。また、バスインタフェイス回路10は外部メ
モリ９とはアドレスバス11,データバス12及び図示され
ていない制御信号線で接続されている。従って、バスイ
ンタフェイス回路10はアドレスレジスタ８からアドレス
が与えられると、それをアドレスバス11を介して外部メ
モリ９に与えることにより、外部メモリ９をアクセスし
てアドレスに対応するデータをデータバス12を介して読
み出す。
【００１０】以下、図９に示されているタイミングチャ
ートを参照して、従来のデータ処理装置においてパイプ
ラインにより命令が処理される手順を具体的に説明す
る。ここでは、命令語の一例としてたとえば(ADD Rx, R
y, Rz)がパイプラインで処理される手順について説明す
る。なお、この命令語(ADD Rx, Ry, Rz)は、Rxで指定さ
れるソースレジスタの内容とRyで指定されるソースレジ
スタの内容とを加算(ADD) してRzで指定されるデスティ
ネーションレジスタに書き込む命令語であり、メモリ参
照、即ち外部メモリに対するアクセスは行なわない。
【００１１】サイクルT0においてはフェッチステージ
で、命令語(ADD Rx, Ry, Rz)が命令語キャッシュからフ
ェッチされる。サイクルT1においてはデコードステージ
で、命令語(ADD Rx, Ry, Rz)が図示しないデコーダによ
りデコードされる。この際、命令語のRx, Ryでそれぞれ
指定されるソースレジスタの内容も同時にレジスタファ
イル４から読み出される（Rxリード, Ryリード）。
【００１２】サイクルT2においては実行ステージで、サ
イクルT1においてレジスタファイル４から読み出された
ソースレジスタの内容がＸバス１，Ｙバス２へそれぞれ
出力される（Rx→Ｘバス, Ry→Ｙバス) 。両者は論理演
算回路６により加算(ADD) され、加算結果はテンポラリ
レジスタ７に保持される（Ｘバス＋Ｙバス→Ｔ）。サイ
クルT3においては、この命令語がメモリ参照ステージで
メモリ参照を行なわないため何らの処理も行なわれず、
サイクルT2での加算結果がそのままテンポラリレジスタ
７に保持される（Ｔ→Ｔ’）。
【００１３】サイクルT4においては書き込みステージ
で、サイクルT3においてテンポラリレジスタ７に保持さ
れていた加算結果がＺバス３経由でレジスタファイル４
中のRzで指定されるデスティネーションレジスタに書き
込まれる（Ｔ’→Ｚバス→Rz）。以上により、命令語(A
DD Rx, Ry, Rz)の処理が終了する。
【００１４】上述の命令語(ADD Rx, Ry, Rz)はメモリ参
照を行なわないタイプであるが、メモリ参照が行なわれ
るタイプの例として命令語(RD Rx, off, Rz)のパイプラ
インによる処理手順を図10の模式図を参照して説明す
る。
【００１５】なお、この命令語(RD Rx, off, Rz)は、Rx
で指定されるソースレジスタの内容とoff で指定される
オフセットデータとを加算し、その結果をアドレスとし
てメモリからデータを読み出すメモリ参照、即ち外部メ
モリに対するアクセスを行い、そのデータをRzで指定さ
れるデスティネーションレジスタに書き込む命令語であ
る。
【００１６】サイクルT0においてはフェッチステージ
で、命令語(RD Rx, off, Rz)が命令語キャッシュからフ
ェッチされる。サイクルT1においてはデコードステージ
で、命令語(RD Rx, off, Rz)が図示されていないデコー
ダによりデコードされる。この際、命令語のRxで指定さ
れるソースレジスタの内容もレジスタファイル４から読
み出される (Rxリード) 。
【００１７】サイクルT2においては実行ステージで、サ
イクルT1において読み出されたソースレジスタの内容が
Ｘバス１へ出力され (Rx→Ｘバス) 、 offで指定される
オフセットデータがオフセットレジスタ５からＹバス２
へ出力される(off→Ｙバス)。両者は論理演算回路６に
より加算され、加算結果はアドレスレジスタ８に保持さ
れる (Ｘバス＋Ｙバス→AD) 。
【００１８】サイクルT3においてはメモリ参照ステージ
で、サイクルT2において得られた加算結果をアドレスと
して、バスインタフェイス回路10が外部メモリ９からデ
ータを読み出す（Ｍ[AD]→BIU)。サイクルT4においては
書き込みステージで、サイクルT3において外部メモリ９
から読み出されたデータがＺバス３を経由してレジスタ
ファイル４中のRzで指定されるレジスタに書き込まれる
(BIU→Ｚバス→Rz) 。以上により、命令語(RD Rx, off,
Rz)の処理が終了する。
【００１９】従って、メモリ参照（外部アクセス）を行
なわないタイプの命令語、たとえば前述の命令語(ADD R
x, Ry, Rz)と、メモリ参照（外部アクセス）を行なうタ
イプの命令語、たとえば前述の命令語(RD Rx, off, Rz)
とのいずれのタイプの命令語でもパイプライン処理は基
本的には同様の手順で実行される。
【００２０】
【発明が解決しようとする課題】上述のような従来の技
術によるパイプライン処理機能を有するデータ処理装置
では、メモリ参照を行なわないタイプの命令語の処理と
外部アクセスによりメモリからデータを読み出す (メモ
リ参照を行なう) タイプの命令語の処理とは基本的には
いずれも同様の手順でパイプライン処理される。従っ
て、双方のタイプの命令語が混在する場合には、メモリ
からデータを読み出す、あるいは書き込むためのメモリ
参照ステージでの処理が１サイクルで完了する必要があ
る。しかし、一般的に外部メモリは動作速度がデータ処
理装置本体に比して低速であるため、そのような要求を
満たすために通常はデータキャッシュが使用される。し
かし、データキャッシュは比較的コストが高いため、た
とえばデータ処理装置が所謂組み込み用途、即ち種々の
家電製品等のコントローラとして使用されるような場合
にはコスト面の制約から採用され難いのが実情である。
このため、従来はパイプライン処理を行なわないか、あ
るいはメモリ参照ステージでの処理が１サイクルで完了
するようにデータ処理速度を低くする手法、換言すれば
１サイクルの時間を長くするというような手法が採用さ
れていた。
【００２１】本発明はこのような事情に鑑みてなされた
ものであり、メモリアクセス、即ちメモリからデータを
読み出す処理が２サイクル以上にわたった場合において
も、パイプライン処理が滞ることのないパイプライン処
理機能を有するデータ処理装置の提供を目的とする。
【００２２】また、更に加えて、後続する命令が先行す
る命令により書き換えられるレジスタを使用する場合に
は、後続する命令のパイプライン処理を一旦停止して所
謂レジスタコンフリクトを回避し得るパイプライン処理
機能を有するデータ処理装置の提供をも目的とする。
【００２３】
【課題を解決するための手段】本発明に係るパイプライ
ン処理機能を有するデータ処理装置は、複数のレジスタ
を含むレジスタファイルと、命令語の処理をその処理結
果をレジスタファイル中のいずれかのレジスタに格納す
る書き込みステージを含む複数のステージに分解して実
行するパイプライン処理機能とを備え、外部アクセスに
より外部からデータを読み込んで書き込みステージにお
いてレジスタファイル中のいずれかのレジスタに格納す
る外部アクセスタイプの命令語を含む複数のタイプの命
令語をパイプライン処理機能により処理するデータ処理
装置であって、前記外部アクセスタイプの命令語の処理
により外部から読み込まれたデータを記憶するデータ記
憶手段と、外部アクセスタイプの命令語の処理結果のデ
ータが格納されるべきレジスタを指定するレジスタ情報
を記憶するレジスタ情報記憶手段と、外部アクセスタイ
プの命令語の処理により外部から読み込まれたデータを
データ記憶手段に一旦記憶させ、次に外部アクセスタイ
プの命令語が処理される際の書き込みステージにおい
て、レジスタ情報記憶手段が記憶しているレジスタ情報
により指定されるレジスタにデータ記憶手段が記憶して
いるデータを格納させる制御手段とを備えたことを特徴
とする。
【００２４】また、本発明のパイプライン処理機能を有
するデータ処理装置は、複数のレジスタを含むレジスタ
ファイルと、命令語の処理をその処理結果をレジスタフ
ァイル中のいずれかのレジスタに格納する書き込みステ
ージを含む複数のステージに分解して実行するパイプラ
イン処理機能とを備え、外部アクセスにより外部からデ
ータを読み込んで書き込みステージにおいてレジスタフ
ァイル中のいずれかのレジスタに格納する外部アクセス
タイプの命令語を含む複数のタイプの命令語をパイプラ
イン処理機能により処理するデータ処理装置であって、
前記外部アクセスタイプの命令語の処理により外部から
読み込まれたデータを記憶するデータ記憶手段と、外部
アクセスタイプの命令語の処理結果のデータが格納され
るべきレジスタを指定するレジスタ情報を記憶するレジ
スタ情報記憶手段と、レジスタ情報記憶手段が記憶して
いる情報と、外部アクセスタイプの命令語に後続する命
令語が使用するレジスタを指定する情報とを比較する比
較手段を有し、外部アクセスタイプの命令語の処理によ
り外部から読み込まれたデータをデータ記憶手段に一旦
記憶させ、次に外部アクセスタイプの命令語が処理され
る際の書き込みステージにおいて、レジスタ情報記憶手
段が記憶しているレジスタ情報により指定されるレジス
タにデータ記憶手段が記憶しているデータを格納させ、
外部アクセスタイプの命令語による外部アクセスが終了
する以前に比較手段が一致を検出した場合は、外部アク
セスタイプの命令語に後続する命令語の実行を外部アク
セスタイプの命令語の外部アクセスが終了するまで停止
させる制御手段とを備えたことを特徴とする。
【００２５】
【作用】本発明に係るパイプライン処理機能を有するデ
ータ処理装置では、外部アクセスタイプの命令語の処理
により外部から読み込まれたデータがデータ記憶手段に
一旦記憶され、次に外部アクセスタイプの命令語が処理
される際の書き込みステージにおいて、レジスタ情報記
憶手段が記憶しているレジスタ情報により指定されるレ
ジスタにデータ記憶手段が記憶しているデータが格納さ
れる。これにより、外部アクセスタイプの命令語による
外部アクセスに要する時間には拘わらずパイプライン処
理が滞ることなく実行される。
【００２６】また本発明に係るパイプライン処理機能を
有するデータ処理装置では更に、外部アクセスタイプの
命令語による外部アクセスが終了する以前に比較手段が
一致を検出した場合は、外部アクセスタイプの命令語に
後続する命令語の実行を外部アクセスタイプの命令語の
外部アクセスが終了するまで停止される。これにより、
後続する命令のパイプライン処理が一旦停止されて所謂
レジスタコンフリクトが回避される。
【００２７】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。なお、最初に本発明のパイプライン処理
機能を有するデータ処理装置により処理される命令語に
ついて説明し、その後に本発明のパイプライン処理機能
を有するデータ処理装置の構成について説明する。
【００２８】本発明のパイプライン処理機能を有するデ
ータ処理装置により処理される命令語は32ビット長であ
り、実行すべき演算の種類またはメモリの読み出し等の
動作を指定するためのフィールド, レジスタを指定する
ためのフィールド, またはオフセットデータを指定する
ためのフィールド等で構成されている。フォーマットと
しては数種類があり、個々の命令語に応じていずれのフ
ォーマットが使用されるかは固定されている。また、あ
る種類のフォーマットには特定のフィールド、たとえば
レジスタRyを指定するフィールドが存在しない場合もあ
る。以下に本発明のデータ処理装置により処理される命
令語の一例を、図３の模式図に命令語のフォーマットの
一例を示す。
【００２９】 命令語(ADD Rx, Ry, Rz) 命令語(RD Rx, off, Rz) 命令語(OR Rx, Ry, Rz) 命令語(SUB Rx, Ry, Rz) 命令語(AND Rx, Ry, Rz)
【００３０】命令語(ADD Rx, Ry, Rz)は算術加算のため
の命令語であり、Rxで指定されるソースレジスタの内容
とRyで指定されるソースレジスタの内容とを加算し、そ
の加算結果をRzで指定されるデスティネーションレジス
タに書き込む処理を指定する。命令語(RD Rx off Rz)は
データ転送のための命令語であり、Rxで指定されるソー
スレジスタの内容にoff を値とするオフセットデータを
加算した結果をアドレスとして外部メモリからデータを
読み出し、そのデータをRzで指定されるデスティネーシ
ョンレジスタに書き込む処理を指定する。命令語(OR R
x, Ry, Rz) は論理和演算のための命令語であり、Rxで
指定されるソースレジスタの内容とRyで指定されるソー
スレジスタの内容とを論理和演算し、その結果をRzで指
定されるデスティネーションレジスタに書き込む処理を
指定する。命令語(SUB Rx, Ry, Rz)は算術減算のための
命令語であり、Rxで指定されるソースレジスタの内容か
らRyで指定されるソースレジスタの内容を減算し、その
結果をRzで指定されるデスティネーションレジスタに書
き込む処理を指定する。命令語(AND Rx, Ry, Rz)は論理
積演算のための命令語であり、Rxで指定されるソースレ
ジスタの内容とRyで指定されるソースレジスタの内容と
を論理積演算し、その結果をRzで指定されるデスティネ
ーションレジスタに書き込む処理を指定する。
【００３１】また、各命令語は本発明のデータ処理装置
によるデコードを容易にするため、指定する対象が同一
であるフィールドは異なるフォーマットであっても同一
のビット位置に位置するように定められている。たとえ
ば、図３に参照符号100 にて示されている命令語のフォ
ーマットはビット０乃至４がRzのフィールド, ビット５
乃至９がRxのフィールド, ビット10乃至14がRyのフィー
ルド, ビット15乃至31が演算(ADD) を指定するフィール
ドになっている。
【００３２】また、図３に参照符号101 にて示されてい
る命令語のフォーマットはビット０乃至４がRzのフィー
ルド, ビット５乃至９がRxのフィールド, ビット10乃至
25がoff のフィールド, ビット26乃至31が演算(RD)を指
定するフィールドになっている。
【００３３】なお、フォーマット100 のビット15乃至31
のフィールドにより演算OR, SUB, ANDを指定することも
可能である。従って、上述の命令語を例にすると、各命
令語のRzのフィールドはいずれのフォーマットにおいて
も同一のビット位置、ビット０乃至４にあり、同様に各
命令語のRxのフィールドもビット５乃至９にある。ま
た、命令語(ADD Rx, Ry, Rz), 命令語(OR Rx, Ry, Rz),
命令語(SUB Rx, Ry, Rz)及び命令語(AND Rx, Ry, Rz)の
Ryのフィールドもビット10乃至14にある。
【００３４】次に、本発明のデータ処理装置の構成につ
いて説明する。本発明のデータ処理装置では基本的には
命令語の処理を４段（ステージ）のパイプラインで行な
う。パイプラインの各ステージの構成は以下の如くであ
る。第１ステージはフェッチステージであり、命令語が
命令語キャッシュからフェッチされる。第２ステージは
デコードステージであり、フェッチされた命令語がデコ
ードされる。第３ステージは実行ステージであり、命令
語で指定された演算が演算論理回路によって実行され
る。第４ステージは書き込みステージであり、実行ステ
ージで得られた演算結果がレジスタに書き込まれる。
【００３５】図２は本発明のデータ処理装置の制御回路
の要部の構成例を示すブロック図である。図２におい
て、”○”にて示されている部分はそれぞれに接続され
ている破線にて示されている信号線から与えられる信号
が論理”１”である場合に信号を伝達するゲートを示し
ている。信号φは本発明のデータ処理装置の同期クロッ
ク信号を示しており、信号＃φはその反転信号である。
信号φ・＃RDは、メモリからデータを読み出す命令語以
外の命令語の実行ステージでの処理の前半において論
理”１”になる制御信号を示しており、命令語がデコー
ドされた時点で信号φ・＃RDが出力されるべきであるか
否かが判明する。信号φ・RDは実行ステージにおいてメ
モリからデータを読み出す命令語が処理される際に、サ
イクルの前半で論理”１”になる制御信号を示してお
り、命令語がデコードされた時点で信号φ・RDが出力さ
れるべきであるか否かが判明する。
【００３６】参照符号14は命令語レジスタを示してお
り、図示されていない命令キャッシュと接続されてお
り、パイプラインのデコードステージに対応して命令語
の各ビットを保持する。
【００３７】参照符号15は第１のラッチを示しており、
ゲート150 を介して命令語レジスタ14のビット０乃至４
が格納される部分、具体的には各命令語のRzのフィール
ドが格納される部分と接続されている。なお、ゲート15
0 は信号＃φにより制御される。具体的には、ゲート15
0 は、命令語レジスタ14のビット０乃至４の信号を信号
＃φが論理”１”である場合に第１のラッチ15へ伝達す
る。
【００３８】参照符号16は第２のラッチを示しており、
ゲート160 を介して第１のラッチ15の出力と接続されて
いる。なお、ゲート160 は信号φ・RDにより制御され
る。具体的には、ゲート160 は、第１のラッチ15が出力
している信号を信号φ・RDが論理”１”である場合に第
２のラッチ16へ伝達する。
【００３９】参照符号17は第３のラッチを示しており、
ゲート170 を介して第２のラッチ16の出力と接続されて
いる。なお、ゲート170 は信号＃φにより制御される。
具体的には、ゲート170 は、第２のラッチ16が出力して
いる信号RBを信号＃φが論理”１”である場合に第３の
ラッチ17へ伝達する。
【００４０】参照符号18は第４のラッチを示しており、
ゲート180 を介して第１のラッチ15の出力と、ゲート18
1 を介して第３のラッチ17の出力とそれぞれ接続されて
いる。なお、ゲート180 は信号φ・＃RDにより、ゲート
181 は信号φ・RDによりそれぞれ制御される。具体的に
は、ゲート180 は、第１のラッチ15が出力している信号
を信号φ・＃RDが論理”１”である場合に第４のラッチ
18へ伝達する。また、ゲート181 は、第３のラッチ17が
出力している信号を信号φ・RDが論理”１”である場合
に第４のラッチ18へ伝達する。
【００４１】以下の説明では、命令語レジスタ14のビッ
ト５乃至９に対応する部分、即ち各命令語のRxのフィー
ルドが格納される部分の出力を信号RXとし、同じくビッ
ト10乃至14に対応する部分、即ち命令語(RD Rx off Rz)
以外の各命令語のRyのフィールドが格納される部分の出
力を信号RYとし、同じくビット０乃至４に対応する部
分、即ち各命令語のRzのフィールドが格納される部分の
出力を信号RZとする。更に、第４のラッチ18の出力を信
号RZ' とし、第２のラッチ16の出力を信号RBとする。
【００４２】参照符号20は制御手段としても比較手段と
しても機能する比較回路を示しており、信号RX, 信号R
Y, 信号RZ, 信号RZ' の各信号を信号RBと比較し、比較
結果を表す信号RBtoX, RBtoY, ZtoRB, RZeqRB をそれぞ
れ出力する。なお、信号RBtoXは信号RXと信号RBとが一
致した場合に論理”１”になり、信号RBtoY は信号RYと
信号RBとが一致した場合に論理”１”になり、信号ZtoR
B は信号RZ' と信号RBとが一致した場合に論理”１”に
なる。また、信号RZeqRBは信号RZと信号RBとが一致した
場合に論理”１”になる。
【００４３】図１は本発明のデータ処理装置のデータパ
スの構成例を示すブロック図である。参照符号１はデー
タパス中の第１のデータバスを示しており、以下Ｘバス
という。参照符号２はデータパス中の第２のデータバス
を示しており、以下Ｙバスという。参照符号３はデータ
パス中の第３のデータバスを示しており、以下Ｚバスと
いう。
【００４４】参照符号４はレジスタファイルを示してお
り、複数のレジスタにて構成されている。このレジスタ
ファイル４はＸバス１及びＹバス２への出力経路と、Ｚ
バス３からの入力経路とを有する。なお、デコードステ
ージでは、信号RXで指定されるレジスタの内容と信号RY
で指定されるレジスタの内容とがレジスタファイル４か
ら読み出される。そして、デコードステージで命令語の
Rxのフィールドが有効であり且つ信号RBtoX が論理”
０”であった場合は、信号RXで指定されるレジスタの内
容がＸバス１へ実行ステージで出力される。また、デコ
ードステージで命令語のRyのフィールドが有効であり且
つ信号RBtoY が論理”０”であった場合は、信号RYで指
定されるレジスタの内容がＹバス２へ実行ステージで出
力される。更に、デコードステージで命令語のRZのフィ
ールドが有効であり且つ実行ステージで信号ZtoRB が論
理”０”であった場合は、信号RZ' で指定されるレジス
タに対してＺバス３からデータが書き込みステージで書
き込まれる。
【００４５】参照符号５はオフセットレジスタを示して
おり、Ｙバス２への出力経路を有する。デコードステー
ジで命令語のオフセットデータを指定するフィールドof
f が有効であった場合は、オフセットレジスタ５の内容
がＹバス２へ実行ステージで出力される。
【００４６】参照符号６は論理演算回路(ALU) を示して
おり、Ｘバス１及びＹバス２からの入力経路を有する。
論理演算回路６は実行ステージで、Ｘバス１のデータと
Ｙバス２のデータとを入力し、命令語で指定された算術
演算または論理演算を両データに対して実行する。
【００４７】参照符号７はテンポラリレジスタを、参照
符号８はアドレスレジスタをそれぞれ示しており、いず
れも論理演算回路６の出力と接続されている。実行ステ
ージで論理演算回路６により得られた結果が演算結果で
ある場合はテンポラリレジスタ７がその演算結果を一時
的に保持し、それを書き込みステージでＺバス３へ出力
する。実行ステージで論理演算回路６により得られた結
果が外部メモリ９に対するアドレスである場合はアドレ
スレジスタ８がそれを保持する。
【００４８】参照符号10はバスインタフェイス回路を示
しており、アドレスレジスタ８からの入力経路と、後述
するリードバッファレジスタ13への出力経路とを有す
る。また、バスインタフェイス回路10は外部メモリ９と
はアドレスバス11, データバス12及び図示されていない
制御信号線で接続されている。従って、バスインタフェ
イス回路10はアドレスレジスタ８からアドレスが与えら
れると、それをアドレスバス11を介して外部メモリ９に
与えることにより、外部メモリ９をアクセスしてアドレ
スに対応するデータをデータバス12を介して読み出す。
【００４９】参照符号13は上述したリードバッファレジ
スタであり、バスインタフェイス回路10及びＺバス３か
らの入力経路と、Ｘバス１, Ｙバス２及びＺバス３への
出力経路とを有する。リードバッファレジスタ13は、デ
コードステージで命令語のRxのフィールドが有効であり
且つ信号RBtoX が論理”１”であった場合は、自身の内
容をＸバス１へ実行ステージで出力する。また、リード
バッファレジスタ13は、デコードステージで命令語のRy
のフィールドが有効であり且つ信号RBtoY が論理”１”
であった場合は、実行ステージで自身の内容をＹバス２
へ出力する。更に、デコードステージで命令語のRzのフ
ィールドが有効であり且つ実行ステージで信号ZtoRB が
論理”１”であった場合は、書き込みステージでＺバス
３のデータがリードバッファレジスタ13に書き込まれ
る。また更に、デコードステージで命令語のRzのフィー
ルドが有効であり且つ実行ステージで処理された命令語
が外部メモリ９からデータを読み出す命令であった場合
は、書き込みステージでＺバス３へリードバッファレジ
スタ13の内容が出力される。
【００５０】次に、本発明のパイプライン処理機能を有
するデータ処理装置の動作について、まず基本的な処理
手順を示すために一つの命令語を処理する場合につい
て、次にメモリからデータが読み出される際の処理手順
を示すために、データの外部メモリ９からの読み出しを
行なう命令語を含む複数の命令語の連続的な処理につい
てそれぞれ説明する。
【００５１】図４は一つの命令語を処理する場合につい
てそのパイプライン処理の流れを示すタイミングチャー
トである。ここでは、命令語の一例としてたとえば前述
の算術加算の命令語(ADD Rx, Ry, Rz)がパイプラインで
処理される手順について説明する。なお、この命令語(A
DD Rx, Ry, Rz)は、Rxで指定されるソースレジスタの内
容とRyで指定されるソースレジスタの内容とを加算(AD
D) してRzで指定されるデスティネーションレジスタに
書き込む命令語であり、メモリ参照は行なわない。
【００５２】なお、この図４に示されている命令語(ADD
Rx, Ry, Rz)の処理手順においては、信号RX, RY, RZ,
RZ' はいずれも信号RBとは一致しない。また、図４にお
いて、T0, T1, T2, T3は同期クロックの各サイクルを示
している。また、「フェッチ」, 「デコード」, 「実
行」, 「書き込み」の各欄はそれぞれフェッチステー
ジ, デコードステージ, 実行ステージ, 書き込みステー
ジでの処理内容を示し、信号の欄のφ, φ・＃RD, RX,
RY, RZ, RZ', RB はそれぞれ、本発明のデータ処理装置
の同期クロック信号, 信号φ・＃RD, 信号RX, 信号RY,
信号RZ, 信号RZ',信号RBの内容を示す。
【００５３】サイクルT0においては、命令語に対するフ
ェッチステージでの処理が行なわれる。具体的には、命
令語(ADD Rx, Ry, Rz)が命令語キャッシュからフェッチ
される。
【００５４】サイクルT1においては、命令語に対するデ
コードステージでの処理が行なわれる。具体的には、命
令語(ADD Rx, Ry, Rz)が命令語レジスタ14へ送られて保
持され、図示されていないデコーダによりデコードされ
る。これにより、命令語(ADDRx, Ry, Rz)を実行するた
めに必要な制御信号を実行ステージで出力する用意が行
なわれる。この際、命令語レジスタ14のRxのフィールド
にはRx0 が、RyのフィールドにはRy0 が、Rzのフィール
ドにはRz0 がそれぞれ保持されているとすると、信号R
X, 信号RY, 信号RZとしてそれぞれRx0, Ry0, Rz0 が出
力される。従って、サイクルT1中に、命令語レジスタ14
中のRx0 で指定されるレジスタの内容とRy0 で指定され
るレジスタの内容とがレジスタファイル４からそれぞれ
読み出される (Rxリード, Ryリード) 。
【００５５】なお、信号RZとして出力されたRz0 は、こ
のサイクルT1の後半の開始時に信号＃φが論理”１”に
立ち上がるので、ゲート150 から出力されて第１のラッ
チ15に保持される。
【００５６】サイクルT2においては、命令語に対する実
行ステージでの処理が行なわれる。具体的には、命令語
(ADD Rx, Ry, Rz)を実行するための制御信号が図１に示
されているデータパスの各部分へ出力される。これによ
り、レジスタファイル４からＸバス１へはRx0 で指定さ
れるレジスタの内容が、Ｙバス２へはRy0 で指定される
レジスタの内容がそれぞれ出力される(Rx0→Ｘバス, R
y0→Ｙバス) 。そして、Ｘバス１へ出力されているデー
タとＹバス２へ出力されているデータとが論理演算回路
６により加算され、その結果はテンポラリレジスタ７に
保持される (Ｘバス＋Ｙバス→Ｔ) 。
【００５７】なお、サイクルT1において第１のラッチ15
に保持されたRz0 は、このサイクルT2の開始時に信号φ
・＃RDが論理”１”に立ち上がるので、ゲート180 から
出力されて第４のラッチ18にラッチされる。従って、こ
のサイクルT2においては、第４のラッチ18から信号RZ'
としてRz0 が出力される。
【００５８】サイクルT3においては、命令語に対する書
き込みステージでの処理が行なわれる。具体的には、テ
ンポラリレジスタ７の内容がＺバス３へ出力され、この
データが、信号RZ' としはRz0 が出力されているので、
Rz0 で指定されるレジスタファイル４中のレジスタに書
き込まれる (Ｔ→Ｚバス→Rz0)。
【００５９】本発明のパイプライン処理機能を有するデ
ータ処理装置では、一つの命令語の処理は以上のような
手順で行なわれる。
【００６０】図５はメモリからデータを読み出す、即ち
メモリ参照を行なう命令語を含む複数の命令語を連続的
に処理する場合のパイプライン処理の流れを示すタイミ
ングチャートである。ここでは、連続的に処理される複
数の命令語の一例としてたとえば前述の命令語(RD Rx o
ff Rz)を第１の命令語とし、メモリ参照を行なわない命
令語(ADD Rx, Ry, Rz)と同タイプ、即ちRx, Ry, Rzの各
フィールドを有し、論理積演算(ADD) を行なう命令語(A
ND Rx, Ry, Rz)を第２の命令語とし、両者がパイプライ
ンで処理される手順について説明する。更に、第２の命
令語(AND Rx, Ry, Rz)に引き続いていずれもメモリ参照
を行なわない第３の命令語(OR Rx, Ry,Rz) 及び第４の
命令語(SUB Rx, Ry, Rz)が処理されるのもとする。
【００６１】なお、第１の命令語(RD Rx off Rz)では、
Rxを指定するフィールドの内容としてRx0 が、Rzを指定
するフィールドの内容としてRz0 がそれぞれ保持されて
いるとし、以降は第１の命令語(RD Rx0, off, Rz0)と記
す。第２の命令語(AND Rx, Ry, Rz)では、Rxを指定する
フィールドの内容としてRx1 が、Ryを指定するフィール
ドの内容としてRy1 が、Rzを指定するフィールドの内容
としてRz1 がそれぞれ保持されているものとし、以降は
第２の命令語(AND Rx1, Ry1, Rz1) と記す。
【００６２】更に、第３の命令語(OR Rx, Ry, Rz) で
は、Rxを指定するフィールドの内容としてRx2 が、Ryを
指定するフィールドの内容としてRy2 が、Rzを指定する
フィールドの内容としてRz2 がそれぞれ保持されている
とし、以降は第３の命令語(ORRx2, Ry2, Rz2)と記す。
第４の命令語(SUB Rx, Ry, Rz)では、Rxを指定するフィ
ールドの内容としてRx3 が、Ryを指定するフィールドの
内容としてRy3 が、Rzを指定するフィールドの内容とし
てRz3 がそれぞれ保持されているとし、第４の命令語(S
UB Rx3, Ry3, Rz3) と記す。
【００６３】なお、第１の命令語(RD Rx0, off, Rz0)
は、Rx0 で指定されるソースレジスタの内容とoff で指
定されるオフセットデータとを加算し、その結果をアド
レスとしてメモリから読み出したデータをRz0 で指定さ
れるデスティネーションレジスタに書き込む命令語であ
る。また、第２の命令語(AND Rx1, Ry1, Rz1) は、Rx1
で指定されるソースレジスタの内容とRy1 で指定される
ソースレジスタの内容とを論理積演算し、その結果をRz
1 で指定されるデスティネーションレジスタに書き込む
命令語である。
【００６４】更に、第３の命令語(OR Rx2, Ry2, Rz2)
は、Rx2 で指定されるソースレジスタの内容とRy2 で指
定されるソースレジスタの内容とを論理和演算し、その
結果をRz2 で指定されるデスティネーションレジスタに
書き込む命令語である。また、第４の命令語(SUB Rx3,
Ry3, Rz3) は、Rx3 で指定されるソースレジスタの内容
からRy3 で指定されるソースレジスタの内容を算術減算
し、その結果をRz3 で指定されるデスティネーションレ
ジスタに書き込む命令語である。
【００６５】更に、図５において、T0乃至T5は同期クロ
ックの各サイクルを示している。また、「フェッチ」,
「デコード」, 「実行」, 「書き込み」の各欄はそれぞ
れフェッチステージ, デコードステージ, 実行ステー
ジ, 書き込みステージでの処理内容を示し、「メモリ参
照」はパイプライン処理と並列に動作するバスインタフ
ェイス回路10により実行されるメモリアクセスを示す。
また、信号の欄のφ, φ・RD, φ・＃RD, BSY, RX, RY,
RZ, RZ', RBはそれぞれ、本発明のデータ処理装置の同
期クロック信号, 信号φ・RD, 信号BSY,信号φ・＃RD,
信号RX, 信号RY,信号RZ, 信号RZ',信号RBの内容を示
す。
【００６６】なお信号BSY は、実行ステージにおいて外
部メモリ９からデータを読み出す命令語が処理される際
に、サイクルの後半で論理”１”になり、メモリ参照の
最後のサイクルの後半で論理”０”に戻る信号である。
【００６７】サイクルT0においては、第１の命令語(RD
Rx0, off, Rz0)に対するフェッチステージでの処理が行
なわれる。具体的には、第１の命令語(RD Rx0, off, Rz
0)が命令語キャッシュからフェッチされる。なお、第１
の命令語(RD Rx0, off, Rz0)の処理に先立ってメモリか
らデータを読み出す命令語(RD Rx', off', Rz') が処理
されたものとする。従って、この時点での信号RBは前回
処理されたメモリからデータを読み出す命令語(RD Rx',
off', Rz') のRz' である。
【００６８】サイクルT1においては、第１の命令語(RD
Rx0, off, Rz0)に対するデコードステージでの処理が行
なわれる。具体的には、サイクルT0においてフェッチさ
れた第１の命令語(RD Rx0, off, Rz0)が命令語レジスタ
14に送られて保持され、図示されていないデコーダによ
りデコードされる。これにより、第１の命令語(RD Rx0,
off, Rz0)を実行するために必要な制御信号を実行ステ
ージで出力する用意が行なわれる。この際、命令語レジ
スタ14のRxのフィールドにはRx0 が、Rzのフィールドに
はRz0 がそれぞれ保持されるので、信号RXとしてRx0
が、信号RZとしてRz0 がそれぞれ出力される。従って、
このサイクル中に、命令語レジスタ14中のRx0 で指定さ
れるレジスタの内容がレジスタファイル４から読み出さ
れる (Rx0リード) 。
【００６９】なお、この第１の命令語(RD Rx0, off, Rz
0)ではRyのフィールドが無効であるため信号RYも不定
(?) となり、Rx0 で指定されるレジスタと同時に読み出
される他方のレジスタは不定になる。しかし、これは使
用されないため、問題にはならない。また、比較回路20
は信号RXと信号RBとを比較しており、両者が一致した場
合には信号RBtoX が論理”１”になる。しかし、この場
合は信号RBはクロックT0から引き続いて、前回処理され
た命令語(RD Rx', off', Rz') のRz' であるため一致し
ない。従って、信号RBtoX は論理”０”になる。
【００７０】なお、信号RZとして出力されたRz0 は、こ
のサイクルT1の後半の開始時に信号＃φが論理”１”に
立ち上がるので、ゲート150 から出力されて第１のラッ
チ15に保持される。
【００７１】またこの第１の命令語(RD Rx0, off, Rz0)
のデコードステージでの処理と同時に、サイクルT1にお
いてはフェッチステージで次の第２の命令語(AND Rx1,
Ry1,Rz1) が命令語キャッシュメモリからフェッチされ
る。
【００７２】サイクルT2においては、第１の命令語(RD
Rx0, off, Rz0)に対する実行ステージでの処理が行なわ
れる。具体的には、第１の命令語(RD Rx0, off, Rz0)を
実行するための制御信号が図１に示されているデータパ
スの各部分へ出力される。これにより、Ｘバス１へは信
号RBtoX の値（”１”または”０”）に応じてリードバ
ッファレジスタ13の値またはレジスタファイル４中のRx
0 で指定されるレジスタの内容のいずれかが出力され、
Ｙバス２へはオフセットレジスタ５の内容が出力され
る。但し、この場合は信号RBtoX は論理”０”であるた
め、Ｘバス１へはレジスタファイル４中のRx0 で指定さ
れるレジスタの内容が出力され、Ｙバス２へはオフセッ
トレジスタ５の内容が出力される (Rx0 →Ｘバス,off→
Ｙバス) 。そして、論理演算回路６はＸバス１へ出力さ
れているデータとＹバス２へ出力されているデータとの
加算を行い、その結果はアドレスレジスタ８に保持され
る (Ｘバス＋Ｙバス→AD) 。
【００７３】ところで、サイクルT2においては第１の命
令語(RD Rx0, off, Rz0)がメモリ参照を行なう命令語で
あるため、その前半では信号φ・RDが論理”１”にな
る。このため、第２のラッチ16には第１のラッチ15に保
持されていたRz0 がゲート160から書き込まれ、第４の
ラッチ18には第３のラッチ17に保持されていたRz' がゲ
ート181 から書き込まれる。従って、信号RBとしてRz0
が、信号RZ' としてRz'がそれぞれ出力される。
【００７４】また、サイクルT2においては、第２の命令
語(AND Rx1, Ry1, Rz1) に対するデコードステージでの
処理も行なわれる。具体的には、サイクルT1でフェッチ
されー第２の命令語(AND Rx1, Ry1, Rz1) が命令語レジ
スタ14に送られて保持され、図示されていないデコーダ
によりデコードされる。これにより、第２の命令語(AND
Rx1, Ry1, Rz1) を実行するために必要な制御信号を実
行ステージで出力する用意が行なわれる。この際、命令
語レジスタ14のRxのフィールドにはRx1 が、Ryのフィー
ルドにはRy1 が、RzのフィールドにはRz1 がそれぞれ保
持されるので、信号RX, 信号RY, 信号RZとしてそれぞれ
Rx1, Ry1, Rz1 が出力される。従って、このサイクル中
に、命令語レジスタ14中のRx1 で指定されるレジスタの
内容とRy1 で指定されるレジスタの内容とがレジスタフ
ァイル４からそれぞれ読み出される(Rx1リード, Ry1 リ
ード) 。
【００７５】またこの際、比較回路20は信号RX, 信号RY
及び信号RZの各信号と信号RBとをそれぞれ比較してお
り、信号RXと信号RBとが一致した場合には信号RBtoX が
論理”１”になり、信号RYと信号RBとが一致した場合に
は信号RBtoY が論理”１”になり、信号RZと信号RBとが
一致した場合には信号RZeqRBが論理”１”になる。但
し、この場合には信号RBはRz0 であるので、いずれも論
理”１”になることはない。
【００７６】サイクルT3においては、第１の命令語(RD
Rx0, off, Rz0)に対する書き込みステージでの処理が行
なわれる。ここで、サイクルT2において実行ステージで
処理された命令語がメモリからデータを読み出す第１の
命令語(RD Rx0, off, Rz0)であるため、第１の命令語(R
D Rx0, off, Rz0)に先立って処理された命令語(RD Rx',
off', Rz') により外部メモリ９から読み出されてリー
ドバッファレジスタ13に格納されているデータがＺバス
３へ出力され、且つサイクルT2において信号RZ' として
Rz' が出力されたのでＺバス３へ出力されたリードバッ
ファレジスタ13の内容がレジスタファイル４中のRz' で
指定されるレジスタに書き込まれる (RB→Ｚバス→R
z')。
【００７７】同時に、バスインタフェイス回路10はアド
レスレジスタ８に保持されているアドレスでメモリ参照
を開始する。具体的には、サイクルT2において第１の命
令語(RD Rx0, off, Rz0)のRx0 とoff とから求められた
アドレスでバスインタフェイス回路10が外部メモリ９を
アクセスし、対応するデータをリードバッファレジスタ
13に保持させる(BIU→RB) 。
【００７８】またサイクルT3においては、第２の命令語
(AND Rx1, Ry1, Rz1) に対する実行ステージでの処理も
行なわれる。具体的には、第２の命令語(AND Rx1, Ry1,
Rz1) を実行するための制御信号が図１に示されている
データパスの各部分へ出力される。これにより、レジス
タファイル４からＸバス１へはRx1 で指定されるレジス
タの内容が、Ｙバス２へはRy1 で指定されるレジスタの
内容がそれぞれ出力される(Rx1→Ｘバス, Ry1→Ｙバ
ス) 。そして、Ｘバス１へ出力されているデータとＹバ
ス２へ出力されているデータとの論理積演算(AND) が論
理演算回路６により行なわれ、その結果はテンポラリレ
ジスタ７に保持される (Ｘバス∧Ｙバス→Ｔ) 。この
際、第２の命令語(AND Rx1, Ry1, Rz1) のRzのフィール
ドの内容Rz1が第１のラッチ15を介して第４のラッチ18
に送られており、第４のラッチ18から信号RZ' としてRz
1 が出力される。
【００７９】サイクルT4においては、書き込みステージ
で第２の命令語(AND Rx1, Ry1, Rz1) に対する書き込み
ステージでの処理が行なわれる。具体的には、テンポラ
リレジスタ７の内容がＺバス３へ出力され、信号RZ' が
Rz1 であるため、実行ステージにおいてＺバス３へ出力
されているデータがレジスタファイル４中のRz1 で指定
されるレジスタに書き込まれる (Ｔ→Ｚバス→Rz1)。
【００８０】また同時にこのサイクルT4においては、第
１の命令語(RD Rx0, off, Rz0)のバスインタフェイス回
路10による外部メモリ９に対するメモリ参照(BIU→RB)
も継続されているが、サイクルT4において完了する。な
お、この第１の命令語(RD Rx0, off, Rz0)のメモリ参照
により外部メモリ９から読み出されたデータはリードバ
ッファレジスタ13に格納される。
【００８１】この後、更にたとえば第３の命令語(OR Rx
2, Ry2, Rz2) あるいは更に第４の命令語(SUB Rx3, Ry
3, Rz3) が引き続いて処理される場合にも、第２の命令
語(AND Rx1, Ry1, Rz1) と同様の手順で各ステージによ
り順次処理される。そしてたとえば、上述の第１の命令
語(RD Rx0, off, Rz0)により外部メモリ９から読み出さ
れてリードバッファレジスタ13に格納されているデータ
は、図５において第１の命令語(RD Rx0, off, Rz0)をそ
れに先立って処理された命令語(RD Rx', off',Rz') と
見做せば、次にメモリ参照を行なう、即ちメモリからデ
ータを読出す命令語が処理された場合にその第４サイク
ル(T3)においてRz0 で指定されるレジスタファイル４中
のレジスタに格納される。
【００８２】ところで、上述の図５に示されている例で
は、第１の命令語(RD Rx, off, Rz)はメモリ参照を行な
う命令語であるため、サイクルT2の後半からサイクルT3
を経てサイクルT4の前半までにおいては、信号BSY は論
理”１”になる。このため、サイクルT2の後半及びサイ
クルT3の期間において信号RBtoX が論理”１”になった
場合、または信号RBtoY が論理”１”になった場合に
は、第１の命令語(RD Rx, off, Rz)による外部メモリ９
からデータを読み出すためのアクセスが完了する以前
に、そのデータがが書き込まれるレジスタ (Rzで指定さ
れるレジスタ) の内容を第２の命令語(AND Rx, Ry, Rz)
が読み出そうとしていることを意味し、所謂レジスタコ
ンフリクトが発生する。また、信号RZeqRBが論理”１”
になった場合には、外部メモリ９からのデータが書き込
まれるレジスタに他の演算結果を書き込もうとすること
になり、この場合にもレジスタコンフリクトが発生す
る。しかしこのような状態は第２の命令語の処理をデコ
ードステージで中断することにより阻止される。
【００８３】たとえば図６のタイミングチャートに示さ
れているように、第１の命令語(RDRx, off, Rz)として
(RD Rx0, off, Ri) が、第２の命令語(AND Rx, Ry, Rz)
として(AND Ri, Ry1, Rz1)が連続して処理される場合
について考える。なお、第２の命令語(AND Ri, Ry1, Rz
1)は第１の命令語(RD Rx0, off, Ri) により外部メモリ
９から読み出されたデータがRiで指定されるレジスタに
格納された後に、そのRiで指定されるレジスタの内容を
読み出して使用する命令語である。
【００８４】この場合、第２の命令語(AND Ri, Ry1, Rz
1)のデコード結果に従って、サイクルT2において信号RX
がRiになるため、信号RBtoX が論理”１”になる。この
ため、第２の命令語(AND Ri, Ry1, Rz1)のデコードステ
ージでの処理はサイクルT4まで遅延され、実行ステージ
での処理はサイクルT5で行なわれる。また、サイクルT4
以降はレジスタファイル４のRiで指定されるレジスタの
代わりにリードバッファレジスタ13が使用される。
【００８５】具体的には以下のようになる。サイクルT4
においては第１の命令語(RD Rx0, off, Ri) により外部
メモリ９から読み出されたデータはリードバッファレジ
スタ13に格納されている(BIU→RB) 。第２の命令語(AND
Ri, Ry1, Rz1)の処理は以下のようになる。サイクルT4
においてリードバッファレジスタ13の内容とレジスタフ
ァイル４中のRy1 で指定されるレジスタの内容とが読み
出される (RBリード,Ry1リード) 。サイクルT5において
両者はそれぞれＸバス１及びＹバス２へ読み出され(RB
→Ｘバス,Ry1→Ｙバス) 、論理積演算されてテンポラリ
レジスタ７に格納される (Ｘバス∧Ｙバス→Ｔ) 。その
結果はサイクルT6においてレジスタファイル４中のRz1
で指定されるレジスタに格納される (Ｔ→Ｚバス→Rz
1)。
【００８６】また、たとえば図７のタイミングチャート
に示されているように、第１の命令語(RD Rx, off, Rz)
として(RD Rx0, off, Ri) が、第２の命令語(AND Rx, R
y, Rz)として(AND Rx1, Ry1, Ri)が連続して処理される
場合について考える。なお、第２の命令語(AND Rx1 Ry
1, Ri) は第１の命令語(RD Rx0, off, Ri) により外部
メモリ９から読み出されたデータが格納されるレジス
タ、即ちRiで指定されるレジスタに、自身の演算結果を
格納する命令語である。
【００８７】この場合、第２の命令語(AND Rx1, Ry1, R
i)のデコード結果に従って、サイクルT2において信号RZ
がRiになるため、信号RZeqRBが論理”１”になる。この
ため、第２の命令語(AND Rx1, Ry1, Ri)のデコードステ
ージでの処理はサイクルT4まで遅延され、実行ステージ
での処理はサイクルT5で行なわれる。また、サイクルT4
以降はレジスタファイル４のRiで指定されるレジスタの
代わりにリードバッファレジスタ13が使用される。
【００８８】具体的には以下のようになる。サイクルT4
においては第１の命令語(RD Rx0, off, Ri) により外部
メモリ９から読み出されたデータはリードバッファレジ
スタ13に格納されている(BIU→RB) 。第２の命令語(AND
Rx1, Ry1, Ri)の処理は以下のようになる。サイクルT4
においてレジスタファイル４中のRx1, Ry1でそれぞれ指
定されるレジスタの内容が共に読み出される(Rx1リー
ド,Ry1リード) 。サイクルT5において両者はそれぞれＸ
バス１及びＹバス２へ読み出され(Rx1→Ｘバス,Ry1→Ｙ
バス) 、論理積演算されてテンポラリレジスタ７に格納
される (Ｘバス∧Ｙバス→Ｔ) 。その結果はサイクルT6
においてリードバッファレジスタ13に格納される (Ｔ→
Ｚバス→RB) 。
【００８９】以上のように、本発明のパイプライン処理
機能を有するデータ処理装置では、メモリへのアクセス
が２サイクルにわたる場合にも、メモリのデータを読み
出す命令語によるレジスタファイルへのデータの書き込
みが、次のメモリのデータを読み出す命令語の処理に際
して他の命令語がレジスタファイルにデータを書き込む
タイミングと同様のタイミングで実行されるので、パイ
プライン処理の流れを乱す虞がなくなる。
【００９０】なお、上記実施例ではメモリへのアクセス
が２サイクルに渡る場合について説明したが、メモリへ
のアクセスが３サイクルあるいはそれ以上にわたる場合
にも本発明を適用することが可能であることは言うまで
もない。
【００９１】また、上記実施例ではリードバッファレジ
スタを一つ備えた構成について説明したが、二個あるい
はそれ以上備えた構成にも本発明を適用することが可能
であることは言うまでもない。
【００９２】
【発明の効果】以上に詳述した如く、本発明のパイプラ
イン処理機能を有するデータ処理装置によれば、メモリ
へのアクセスが２サイクルにわたる場合にも、パイプラ
イン処理が滞ることが無くなるので、データキャッシュ
等のような比較的高価なハードウェアを使用する必要な
しに、即ち比較的低コストで高速動作可能なデータ処理
装置の提供が可能になる。
【００９３】また、先行する命令語のメモリアクセスに
より読み出したデータで書き換えられるレジスタを後続
する命令語の処理に際して参照する可能性がある場合に
は、先行する命令によるメモリアクセスが終了するまで
後続の命令語による処理が停止されるので、そのような
場合の所謂レジスタコンフリクトが回避される。
【図面の簡単な説明】
【図１】 本発明のデータ処理装置のデータパスの構成
例を示すブロック図である。
【図２】 本発明のデータ処理装置の制御回路の要部の
構成例を示すブロック図である。
【図３】 本発明のデータ処理装置により処理される命
令語のフォーマットの一例を示す模式図である。
【図４】 本発明のデータ処理装置により一つの命令語
を処理する場合についてそのパイプライン処理の流れを
示すタイミングチャートである。
【図５】 本発明のデータ処理装置によりメモリからデ
ータを読み出す、即ちメモリ参照を行なう命令語を含む
複数の命令語を連続的に処理する場合のパイプライン処
理の流れを示すタイミングチャートである。
【図６】 従来ではレジスタコンフリクトが発生する場
合の処理を本発明のデータ処理装置により処理する場合
のパイプライン処理の流れを示すタイミングチャートで
ある。
【図７】 従来ではレジスタコンフリクトが発生する場
合の処理を本発明のデータ処理装置により処理する場合
のパイプライン処理の流れを示すタイミングチャートで
ある。
【図８】 従来のパイプライン処理機能を有するデータ
処理装置のデータパスの構成例を示すブロック図であ
る。
【図９】 命令語の処理を５段（ステージ）のパイプラ
インで実行する場合の従来のデータ処理装置のパイプラ
インの構成及び各ステージによる処理の流れを示す模式
図である。
【図１０】 命令語の処理を５段（ステージ）のパイプ
ラインで実行する場合の従来のデータ処理装置のパイプ
ラインの構成及び各ステージによる処理の流れを示す模
式図である。
【符号の説明】
４ レジスタファイル、９ 外部メモリ、13 リードバ
ッファレジスタ、15,16, 17, 18 レジスタ、20 比較
回路。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 複数のレジスタを含むレジスタファイル
    と、命令語の処理をその処理結果を前記レジスタファイ
    ル中のいずれかのレジスタに格納する書き込みステージ
    を含む複数のステージに分解して実行するパイプライン
    処理機能とを備え、外部アクセスにより外部からデータ
    を読み込んで前記書き込みステージにおいて前記レジス
    タファイル中のいずれかのレジスタに格納する外部アク
    セスタイプの命令語を含む複数のタイプの命令語を前記
    パイプライン処理機能により処理するパイプライン処理
    機能を有するデータ処理装置において、 前記外部アクセスタイプの命令語の処理により外部から
    読み込まれたデータを記憶するデータ記憶手段と、 前記外部アクセスタイプの命令語の処理結果のデータが
    格納されるべきレジスタを指定するレジスタ情報を記憶
    するレジスタ情報記憶手段と、 前記外部アクセスタイプの命令語の処理により外部から
    読み込まれたデータを前記データ記憶手段に一旦記憶さ
    せ、 次に前記外部アクセスタイプの命令語が処理される際の
    前記書き込みステージにおいて、前記レジスタ情報記憶
    手段が記憶しているレジスタ情報により指定されるレジ
    スタに前記データ記憶手段が記憶しているデータを格納
    させる制御手段とを備えたことを特徴とするパイプライ
    ン処理機能を有するデータ処理装置。
  2. 【請求項２】 複数のレジスタを含むレジスタファイル
    と、命令語の処理をその処理結果を前記レジスタファイ
    ル中のいずれかのレジスタに格納する書き込みステージ
    を含む複数のステージに分解して実行するパイプライン
    処理機能とを備え、外部アクセスにより外部からデータ
    を読み込んで前記書き込みステージにおいて前記レジス
    タファイル中のいずれかのレジスタに格納する外部アク
    セスタイプの命令語を含む複数のタイプの命令語を前記
    パイプライン処理機能により処理するパイプライン処理
    機能を有するデータ処理装置において、 前記外部アクセスタイプの命令語の処理により外部から
    読み込まれたデータを記憶するデータ記憶手段と、 前記外部アクセスタイプの命令語の処理結果のデータが
    格納されるべきレジスタを指定するレジスタ情報を記憶
    するレジスタ情報記憶手段と、 前記レジスタ情報記憶手段が記憶している情報と、前記
    外部アクセスタイプの命令語に後続する命令語が使用す
    るレジスタを指定する情報とを比較する比較手段を有
    し、 前記外部アクセスタイプの命令語の処理により外部から
    読み込まれたデータを前記データ記憶手段に一旦記憶さ
    せ、 次に前記外部アクセスタイプの命令語が処理される際の
    前記書き込みステージにおいて、前記レジスタ情報記憶
    手段が記憶しているレジスタ情報により指定されるレジ
    スタに前記データ記憶手段が記憶しているデータを格納
    させ、 前記外部アクセスタイプの命令語による外部アクセスが
    終了する以前に前記比較手段が一致を検出した場合は、
    前記外部アクセスタイプの命令語に後続する命令語の実
    行を前記外部アクセスタイプの命令語の外部アクセスが
    終了するまで停止させる制御手段とを備えたことを特徴
    とするパイプライン処理機能を有するデータ処理装置。
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