JPH08202628A

JPH08202628A - 記憶管理装置

Info

Publication number: JPH08202628A
Application number: JP7009449A
Authority: JP
Inventors: Yasuo Shimizu; 安雄清水; Yukihiko Kitano; 之彦北野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-01-25
Filing date: 1995-01-25
Publication date: 1996-08-09

Abstract

(57)【要約】【目的】読み出すデータが、誤ったアドレスに書き込
まれていた可能性があるか否かを検出可能な記憶管理装
置を提供することを目的とする。【構成】記憶装置内のデータを、所定データ長を有す
るブロック毎に管理し、ブロック内に格納されているデ
ータの書込時におけるアドレスのパリティエラーの有無
を、格納されているデータが無効か有効かで示すデータ
管理フラグを設け、データ書込時に、アドレスにパリテ
ィエラーを検出したとき、全てのデータ管理フラグを無
効に設定し、記憶装置からのデータ読出時に、読み出す
データを格納していたブロックのデータ管理フラグが無
効に設定されているとき、読出データのパリティをエラ
ーとなるようにすることを含むように構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶管理装置に関し、
特に、記憶装置へのデータ書込要求時に書込アドレスに
生じたエラーを管理する装置に関する。

【０００２】

【従来の技術】記憶装置に供給されるアドレスのチェッ
クは、記憶装置に入力される以前に行われている。その
ため、チェック結果が正常であったとしても、記憶装置
に入力されたアドレスの保障がなされているとは限ら
ず、本来のアドレスとは異なる別のアドレスが与えられ
ている可能性があった。

【０００３】特に、最近の記憶装置の大容量化に伴っ
て、アドレス化けに伴う影響の範囲が拡大化するにつ
れ、かかるアドレス化けによるデータ処理の異常が無視
できなくなってきており、記憶装置に入力されたアドレ
スデータをチェックする記憶管理装置が必要とされるよ
うになってきた。

【０００４】ここで、従来の記憶管理装置の一構成を図
１５を参照して説明する。図１５に示す従来の記憶管理
装置は、下記の（イ）〜（ホ）の要素を備えて構成され
る。（イ）８バイト単位の書込データ２を格納すると共に、
８バイト単位の読出データ３を出力するＲＡＭ１。（ロ）書込または読出要求に基づいてＲＡＭ１への書込
または読出を指示するフラグ６。（ハ）ＲＡＭ１へのアドレスをパリティビットを含んで
記憶するアドレスレジスタ４。（ニ）アドレスレジスタ４の値を＋１すると共に、＋１
されたアドレスに対するパリティを作成するアドレス加
算器５。（ホ）アドレスレジスタ４のパリティチェックを行うパ
リティチェック回路７。

【０００５】

【発明が解決しようとする課題】このように、従来の記
憶管理装置は、パリティチェック回路７が書込アドレス
のパリティチェックを行っており、パリティエラーの検
出結果に基づいて誤ったアドレスにデータの書込がなさ
れないようにしていた。

【０００６】しかし、メモリチップのアクセスタイムの
高速化や動作クロックの高速化などの要因によって、書
込アドレスにエラーが検出されたにもかかわらず、デー
タの書込を抑止できない場合がでてくる可能性があっ
た。

【０００７】本発明は、このような事情に鑑みてなされ
たもので、読み出すデータが、誤ったアドレスに書き込
まれていた可能性があるか否かを検出可能な記憶管理装
置を提供することを課題とする。

【０００８】

【課題を解決するための手段】本発明の記憶管理装置
は、前述した課題を解決するため下記の如く構成されて
いる。図１は、本発明の原理ブロック図である。

【０００９】即ち、パリティ付きのアドレスが指定され
てデータを書き込む記憶装置１を管理する記憶管理装置
において、ブロック管理部４、データ管理フラグ８、無
効設定部１０及びパリティエラー設定部９を必須構成要
件として備えて構成されている（請求項１に対応）。

【００１０】《本発明の必須構成要素》（ブロック管理部４）前記ブロック管理部４は、前記記
憶装置１内のデータを、所定データ長を有するブロック
毎に管理する。

【００１１】（データ管理フラグ８）前記データ管理フ
ラグ８は、前記ブロック内に格納されているデータの書
込時における前記アドレスのパリティエラーの有無に基
づいて、格納されているデータが無効か有効かを保持す
る。

【００１２】（無効設定部１０）前記無効設定部１０
は、データ書込時に、前記アドレスにパリティエラーを
検出したとき、全ての前記データ管理フラグ８を無効に
設定する。

【００１３】（パリティエラー設定部９）前記パリティ
エラー設定部９は、前記記憶装置１からのデータ読出時
に、読み出すデータを格納していたブロックのデータ管
理フラグ８が無効に設定されているとき、読出データの
パリティがエラーとなるように設定する。

【００１４】《本発明における付加的構成》本発明の記
憶管理装置は、前述した必須の構成要素からなるが、そ
の構成要素が以下のような場合であっても成立する。

【００１５】第１の付加的構成は、前記書込アドレス
が、前記ブロック内のアドレスを指定するブロック内ア
ドレスとブロック内アドレス以外の部分であるブロック
アドレスとに分別されており、ブロック内アドレスとブ
ロックアドレスの両方に前記パリティが設けられている
ことである。そして、前記無効設定部１０は、前記ブロ
ック内アドレスにパリティエラーを検出した場合に、対
応するブロックの前記データ管理フラグ８を無効に設定
する一方、前記ブロックアドレスにパリティエラーを検
出した場合に、全ての前記データ管理フラグ８を無効に
設定することである（請求項２に対応）。

【００１６】ここで、ブロック内アドレス及びブロック
アドレスは、例えば、下記の（イ）〜（二）のように設
定することができる。（イ）書込アドレスを上位ビットと下位ビットに分けた
場合に、上位ビットをブロックアドレス、下位ビットを
ブロック内アドレスに設定する。（ロ）書込アドレスを上位ビットと下位ビットに分けた
場合に、上位ビットをブロック内アドレス、下位ビット
をブロックアドレスに設定する。（ハ）書込アドレスを上位、中位及び下位のビットに分
けた場合に、上位及び下位ビットをブロックアドレス、
中位ビットをブロック内アドレスに設定する。（二）書込アドレスを上位、中位及び下位のビットに分
けた場合に、上位及び下位ビットをブロック内アドレ
ス、中位ビットをブロックアドレスに設定する。

【００１７】第２の付加的構成は、転送部１１を設ける
ことである（請求項３に対応）。〔転送部１１〕転送部１１は、前記記憶装置１からのデ
ータ読出時に、読み出すデータを格納していたブロック
の前記データ管理フラグ８が無効に設定されていると
き、読出データのパリティをエラーにしないで、読出デ
ータが無効であることを示す信号を読出データと共に読
出要求先に転送する。

【００１８】第３の付加的構成は、前記記憶装置１が格
納するデータに誤り検出用のチェックビットを設け、ま
た、パターン変更部１２を設けることである（請求項４
に対応）。〔パターン変更部１２〕パターン変更部１２は、前記記
憶装置１からのデータ読出時に、データが格納されてい
るブロックのデータ管理フラグ８が無効に設定されてい
るとき、読出データに対して、そのパリティをエラーに
しないで、誤り訂正不可能なパターンに変更する。

【００１９】

【作用】図２に、図１の構成によるフローチャートを示
す。本発明の記憶管理装置によれば、まず、記憶装置内
のデータがブロック毎に管理され、さらに、ブロック毎
にデータ管理フラグが設けられる。そして、データ書込
時に、書込アドレスにパリティエラーが検出されていれ
ば、全てのデータ管理フラグ８が無効に設定する。次
に、記憶装置１からのデータ読出時に、読み出すデータ
を格納していたブロックのデータ管理フラグ８が無効に
設定されているれば、読出データのパリティがエラーに
設定することで、読出データを無効とする。

【００２０】ところで、前記第１の付加的構成のよう
に、書込アドレスを、ブロック内アドレスとブロックア
ドレスに分別しておけば、ブロック内アドレスにパリテ
ィエラーが検出された場合に、対応するブロックのデー
タ管理フラグ８が無効に設定され、ブロックアドレスに
パリティエラーが検出された場合に、全てのデータ管理
フラグ８が無効に設定される。

【００２１】また、前記第２の付加的構成のように転送
部１１を設けておけば、記憶装置１からのデータ読出時
に、読み出すデータを格納していたブロックのデータ管
理フラグ８が無効に設定されているとき、読出データの
パリティをエラーにしないで、読出データが無効である
ことを示す信号が読出データと共に読出要求先に転送さ
れる。

【００２２】更に、前記第３の付加的構成のように、パ
ターン変更部１２を設けておけば、記憶装置１からのデ
ータ読出時に、データ管理フラグ８が無効に設定されて
いるとき、読出データが誤り訂正不可能なパターンに変
更される。

【００２３】

【実施例】以下、本発明の実施例を図面を参照して説明
する。（実施例１）《構成》図３は、実施例１の記憶管理装置の構成図であ
る。同図に示すように、実施例１は、以下の（イ）から
（ト）の要素を備えて構成されている。

【００２４】（イ）８バイト単位の書込データ２を８個
格納する容量（計６４バイト）を有する４つのブロック
１ａ・１ｂ・１ｃ・１ｄからなるＲＡＭ１。本実施例で
は、ＲＡＭ１を４個のブロックから構成したが、任意の
数のブロックから構成してもよい。なお、このＲＡＭ１
からは、各ブロック単位のサイズ即ち６４バイト単位で
データが読み出される。

【００２５】（ロ）図示していないデータ書込・読出要
求元からＲＡＭ１に対して出力されたデータ書込要求及
びデータ読出要求を、それぞれ“１”及び“０”の値と
して格納する書込・読出指示フラグ６。この書込・読出
指示フラグ６が格納する値に基づいて、ＲＡＭ１への書
込または読出が指示される。

【００２６】（ハ）０から４番までの番号が付された２
進５桁のデータ・ビットとパリティを示す２進１桁のパ
リティ・ビットからなるアドレスレジスタ４。このアド
レスレジスタ４は、図４に示すように、０番及び１番の
２桁のデータ・ビットがＲＡＭ１の４つのブロックのう
ちの一つを特定するのに使用され、２番、３番及び４番
の３桁のデータ・ビットが、ＲＡＭ１の各ブロック内に
おける８バイト単位のデータ格納位置（８通りある）を
特定するのに使用される。

【００２７】ここで、アドレスレジスタ４のパリティの
値は、データ・ビットとパリティ・ビット中に１の数が
奇数個となるように設定される。なお、本明細書及び図
面において＜ａ：ｂ＞（ａ，ｂは数字）と書かれた記号
は、番号ａから番号ｂまでの連続するビットを意味す
る。また、Ｐと書かれた記号はパリティを意味する。更
に、＜ａ：ｂ，Ｐ＞と書かれた記号は、番号ａから番号
ｂまでの連続するビットと、パリティを意味する。そし
て、’×××’と書かれた記号は、×××の値そのもの
を意味する。

【００２８】（ニ）アドレスレジスタ４の０番から４番
めまでの５桁のビットからなる値を１ずつ増加させるア
ドレス加算器５。（ホ）アドレスレジスタ４の０番から４番までの５桁の
ビットとパリティビットとの整合性をチェックするパリ
ティチェック回路７。

【００２９】（ヘ）ＲＡＭ１の各ブロック１ａ〜ｄ内に
格納されているデータの書込時におけるアドレスのパリ
ティエラーの有無に基づいて、格納されているデータが
無効か有効かで示すデータ管理フラグ８。データ管理フ
ラグ８は、ＲＡＭ１の各ブロック１ａ〜ｄにそれぞれ対
応する４つのフラグ８ａ・８ｂ・８ｃ・８ｄから構成さ
れている。

【００３０】このデータ管理フラグ８の詳細回路を図５
を参照して説明する。まず、図５（ａ）に示すように、
書込要求をセット入力とすると共にアドレスレジスタの
２番目から４番目のビットが全て“１”ならば１でそれ
以外で０となる値、即ち、アドレスレジスタ＜２：４＞
＝’１１１’ならば１でそれ以外で０となる値をリセッ
ト入力とし、０又は１の値を書込フラグとして出力する
Ｒ−Ｓフリップ８ｐが設けられている。即ち、書込要求
があった場合に、書込フラグの値は’１’となり、アド
レスレジスタ＜２：４＞＝’１１１’となった場合に、
書込フラグの値は’０’となる。

【００３１】同じく図５（ａ）に示すように、読出要求
をセット入力とすると共にアドレスレジスタ＜２：４＞
＝’１１１’ならば１でそれ以外で０となる値をリセッ
ト入力とし、０又は１の値を読出フラグとして出力する
Ｒ−Ｓフリップ８ｑが設けられている。即ち、読出要求
があった場合に、読出フラグの値は’１’となり、アド
レスレジスタ＜２：４＞＝’１１１’となった場合に、
読出フラグの値は’０’となる。

【００３２】さらに、データ管理フラグ８は、図５
（ｂ）に示すように、下記の（１）〜（１４）の要素か
ら構成されている。（１）パリティチェック回路７の出力値と書込フラグの
値とを入力して、それらの値のＡＮＤ演算値を出力する
ＡＮＤ回路８ｆ。（２）パリティチェック回路７の出力の反転値と、書込
フラグの値と、アドレスレジスタ＜０：４＞＝’０００
００’ならば１でそれ以外で０となる値とを入力して、
それらの値のＡＮＤ演算値を出力するＡＮＤ回路８ｇ。（３）パリティチェック回路７の出力の反転値と、書込
フラグの値と、アドレスレジスタ＜０：４＞＝’０１０
００’ならば１でそれ以外で０となる値とを入力して、
それらの値のＡＮＤ演算値を出力するＡＮＤ回路８ｈ。（４）パリティチェック回路７の出力の反転値と、書込
フラグの値と、アドレスレジスタ＜０：４＞＝’１００
００’ならば１でそれ以外で０となる値とを入力して、
それらの値のＡＮＤ演算値を出力するＡＮＤ回路８ｉ。（５）パリティチェック回路７の出力の反転値と、書込
フラグの値と、アドレスレジスタ＜０：４＞＝’１１０
００’ならば１でそれ以外で０となる値とを入力して、
それらの値のＡＮＤ演算値を出力するＡＮＤ回路８ｊ。（６）ＡＮＤ回路８ｆの出力をセット入力とすると共
に、ＡＮＤ回路８ｇの出力をリセット入力とするＲ−Ｓ
フリップフロップ８ａ。このＲ−Ｓフリップフロップ８
ａが、フラグ８ａに相当する。（７）ＡＮＤ回路８ｆの出力をセット入力とすると共
に、ＡＮＤ回路８ｈの出力をリセット入力とするＲ−Ｓ
フリップフロップ８ｂ。このＲ−Ｓフリップフロップ８
ｂが、フラグ８ｂに相当する。（８）ＡＮＤ回路８ｆの出力をセット入力とすると共
に、ＡＮＤ回路８ｉの出力をリセット入力とするＲ−Ｓ
フリップフロップ８ｃ。このＲ−Ｓフリップフロップ８
ｃが、フラグ８ｃに相当する。（９）ＡＮＤ回路８ｆの出力をセット入力とすると共
に、ＡＮＤ回路８ｊの出力をリセット入力とするＲ−Ｓ
フリップフロップ８ｄ。このＲ−Ｓフリップフロップ８
ｄが、フラグ８ｄに相当する。（１０）Ｒ−Ｓフリップフロップ８ａの出力値とアドレ
スレジスタ＜０：１＞＝’００’ならば１でそれ以外で
０となる値とを入力して、それらの値のＡＮＤ演算値を
出力するＡＮＤ回路８ｋ。（１１）Ｒ−Ｓフリップフロップ８ｂの出力値とアドレ
スレジスタ＜０：１＞＝’０１’ならば１でそれ以外で
０となる値とを入力して、それらの値のＡＮＤ演算値を
出力するＡＮＤ回路８ｌ。（１２）Ｒ−Ｓフリップフロップ８ｃの出力値とアドレ
スレジスタ＜０：１＞＝’１０’ならば１でそれ以外で
０となる値とを入力して、それらの値のＡＮＤ演算値を
出力するＡＮＤ回路８ｍ。（１３）Ｒ−Ｓフリップフロップ８ｄの出力値とアドレ
スレジスタ＜０：１＞＝’１１’ならば１でそれ以外で
０となる値とを入力して、それらの値のＡＮＤ演算値を
出力するＡＮＤ回路８ｎ。（１４）ＡＮＤ回路８ｋ・８ｌ・８ｍ・８ｎの出力値を
入力して、それらの値のＯＲ演算値を出力するＯＲ回路
８ｓ。このＯＲ回路８ｓの出力値は、０のときに読出デ
ータを無効化するための信号となる。

【００３３】（ト）ＲＡＭ１に格納されたデータとこの
データが格納されていたブロックに対応するデータ管理
フラグ８の値を入力し、読出データ３を出力するデータ
無効化回路９。

【００３４】このデータ無効化回路９は、図６に示すよ
うに、ＲＡＭ１に格納されたデータとデータ管理フラグ
８のＯＲ回路８ｓの出力値とを入力して、それらの値の
ＡＮＤ演算値を読出データ３として出力する。ここで、
ＯＲ回路８ｓの出力値が０であれば、データを無効化す
る信号であるから読出データ３は必ず０となる。即ち、
読出データ３の全てのビットの値が０となる。一方、Ｏ
Ｒ回路８ｓの出力値が１であれば、ＲＡＭ１に格納され
たデータがそのまま読出データ３として出力される。

【００３５】《動作》次に、本実施例の動作を説明す
る。（データ書込時に、アドレスにパリティエラーが生じな
い場合の動作）図７は、データ書込時に、アドレスにパ
リティエラーが生じない場合のタイムチャートを示して
いる。タイムチャートを示すこの図７及び他の図面にお
いて、図の左側から右側に処理が進行するものとする。
また、図の左端に書かれた項目がＯＮ状態になっている
所を太い横線で示し、ＯＦＦ状態になっている所を細い
横線で示す。そして、横線をまたぐ縦線で動作（サイク
ル）の区切り示す。

【００３６】まず最初に、図示していないデータ書込・
読出要求元から、書込要求及び書込アドレスが発行され
たものとする。この書込要求により、書込・読出指示フ
ラグ６が書込有効に設定され、入力されたアドレスがア
ドレスレジスタ４のビット０：１に設定されると共に、
アドレスレジスタ４のビット２：４に’０００’が設定
される。

【００３７】書込・読出指示フラグ６は、書込要求があ
った次のサイクルから８番目のサイクルまでの間書込有
効となるが、この期間中、書込データ２が有効となり、
ＲＡＭ１にデータが書き込まれる。より詳しくは、この
期間中、アドレスレジスタ４の２番目から４番目までの
下位３ビットがアドレス加算器５により＋１されてＲＡ
Ｍ１に供給されると共に、供給されたアドレスに、８バ
イト単位ずつ８回、計６４バイトのデータがＲＡＭ１に
書き込まれる。

【００３８】書込・読出指示フラグ６は、アドレスレジ
スタ４のビット２：４が’１１１’になった状態でリセ
ットされる。この段階で、ＲＡＭ１への書込処理が終了
する。

【００３９】（データ書込時に、アドレスにパリティエ
ラーが生じた場合の動作）図８は、データ書込時に、ア
ドレスにパリティエラーが生じた場合のタイムチャート
を示している。ここでは、アドレスレジスタ４のビット
２：４が’０１０’となったときに、メモリアドレスに
パリティエラーが生じたものとして説明する。

【００４０】まず、図７と比較すれば明らかなように、
アドレスにパリティエラーが生じた場合でも、書込動作
そのものは、エラーが生じない場合と同様に行われる。
すなわち、書込・読出指示フラグ６が有効となっている
期間中、書込データ２が有効となり、ＲＡＭ１にデータ
が書き込まれる。

【００４１】そして、アドレスレジスタ４のビット２：
４が’０１０’となったときに、パリティチェック回路
７でパリティエラーが検出されると、エラーが検出され
た次のサイクルから、全てのデータ管理フラグ８ａ・８
ｂ・８ｃ・８ｄが無効に設定される。

【００４２】（データ管理フラグがリセットされる場合
のタイムチャート）図９は、データ管理フラグがリセッ
トされる場合のタイムチャートを示している。ここで
は、メモリアドレスパリティエラーが以前に生じていた
ため、全てのデータ管理フラグ８ａ・８ｂ・８ｃ・８ｄ
が無効に設定されていたものとする。

【００４３】まず、最初のサイクルで、図示していない
データ書込・読出要求元から、ＲＡＭ１のブロック１ａ
に対する書込要求が発行されたものとする。すると、デ
ータ書込時に、アドレスにパリティエラーが生じない場
合の動作のところで説明したデータ書込動作が行われ
る。そして、パリティチェック回路７でエラーが無いこ
とを示す０が出力されると共に、書込フラグが立ってお
り、更に、アドレスレジスタ４の０：４ビットが’００
０００’となった状態で、データ管理フラグ８のＡＮＤ
回路８ｇから出力された値により、ＲＡＭ１のブロック
１ａに対応するデータ管理フラグ８ａがリセットされ
る。即ち、有効であるとされる。

【００４４】また、図示していないデータ書込・読出要
求元から、ＲＡＭ１のブロック１ｂに対する書込要求が
発行された場合には、アドレスにパリティエラーが生じ
ない場合の動作のところで説明したデータ書込動作が行
われる。そして、パリティチェック回路７でエラーが無
いことを示す０が出力されると共に、書込フラグが立っ
ており、更に、アドレスレジスタ４の０：４ビットが’
０１０００’となった状態で、データ管理フラグ８のＡ
ＮＤ回路８ｈから出力された値により、ＲＡＭ１のブロ
ック１ｂに対応するデータ管理フラグ８ｂがリセットさ
れる。すなわち、格納されているデータは有効であると
される。

【００４５】（エラーが生じていないデータを読み出す
場合の動作）図１０は、エラーが生じていないデータを
読み出す場合のタイムチャートを示している。

【００４６】まず最初に、図示していないデータ書込・
読出要求元から、読出要求及び読出アドレスが発行され
たものとする。この読出要求により、書込・読出指示フ
ラグ６が読出有効に設定され、入力されたアドレスがア
ドレスレジスタ４のビット０：１に設定されると共に、
アドレスレジスタ４のビット２：４に’０００’が設定
される。

【００４７】書込・読出指示フラグ６は、読出要求があ
った次のサイクルから８番目のサイクルまでの間読出有
効となるが、この期間中にＲＡＭ１から読み出されたデ
ータが有効となる。より詳しくは、この期間中、アドレ
スレジスタ４の２番目から４番目までの下位３ビットが
アドレス加算器５により＋１されてＲＡＭ１に供給され
ると共に、供給されたアドレスから、８バイト単位ずつ
８回、計６４バイトのデータがＲＡＭ１から読み込まれ
る。

【００４８】書込・読出指示フラグ６は、アドレスレジ
スタ４のビット２：４が’１１１’になった状態でリセ
ットされる。この段階で、ＲＡＭ１からの読込処理が終
了する。

【００４９】（エラーが生じているデータを読み出す場
合の動作）図１１は、エラーが生じているデータを読み
出す場合のタイムチャートを示している。ここでは、デ
ータ管理フラグ８ａ・８ｂ・８ｃ・８ｄが全て無効に設
定されたいたものとする。

【００５０】まず、図１０と比較すれば明らかなよう
に、読み出すデータにエラーが生じている場合でも、読
出動作そのものは、エラーが生じていない場合と同様に
行われる。即ち、書込・読出指示フラグ６が有効となっ
ている期間中、ＲＡＭ１からデータが読み出されるが、
読み出したデータをデータ無効化回路９によって、デー
タ及びパリティの全ビットに０が設定される。

【００５１】（実施例２）実施例２は、図１２に示すよ
うに、実施例１のアドレスレジスタ４のビット０：１と
ビット２：４に別々のパリティ（それぞれＰ₀、Ｐ₁とす
る）を設けた例である。このアドレスレジスタ４に対応
して、パリティチェック回路７は、Ｐ₀ とＰ₁ の両方を
チェックする。そして、データ無効化フラグ８が図１３
に示すように構成される他は、実施例１と同様に構成さ
れている。

【００５２】ここで、実施例２のデータ無効化フラグ８
は、下記の（１）〜（２２）の要素から構成されてい
る。（１）Ｐ₀ をチェックするパリティチェック回路７の出
力値と書込フラグの値とを入力して、それらの値のＡＮ
Ｄ演算値を出力するＡＮＤ回路８ｆ。（２）Ｐ₀ をチェックするパリティチェック回路７の出
力の反転値と、Ｐ₁ をチェックするパリティチェック回
路７の出力値と、書込フラグの値と、アドレスレジスタ
＜０：１＞＝’００’ならば１でそれ以外で０となる値
とを入力して、それらの値のＡＮＤ演算値を出力するＡ
ＮＤ回路８ｇａ。（３）Ｐ₀ をチェックするパリティチェック回路７の出
力の反転値と、Ｐ₁ をチェックするパリティチェック回
路７の出力の反転値と、書込フラグの値と、アドレスレ
ジスタ＜０：４＞＝’０００００’ならば１でそれ以外
で０となる値とを入力して、それらの値のＡＮＤ演算値
を出力するＡＮＤ回路８ｇｂ。（４）ＡＮＤ回路８ｆの出力値とＡＮＤ回路８ｇａの出
力値とを入力して、それらのＯＲ演算値を出力する８ｇ
ｃ。（５）ＯＲ回路８ｇｃの出力をセット入力とすると共
に、ＡＮＤ回路８ｇｂの出力をリセット入力とするＲ−
Ｓフリップフロップ８ａ。このＲ−Ｓフリップフロップ
８ａが、フラグ８ａに相当する。（６）Ｒ−Ｓフリップフロップ８ａの出力値とアドレス
レジスタ＜０：１＞＝’００’ならば１でそれ以外で０
となる値とを入力して、それらの値のＡＮＤ演算値を出
力するＡＮＤ回路８ｋ。（７）Ｐ₀ をチェックするパリティチェック回路７の出
力の反転値と、Ｐ₁ をチェックするパリティチェック回
路７の出力値と、書込フラグの値と、アドレスレジスタ
＜０：１＞＝’０１’ならば１でそれ以外で０となる値
とを入力して、それらの値のＡＮＤ演算値を出力するＡ
ＮＤ回路８ｈａ。（８）Ｐ₀ をチェックするパリティチェック回路７の出
力の反転値と、Ｐ₁ をチェックするパリティチェック回
路７の出力の反転値と、書込フラグの値と、アドレスレ
ジスタ＜０：４＞＝’０１０００’ならば１でそれ以外
で０となる値とを入力して、それらの値のＡＮＤ演算値
を出力するＡＮＤ回路８ｈｂ。（９）ＡＮＤ回路ｆの出力値とＡＮＤ回路８ｈａの出力
値とを入力して、それらのＯＲ演算値を出力する８ｈ
ｃ。（１０）ＯＲ回路８ｈｃの出力をセット入力とすると共
に、ＡＮＤ回路８ｈｂの出力をリセット入力とするＲ−
Ｓフリップフロップ８ｂ。このＲ−Ｓフリップフロップ
８ｂが、フラグ８ｂに相当する。（１１）Ｒ−Ｓフリップフロップ８ｂの出力値とアドレ
スレジスタ＜０：１＞＝’０１’ならば１でそれ以外で
０となる値とを入力して、それらの値のＡＮＤ演算値を
出力するＡＮＤ回路８ｌ。（１２）Ｐ₀ をチェックするパリティチェック回路７の
出力の反転値と、Ｐ₁ をチェックするパリティチェック
回路７の出力値と、書込フラグの値と、アドレスレジス
タ＜０：１＞＝’１０’ならば１でそれ以外で０となる
値とを入力して、それらの値のＡＮＤ演算値を出力する
ＡＮＤ回路８ｉａ。（１３）Ｐ₀ をチェックするパリティチェック回路７の
出力の反転値と、Ｐ₁ をチェックするパリティチェック
回路７の出力の反転値と、書込フラグの値と、アドレス
レジスタ＜０：４＞＝’１００００’ならば１でそれ以
外で０となる値とを入力して、それらの値のＡＮＤ演算
値を出力するＡＮＤ回路８ｉｂ。（１４）ＡＮＤ回路ｆの出力値とＡＮＤ回路８ｉａの出
力値とを入力して、それらのＯＲ演算値を出力する８ｉ
ｃ。（１５）ＯＲ回路８ｉｃの出力をセット入力とすると共
に、ＡＮＤ回路８ｉｂの出力をリセット入力とするＲ−
Ｓフリップフロップ８ｃ。このＲ−Ｓフリップフロップ
８ｃが、フラグ８ｃに相当する。（１６）Ｒ−Ｓフリップフロップ８ｃの出力値とアドレ
スレジスタ＜０：１＞＝’１０’ならば１でそれ以外で
０となる値とを入力して、それらの値のＡＮＤ演算値を
出力するＡＮＤ回路８ｍ。（１７）Ｐ₀ をチェックするパリティチェック回路７の
出力の反転値と、Ｐ₁ をチェックするパリティチェック
回路７の出力値と、書込フラグの値と、アドレスレジス
タ＜０：１＞＝’１１’ならば１でそれ以外で０となる
値とを入力して、それらの値のＡＮＤ演算値を出力する
ＡＮＤ回路８ｊａ。（１８）Ｐ₀ をチェックするパリティチェック回路７の
出力の反転値と、Ｐ₁ をチェックするパリティチェック
回路７の出力の反転値と、書込フラグの値と、アドレス
レジスタ＜０：４＞＝’１１０００’ならば１でそれ以
外で０となる値とを入力して、それらの値のＡＮＤ演算
値を出力するＡＮＤ回路８ｊｂ。（１９）ＡＮＤ回路ｆの出力値とＡＮＤ回路８ｊａの出
力値とを入力して、それらのＯＲ演算値を出力する８ｊ
ｃ。（２０）ＯＲ回路８ｊｃの出力をセット入力とすると共
に、ＡＮＤ回路８ｊｂの出力をリセット入力とするＲ−
Ｓフリップフロップ８ｄ。このＲ−Ｓフリップフロップ
８ｄが、フラグ８ｄに相当する。（２１）Ｒ−Ｓフリップフロップ８ｄの出力値とアドレ
スレジスタ＜０：１＞＝’１１’ならば１でそれ以外で
０となる値とを入力して、それらの値のＡＮＤ演算値を
出力するＡＮＤ回路８ｎ。（２２）ＡＮＤ回路８ｋ・８ｌ・８ｍ・８ｎの出力値を
入力して、それらの値のＯＲ演算値を出力するＯＲ回路
８ｓ。このＯＲ回路８ｓの出力値は、０のときに読出デ
ータを無効化するための信号となる。

【００５３】この実施例２の場合、アドレスレジスタ４
のビット２：４にパリティエラーが生じた場合には、対
応するデータ管理フラグ８の何れか一つに、格納されて
いるデータが無効であることを示す値を設定すればよ
く、実施例１に比べて、パリティエラーにより影響を受
ける範囲を少なくすることができる。ただし、アドレス
レジスタ４のビット０：１にパリティエラーが生じた場
合には、全てのデータ管理フラグ８に、格納されている
データが無効であることを示す値が設定される。

【００５４】（実施例３）実施例３は、実施例１におい
てデータ無効化回路９を削除し、代わりにＲＡＭ１から
のデータ読出時に、読み出すデータを格納していたブロ
ックのデータ管理フラグが無効に設定されていた場合で
も、ＲＡＭ１から読み出したデータをそのまま出力して
構成される。このとき、読出データが無効であることを
示す信号を読出要求先に伝える。読出データが無効であ
ることを示す信号は、データ管理フラグを利用して作ら
れる。

【００５５】（実施例の変形）前記実施例１〜３におい
て、ＲＡＭ１に格納される６４ビットのデータに１６ビ
ットの誤り検出用チェックビットを付加してもよい。即
ち、４ビット単位のデータ毎に、１ビットの検出用チェ
ックビットを付加する。このような誤り検出訂正は、Ｓ
４ＥＣ−Ｄ４ＥＤ(Single 4bit block Error Correctio
n-Double 4bitblock Error Detection)と呼ばれ、１個
のＲＡＭ故障によって発生する１〜４ビット誤りの完全
訂正と、任意の２個のＲＡＭ間にまたがる故障によって
発生する２〜８ビット誤りの完全検出が可能となってい
る。

【００５６】今、ＲＡＭ１内のデータに誤り検出用チェ
ックビットを付加して構成される８０ビットの符号語を
ｘとし、下記の式（１）で表されるパリティ検査行列
（あるいはＥＣＣ検査行列）をＨとする。

【００５７】

【数１】

【００５８】ｘＨ^T（ただし、Ｈ^TはＨの転置行列）を計算し、その結
果をＳとする。Ｓは、シンドロームと呼ばれる。シンド
ローム中の“１”の数を数えて、すべて偶数個（オール
“０”）になっていれば、エラーが無いことを示してい
る。

【００５９】また、式（１）で、データがオール“０”
の場合には、誤り検出用チェックビットもオール“０”
になり、エラー無しの場合には、シンドロームがオール
“０”になる。逆に誤りがあった場合には、シンドロー
ムが“０”以外となる。

【００６０】そして、１ブロック（＝４ビット）誤りを
訂正するために、シンドロームは、１ブロック誤り時に
他の１ブロック誤りとは異なるコードになるため、訂正
が可能となる。

【００６１】さらに、２ブロックの誤り検出は、シンド
ロームがオール“０”でなく、１ブロック誤りのシンド
ロームでも無いことにより検出される。エラーデータが
生じた時に、読出データに対して、そのパリティをエラ
ーにしないで、図１４のような誤り訂正不可能なパター
ンに変更して伝播すれば、データ受け取り側でデータ中
に誤りがあることが検出されるようになる。

【００６２】

【発明の効果】必須構成要素により構成した本発明の記
憶管理装置によれば、データ書込時に、アドレスにパリ
ティエラーを検出したとき、全てのデータ管理フラグを
無効に設定し、記憶装置からのデータ読出時に、データ
が格納されているブロックのデータ管理フラグが無効に
設定されているとき、読出データのパリティをエラーと
なるようにすることで、読み出すデータが、誤ったアド
レスに書き込まれていた可能性があるか否かを検出する
ことが可能にある。

【００６３】そして、本発明の記憶管理装置に、第１の
付加的構成要素として、書込アドレスを、ブロック内ア
ドレスとブロックアドレスに分別しておけば、ブロック
内アドレスとブロックアドレスの両方にパリティを設け
たことにより、より小さな領域を単位として、読み出す
データが、誤ったアドレスに書き込まれていた可能性が
あるか否かを検出することが可能にある。

【００６４】さらに、本発明の記憶管理装置に、第２の
付加的構成要素である転送部を設ければ、記憶装置から
のデータ読出時に、データ管理フラグが無効に設定され
ているとき、読出データのパリティをエラーにしない
で、読出データが無効であることを示す信号を読出デー
タと共に読出要求先に転送することで、読出要求先は、
読出データが無効であることを知ることが可能になる。

【００６５】また、本発明の記憶管理装置に、第３の付
加的構成要素であるパターン変更部を設けておけば、前
記記憶装置からのデータ読出時に、データが格納されて
いるブロックのデータ管理フラグが無効に設定されてい
る場合、読出データのパリティをエラーにしないで、読
出データをエラー訂正不可能なパターンに変更するこ
と、誤った読出データを使用する恐れがなくなる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】図１に基づくフローチャートである。

【図３】実施例１の構成図である。

【図４】実施例１のアドレスレジスタの詳細図である。

【図５】実施例１のデータ無効フラグの詳細図である。

【図６】実施例１のデータ無効化回路の詳細図である。

【図７】実施例１において、データ書込時に、アドレス
にパリティエラーが生じない場合のタイムチャートであ
る。

【図８】実施例１において、データ書込時に、アドレス
にパリティエラーが生じた場合のタイムチャートであ
る。

【図９】実施例１において、データ管理フラグがリセッ
トされる場合のタイムチャートである。

【図１０】実施例１において、エラーが生じていないデ
ータを読み出す場合のタイムチャートである。

【図１１】実施例１において、エラーが生じているデー
タを読み出す場合のタイムチャートである。

【図１２】実施例２のアドレスレジスタの詳細図であ
る。

【図１３】実施例２のデータ無効化回路の詳細図であ
る。

【図１４】エラーデータの例である。

【図１５】従来の記憶管理装置の構成図である。

【符号の説明】

１記憶装置（ＲＡＭ）２８バイトの書込データ３８バイトの読出データ４ブロック管理部（ＲＡＭのアドレスレジスタ）５アドレス加算器６書込・読出指示フラグ７パリティチェック回路８データ管理フラグ９パリティエラー設定部（データ無効化回路）１０無効設定部１１転送部１２パターン変更部

Claims

【特許請求の範囲】

【請求項１】パリティ付きのアドレスが指定されてデー
タを書き込む記憶装置を管理する記憶管理装置におい
て、前記記憶装置内のデータを、所定データ長を有するブロ
ック毎に管理するブロック管理部と、前記ブロック内に格納されているデータの書込時におけ
る前記アドレスのパリティエラーの有無に基づいて、格
納されているデータが無効か有効かを保持するデータ管
理フラグと、データ書込時に、前記アドレスにパリティエラーを検出
したとき、全ての前記データ管理フラグを無効に設定す
る無効設定部と、前記記憶装置からのデータ読出時に、読み出すデータを
格納していたブロックのデータ管理フラグが無効に設定
されているとき、読出データのパリティがエラーとなる
ように設定するパリティエラー設定部とを備えたことを
特徴とする記憶管理装置。
【請求項２】前記書込アドレスを、前記ブロック内のア
ドレスを指定するブロック内アドレスとブロック内アド
レス以外の部分であるブロックアドレスとに分別して、
ブロック内アドレスとブロックアドレスの両方に前記パ
リティを設け、前記無効設定部は、前記ブロック内アドレスにパリティ
エラーを検出した場合に、対応するブロックの前記デー
タ管理フラグを無効に設定する一方、前記ブロックアド
レスにパリティエラーを検出した場合に、全ての前記デ
ータ管理フラグを無効に設定することを特徴とする請求
項１に記載の記憶管理装置。
【請求項３】前記記憶装置からのデータ読出時に、読み
出すデータを格納していたブロックの前記データ管理フ
ラグが無効に設定されているとき、読出データのパリテ
ィをエラーにしないで、読出データが無効であることを
示す信号を読出データと共に読出要求先に転送する転送
部を設けたことを特徴とする請求項１に記載の記憶管理
装置。
【請求項４】前記記憶装置が格納するデータに誤り検出
用のチェックビットを設け、前記記憶装置からのデータ読出時に、データが格納され
ているブロックのデータ管理フラグが無効に設定されて
いるとき、読出データに対して、そのパリティをエラー
にしないで、誤り訂正不可能なパターンに変更するパタ
ーン変更部を設けたことを特徴とする請求項１に記載の
記憶管理装置。