JPH08203270A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH08203270A
JPH08203270A JP7011386A JP1138695A JPH08203270A JP H08203270 A JPH08203270 A JP H08203270A JP 7011386 A JP7011386 A JP 7011386A JP 1138695 A JP1138695 A JP 1138695A JP H08203270 A JPH08203270 A JP H08203270A
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mos transistor
output
transistor
voltage
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JP7011386A
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Manabu Seno
学 瀬能
Yoshitaka Mano
良隆 間野
Akinori Shibayama
晃徳 柴山
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
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Abstract

(57)【要約】 【目的】 ＤＲＡＭのトライステート出力回路におい
て、ハイ・インピーダンス時にＤＱ端子に外部から印加
される電圧の影響を緩和する。 【構成】 第１及び第２の出力トランジスタ５２，７２
でＮＭＯＳ型のデータ出力バッファ３０を構成する。第
１の出力トランジスタ５２のゲート電極とＤＱ端子５と
の間に、ゲート電極が接地されかつ第１の出力トランジ
スタ５２より低いしきい値電圧を有する補助トランジス
タ５３を挿入する。ＤＱ端子５と第２の出力トランジス
タ７２のゲート電極との間に、ゲート電極が接地されか
つ第２の出力トランジスタ７２より低いしきい値電圧を
有する補助トランジスタ７３を挿入する。ハイ・インピ
ーダンス時にＤＱ端子５に外部から負電圧が印加された
時、出力トランジスタ５２，７２がカットオフ状態を保
持するように、補助トランジスタ５３，７３が出力トラ
ンジスタ５２，７２のゲート電圧を負の電圧レベルまで
引き下げる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、トライステート出力回
路を内蔵した半導体集積回路に関するものである。
【０００２】
【従来の技術】半導体集積回路の１つとして、データ入
力バッファとデータ出力バッファとを備えたダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）が知られてい
る。データ入力バッファは外部端子の１つであるデータ
入出力端子すなわちＤＱ端子から供与されたデータ信号
の論理レベル（高電圧レベル“Ｈ”又は低電圧レベル
“Ｌ”）に応じた入力データ信号を書き込みアンプに供
与するものであり、データ出力バッファは読み出しアン
プから供与された出力データ信号の論理レベルに応じた
データ信号をＤＱ端子へ出力するものである。
【０００３】一般に、半導体集積回路においてＰ型シリ
コン基板上にＭＯＳトランジスタを形成する場合には、
基板に負のバイアス電圧を供給する。このような基板へ
のバイアス電圧の付与により、基板電位の安定化、ＭＯ
Ｓトランジスタのしきい値電圧の安定化、信号線と基板
との容量結合の防止、ＭＯＳトランジスタの接合容量の
低減などを図る。オンチップの基板バイアス回路を備え
たＤＲＡＭが公知である。
【０００４】さて、ＤＲＡＭではＮＭＯＳ型のデータ出
力バッファとＣＭＯＳ型のデータ出力バッファとが適宜
使用される。
【０００５】従来のＮＭＯＳ型データ出力バッファで
は、電源ＶDD（例えば５Ｖ）とＤＱ端子との間に挿入さ
れたＮチャネルＭＯＳトランジスタ（第１の出力トラン
ジスタ）と、ＤＱ端子と接地ＶSS（０Ｖ）との間に挿入
されたＮチャネルＭＯＳトランジスタ（第２の出力トラ
ンジスタ）とを有するトライステート出力回路が採用さ
れる。ＤＲＡＭの読み出し動作のうち“Ｈ”データ出力
動作の場合には第１の出力トランジスタがオンし、かつ
読み出し動作のうち“Ｌ”データ出力動作の場合には第
２の出力トランジスタがオンし、かつＤＲＡＭの書き込
み動作時などの非読み出し動作時には両出力トランジス
タがカットオフするように、第１及び第２の出力トラン
ジスタの各々のゲート電圧が制御される。非読み出し動
作時には両出力トランジスタがいずれもカットオフする
結果、ＤＱ端子に対してデータ出力バッファがハイ・イ
ンピーダンス状態となる。
【０００６】また、従来のＣＭＯＳ型データ出力バッフ
ァでは、電源ＶDD（例えば５Ｖ）とＤＱ端子との間に挿
入されたＰチャネルＭＯＳトランジスタ（第１の出力ト
ランジスタ）と、ＤＱ端子と接地ＶSS（０Ｖ）との間に
挿入されたＮチャネルＭＯＳトランジスタ（第２の出力
トランジスタ）とを有するトライステート出力回路が採
用される。ＣＭＯＳ型の場合にも“Ｈ”データ出力動作
時には第１の出力トランジスタがオンし、“Ｌ”データ
出力動作時には第２の出力トランジスタがオンし、かつ
非読み出し動作時には両出力トランジスタがカットオフ
するように、第１及び第２の出力トランジスタの各々の
ゲート電圧が制御される。非読み出し動作時には両出力
トランジスタがいずれもカットオフする結果、ＤＱ端子
に対してデータ出力バッファがハイ・インピーダンス状
態となる。
【０００７】
【発明が解決しようとする課題】上記従来のＮＭＯＳ型
データ出力バッファでは、ＤＲＡＭの非読み出し動作時
に第１の出力トランジスタ（ＮチャネルＭＯＳトランジ
スタ）及び第２の出力トランジスタ（ＮチャネルＭＯＳ
トランジスタ）がいずれもカットオフするように、両出
力トランジスタのゲート電極に“Ｌ”レベルの電圧すな
わち０Ｖが各々供与される。この状態でＤＱ端子に外部
から負の電圧（−ＶDQ）が印加され、該印加電圧の絶対
値ＶDQが両出力トランジスタのしきい値電圧Ｖtn（＞
０）を上回ると、両出力トランジスタがいずれも意に反
してオンし、電源ＶDD及び接地ＶSSからＤＱ端子へ電流
ＩDQが流出する。この流出電流ＩDQは、印加電圧の絶対
値ＶDQが大きくなるにつれて大きくなる。そのため、電
流ＩDQに起因して発生する基板電流により基板を負電圧
に保つことが困難となり、誤動作が発生する。
【０００８】詳細には、第１の出力トランジスタのゲー
ト電圧、ソース電圧及びドレイン電圧をそれぞれＶg1、
Ｖs1及びＶd1とすると、Ｖg1＝０Ｖ、Ｖs1＝−ＶDQ＜−
Ｖtn、かつＶd1＝５Ｖである。したがって、第１の出力
トランジスタのゲート・ソース間電圧をＶgs1 とする
と、Ｖgs1 ＝Ｖg1−Ｖs1＞Ｖtnとなるので第１の出力ト
ランジスタはオンし、ドレイン電流Ｉds1 が電源ＶDDか
らＤＱ端子へ流出する。しかも、第１の出力トランジス
タのドレイン・ソース間電圧をＶds1 とするとＶds1 ＞
Ｖgs1 であるから、大きいドレイン電流Ｉds1 が流れ
る。
【０００９】一方、第２の出力トランジスタのゲート電
圧、ソース電圧及びドレイン電圧をそれぞれＶg2、Ｖs2
及びＶd2とすると、Ｖg2＝０Ｖ、Ｖs2＝−ＶDQ＜−Ｖt
n、かつＶd2＝０Ｖである。したがって、第２の出力ト
ランジスタのゲート・ソース間電圧をＶgs2 とすると、
Ｖgs2 ＝Ｖg2−Ｖs2＞Ｖtnとなるので第２の出力トラン
ジスタはオンし、ドレイン電流Ｉds2 が接地ＶSSからＤ
Ｑ端子へ流出する。ただし、第２の出力トランジスタの
ドレイン・ソース間電圧をＶds2 とするとＶds2＝Ｖgs2
であるから、第１の出力トランジスタのドレイン電流
Ｉds1 に比べて第２の出力トランジスタのドレイン電流
Ｉds2 は小さい。
【００１０】以上のとおり、ＤＱ端子への流出電流ＩDQ
（＝Ｉds1 ＋Ｉds2 ）に占める割合はＩds2 に比べてＩ
ds1 の方が大きい。つまり、基板電流に対しては第１の
出力トランジスタの影響が支配的であり、基板電圧の上
昇を抑制するためには、第１の出力トランジスタに起因
した基板電流を低減することが重要となる。
【００１１】また、上記従来のＣＭＯＳ型データ出力バ
ッファでは、ＤＲＡＭの非読み出し動作時に第１の出力
トランジスタ（ＰチャネルＭＯＳトランジスタ）及び第
２の出力トランジスタ（ＮチャネルＭＯＳトランジス
タ）がいずれもカットオフするように、第１の出力トラ
ンジスタのゲート電極に“Ｈ”レベルの電圧すなわち電
源電圧ＶDD（５Ｖ）が、第２の出力トランジスタのゲー
ト電極に“Ｌ”レベルの電圧すなわち０Ｖが各々供与さ
れる。この状態でＤＱ端子に外部から電源電圧ＶDDを上
回る正の電圧ＶDQ' が印加されると、種々の不具合が引
き起こされる。
【００１２】詳細には、第１の出力トランジスタ（Ｐチ
ャネルＭＯＳトランジスタ）のゲート電圧、ソース電圧
及びドレイン電圧をそれぞれＶg 、Ｖs 及びＶd とする
と、Ｖg ＝５Ｖ、Ｖs ＝５Ｖ、かつＶd ＝ＶDQ' ＞５Ｖ
である。第１の出力トランジスタはＰ型シリコン基板中
のＮ型ウェル領域を有しており、第１の出力トランジス
タのソース及びドレインはＰ型拡散領域である。したが
って、高いドレイン電圧Ｖd に起因してＰ型拡散領域と
Ｎ型ウェル領域とのＰＮ接合に順方向の大電流が流れ、
ラッチアップやメモリセルデータの破壊などの不具合が
生じることとなる。
【００１３】本発明の目的は、外部端子に接続されたト
ライステート出力回路を内蔵した半導体集積回路におい
て、ハイ・インピーダンス時に外部から印加される電圧
の影響を緩和することにある。
【００１４】本発明の他の目的は、同半導体集積回路に
おいて、高速の“Ｈ”データ出力動作を実現しながら、
ハイ・インピーダンス時に外部から印加される電圧の影
響を緩和することにある。
【００１５】
【課題を解決するための手段】本発明に係る第１の半導
体集積回路は、従来のＮＭＯＳ型データ出力バッファ中
の出力トランジスタ（ＮチャネルＭＯＳトランジスタ）
に該出力トランジスタより低いしきい値電圧を有する補
助トランジスタ（ＮチャネルＭＯＳトランジスタ）を付
加し、ハイ・インピーダンス時に外部端子（ＤＱ端子）
に負電圧が印加された場合には出力トランジスタがオン
する前に補助トランジスタがオンして出力トランジスタ
のゲート電圧を負の電圧レベルまで引き下げることによ
って、出力トランジスタにカットオフ状態を保持させる
こととしたものである。詳細には、電源と外部端子との
間に挿入された第１のＮチャネルＭＯＳトランジスタ
と、前記外部端子と接地との間に挿入された第２のＮチ
ャネルＭＯＳトランジスタと、第１のＮチャネルＭＯＳ
トランジスタのゲート電極と前記外部端子との間に挿入
された第３のＮチャネルＭＯＳトランジスタとを備え、
第３のＮチャネルＭＯＳトランジスタのゲート電極は接
地され、かつ第３のＮチャネルＭＯＳトランジスタのし
きい値電圧は第１のＮチャネルＭＯＳトランジスタのし
きい値電圧より低く設定されたものである。前記外部端
子と第２のＮチャネルＭＯＳトランジスタのゲート電極
との間に、ゲート電極が接地されかつ第２のＮチャネル
ＭＯＳトランジスタより低いしきい値電圧を有する第４
のＮチャネルＭＯＳトランジスタを挿入してもよい。し
きい値電圧の調整は、ゲート電極直下のチャネル領域の
不純物濃度の調整、あるいはゲート長の調整によって実
現される。
【００１６】また、本発明に係る第２の半導体集積回路
は、従来のＣＭＯＳ型データ出力バッファ中のＰチャネ
ルＭＯＳトランジスタと外部端子（ＤＱ端子）との間に
ＮチャネルＭＯＳトランジスタを挿入し、ハイ・インピ
ーダンス時に外部端子に負電圧が印加された場合にはＰ
チャネルＭＯＳトランジスタがカットオフ状態を保持
し、ハイ・インピーダンス時に前記外部端子に電源電圧
を上回る正の電圧が印加された場合にはＮチャネルＭＯ
Ｓトランジスタがカットオフ状態を保持することとした
ものである。詳細には、電源と内部ノードとの間に挿入
されたＰチャネルＭＯＳトランジスタと、前記内部ノー
ドと外部端子との間に挿入された第１のＮチャネルＭＯ
Ｓトランジスタと、前記外部端子と接地との間に挿入さ
れた第２のＮチャネルＭＯＳトランジスタと、電源電圧
より高く昇圧した信号を第１のＮチャネルＭＯＳトラン
ジスタのゲート電極に供与するための昇圧回路とを備え
た構成を採用したものである。高速の“Ｈ”データ出力
動作を実現するためには、ＰチャネルＭＯＳトランジス
タ及び第２のＮチャネルＭＯＳトランジスタのうちのい
ずれか一方がオンする前に第１のＮチャネルＭＯＳトラ
ンジスタがオンするように前記昇圧回路の動作を起動す
る。外部から供与される信号に同期して前記昇圧回路の
動作を起動するための手段を更に設けてもよい。“Ｈ”
データ出力動作を更に高速化するためには、電源電圧よ
り高く昇圧した電圧を前記昇圧回路へ供給するための電
源回路を更に設ける。複数のトライステート出力回路を
備えた半導体集積回路では、レイアウト面積を縮小する
ように、１個の昇圧回路を複数のトライステート出力回
路で共用する。
【００１７】
【作用】本発明に係る第１の半導体集積回路によれば、
ハイ・インピーダンス時には第１〜第３のＮチャネルＭ
ＯＳトランジスタの各々のゲート電極に“Ｌ”レベルの
電圧が印加される。しかも、第１のＮチャネルＭＯＳト
ランジスタのゲート電極と外部端子との間に挿入された
第３のＮチャネルＭＯＳトランジスタは、第１のＮチャ
ネルＭＯＳトランジスタより低いしきい値電圧を有す
る。この状態で外部端子に負電圧が印加されると、第１
のＮチャネルＭＯＳトランジスタがオンする前に第３の
ＮチャネルＭＯＳトランジスタがオンする結果、第１の
ＮチャネルＭＯＳトランジスタのゲート電圧が負の電圧
レベルまで引き下げられる。したがって、第１のＮチャ
ネルＭＯＳトランジスタはカットオフ状態を保持し、基
板電流の発生ひいては基板電圧の上昇が抑制される。第
２のＮチャネルＭＯＳトランジスタに対する第４のＮチ
ャネルＭＯＳトランジスタのはたらきは、第１のＮチャ
ネルＭＯＳトランジスタに対する第３のＮチャネルＭＯ
Ｓトランジスタのはたらきと同様である。
【００１８】また、本発明に係る第２の半導体集積回路
によれば、ハイ・インピーダンス時にはＰチャネルＭＯ
Ｓトランジスタのゲート電極に“Ｈ”レベルの電圧すな
わち電源電圧ＶDDが、第１及び第２のＮチャネルＭＯＳ
トランジスタの各々のゲート電極に“Ｌ”レベルの電圧
がそれぞれ印加される。この状態で外部端子に負電圧が
印加されると、第１のＮチャネルＭＯＳトランジスタが
オンしてもＰチャネルＭＯＳトランジスタがカットオフ
状態を保持する。したがって、基板電流の発生ひいては
基板電圧の上昇が抑制される。また、ハイ・インピーダ
ンス時に外部端子に電源電圧を上回る正の電圧が印加さ
れても第１のＮチャネルＭＯＳトランジスタがカットオ
フ状態を保持するので、ＰチャネルＭＯＳトランジスタ
のドレイン電圧の上昇が抑制され、ラッチアップなどの
不具合が防止される。しかも、“Ｈ”データ出力動作時
には、付加された第１のＮチャネルＭＯＳトランジスタ
のゲート電極に電源電圧ＶDDより高く昇圧した信号が供
与されるので、第１のＮチャネルＭＯＳトランジスタに
おける電圧降下、いわゆる「Ｖt 落ち」が防止されて、
従来のＣＭＯＳ型データ出力バッファと同等の出力電圧
が得られる。また、ＰチャネルＭＯＳトランジスタ及び
第２のＮチャネルＭＯＳトランジスタのうちのいずれか
一方がオンする前に第１のＮチャネルＭＯＳトランジス
タがオンするように昇圧回路の動作を起動することとす
れば、従来のＣＭＯＳ型データ出力バッファと同等の高
速“Ｈ”データ出力動作を実現できる。
【００１９】
【実施例】以下、本発明の実施例に係る半導体集積回路
としてＤＲＡＭを取り上げ、図面を参照しながら、これ
を詳細に説明する。ただし、本発明はトライステート出
力回路を備えた他の半導体集積回路にも適用可能であ
る。
【００２０】（実施例１）図１は、本発明の第１の実施
例に係る１ビット／ワードのＤＲＡＭの概略構成を示す
ブロック図である。図１において、１０はメモリセルア
レイ、１１はロウデコーダ、１２はワードラインドライ
バ、１３はコラムデコーダ、１４はコラムセレクタ、１
５はセンスアンプ、２０はデータ入力バッファ、２１は
書き込みアンプ、２５はデータライン、３０はデータ出
力バッファ、３１は読み出しアンプ、３５はクロック発
生回路である。図１には、５つの外部端子１〜５が更に
示されている。１はロウアドレスストローブ（ＲＡＳ）
信号を、２はコラムアドレスストローブ（ＣＡＳ）信号
を、３はライトイネーブル（ＷＥ）信号を、４は出力イ
ネーブル（ＯＥ）信号をそれぞれ入力するための端子で
ある。これら４つの信号は、いずれも負論理の信号であ
る。５はデータ入出力端子、すなわちＤＱ端子である。
ここでは、アドレス入力端子や電源端子の図示は省略さ
れている。
【００２１】クロック発生回路３５は、ＲＡＳ信号、Ｃ
ＡＳ信号、ＷＥ信号及びＯＥ信号を入力し、ＤＲＡＭの
書き込み動作時にはデータ入力バッファ２０に入力活性
化信号Ｓi を、ＤＲＡＭの読み出し動作時にはデータ出
力バッファ３０に出力活性化信号Ｓo をそれぞれ供与す
る。データ入力バッファ２０は、外部からＤＱ端子５に
供与されたデータ信号の論理レベルに応じた入力データ
信号を書き込みアンプ２１に供与する。書き込みアンプ
２１の出力信号は、データライン２５、コラムセレクタ
１４及びセンスアンプ１５を経て、メモリセルアレイ１
０の中に書き込まれる。逆に、メモリセルアレイ１０か
らセンスアンプ１５によって読み出された信号は、コラ
ムセレクタ１４及びデータライン２５を経て、読み出し
アンプ３１に供与される。読み出しアンプ３１は、供与
された信号の論理レベルに応じた出力データ信号Ｓd を
データ出力バッファ３０に供与する。データ出力バッフ
ァ３０は、供与された出力データ信号Ｓd の論理レベル
に応じたデータ信号Ｓq をＤＱ端子５へ出力する。
【００２２】図２は、図１中のデータ出力バッファ３０
の内部構成を示す回路図である。このデータ出力バッフ
ァ３０は、第１の入力端子４１に出力データ信号Ｓd
が、第２の入力端子４２に出力活性化信号Ｓo がそれぞ
れ供与されるものである。図２のデータ出力バッファ３
０は、出力活性化信号Ｓo が“Ｈ”レベルである時に出
力データ信号Ｓd の論理レベルに応じたデータ信号Ｓq
をＤＱ端子５へ出力するものである。図２において、５
０は“Ｈ”データ出力動作時すなわち出力データ信号Ｓ
d が“Ｈ”レベルである時に“Ｈ”レベルのデータ信号
Ｓq をＤＱ端子５へ出力するための高電圧レベル出力回
路であり、７０は“Ｌ”データ出力動作時すなわち出力
データ信号Ｓd が“Ｌ”レベルである時に“Ｌ”レベル
のデータ信号Ｓq をＤＱ端子５へ出力するための低電圧
レベル出力回路である。
【００２３】高電圧レベル出力回路５０は、ＡＮＤ回路
５１と、昇圧回路６０と、出力トランジスタ５２と、補
助トランジスタ５３とを備えている。出力トランジスタ
５２及び補助トランジスタ５３は、いずれもＮチャネル
ＭＯＳトランジスタである。昇圧回路６０の入力信号Ｖ
inは、出力データ信号Ｓd と出力活性化信号Ｓo とのＡ
ＮＤ信号である。昇圧回路６０は、入力信号Ｖinが
“Ｈ”レベルの場合には該信号Ｖinより高い“Ｈ”レベ
ルの信号Ｖout を、入力信号Ｖinが“Ｌ”レベルの場合
には“Ｌ”レベルの信号Ｖout をそれぞれ出力するもの
である。この昇圧回路６０の出力信号Ｖout は、電源Ｖ
DD（例えば５Ｖ）とＤＱ端子５との間に挿入された出力
トランジスタ５２のゲート電極に供与されるようになっ
ている。補助トランジスタ５３は出力トランジスタ５２
のゲート電極とＤＱ端子５との間に挿入され、該補助ト
ランジスタ５３のゲート電極は接地ＶSS（０Ｖ）に接続
されている。
【００２４】低電圧レベル出力回路７０は、ＡＮＤ回路
７１と、出力トランジスタ７２と、補助トランジスタ７
３とを備えている。出力トランジスタ７２及び補助トラ
ンジスタ７３は、いずれもＮチャネルＭＯＳトランジス
タである。ＡＮＤ回路７１は、出力データ信号Ｓd の反
転信号と出力活性化信号Ｓo とのＡＮＤ信号Ｓl を出力
するものである。このＡＮＤ信号Ｓl は、ＤＱ端子５と
接地Ｖssとの間に挿入された出力トランジスタ７２のゲ
ート電極に供与されるようになっている。補助トランジ
スタ７３はＤＱ端子５と出力トランジスタ７２のゲート
電極との間に挿入され、該補助トランジスタ７３のゲー
ト電極は接地ＶSSに接続されている。
【００２５】出力トランジスタ５２，７２のしきい値電
圧Ｖtn1 と補助トランジスタ５３，７３のしきい値電圧
Ｖtn2 とは、Ｖtn1 ＞Ｖtn2 の関係を満たすように設定
される。具体的には、不純物イオンの注入量の調整又は
不純物イオン種の選択により補助トランジスタ５３，７
３のゲート電極直下のチャネル領域の不純物濃度を出力
トランジスタ５２，７２のゲート電極直下のチャネル領
域の不純物濃度とは違えることによって、Ｖtn1 ＞Ｖtn
2 の関係が実現される。あるいは、補助トランジスタ５
３，７３のゲート長を出力トランジスタ５２，７２のゲ
ート長より短くすることによってＶtn1 ＞Ｖtn2 の関係
を実現する。
【００２６】図３は、図２中の昇圧回路６０の内部構成
を示す回路図である。昇圧回路６０の入力端子６１には
入力信号Ｖinが供与される。入力端子６１は、インバー
タ６２、遅延回路６３及びインバータ６４を介して、キ
ャパシタ６５の一方の電極に接続されている。このキャ
パシタ６５の他方の電極は、出力信号Ｖout を出力する
ための出力端子６６に接続されている。また、入力端子
６１と出力端子６６との間にＮチャネルＭＯＳトランジ
スタ６７が挿入されており、このトランジスタ６７のゲ
ート電極は電源ＶDDに接続されている。更に、出力端子
６６と接地ＶSSとの間にＮチャネルＭＯＳトランジスタ
６８が挿入されており、このトランジスタ６８のゲート
電極にインバータ６２の出力が供与されるようになって
いる。
【００２７】図３の昇圧回路６０では、入力信号Ｖinが
“Ｌ”レベルである時には、トランジスタ６８のはたら
きによって出力信号Ｖout が“Ｌ”レベルとなる。一
方、入力信号Ｖinが“Ｌ”レベルから“Ｈ”レベルに遷
移すると、トランジスタ６７のはたらきによって出力信
号Ｖout の電圧レベルがＶDD−Ｖtn1 まで上昇する。こ
こに、Ｖtn1 はトランジスタ６７のしきい値電圧であ
る。この時点ではインバータ６４の出力が“Ｌ”レベル
であるから、キャパシタ６５がＶDD−Ｖtn1 に充電され
る。そして、遅延回路６３によって決まる遅延時間後
に、インバータ６４がキャパシタ６５の一方の電極の電
位を持ち上げる。これにより、出力信号Ｖoutの電圧レ
ベルはＶDD＋α（α＞０）となる。つまり、入力信号Ｖ
inが“Ｈ”レベル（ＶDD）になると、出力信号Ｖout は
該入力信号Ｖinより高い“Ｈ”レベル（ＶDD＋α）の信
号となる。
【００２８】次に、図１のＤＲＡＭの読み出し動作時及
び書き込み動作時などの非読み出し動作時の各々におけ
る図２のデータ出力バッファ３０の動作について、順次
説明する。
【００２９】ＤＲＡＭの読み出し動作のうち“Ｈ”デー
タ出力動作の場合には、出力データ信号Ｓd と出力活性
化信号Ｓo とのＡＮＤ信号すなわち昇圧回路６０の入力
信号Ｖinが“Ｈ”レベルになり、ＶDD＋αの電圧レベル
を有する信号Ｖout が出力トランジスタ５２のゲート電
極に供与される結果、該出力トランジスタ５２は急速か
つ完全にオンする。一方、出力データ信号Ｓd の反転信
号と出力活性化信号Ｓo とのＡＮＤ信号Ｓl は“Ｌ”レ
ベルになり、この信号Ｓl が他方の出力トランジスタ７
２のゲート電極に供与される結果、該出力トランジスタ
７２はカットオフする。したがって、ＤＱ端子５から出
力されるデータ信号Ｓq は、電圧レベルＶDDの“Ｈ”レ
ベルへ急速に遷移する。仮に高電圧レベル出力回路５０
が昇圧回路６０を備えていなければ、すなわち出力トラ
ンジスタ５２のゲート電極に供与される信号の電圧レベ
ルがＶDDであったならば、該出力トランジスタ５２のし
きい値電圧をＶtn1 とすると、データ信号Ｓq の“Ｈ”
レベルはＶDD−Ｖtn1 の電圧レベルになっていたはずで
ある。つまり、図２のデータ出力バッファ３０によれ
ば、昇圧回路６０で出力トランジスタ５２のゲート電極
に供与する信号Ｖoutの電圧レベルをＶDD＋αまで高め
ることによって、該出力トランジスタ５２における電圧
降下、いわゆる「Ｖt 落ち」がなくなり、データ信号Ｓ
q の“Ｈ”の電圧レベルがＶDDまで高められることとな
る。この間、各々ゲート電極が接地ＶSSに接続された補
助トランジスタ５３，７３は、カットオフ状態を保持す
る。
【００３０】ＤＲＡＭの読み出し動作のうち“Ｌ”デー
タ出力動作の場合には、出力データ信号Ｓd と出力活性
化信号Ｓo とのＡＮＤ信号すなわち昇圧回路６０の入力
信号Ｖinが“Ｌ”レベルになり、“Ｌ”レベルの信号Ｖ
out が出力トランジスタ５２のゲート電極に供与される
結果、該出力トランジスタ５２はカットオフする。一
方、出力データ信号Ｓd の反転信号と出力活性化信号Ｓ
o とのＡＮＤ信号Ｓl は“Ｈ”レベルになり、この信号
Ｓl が他方の出力トランジスタ７２のゲート電極に供与
される結果、該出力トランジスタ７２はオンする。した
がって、ＤＱ端子５から出力されるデータ信号Ｓq は、
“Ｌ”レベルとなる。この間、各々ゲート電極が接地Ｖ
SSに接続された補助トランジスタ５３，７３は、カット
オフ状態を保持する。
【００３１】ＤＲＡＭの書き込み動作時などの非読み出
し動作時にはデータ出力バッファ３０が活性化されるこ
とはなく、出力活性化信号Ｓo は“Ｌ”レベルを保持す
る。したがって、“Ｌ”レベルの信号Ｖout が出力トラ
ンジスタ５２のゲート電極に供与され、該出力トランジ
スタ５２はカットオフする。また、“Ｌ”レベルの信号
Ｓl が他方の出力トランジスタ７２のゲート電極に供与
され、該出力トランジスタ７２もカットオフする。した
がって、図２のデータ出力バッファ３０はＤＱ端子５に
対してハイ・インピーダンス状態となる。この状態でＤ
Ｑ端子５に外部から負の電圧（−ＶDQ）が印加され、該
印加電圧の絶対値ＶDQが補助トランジスタ５３，７３の
しきい値電圧Ｖtn2 （＞０）を上回ると、出力トランジ
スタ５２，７２はカットオフしたままで補助トランジス
タ５３，７３がオンする。
【００３２】詳細には、出力トランジスタ５２のゲート
電圧、ソース電圧及びドレイン電圧をそれぞれＶg1、Ｖ
s1及びＶd1とすると、Ｖg1＝０Ｖ、−Ｖtn1 ＜Ｖs1＝−
ＶDQ＜−Ｖtn2 、かつＶd1＝５Ｖである。したがって、
出力トランジスタ５２のゲート・ソース間電圧をＶgs1
とすると、Ｖgs1 ＝Ｖg1−Ｖs1＜Ｖtn1 となるので出力
トランジスタ５２はカットオフ状態を保持する。一方、
補助トランジスタ５３のゲート電圧、ソース電圧及びド
レイン電圧をそれぞれＶg3、Ｖs3及びＶd3とすると、Ｖ
g3＝０Ｖ、Ｖs3＝−ＶDQ＜−Ｖtn2 、かつＶd3＝０Ｖで
ある。したがって、補助トランジスタ５３のゲート・ソ
ース間電圧をＶgs3 とすると、Ｖgs3 ＝Ｖg3−Ｖs3＞Ｖ
tn2 となるので補助トランジスタ５３はオンし、該補助
トランジスタ５３が出力トランジスタ５２のゲート電圧
を−（ＶDQ−Ｖtn2 ）の負の電圧レベルまで引き下げ
る。このようにして補助トランジスタ５３がオンした後
はＶgs1 ＝Ｖtn2 ＜Ｖtn1 となるので、出力トランジス
タ５２は決してターンオンすることがない。
【００３３】一方、出力トランジスタ７２のゲート電
圧、ソース電圧及びドレイン電圧をそれぞれＶg2、Ｖs2
及びＶd2とすると、Ｖg2＝０Ｖ、−Ｖtn1 ＜Ｖs2＝−Ｖ
DQ＜−Ｖtn2 、かつＶd2＝０Ｖである。したがって、出
力トランジスタ７２のゲート・ソース間電圧をＶgs2 と
すると、Ｖgs2 ＝Ｖg2−Ｖs2＜Ｖtn1 となるので出力ト
ランジスタ７２はカットオフ状態を保持する。他方、補
助トランジスタ７３のゲート電圧、ソース電圧及びドレ
イン電圧をそれぞれＶg4、Ｖs4及びＶd4とすると、Ｖg4
＝０Ｖ、Ｖs4＝−ＶDQ＜−Ｖtn2 、かつＶd4＝０Ｖであ
る。したがって、補助トランジスタ７３のゲート・ソー
ス間電圧をＶgs4 とすると、Ｖgs4 ＝Ｖg4−Ｖs4＞Ｖtn
2 となるので補助トランジスタ７３はオンし、該補助ト
ランジスタ７３が出力トランジスタ７２のゲート電圧を
−（ＶDQ−Ｖtn2 ）の負の電圧レベルまで引き下げる。
このようにして補助トランジスタ７３がオンした後はＶ
gs2＝Ｖtn2 ＜Ｖtn1 となるので、出力トランジスタ７
２は決してターンオンすることがない。
【００３４】以上のとおり、第１の実施例によれば、出
力トランジスタ５２，７２のしきい値電圧Ｖtn1 に対し
てＶtn1 ＞Ｖtn2 の関係を満たすしきい値電圧Ｖtn2 を
有する補助トランジスタ５３，７３を設けることにより
出力トランジスタ５２，７２のゲート・ソース間電圧Ｖ
gs1 ，Ｖgs2 の上限値をＶtn2 に制限したので、ＤＲＡ
Ｍの非読み出し動作時にＤＱ端子５に外部から負の電圧
が印加されても出力トランジスタ５２，７２はカットオ
フ状態を保持する。そのため、両出力トランジスタ５
２，７２に起因した基板電流は発生せず、基板を負電圧
に保つことができる。
【００３５】なお、出力トランジスタ５２，７２のしき
い値電圧Ｖtn1 と補助トランジスタ５３，７３のしきい
値電圧Ｖtn2 とがＶtn1 ＞Ｖtn2 の関係を満たすように
するためには、Ｖtn1 を該ＤＲＡＭ中の他のＮチャネル
ＭＯＳトランジスタと同じ通常値に設定し、Ｖtn2 を該
通常値より低く設定すればよい。あるいは、Ｖtn2 を通
常値に設定し、Ｖtn1 を該通常値より高く設定してもよ
い。
【００３６】（実施例２）図４は、本発明の第２の実施
例に係る１ビット／ワードのＤＲＡＭにおいて採用され
たデータ出力バッファ３０の内部構成を示す回路図であ
る。図２の構成とは、低電圧レベル出力回路７０中の補
助トランジスタ７３の配設が省略されたことのみが異な
る。
【００３７】第２の実施例によれば、ＤＲＡＭの非読み
出し動作時にＤＱ端子５に外部から負の電圧（−ＶDQ）
が印加され、該印加電圧の絶対値ＶDQが出力トランジス
タ７２のしきい値電圧Ｖtn1 （＞０）を上回ると、該出
力トランジスタ７２はオンする。ところが、出力トラン
ジスタ７２のドレイン・ソース間電圧をＶds2 、ゲート
・ソース間電圧をＶgs2 とするとＶds2 ＝Ｖgs2 である
から、該第２の出力トランジスタ７２のドレイン電流Ｉ
ds2 は小さく、発生する基板電流はごくわずかである。
したがって、第２の実施例によっても、第１の実施例と
ほぼ同等の効果が得られる。
【００３８】（実施例３）図５は、本発明の第３の実施
例に係る１ビット／ワードのＤＲＡＭにおいて採用され
たデータ出力バッファ３０の内部構成を示す回路図であ
る。図４の構成とは、高電圧レベル出力回路の構成のみ
が異なる。
【００３９】図５中の高電圧レベル出力回路８０は、Ｎ
ＡＮＤ回路８１と、昇圧回路９０と、ＰＭＯＳ出力トラ
ンジスタ（ＰチャネルＭＯＳトランジスタ）８２と、Ｎ
ＭＯＳ出力トランジスタ（ＮチャネルＭＯＳトランジス
タ）８３とを備えている。ＰＭＯＳ出力トランジスタ８
２は電源ＶDDと内部ノードＮＤとの間に挿入され、ＮＭ
ＯＳ出力トランジスタ８３は内部ノードＮＤとＤＱ端子
５との間に挿入されている。つまり、ＰＭＯＳ出力トラ
ンジスタ８２とＮＭＯＳ出力トランジスタ８３とは、電
源ＶDDとＤＱ端子５との間において直列接続されてい
る。ＰＭＯＳ出力トランジスタ８２のゲート電極には、
出力データ信号Ｓd と出力活性化信号ＳoとのＮＡＮＤ
信号Ｓh が供与される。昇圧回路９０の入力信号Ｖin
は、出力活性化信号Ｓo である。昇圧回路９０は、電源
電圧ＶDDの他に昇圧電源電圧ＶPP（ＶPP＞ＶDD）の供給
を常時受けるようになっており、入力信号Ｖinが“Ｈ”
レベルの場合には該信号Ｖinより高い“Ｈ”レベルの信
号Ｖout を、入力信号Ｖinが“Ｌ”レベルの場合には
“Ｌ”レベルの信号Ｖout をそれぞれ出力するものであ
る。この昇圧回路９０の出力信号Ｖout は、ＮＭＯＳ出
力トランジスタ８３のゲート電極に供与されるようにな
っている。
【００４０】図６は、図５中の昇圧回路９０の内部構成
を示す回路図である。昇圧回路９０の入力端子９１には
入力信号Ｖinが供与される。入力端子９１は、コンバー
タ９２、第１のインバータ９３及び第２のインバータ９
４を介して、出力信号Ｖoutを出力するための出力端子
９５に接続されている。コンバータ９２は、インバータ
１０１と、２個のＮチャネルＭＯＳトランジスタ１０
２，１０３と、２個のＰチャネルＭＯＳトランジスタ１
０４，１０５とで構成される。第１のインバータ９３
は、ＰチャネルＭＯＳトランジスタ１０６とＮチャネル
ＭＯＳトランジスタ１０７とで構成されたＣＭＯＳイン
バータである。第２のインバータ９４も、ＰチャネルＭ
ＯＳトランジスタ１０８とＮチャネルＭＯＳトランジス
タ１０９とで構成されたＣＭＯＳインバータである。図
６の昇圧回路９０によれば、入力信号Ｖinが“Ｈ”レベ
ル（ＶDD）になると、出力信号Ｖout は、昇圧電源電圧
ＶPPの利用によって入力信号Ｖinより高い“Ｈ”レベル
（ＶDD＋α）の信号となる。しかも、図３の構成とは違
って遅延回路を有していないので、入力信号Ｖinの
“Ｌ”レベルから“Ｈ”レベルへの遷移に応答して出力
信号Ｖout が“Ｌ”レベルから“Ｈ”レベルへ高速に遷
移する。
【００４１】図７は、図６の昇圧回路９０へ昇圧電源電
圧ＶPPを供給するための昇圧電源回路２００の構成を示
す回路図である。図７において、１１０は昇圧電源電圧
ＶPPのレベルを検知するためのレベル検知回路、１２０
は発振回路、１３０は昇圧電源電圧ＶPPを生成するため
のチャージポンプ回路である。レベル検知回路１１０
は、昇圧電源電圧ＶPPと基準電圧Ｖref とを比較するた
めの比較回路１１１と、ヒステリシス回路１１２とを備
えている。Ｓw はレベル検知回路１１０から発振回路１
２０へ供与されるレベル検知信号、Ｓx 及びＳy は発振
回路１２０からチャージポンプ回路１３０へ供与される
相補信号である。
【００４２】図７の昇圧電源回路２００によれば、比較
回路１１１の中で基準電圧Ｖref がゲート電極に供与さ
れたＰチャネルＭＯＳトランジスタのしきい値電圧の絶
対値をＶtpとすると、ＶPP＜Ｖref ＋Ｖtpの時にはレベ
ル検知信号Ｓw が“Ｈ”レベルになる。このレベル検知
信号Ｓw を受けて発振回路１２０が動作し、チャージポ
ンプ回路１３０に相補信号Ｓx ，Ｓy が供給される。こ
の結果、電圧ＶPPが上昇していく。そして、ＶPP＞Ｖre
f ＋Ｖtpになると、レベル検知信号Ｓw が“Ｌ”レベル
になって発振回路１２０の動作が停止し、チャージポン
プ回路１３０の動作が停止する。したがって、ほぼＶre
f ＋Ｖtp（＞ＶDD）の電圧レベルを有する昇圧電源電圧
ＶPPが常時得られる。しかも、基準電圧Ｖref をＰチャ
ネルＭＯＳトランジスタのゲート電極に供与する構成を
採用したので、基準電圧Ｖref を変動させずに、昇圧電
源電圧ＶPPを生成することができる。
【００４３】図８は、出力活性化信号Ｓo を図５のデー
タ出力バッファ３０へ供給するための制御回路の構成を
示す回路図である。図８の制御回路は、図１中のクロッ
ク発生回路３５に内蔵されるものであって、第１の入力
端子１４１にＷＥ信号が、第２の入力端子１４２にＣＡ
Ｓ信号が、第３の入力端子１４３にＯＥ信号がそれぞれ
供与され、出力端子１４４へ出力活性化信号Ｓo を出力
するものである。この制御回路は、３個のＮＡＮＤ回路
１５１，１５３，１５４と、３個のインバータ１５２，
１５５，１５６と、１個のＡＮＤ回路１５７とを備えて
いる。このうち、２個のＮＡＮＤ回路１５３，１５４は
フリップフロップを構成しており、該フリップフロップ
の出力信号をＳcwとする。
【００４４】次に、図９の動作タイミング図を参照しな
がら、ＤＲＡＭの読み出し動作時における図５のデータ
出力バッファ３０の動作について説明する。ＤＲＡＭの
読み出し動作時には、図９に示すように、ＲＡＳ信号の
立ち下がりの後に、かつＷＥ信号の立ち上がりの後に、
ＣＡＳ信号が立ち下がる。ＣＡＳ信号が立ち下がると、
図８中のフリップフロップ出力信号Ｓcwが立ち下がる。
図９に示すように信号Ｓcwが立ち下がった時点で既にＯ
Ｅ信号が“Ｌ”レベルに活性化されていると、出力デー
タ信号Ｓd の確定前に出力活性化信号Ｓo が“Ｌ”レベ
ルから“Ｈ”レベルに遷移する。また、信号Ｓcwが立ち
下がった後にＯＥ信号が立ち下がる場合には、ＯＥ信号
の立ち下がりに同期して出力活性化信号Ｓo が“Ｈ”レ
ベルに遷移する。つまり、図８の制御回路によれば、出
力活性化信号Ｓo は、出力データ信号Ｓd の確定前に、
ＣＡＳ信号の立ち下がりとＯＥ信号の立ち下がりとのう
ちの遅い方に同期して“Ｈ”レベルに遷移する。この
後、出力活性化信号Ｓo は、ＣＡＳ信号の立ち上がりと
ＯＥ信号の立ち上がりとのうちの早い方に同期して
“Ｌ”レベルに戻る。
【００４５】さて、出力活性化信号Ｓo が“Ｈ”レベル
に遷移すると、図５中の昇圧回路９０が直ちに動作し、
出力データ信号Ｓd の確定前に、昇圧された信号Ｖout
がＮＭＯＳ出力トランジスタ８３のゲート電極に供与さ
れる。この結果、ＮＭＯＳ出力トランジスタ８３は急速
かつ完全にオンする。出力データ信号Ｓd の確定前に昇
圧回路９０の動作が起動されるので、ＰＭＯＳ出力トラ
ンジスタ８２及び出力トランジスタ７２より先行してＮ
ＭＯＳ出力トランジスタ８３がオンする。この後、出力
データ信号Ｓd が“Ｈ”レベルに確定する“Ｈ”データ
出力動作時には、信号Ｓh 及びＳl がともに“Ｌ”レベ
ルになり、ＰＭＯＳ出力トランジスタ８２はオンし、出
力トランジスタ７２はカットオフする。この結果、高電
圧レベル出力回路８０のＰＭＯＳ出力トランジスタ８２
及びＮＭＯＳ出力トランジスタ８３により、ＤＱ端子５
から“Ｈ”レベルのデータ信号Ｓq が出力される。一
方、出力データ信号Ｓd が“Ｌ”レベルに確定する
“Ｌ”データ出力動作時には、信号Ｓh 及びＳl がとも
に“Ｈ”レベルになり、ＰＭＯＳ出力トランジスタ８２
はカットオフし、出力トランジスタ７２はオンする。こ
の結果、低電圧レベル出力回路７０の出力トランジスタ
７２により、ＤＱ端子５から“Ｌ”レベルのデータ信号
Ｓq が出力される。
【００４６】次に、ＤＲＡＭの書き込み動作時などの非
読み出し動作時における図５のデータ出力バッファ３０
の動作について説明する。ＤＲＡＭの書き込み動作時に
は、ＣＡＳ信号の立ち下がり時点でＷＥ信号が“Ｌ”レ
ベルであり、この後にＷＥ信号が立ち上がっても図８中
のフリップフロップ出力信号Ｓcwが“Ｈ”レベルを保持
する結果、出力活性化信号Ｓo は“Ｌ”レベルを保持す
る。ＯＥ信号が“Ｈ”レベルを保持することによって
も、出力活性化信号Ｓo の“Ｌ”レベルの保持が保証さ
れる。したがって、信号Ｓh は“Ｈ”レベルを、信号Ｖ
out 及びＳl は“Ｌ”レベルを保持し、ＰＭＯＳ出力ト
ランジスタ８２、ＮＭＯＳ出力トランジスタ８３及び出
力トランジスタ７２はいずれもカットオフする。この結
果、図５のデータ出力バッファ３０はＤＱ端子５に対し
てハイ・インピーダンス状態となる。この状態でＤＱ端
子５に外部から負の電圧（−ＶDQ）が印加され、該印加
電圧の絶対値ＶDQがＮＭＯＳ出力トランジスタ８３のし
きい値電圧Ｖtn（＞０）を上回ると、該ＮＭＯＳ出力ト
ランジスタ８３はオンする。ところが、ＰＭＯＳ出力ト
ランジスタ８２はカットオフ状態を保持するので、ＮＭ
ＯＳ出力トランジスタ８３に電源ＶDDからドレイン電流
が供給されることはない。そのため、ＮＭＯＳ出力トラ
ンジスタ８３のターンオンに起因した基板電流は発生せ
ず、基板を負電圧に保つことができる。また、図５のデ
ータ出力バッファ３０のハイ・インピーダンス状態でＤ
Ｑ端子５に外部から電源電圧ＶDDを上回る正の電圧ＶD
Q' が印加されても、ＮＭＯＳ出力トランジスタ８３は
カットオフ状態を保持する。そのため、ＰＭＯＳ出力ト
ランジスタ８２のドレイン電圧の上昇が抑制され、ラッ
チアップやメモリセルデータの破壊などの不具合が防止
される。
【００４７】以上のとおり、第３の実施例によれば、Ｐ
ＭＯＳ出力トランジスタ８２とＮＭＯＳ出力トランジス
タ８３との直列回路を電源ＶDDとＤＱ端子５との間に挿
入した構成を有する高電圧レベル出力回路８０を採用し
たので、ＤＲＡＭの非読み出し動作時にＤＱ端子５に外
部から負の電圧が印加されても基板を負電圧に保つこと
ができ、かつ非読み出し動作時にＤＱ端子５に外部から
電源電圧ＶDDを上回る正の電圧が印加されてもラッチア
ップなどの不具合が生じることはない。
【００４８】また、昇圧回路９０によって電源電圧ＶDD
より高く昇圧した信号Ｖout をＮＭＯＳ出力トランジス
タ８３のゲート電極に供与するようにしたので、“Ｈ”
データ出力動作時のＮＭＯＳ出力トランジスタ８３にお
ける「Ｖt 落ち」が防止される。しかも、出力データ信
号Ｓd の確定前に昇圧回路９０の動作を起動することと
したので、従来のＣＭＯＳ型データ出力バッファと同等
の“Ｈ”データ出力速度を実現できる。特に、昇圧回路
９０の起動に用いられる出力活性化信号Ｓo を、ＤＲＡ
Ｍの読み出し動作時に限ってかつＣＡＳ信号又はＯＥ信
号に同期して“Ｈ”レベルに遷移させることとしたの
で、非読み出し動作時のＤＱ端子５の入力キャパシタン
スを低減することができる。
【００４９】第１及び第２の実施例では、電源電圧ＶDD
が低くなるにつれて昇圧回路６０における遅延時間が大
きくなる。これに対して、第３の実施例では昇圧回路９
０が遅延回路を内蔵せずかつ常時供給される昇圧電源電
圧ＶPPを用いているので、電源電圧ＶDDが低くなっても
昇圧回路９０における遅延時間はあまり変化しない。し
たがって、低電源電圧時の“Ｈ”データ出力速度は、第
１及び第２の実施例に比べてかなり向上する。なお、出
力データ信号Ｓd の確定前にＮＭＯＳ出力トランジスタ
８３をオンさせ得るのであれば、図９の昇圧回路９０に
代えて図３の昇圧回路６０を採用することも可能であ
る。
【００５０】（実施例４）図１０は、本発明の第４の実
施例に係る４ビット／ワードのＤＲＡＭにおいて採用さ
れたデータ出力バッファ３０の内部構成を示す回路図で
ある。第４の実施例では１ワードが４ビットで構成され
るのに対応して、４個のＤＱ端子（ＤＱ１〜ＤＱ４）
５．１〜５．４が設けられている。
【００５１】図１０のデータ出力バッファ３０は、第１
〜第４ビットの出力データ信号Ｓd1〜Ｓd4を入力するた
めの４個の入力端子４１．１〜４１．４と、出力活性化
信号Ｓo を入力するための１個の入力端子４２と、４個
のトライステート出力回路１６０．１〜１６０．４と、
１個の昇圧回路９０とを備えている。４個のトライステ
ート出力回路１６０．１〜１６０．４の各々の内部構成
は、図５と同様である。ただし、トライステート出力回
路１６０．１〜１６０．４の各々の中のＮＭＯＳ出力ト
ランジスタ８３のゲート電極には、共通の昇圧回路９０
から信号Ｖoutが供与されるようになっている。共通の
昇圧回路９０の内部構成は、図６のとおりである。
【００５２】第４の実施例によれば、４ビット／ワード
のＤＲＡＭにおいて第３の実施例と同等の効果が得られ
る。しかも、４個のＤＱ端子５．１〜５．４に対して個
別に昇圧回路を設ける場合に比べて、レイアウト面積が
縮小される。８個のＤＱ端子に対して１個の昇圧回路９
０を持つ構成なども可能である。
【００５３】
【発明の効果】以上説明してきたとおり、本発明に係る
第１の半導体集積回路によれば、従来のＮＭＯＳ型デー
タ出力バッファ中の出力トランジスタ（ＮチャネルＭＯ
Ｓトランジスタ）に該出力トランジスタより低いしきい
値電圧を有する補助トランジスタ（ＮチャネルＭＯＳト
ランジスタ）を付加し、ハイ・インピーダンス時に外部
端子に負電圧が印加された場合には出力トランジスタが
オンする前に補助トランジスタがオンして出力トランジ
スタのゲート電圧を負の電圧レベルまで引き下げるよう
にしたので、出力トランジスタがカットオフ状態を保持
する結果、基板電流の発生ひいては基板電圧の上昇など
の問題が解決される。
【００５４】また、本発明に係る第２の半導体集積回路
によれば、従来のＣＭＯＳ型データ出力バッファ中のＰ
チャネルＭＯＳトランジスタと外部端子との間にＮチャ
ネルＭＯＳトランジスタを挿入し、ハイ・インピーダン
ス時に外部端子に負電圧が印加された場合にはＰチャネ
ルＭＯＳトランジスタがカットオフ状態を保持し、ハイ
・インピーダンス時に外部端子に電源電圧を上回る正の
電圧が印加された場合にはＮチャネルＭＯＳトランジス
タがカットオフ状態を保持するようにしたので、従来の
ＮＭＯＳ型データ出力バッファにおける基板電圧の上昇
などの問題と、従来のＣＭＯＳ型データ出力バッファに
おけるラッチアップなどの問題とを同時に解決すること
ができる。しかも、付加されたＮチャネルＭＯＳトラン
ジスタのゲート電極に電源電圧より高く昇圧した信号を
供与するための昇圧回路を更に設けたので、付加された
ＮチャネルＭＯＳトランジスタが“Ｈ”データ出力動作
時に先行的にオンするように昇圧回路の動作を起動すれ
ば、高速の“Ｈ”データ出力動作を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るＤＲＡＭの概略構
成を示すブロック図である。
【図２】図１中のデータ出力バッファの内部構成を示す
回路図である。
【図３】図２中の昇圧回路の内部構成を示す回路図であ
る。
【図４】本発明の第２の実施例に係るＤＲＡＭにおいて
採用されたデータ出力バッファの内部構成を示す回路図
である。
【図５】本発明の第３の実施例に係るＤＲＡＭにおいて
採用されたデータ出力バッファの内部構成を示す回路図
である。
【図６】図５中の昇圧回路の内部構成を示す回路図であ
る。
【図７】昇圧電源電圧を図６の昇圧回路へ供給するため
の昇圧電源回路の構成を示す回路図である。
【図８】出力活性化信号を図５のデータ出力バッファへ
供給するための制御回路の構成を示す回路図である。
【図９】図８の制御回路の動作タイミング図である。
【図１０】本発明の第４の実施例に係るＤＲＡＭにおい
て採用されたデータ出力バッファの内部構成を示す回路
図である。
【符号の説明】
５ ＤＱ端子（外部端子） ５．１〜５．４ ＤＱ端子（外部端子） ２０ データ入力バッファ ３０ データ出力バッファ ３５ クロック発生回路 ５０ 高電圧レベル出力回路 ５２ 出力トランジスタ（第１のＮチャネルＭＯＳトラ
ンジスタ） ５３ 補助トランジスタ（第３のＮチャネルＭＯＳトラ
ンジスタ） ６０ 昇圧回路 ７０ 低電圧レベル出力回路 ７２ 出力トランジスタ（第２のＮチャネルＭＯＳトラ
ンジスタ） ７３ 補助トランジスタ（第４のＮチャネルＭＯＳトラ
ンジスタ） ８０ 高電圧レベル出力回路 ８２ ＰＭＯＳ出力トランジスタ（ＰチャネルＭＯＳト
ランジスタ） ８３ ＮＭＯＳ出力トランジスタ（第１のＮチャネルＭ
ＯＳトランジスタ） ９０ 昇圧回路 １６０．１〜１６０．４ トライステート出力回路 ２００ 昇圧電源回路 ＮＤ 内部ノード Ｓd 出力データ信号 Ｓo 出力活性化信号 Ｓq データ信号 ＶDD 電源（電圧） ＶPP 昇圧電源（電圧） ＶSS 接地（電圧）

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 電源と外部端子との間に挿入された第１
    のＮチャネルＭＯＳトランジスタと、 前記外部端子と接地との間に挿入された第２のＮチャネ
    ルＭＯＳトランジスタと、 前記第１のＮチャネルＭＯＳトランジスタのゲート電極
    と前記外部端子との間に挿入された第３のＮチャネルＭ
    ＯＳトランジスタとを備え、 前記第３のＮチャネルＭＯＳトランジスタのゲート電極
    は接地され、かつ該第３のＮチャネルＭＯＳトランジス
    タのしきい値電圧は前記第１のＮチャネルＭＯＳトラン
    ジスタのしきい値電圧より低く設定されたことを特徴と
    する半導体集積回路。
  2. 【請求項２】 請求項１記載の半導体集積回路におい
    て、 前記第３のＮチャネルＭＯＳトランジスタのゲート電極
    直下のチャネル領域は、前記第３のＮチャネルＭＯＳト
    ランジスタのしきい値電圧が前記第１のＮチャネルＭＯ
    Ｓトランジスタのしきい値電圧より低くなるように、前
    記第１のＮチャネルＭＯＳトランジスタのゲート電極直
    下のチャネル領域とは異なる不純物濃度を有することを
    特徴とする半導体集積回路。
  3. 【請求項３】 請求項１記載の半導体集積回路におい
    て、 前記第３のＮチャネルＭＯＳトランジスタは、前記第３
    のＮチャネルＭＯＳトランジスタのしきい値電圧が前記
    第１のＮチャネルＭＯＳトランジスタのしきい値電圧よ
    り低くなるように、前記第１のＮチャネルＭＯＳトラン
    ジスタより短いゲート長を有することを特徴とする半導
    体集積回路。
  4. 【請求項４】 請求項１記載の半導体集積回路におい
    て、 前記外部端子と前記第２のＮチャネルＭＯＳトランジス
    タのゲート電極との間に挿入された第４のＮチャネルＭ
    ＯＳトランジスタを更に備え、 前記第４のＮチャネルＭＯＳトランジスタのゲート電極
    は接地され、かつ該第４のＮチャネルＭＯＳトランジス
    タのしきい値電圧は前記第２のＮチャネルＭＯＳトラン
    ジスタのしきい値電圧より低く設定されたことを特徴と
    する半導体集積回路。
  5. 【請求項５】 請求項４記載の半導体集積回路におい
    て、 前記第４のＮチャネルＭＯＳトランジスタのゲート電極
    直下のチャネル領域は、前記第４のＮチャネルＭＯＳト
    ランジスタのしきい値電圧が前記第２のＮチャネルＭＯ
    Ｓトランジスタのしきい値電圧より低くなるように、前
    記第２のＮチャネルＭＯＳトランジスタのゲート電極直
    下のチャネル領域とは異なる不純物濃度を有することを
    特徴とする半導体集積回路。
  6. 【請求項６】 請求項４記載の半導体集積回路におい
    て、 前記第４のＮチャネルＭＯＳトランジスタは、前記第４
    のＮチャネルＭＯＳトランジスタのしきい値電圧が前記
    第２のＮチャネルＭＯＳトランジスタのしきい値電圧よ
    り低くなるように、前記第２のＮチャネルＭＯＳトラン
    ジスタより短いゲート長を有することを特徴とする半導
    体集積回路。
  7. 【請求項７】 電源と内部ノードとの間に挿入されたＰ
    チャネルＭＯＳトランジスタと、 前記内部ノードと外部端子との間に挿入された第１のＮ
    チャネルＭＯＳトランジスタと、 前記外部端子と接地との間に挿入された第２のＮチャネ
    ルＭＯＳトランジスタと、 前記電源の電圧より高く昇圧した信号を前記第１のＮチ
    ャネルＭＯＳトランジスタのゲート電極に供与するため
    の昇圧回路とを備えたことを特徴とする半導体集積回
    路。
  8. 【請求項８】 請求項７記載の半導体集積回路におい
    て、 前記ＰチャネルＭＯＳトランジスタ及び第２のＮチャネ
    ルＭＯＳトランジスタのうちのいずれか一方がオンする
    前に前記第１のＮチャネルＭＯＳトランジスタがオンす
    るように前記昇圧回路の動作を起動するための手段を更
    に備えたことを特徴とする半導体集積回路。
  9. 【請求項９】 請求項８記載の半導体集積回路におい
    て、 外部から供与される信号に同期して前記昇圧回路の動作
    を起動するための手段を更に備えたことを特徴とする半
    導体集積回路。
  10. 【請求項１０】 請求項７記載の半導体集積回路におい
    て、 前記電源の電圧より高く昇圧した電圧を前記昇圧回路へ
    供給するための電源回路を更に備えたことを特徴とする
    半導体集積回路。
  11. 【請求項１１】 複数のトライステート出力回路を備え
    た半導体集積回路であって、 前記複数のトライステート出力回路の各々は、 電源と内部ノードとの間に挿入されたＰチャネルＭＯＳ
    トランジスタと、 前記内部ノードと外部端子との間に挿入された第１のＮ
    チャネルＭＯＳトランジスタと、 前記外部端子と接地との間に挿入された第２のＮチャネ
    ルＭＯＳトランジスタとを有し、 前記半導体集積回路は、前記電源の電圧より高く昇圧し
    た信号を前記複数のトライステート出力回路の各々の前
    記第１のＮチャネルＭＯＳトランジスタのゲート電極に
    共通に供与するための昇圧回路を更に備えたことを特徴
    とする半導体集積回路。
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