JPH08203280A - 半導体装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 外部クロックの周波数に応じて、最適な内部
クロックを発生する。 【構成】 遅延回路より、外部クロックＣＬＫに対し
て、遅延回路の遅延時間だけ遅れて出力される。外部ク
ロックＣＬＫの周波数が低速な場合、外部クロックＣＬ
Ｋのパルス幅の時間が遅延時間よりも長いので、外部ク
ロックＣＬＫの立ち下がり時には遅延回路がすでに立ち
上がって“Ｈ”レベルとなっており、イネーブル信号が
“Ｈ”レベル、と、“Ｌ”レベルとなる。そのため、低
速動作用タイミング回路２１がイネーブルとなり、内部
クロックＣＬＫ１を発生する。また、外部クロックＣＬ
Ｋの周波数が高速な場合、イネーブル信号が“Ｌ”レベ
ル、と“Ｈ”レベルとなり、高速動作用タイミング回路
２２が内部クロックＣＬＫ２を発生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部クロックに同期し
て内部クロックを発生する半導体装置に関するものであ
り、特に同期型メモリ回路に用いられる。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；ＩＥＥＥ １９９１ ＣＵＳＴＯＭ ＩＮＴＥＧ
ＲＡＴＥＤ ＣＩＲＣＵＩＴ ＣＯＮＦＥＲＥＮＣＥ、
１９９１年、（米）、Shinagawa 他著、「A Multi-Speed Digital Cross-Connect Switch
VLSI UsingNew Circuit Technique in Dual Port RAMs
」、Ｐ．３．４．１〜３．４．４ 従来、同期型メモリ回路には、高速動作あるいは低消費
電力のために、センスタイミングやライトパルス等の内
部クロックを生成するタイミング回路を備えた回路が一
般化している。同期型メモリ回路としては、外部クロッ
クに同期して、メモリのＲ／Ｗする場合と、アドレスの
変化を察知してこれに同期して、Ｒ／Ｗする場合があ
る。図２は、前記文献に記載された従来の同期型メモリ
回路の回路図である。図２に示すように、外部クロック
（システムクロック）ＣＬＫを使用して、タイミング回
路１により、外部クロックの立上がりあるいは立ち下が
りに同期して内部クロックＳ１を生成する。内部クロッ
クＳ１に基づいて、読み出し・書き込み回路２、デコー
ダ３が動作して、メモリセル４をアクセスする。ＡＤ_m
はアドレス、Ｄ_n はデータである。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
同期型メモリ回路においては、次のような課題があっ
た。内部クロックは、外部クロックの立ち上がりあるい
は立ち下がりに同期して生成されているが、外部クロッ
クの周波数に対しては無関係に生成されるものであり、
外部クロックの周波数に応じて、内部クロックのタイミ
ングを変化させることは不可能であった。ところが、メ
モリ回路には、高速対応に設計されたものと低速対応に
設計されたものとがある。高速対応のメモリ回路と低速
対応のメモリ回路とでは、メモリ回路に確実にＲ／Ｗす
るためには、内部クロックの周波数あるいはパルス幅な
どにおいて、最適なものがそれぞれ異なる（例えば、電
源電圧Ｖ_DDマージン等）。しかし、高速対応に設計され
たメモリ回路は、低速に動作させる場合でも内部クロッ
クのタイミングは、高速動作時と同じであり、電源電圧
Ｖ_DDマージン等を考慮した場合、低速動作も高速動作も
ほぼ同等となってしまい、例えば高速では５Ｖ±１０％
で動作して、低速では１．５Ｖ±１０％で動作させたい
場合に、それぞれ最適な動作タイミングが求められるの
で、実現上が困難になる。

【０００４】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、外部クロックの周波数を判定するク
ロック周波数判定手段と、前記クロック周波数判定手段
による判定結果に基づいて、内部クロックを生成するタ
イミング信号発生手段とを備えている。

【０００５】

【作用】第１の発明によれば、以上のように半導体装置
を構成したので、クロック周波数判定手段により外部ク
ロックが高速・低速であるかを判別して、高速用のイネ
ーブル信号、低速用のイネーブル信号のうちいずれかを
イネーブル信号をイネーブルにする。タイミング信号発
生手段は、イネーブルになったイネーブル信号に基づい
て、それに応じたタイミングの内部クロックを発生す
る。この内部クロックは、例えば、メモリ回路では読み
出し・書き込みの制御信号を生成するタイミングに使用
される。従って、前記課題を解決できるのである。

【０００６】

【実施例】第１の実施例 図１は、本発明の第１の実施例の半導体メモリ回路を示
す回路図である。本第１の実施例の半導体メモリ回路が
従来の半導体メモリ回路と異なる点は、外部クロックの
周波数を判定するクロック周波数判定回路１０を設け
て、その周波数に応じて低速動作用タイミング回路２
１、高速動作用タイミング回路２２のいずれかひとつの
タイミング回路２１，２２を有効にするようにしたこと
である。この半導体メモリ回路は、クロック周波数判定
回路１０、低速動作用タイミング回路２１、高速動作用
タイミング回路２２、読み出し・書き出し回路３０、デ
コーダ４０、メモリセル５０により構成されている。ク
ロック周波数判定回路１０には、外部クロックＣＬＫが
入力されて、低速動作用タイミング回路２１にイネーブ
ル信号ＥＮ１、高速動作用タイミング回路２２にイネー
ブル信号ＥＮ２を与える。低速動作用タイミング回路２
１、又は高速用タイミング回路２２は、イネーブル信号
ＥＮ１、又はＥＮ２がイネーブルの時、低速動作用内部
クロックＣＬＫ１、又は高速動作用内部クロックＣＬＫ
２を生成して、これを読み出し・書き込み回路３０、及
びデコーダ４０に与える。

【０００７】読み出し・書き込み回路３０は、低速用タ
イミング回路２１又は高速用タイミング回路２２より内
部クロックＣＬＫ１又はＣＬＫ２を入力して、メモリセ
ル１５に読み出し又は書き出し用の制御信号、及び書き
込みの際にはデータＤ_n を与える。デコーダ４０は、低
速用タイミング回路２１又は高速用タイミング回路２２
より内部クロックＣＬＫ１又はＣＬＫ２を入力し、図示
しないアドレス信号線よりアドレス信号ＡＤ_m を入力し
て、メモリセル５０のワード線及びビット線にアドレス
信号を与える。メモリセル５０は、読み出し・書き込み
回路３０より制御信号及び書き込みの際にはデータを入
力して、デコーダ４０よりアドレス信号を入力して、読
み出しの場合には、読み出し・書き込み回路３０にデー
タＤ_n を与える。

【０００８】図３は、図１中のクロック周波数判定回路
１０の回路図である。図３に示すように、クロック周波
数判定回路１０は、遅延回路１１、インバータ１２、１
３とにより構成されている。遅延回路１１は、偶数個の
インバータより構成されおり、高速クロックと低速クロ
ックとを判別する閾値のパルス幅に相当する遅延時間Ｔ
１１を有する。この遅延回路１１は、外部クロックＣＬ
Ｋを入力して、その遅延時間Ｔ１１だけ遅れた外部クロ
ックＣＬＫを出力する。インバータ１２は、遅延回路１
１より入力して、高速動作用タイミング回路２２及びイ
ンバータ１３にその反転信号を与える。インバータ１３
は、低速動作用タイミング回路２１にイネーブル信号Ｅ
Ｎ１を与える。図４及び図５は、図３のクロック周波数
判定回路１０のタイムチャートであり、特に図４は、外
部クロックのパルス幅が動作スペックを満足する場合で
あり、図５は、外部クロックのパルス幅が動作スペック
を満足しない場合である。外部クロック周波数が低速で
あるか高速であるかはある基準となる閾値と比較して判
定を行う。以下、これらの図を参照しつつ、図３のクロ
ック周波数判定回路１０の動作の説明をする。

【０００９】まず、図４を参照して、外部クロックＣＬ
Ｋの周波数が、ある基準よりも低速の場合の動作の説明
をする。ここでは、高速用内部クロック、低速用内部ク
ロックとも、外部クロックの立ち下がりエッジに同期し
て生成されるものとする。遅延回路１１より、外部クロ
ックＣＬＫに対して、遅延回路１１の遅延時間Ｔ１１だ
け遅れて出力される。遅延回路１１の出力信号Ｓ１１は
インバータ１２より反転されて、その反転信号は高速動
作用タイミング回路２２のイネーブル信号ＥＮ２及びイ
ンバータ１３に与えられる。外部クロックＣＬＫの周波
数が低速な場合、外部クロックＣＬＫの“Ｈ”レベルの
パルス幅の期間が遅延時間Ｔ１１よりも長いので、外部
クロックＣＬＫの立ち下がり時には、遅延回路１１の出
力Ｓ１１が“Ｈ”レベルであり、イネーブル信号ＥＮ１
が“Ｈ”レベルとなり、イネーブル信号ＥＮ２は、
“Ｌ”レベルとなる。このように、外部クロックが低速
の場合には、外部クロックＣＬＫの立ち下がり時は、必
ずイネーブル信号ＥＮ１は“Ｈ”レベル、イネーブル信
号ＥＮ２は“Ｌ”レベルになる。よって、低速動作用タ
イミング回路２１がイネーブルとなり、低速動作用内部
クロック（例えば、パルス幅が比較的長く、立上がりの
遅延時間をそれほど要求されないクロック）を生成し
て、読み込み・書き込み回路３０、及びデコーダ４０に
出力する。

【００１０】次に、図５を参照して、外部クロックＣＬ
Ｋの周波数がある基準より高速の場合を説明する。外部
クロックＣＬＫの周波数が高速な場合、外部クロックＣ
ＬＫの“Ｈ”レベルのパルス幅の時間が遅延時間Ｔ１１
よりも短いので、外部クロックＣＬＫの立ち下がり時
は、遅延回路１１の出力Ｓ１１が“Ｌ”レベルのままで
あり、イネーブル信号ＥＮ１は“Ｌ”レベルに、イネー
ブル信号ＥＮ２は“Ｈ”レベルになる、よって、高速動
作用タイミング回路２２は、イネーブルとなり高速動作
用内部クロック（例えば、パルス幅が短く、立上がり遅
延時間の短いクロック）を生成して、読み込み・書き込
み回路３０及びデコーダ４０に出力する。読み込み・書
き込み回路３０では、低速用又は高速用内部クロックＣ
ＬＫ１、又はＣＬＫ２に基づいて、読み出し又は書き出
しのための制御信号と書き出しの場合には、データ信号
を所定のタイミングでメモリセル５０に出力する。デコ
ーダ４０では、低速用又は高速用内部クロックＣＬＫ１
又はＣＬＫ２に基づいて、アドレス信号ＡＤ_m をデコー
ドして、ワード線及びビット線にアドレス信号を与え
る。

【００１１】メモリセル５０では、読み出しの場合に
は、立ち上げられたワード線に接続されたメモリの情報
をビット線より読み出して、書き込み・読み出し回路３
０にデータＤ_n を出力し、書き込みの際には、立ち上げ
られたワード線に接続されたメモリセルにビット線よ
り、書き込み・読み出し回路３０から出力されたデータ
を書き込む。以上、説明したように本第１の実施例によ
れば、外部クロックＣＬＫの周波数がある基準よりも低
速の場合は、低速動作用内部クロックによって、メモリ
回路は動作する。また、外部クロックＣＬＫの周波数が
ある基準より高速の場合、高速動作用内部クロックによ
ってメモリ回路は動作する。したがって、高速・低速に
応じて、最適な内部クロックが発生でき、メモリ回路の
動作条件の範囲を容易に広くできるという利点がある。
例えば、外部クロックを高速用と低速用で切り換えるこ
とにより、高速対応のメモリ回路を高速では５Ｖ±１０
％で動作して、低速では１．５Ｖ±１０％で動作すると
いう動作保証したメモリ回路の設計を容易にする。ま
た、信号線の数を余計に増やすことなく実現できるとい
う利点がある。

【００１２】第２の実施例 図６は、本発明の第２の実施例の半導体メモリ回路の回
路構成図である。本第２の実施例の半導体メモリ回路が
従来の半導体メモリ回路と異なる点は、外部クロックの
周波数がメモリ回路のスペックより速くなったり、ある
いは外部クロックのデューティ（“Ｈ”レベルと“Ｌ”
レベルのパルス幅の比率）が極端にアンバランスにな
り、外部クロックのパルス幅がメモリ回路のスペックよ
りも短くなった場合を判定するクロックパルス幅判定回
路１００を設けて、外部クロックのパルス幅が動作スペ
ックを満足しない場合、外部クロックの立ち下がりにお
いて、イネーブル信号ＥＮを“Ｌ”レベルにして、内部
クロックＣＬＫ１を生成しないようにしたことである。
この半導体メモリ回路は、クロックパルス幅判定回路１
００、タイミング回路１２０、読み出し・書き出し回路
１３０、デコーダ１４０、メモリセル１５０により構成
されている。クロックパルス幅判定回路１００は、外部
クロックＣＬＫを入力して、タイミング回路１２０にイ
ネーブル信号ＥＮを与える。タイミング回路１２０は、
外部クロックＣＬＫ及びイネーブル信号ＥＮを入力し
て、内部クロックＣＬＫ１を読み出し・書き込み回路１
３０及びデコーダ１４０に与える。読み出し・書き込み
回路１３０は、タイミング回路１２０より内部クロック
ＣＬＫ１を入力して、メモリセル１５０に読み出し又は
書き出し用の制御信号、及び書き込みの際にはデータを
与える。デコーダ１４０は、タイミング回路１２０より
内部クロックＣＬＫ１を入力し、図示しないアドレス信
号線よりアドレス信号ＡＤ_m を入力して、メモリセル１
５０のワード線及びビット線にアドレス信号を与える。
メモリセル１５０は、読み出し・書き込み回路１３０よ
り制御信号及び書き込みの際にはデータＤ_n を入力し、
デコーダ１４０よりアドレス信号を入力し、読み出しの
場合には、読み出し・書き込み回路１３０にデータＤ_n
を与える。

【００１３】図７は、図６中のクロックパルス幅判定回
路１００の回路図である。図７に示すように、クロック
パルス幅判定回路１００は、遅延回路１０１、インバー
タ１０２、１０３により構成される。遅延回路１０１
は、外部クロックＣＬＫが満足すべきパルス幅の期間を
閾値とする遅延時間Ｔ１０１を有している。遅延回路１
０１は、外部クロックＣＬＫを入力して、インバータ１
０２に信号Ｓ１０１を出力する。インバータ１０２は、
インバータ１０３に出力する。インバータ１０３は、イ
ネーブル信号ＥＮを図８中のタイミング回路１２０に出
力する。図８（ａ），（ｂ）は、図７のタイムチャート
であり、特に同図（ａ）は、外部クロックのパルス幅が
メモリ回路の動作スペックを満足する場合であり、同図
（ｂ）は、外部クロックのデューティがアンバランスに
なり、外部クロックの“Ｈ”期間のパルス幅が短くな
り、スペックを満足しない場合である。図８（ａ）に示
すように、外部クロックＣＬＫのパルス幅が動作スペッ
クを満足する場合、そのパルス幅が遅延時間Ｔ１０１よ
りも長いので、外部クロックＣＬＫの立ち下がりにおい
て、遅延回路１０１の出力Ｓ１０１が“Ｈ”レベルとな
る。それにより、イネーブル信号ＥＮが“Ｈ”レベルと
なり、タイミング回路１２０より外部クロックＣＬＫの
立ち下がりに同期して、内部クロックＣＬＫ１を生成し
て、読み出し・書き込み回路１２０、及びデコーダ１３
０に出力する。

【００１４】また、図８（ｂ）に示すように、外部クロ
ックＣＬＫのパルス幅が動作スペックよりも短い場合、
そのパルス幅が遅延時間Ｔ１１１よりも短いので、外部
クロックＣＬＫの立ち下がりにおいて、遅延回路１０１
の出力Ｓ１０１が“Ｌ”レベルとなる。それにより、イ
ネーブル信号ＥＮが“Ｌ”レベルとなり、タイミング回
路１２０より外部クロックＣＬＫの立ち下がりにおい
て、内部クロックＣＬＫ１は生成されず、その外部クロ
ックＣＬＫの立ち下がりのタイミングにおいては、メモ
リ回路は、読み出し及び書き込みの動作をしない。外部
クロックＣＬＫの“Ｈ”レベルのパルス幅が短いと、こ
の外部クロックＣＬＫに基づいて生成される内部クロッ
クの“Ｈ”レベルのパルス幅も短くなり、アドレス信号
が安定していない時にＲ／Ｗ動作を起こし、またＲ／Ｗ
が完了せずに次のアドレス信号を入力してしまうといっ
た誤動作を起こす。そこで、このように外部クロックＣ
ＬＫの“Ｈ”レベルのパルス幅が短い場合は、メモリ回
路は動作せず現状を維持するため、メモリセル１４０に
誤書き込みすることを未然に防ぐ。以上説明したよう
に、本第２の実施例によれば、外部クロックＣＬＫの周
波数がメモリ回路のスペックよりも速かったり、外部ク
ロックＣＬＫのパルス幅がメモリ回路のスペックより短
かった場合、誤書き込み等のメモリのデータ破壊を未然
に防ぐという利点がある。

【００１５】第３の実施例 図９は、本発明の第３の実施例を示す図６中のクロック
パルス幅判定回路１００の回路図である。このクロック
パルス幅判定回路１００は、遅延回路１１１、インバー
タ１１２、Ｓ−ＲＮＯＲ型ラッチ回路（以下、Ｓ−Ｒラ
ッチ回路と呼ぶ）１１３、Ｄ型フリップフロップ（以
下、ＤＦＦと呼ぶ）１１４により構成されている。遅延
回路１１１は、外部クロックＣＬＫを入力して、Ｓ−Ｒ
ラッチ回路１１３のＲ端子及びＤＦＦ１１４のクロック
端子ＣＮに信号Ｓ１１１を出力する。遅延回路１１１の
遅延時間Ｔ１１１は、外部クロックＣＬＫのデューティ
がアンバランスになり、外部クロックＣＬＫの“Ｌ”レ
ベルの期間のパルス幅がスペックよりも短くなると、そ
の直後の外部クロックの“Ｈ”レベルの期間において、
その“Ｌ”レベルへの立ち下がりを出力するように設定
してある。また、外部クロックＣＬＫのデューティが正
常であれば、“Ｌ”レベルへの立ち下がりを、その
“Ｌ”レベルの期間で出力するように遅延時間Ｔ１１１
を設定してある。インバータ１１２は、外部クロックＣ
ＬＫを入力して、Ｓ−Ｒラッチ回路１１３のＳ端子に出
力する。Ｓ−Ｒラッチ回路１１３は、Ｑ端子よりＤＦＦ
１１４のＤ端子に信号Ｓ１１３を出力する。ＤＦＦ１１
４のＱ端子より、イネーブル信号ＥＮを出力する。

【００１６】図１０は、図９のタイムチャートである。
以下、図１０を参照して、図９の動作の説明をする。ま
ず、外部クロックＣＬＫのデューティが正常な場合は、
遅延回路１１１の立ち下がり時点では、外部クロックＣ
ＬＫが“Ｌ”レベルとなり、インバータ１１２とＳ−Ｒ
ラッチ回路１１２のＮＯＲ論理をとることにより、その
出力Ｓ１１３は“Ｈ”レベルとなる。それにより、ＤＦ
Ｆ１１４では、遅延回路１１１の立ち下がりで、“Ｈ”
レベルを出力して、イネーブル信号ＥＮは“Ｈ”レベル
となり、タイミング回路１２０では、外部クロックＣＬ
Ｋの立ち下がりで、内部クロックＣＬＫ１を発生する。
一方、外部クロックＣＬＫのデューティがアンバランス
になり、外部クロックＣＬＫのロー期間のパルス幅がス
ペックよりも短くなると、外部クロックＣＬＫの“Ｈ”
レベルの期間が長くなり、遅延回路１１１の立ち下がり
時点では、外部クロックＣＬＫは“Ｈ”レベルとなって
いる。Ｓ−Ｒラッチ回路１１３は、遅延回路１１の立ち
下がり時点では、インバータ１１２の“Ｈ”レベルの出
力と遅延回路１１１の“Ｈ”レベルの出力とのＮＯＲを
とり、“Ｌ”レベルをＤＦＦ１１４に出力している。

【００１７】ＤＦＦ１１４は、遅延回路１１１の立ち下
がりでデータＳ１１３をラッチして、“Ｌ”レベルを出
力して、イネーブル信号ＥＮを“Ｌ”レベルにする。そ
れにより、外部クロックＣＬＫの次の立ち下がり時点で
は、イネーブル信号ＥＮがアンイネーブル状態を示す
“Ｌ”レベルであるため、内部クロックＣＬＫ１は生成
されない。よって、次の周期はメモリは動作せず、現周
期のメモリの動作は完動する。以上のように、本第３の
実施例によれば、外部クロックＣＬＫのロー期間のパル
ス幅がスペックより短いと、データの書き込みあるいは
データの読み込みが不十分のまま次の周期がくるが、次
の周期の外部クロックＣＬＫの立ち下がり時、イネーブ
ル信号ＥＮは“Ｌ”レベルとするので、次の周期はメモ
リ回路は動作せず、現周期のメモリ回路の動作は完了す
るので、誤書き込み等のメモリのデータ破壊を未然に防
ぐという利点がある。

【００１８】第４の実施例 図１１は、本発明の第４の実施例を示す半導体メモリ回
路の回路図である。この半導体メモリ回路は、クロック
判定回路２００、読み出し・書き出し回路２１０、デコ
ーダ２２０、メモリセル２３０とにより構成されてい
る。クロック判定回路２００には、外部クロックＣＬＫ
が入力されて、読み出し・書き込み回路２１０、及びデ
コーダ２２０にワード線の立ち下げ信号ＷＬを与える。
読み出し・書き込み回路２１０は、メモリセル２３０に
読み出し又は書き出し用の制御信号、及び書き込みの際
にはデータを与える。デコーダ２２０は、クロック周波
数判定回路２００よりワード線の立ち下げ信号ＷＬを入
力し、図示しないアドレス信号線よりアドレス信号ＡＤ
_m を入力して、メモリセル２３０のワード線及びビット
線にアドレス信号又はワード線の立ち下げ信号を与え
る。メモリセル２３０は、読み出し・書き込み回路２１
０より制御信号及び書き込みの際にはデータＤ_n を入力
して、デコーダ２２０よりアドレス信号を入力して、読
み出しの場合には、読み出し・書き込み回路２１０にデ
ータＤ_n を与える。クロック判定回路２００は、外部ク
ロックの応答が途絶えたことを感知する手段であり、読
み出し・着込み回路２１０、及びデコーダ２２０は、ク
ロック判定回路２００の判定結果であるワード線立ち下
げ信号ＷＬに基づいて、メモリセル２３０の動作制御を
する手段である。

【００１９】図１２は、図１１中のクロック判定回路２
００の回路図である。図１２に示すように、クロック判
定回路２００は、遅延回路２０１、インバータ２０２、
ＤＦＦ２０３とにより構成されている。遅延回路２０１
は、外部クロックＣＬＫを入力して、その遅延時間Ｔ２
０１だけ遅れた出力Ｓ２０１をＤＦＦ２０２のクロック
端子ＣＮに出力する。遅延時間Ｔ２０１は、外部クロッ
クＣＬＫが正常なパルスであれば、そのパルスの直後の
パルスの出力期間において、外部クロックＣＬＫのパル
スの立ち下がりが出力されるように、（例えば、外部ク
ロックＣＬＫの周期の１／２よりも大きく、３／２より
小さく）設定してある。インバータ２０２は、外部クロ
ックＣＬＫを入力して、ＤＦＦ２０３のＤ端子に出力す
る。ＤＦＦ２０３は、Ｑ端子よりワード線の立ち下げ信
号ＷＬを出力する。

【００２０】図１３は、図１２のタイムチャートであ
る。以下、図１３を参照して、図１１の動作の説明をす
る。外部クロックＣＬＫが何らかの原因でメモリ回路の
動作中（ここでは、外部クロックＣＬＫのロー期間にあ
たる）に応答が途絶えた場合、遅延回路２０１の立ち下
がりにおいて、外部クロックＣＬＫが“Ｌ”レベルのま
まである。ＤＦＦ２０３は、遅延回路２０１の立ち下が
りでラッチする。この時点において、外部クロックＣＬ
Ｋが“Ｌ”レベルのままであるので、インバータ２０２
のハイレベルの出力がＤＦＦ２０３によりラッチされ
て、ワード線の立ち下げ信号ＷＬを“Ｈ”レベルにす
る。このワード線の立ち下げ信号ＷＬは、読み出し・書
き込み回路２１０及びデコーダ２２０に入力されて、こ
れらの回路によりデータの読み出し中又はデータの書き
出し中のメモリセル２３０のワード線を閉じる。このた
め、外部クロックＣＬＫが原因でメモリ回路の動作中に
応答が途絶えた場合は、ワード線の立ち下げ信号ＷＬに
よりワード線は閉じられる。よって、アドレス信号ＡＤ
_m とデータ信号Ｄ_n との同期がずれることなどによる誤
書き込みを防止したり、消費電流をカットすることがで
きる。また、外部クロックＣＬＫの供給が再開された場
合、メモリ回路は２サイクル目から動作が可能となる。
以上、説明したように本第４の実施例によれば、メモリ
回路が動作中に外部クロックＣＬＫが途絶えた場合、メ
モリセルのワード線を立ち下げてライト動作又はリード
動作しない状態を維持するので、データの保護が保証さ
れ、消費電流が低減される。なお、本発明は上記実施例
に限定されず、種々の変形が可能である。その変形例と
しては、例えば次のようなものがある。

【００２１】第１の変形例 図１４は、本発明の第１の実施例における第１の変形例
を示す半導体メモリ回路の回路図である。本第１の変形
例が第１の実施例と異なる点は、外部クロックＣＬＫの
周波数に応じて、４種類のイネーブル信号ＥＮ１〜ＥＮ
４を生成するようにして、各イネーブル信号ＥＮ１〜Ｅ
Ｎ４に基づいて、タイミング回路３２１〜３２４により
内部クロックを生成するようにしたことである。この半
導体メモリ回路は、クロック周波数判定回路３１０、タ
イミング回路３２１〜３２４、読み出し・書き出し回路
３３０、デコーダ３４０、メモリセル３５０により構成
されている。クロック周波数判定回路３１０は、外部ク
ロックＣＬＫを入力して、タイミング回路３２１〜３２
４にイネーブル信号ＥＮ１〜ＥＮ４をそれぞれ与える。
タイミング回路３２１〜３２４は、イネーブル信号ＥＮ
１〜ＥＮ４をそれぞれ入力して、読み出し・書き込み回
路３３０、及びデコーダ３４０に内部クロックＣＬＫ１
〜ＣＬＫ４を与える。読み出し・書き込み回路３３０
は、タイミング回路３２１〜３２４より内部クロックＣ
ＬＫ１〜ＣＬＫ４を入力して、メモリセル３５０に読み
出し又は書き出し用の制御信号、及び書き込みの際には
データＤ_n を与える。デコーダ３４０は、タイミング回
路３２１〜３２４より内部クロックＣＬＫ１〜ＣＬＫ４
を入力し、図示しないアドレス信号線よりアドレス信号
ＡＤ_m を入力して、メモリセル３５０のワード線及びビ
ット線にアドレス信号を与える。メモリセル３５０は、
読み出し・書き込み回路３３０より制御信号及び書き込
みの際にはデータＤn _を入力して、デコーダ３４０より
アドレス信号を入力して、読み出しの場合には、読み出
し・書き込み回路３３０にデータを与える。

【００２２】図１５は、図１４中のクロック周波数判定
回路３１０の回路図である。図１５に示すように、クロ
ック周波数判定回路３１０は、遅延回路３１１−１、３
１１−３、インバータ３１２−１〜３１２−３、３１３
−１〜３１３−３、４入力ＡＮＤゲート３１４−１〜３
１４−４とにより構成されている。遅延回路３１１−１
〜３１１−３には、外部クロックＣＬＫが入力される。
遅延回路３１１−１〜３１１−３は、それぞれの遅延時
間Ｔ３１１−１〜Ｔ３１１−３が、 Ｔ３１１−１＜Ｔ３１１−２＜Ｔ３１１−３ となるように設定されている。外部クロックＣＬＫは、
このクロック周波数判定回路３１０により４段階に分類
され、イネーブル信号ＥＮ１〜ＥＮ４のどれか一つが
“Ｈ”レベルとなり、それに応じたタイミング回路３２
１〜３２４のいずれかひとつがイネーブルとなる。イン
バータ３１２−ｉ（ｉ＝１〜３）には、遅延回路３１１
−ｉの出力Ｓ３１１−ｉが入力されて、インバータ３１
３−ｉに出力する。ＡＮＤゲート３１４−１には、イン
バータ３１２−１〜３１２−３より入力されて、イネー
ブル信号ＥＮ１を出力する。ＡＮＤゲート３１４−２に
は、インバータ３１２−２、３１３−２、３１２−３よ
り入力されて、イネーブル信号ＥＮ２を出力する。ＡＮ
Ｄゲート３１４−３には、インバータ３１３−１、３１
３−２、３１２−３より入力されて、イネーブル信号Ｅ
Ｎ３を出力する。ＡＮＤゲート３１４−４には、インバ
ータ３１３−１、３１３−２、３１３−３より入力され
て、イネーブル信号ＥＮ４を出力する。

【００２３】図１６は、図１５のクロック周波数判定回
路３１０のタイムチャートである。以下、図１６を参照
しつつ図１５の動作の説明をする。図１６中の外部クロ
ックＣＬＫの周波数は、３番目に速い分類の周波数に対
応するものとしている。第１の実施例と同様に内部クロ
ックは、外部クロックＣＬＫの立ち下がりに同期して生
成されるものとする。外部クロックＣＬＫの周波数で
は、外部クロックの立ち下がり時、インバータ３１２−
１、３１２−２の出力は“Ｌ”レベル、インバータ３１
２−３の出力は、“Ｈ”レベルとなる。ＡＮＤゲート３
１４−３から“Ｈ”レベル、ＡＮＤゲート３１４−１、
３１４−２、３１４−４から“Ｌ”レベルが出力され
る。それにより、イネーブル信号ＥＮ３のみが“Ｈ”レ
ベル、それ以外のＥＮ１，ＥＮ２，ＥＮ４が“Ｌ”レベ
ルとなる。よって、イネーブル信号ＥＮ３に接続されて
いるタイミング回路３２３がイネーブルとなる内部クロ
ックＣＬＫ３を生成する。この内部クロックＣＬＫ３
は、この場合の外部クロックＣＬＫの周波数においてメ
モリ回路にとって最適なクロックであり、この内部クロ
ックによりメモリセル３５０が安定的にアクセスされ
る。外部クロックＣＬＫの周波数の他の場合において
も、外部クロックＣＬＫの周波数に応じて、最適な内部
クロックを発生するタイミング回路３２１〜３２４のい
ずれかひとつがイネーブルになる。以上説明したよう
に、本第１の変形例によれば、外部クロックＣＬＫの周
波数を高速、中速、低速あるいはそれ以上に分類して、
最適な内部クロックを生成して、メモリ回路の動作条件
の範囲を更に容易に広くできるという利点がある。

【００２４】第２の変形例 図１７は、本発明の第４の実施例の変形例（第２の変形
例）を示す半導体メモリ回路の回路図である。この半導
体メモリ回路は、クロック判定回路４１０−Ａ、４１０
−Ｂ、読み出し・書き込み回路４２０−Ａ、４２０−
Ｂ、デコーダ４３０−Ａ、４３０−Ｂ、２ポートメモリ
セル４４０とにより構成されている。クロック判定回路
４１０−Ａは、Ａポート外部クロックＣＬＫが入力さ
れ、図１２のクロック判定回路２００と同様の構成であ
る。クロック判定回路４１０−Ｂは、Ｂポート外部クロ
ックＣＬＫが入力され、図１２のクロック判定回路２０
０と同様の構成である。読み出し・書き込み回路４２０
−Ａ、及びデコーダ４３０−Ａは、クロック判定回路４
１０−Ａより出力されるワード線立ち下げ信号ＷＬ−Ａ
に基づいて動作する。読み出し・書き込み回路４２０−
Ｂ、及びデコーダ４３０−Ｂは、クロック判定回路４１
０−Ｂより出力されるワード線立ち下げ信号ＷＬ−Ｂに
基づいて動作する。ＡＤＡ_m はＡポートのアドレス信
号、ＤＡ_n はＡポートのデータ信号、ＡＤＢ_m はＢポー
トのアドレス信号、ＤＢ_n はＢポートのデータ信号であ
る。以下、図１７の動作の説明をする。

【００２５】Ａポート外部クロックＣＬＫＡ、及びＢポ
ート外部クロックＣＬＫＢがいずれも正常の場合には、
クロック判定回路４１０−Ａ，４１０−Ｂより出力され
るワード線立ち下げ信号ＷＬ−Ａ，ＷＬ−Ｂが“Ｌ”レ
ベルのままであり、２ポートメモリセル４４０は、Ａポ
ート系及びＢポート系の外部クロックＣＬＫＡ、及びＣ
ＬＫＢにしたがってアクセスされる。また、Ａポート外
部クロックＣＬＫＡ又はＢポート外部クロックＣＬＫＢ
のいずれかのクロックの供給が停止した時は、例えば、
Ａポート外部クロックＣＬＫＡが停止した時には、クロ
ック判定回路４１０−Ａより“Ｈ”レベルのワード線の
立ち下げ信号ＷＬ−Ａが出力されるため、読み出し・書
き込み回路４２０−Ａ、デコーダ４３０−Ａは動作しな
い。一方、Ｂポート外部クロックＣＬＫＢが正常である
ので、読み出し・書き込み回路４２０−Ｂ、デコーダ４
３０−Ｂにしたがって、２ポートメモリセル４４０がア
クセスされる。以上説明したように、本第２の変形例に
よれば、第４の実施例のクロック判定回路をＡポートク
ロックＣＬＫＡ、ＢポートクロックＣＬＫＢに適用した
ので、メモリセル４４０への誤動作を抑えるとともに、
正常なポート系は動作可能となるという利点がある。

【００２６】さらに、上記以外に次のような変形例があ
る。 （１） 第１〜第３の実施例の内部クロックは、外部ク
ロックの立上がりに同期して生成することも可能であ
る。 （２） 第２の実施例では、“Ｈ”レベルのパルス幅が
動作スペックを満足するかどうかをクロック周波数判定
回路１００により判定したが、外部クロックＣＬＫの反
転信号を遅延回路１０１に入力することにより、“Ｌ”
レベルのバルス幅が動作スペックを満足するかどうかを
判別することができる。 （３） 第３の実施例では、“Ｌ”レベルのパルス幅が
動作スペックを満足するかどうかを判定したが、外部ク
ロックＣＬＫの反転信号を遅延回路１１１に入力するこ
とにより、“Ｈ”レベルのバルス幅が動作スペックを満
足するかどうかを判別することができる。 （４） 第４の実施例では、外部クロックＣＬＫがなん
らかの原因により応答が途絶えた場合に、ワード線立ち
下げ信号ＷＬを出力するようにしたが、電流パスをカッ
トする制御信号を出力するようにしてもよい。メモリセ
ルの周辺以外にも、センスアンプ、書き込み回路等の電
流パスが発生する箇所があるので、その制御信号により
電流パスをカットすることができ、消費電流を低減させ
ることができる。 （５） 第２又は第３の実施例のイネーブル信号と第４
の実施例のイネーブル信号とのＡＮＤをとり両者の効果
を組み合わせることも可能である。

【００２７】

【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、外部クロックの周波数を判定するク
ロック判定手段を設けて、その判定結果に基づいて、内
部クロックを生成するようにしたので、外部クロックの
周波数に応じて、最適なタイミングの内部クロックを生
成することができる。第３〜第５の発明によれば、外部
クロックのパルス幅を判定するクロックパルス幅判定回
路を設けて、その判定結果により内部クロックを発生す
るようにしたので、パルス幅がスペックを満足しない場
合には、それに応じた処理が可能となる。第６及び第７
の発明によれば、外部クロックの応答が途絶えたことを
感知するクロック判定手段を設けたので、外部クロック
の応答が途絶えた場合に最適な動作を選択することがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体メモリ回路の回
路図である。

【図２】従来の同期型メモリ回路の回路図である。

【図３】図１中のクロック周波数判定回路の回路図であ
る。

【図４】基準より外部クロック周波数が低速な場合の図
３のタイムチャートである。

【図５】基準より外部クロック周波数が高速な場合の図
３のタイムチャートである。

【図６】本発明の第２の実施例の半導体メモリ回路の回
路図である。

【図７】図６中のクロックパルス幅判定回路の回路図で
ある。

【図８】図７のタイムチャートである。

【図９】本発明の第３の実施例のクロックパルス幅判定
回路の回路図である。

【図１０】図９のタイムチャートである。

【図１１】本発明の第４の実施例の半導体メモリ回路の
回路図である。

【図１２】図１１中のクロック判定回路の回路図であ
る。

【図１３】図１２のタイムチャートである。

【図１４】本発明の第１の変形例の半導体メモリ回路の
回路図である。

【図１５】図１４中のクロック周波数判定回路の回路図
である。

【図１６】図１５のタイムチャートである。

【図１７】本発明の第２の変形例の半導体メモリ回路の
回路図である。

【符号の説明】

１０，１００，３１０ クロッ
ク周波数判定回路 １００ クロッ
クパルス幅判定回路 ２００，４１０−Ａ，４１０−Ｂ クロッ
ク判定回路 １１，１０１，１１１，２０１ 遅延回
路 ３０１−１〜３０１−４ 遅延回
路 １２，１３，１０２，１０３，１１２，２０２ インバ
ータ ３０２−１〜３０２−４，３０３−１〜３０３−４
インバータ １１３ ＳＲラ
ッチ回路 １１４，２０３ ＤＦＦ ２１，２２，１２０，３１１〜３１４ タイミ
ング回路 ３０，１３０，２１０，３３０ 読み出
し・書き込み回路 ４１０−Ａ，４１０−Ｂ 読み出
し・書き込み回路 ４０，１４０，２２０ デコー
ダ ３３０，４２０−Ａ，４２０−Ｂ デコー
ダ ５０，１５０，２３０，３５０，４４０ メモリ
セル

Claims (7)

【特許請求の範囲】
1. 【請求項１】 外部クロックの周波数を判定するクロッ
   ク周波数判定手段と、 前記クロック周波数判定手段による判定結果及び前記外
   部クロックに基づいて、内部クロックを生成するタイミ
   ング信号発生手段とを、 備えたことを特徴とする半導体装置。
2. 【請求項２】 前記クロック周波数判定手段は、 前記外部クロックよりも所定時間だけ遅延する１つ又は
   複数の遅延回路と、 前記遅延回路の出力に基づいて、複数個のイネーブル信
   号を出力する論理回路とを備え、 前記タイミング信号発生手段は、 前記複数の各イネーブル信号によりそれぞれの活性・不
   活性が制御される複数個の異なるタイミングの前記内部
   クロックを生成する手段を備えた、 ことを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 外部クロックの“Ｈ”レベル又は“Ｌ”
   レベルのパルス幅と閾値とを比較して、イネーブル信号
   を出力するクロックパルス幅判定手段と、 前記イネーブル信号及び外部クロックに基づいて、内部
   クロックを生成するタイミング信号発生手段とを、 備えたことを特徴とする半導体装置。
4. 【請求項４】 前記クロックパルス幅判定手段は、 前記閾値の前記パルス幅に相当する時間だけ前記外部ク
   ロックを遅延して出力する遅延回路を備えたことを特徴
   とする請求項３記載の半導体装置。
5. 【請求項５】 前記クロックパルス幅判定手段は、 前記外部クロックのパルス幅が前記閾値よりも短い場合
   のみ、この外部クロックのパルスの直後のパルスの出力
   期間において、前記閾値よりも短いパルスの開始時点を
   遅延して出力する遅延回路と、 前記遅延回路の出力と前記外部クロックとに基づいて、
   前記閾値よりも短いパルスの開始時点において、前記イ
   ネーブル信号をアンイネーブル状態とする信号を出力す
   る論理回路とを、 備えたことを特徴とする請求項３記載の半導体装置。
6. 【請求項６】 外部クロックの応答が途絶えたことを感
   知するクロック判定手段と、 前記外部クロック判定手段の判定結果に基づいて、動作
   制御する制御手段とを、 備えたことを特徴とする半導体装置。
7. 【請求項７】 前記クロック判定手段は、 前記外部クロックのパルスが正常であれば、前記外部ク
   ロックのパルスの立上がり又は立ち下がり時点が、その
   パルスの直後のパルスの出力期間と重なるように前記外
   部クロックを遅延して出力する遅延回路と、 前記遅延回路の出力をクロックとして、前記外部クロッ
   クまたはその反転信号をラッチするラッチ回路とを、 備えたことを特徴とする請求項６記載の半導体装置。