JPH08204008A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08204008A JPH08204008A JP7012412A JP1241295A JPH08204008A JP H08204008 A JPH08204008 A JP H08204008A JP 7012412 A JP7012412 A JP 7012412A JP 1241295 A JP1241295 A JP 1241295A JP H08204008 A JPH08204008 A JP H08204008A
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- plasma cvd
- film
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- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
- H10W20/0696—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs by using sacrificial placeholders, e.g. using sacrificial plugs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H10W20/076—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches
Landscapes
- Formation Of Insulating Films (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】自己平坦化能力を有する絶縁膜を用いた層間絶
縁膜にビアホールを形成する際、上下配線間の導通の信
頼性の低下や不良の発生を防止する。 【構成】半導体基板１０上の下層配線１２の一部上にピ
ラー１３を形成した後、全面に第１のプラズマＣＶＤ絶
縁膜１４および自己平坦化能力を有する第２の絶縁膜１
５を順次形成し、第２の絶縁膜をピラーの上面より低い
位置まで全面エッチバックする工程と、全面に第２のプ
ラズマＣＶＤ絶縁膜１６を形成し、レジスト１７を塗布
した後、ピラー上の第１のプラズマＣＶＤ絶縁膜の上面
が露出するまでレジストと第２のプラズマＣＶＤ絶縁膜
を同じエッチングレートでエッチバックする工程と、露
出した第１のプラズマＣＶＤ絶縁膜の上面をピラーの一
部が露出するまでエッチングした後、露出したピラーを
除去する工程とを具備することを特徴とする。
縁膜にビアホールを形成する際、上下配線間の導通の信
頼性の低下や不良の発生を防止する。 【構成】半導体基板１０上の下層配線１２の一部上にピ
ラー１３を形成した後、全面に第１のプラズマＣＶＤ絶
縁膜１４および自己平坦化能力を有する第２の絶縁膜１
５を順次形成し、第２の絶縁膜をピラーの上面より低い
位置まで全面エッチバックする工程と、全面に第２のプ
ラズマＣＶＤ絶縁膜１６を形成し、レジスト１７を塗布
した後、ピラー上の第１のプラズマＣＶＤ絶縁膜の上面
が露出するまでレジストと第２のプラズマＣＶＤ絶縁膜
を同じエッチングレートでエッチバックする工程と、露
出した第１のプラズマＣＶＤ絶縁膜の上面をピラーの一
部が露出するまでエッチングした後、露出したピラーを
除去する工程とを具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に多層配線構造を有する半導体装置の層間絶
縁膜にビアホールを形成する方法に関する。
に係り、特に多層配線構造を有する半導体装置の層間絶
縁膜にビアホールを形成する方法に関する。
【０００２】
【従来の技術】半導体装置の集積度が増大するのにつれ
て、基板上に配線材料を多層にわたって形成する、いわ
ゆる多層配線化が進んでおり、このような多層配線構造
を有する半導体装置の製造工程が複雑化、長工程化して
きている。
て、基板上に配線材料を多層にわたって形成する、いわ
ゆる多層配線化が進んでおり、このような多層配線構造
を有する半導体装置の製造工程が複雑化、長工程化して
きている。
【０００３】特に、多層配線の形成工程が半導体装置の
製造価格に占める割合は大きく、半導体装置のコストダ
ウンを図る上で多層配線工程の低減化の要求が高まって
きている。
製造価格に占める割合は大きく、半導体装置のコストダ
ウンを図る上で多層配線工程の低減化の要求が高まって
きている。
【０００４】ここで、従来の多層配線の形成工程につい
て説明する。まず、下層配線用の第１の配線材料を堆積
後、下層配線のパターニングを行い、この下層配線上に
第１の絶縁膜を形成すると共に下層配線相互間に絶縁膜
を埋め込む。この時点では、前記下層配線のパターンな
どに依存して第１の絶縁膜の表面に段差が存在し、この
ままでは、この後の上層配線用の第２の配線材料の堆積
時および上層配線のパターニング時に悪影響を及ぼし、
上層配線の段切れによる断線、短絡などの重大な欠陥を
もたらすおそれがある。
て説明する。まず、下層配線用の第１の配線材料を堆積
後、下層配線のパターニングを行い、この下層配線上に
第１の絶縁膜を形成すると共に下層配線相互間に絶縁膜
を埋め込む。この時点では、前記下層配線のパターンな
どに依存して第１の絶縁膜の表面に段差が存在し、この
ままでは、この後の上層配線用の第２の配線材料の堆積
時および上層配線のパターニング時に悪影響を及ぼし、
上層配線の段切れによる断線、短絡などの重大な欠陥を
もたらすおそれがある。
【０００５】そこで、通常は、前記第１の絶縁膜上に第
２の配線材料を堆積する前に、その下地である第１の絶
縁膜の表面をレジストエッチバックにより平坦化して段
差を緩和した後、その上に第２の絶縁膜を形成してい
る。
２の配線材料を堆積する前に、その下地である第１の絶
縁膜の表面をレジストエッチバックにより平坦化して段
差を緩和した後、その上に第２の絶縁膜を形成してい
る。
【０００６】上記したような第１の絶縁膜と第２の絶縁
膜とが積層された従来の層間絶縁膜の形成工程は、１回
目の成膜→平坦化→２回目の成膜と工程数が多く、前記
したような多層配線工程の低減化の要求に対する大きな
障害となっている。
膜とが積層された従来の層間絶縁膜の形成工程は、１回
目の成膜→平坦化→２回目の成膜と工程数が多く、前記
したような多層配線工程の低減化の要求に対する大きな
障害となっている。
【０００７】また、上記したような第１の絶縁膜の表面
を平坦化する方法の代わりに、第１の絶縁膜上に絶縁材
料であるスピン・オン・グラス（Spin on Glass ；ＳＯ
Ｇ）膜を形成することにより、上層配線材料の下地の段
差を緩和する方法も知られている。
を平坦化する方法の代わりに、第１の絶縁膜上に絶縁材
料であるスピン・オン・グラス（Spin on Glass ；ＳＯ
Ｇ）膜を形成することにより、上層配線材料の下地の段
差を緩和する方法も知られている。
【０００８】ところで、最近、前記したような多層配線
工程の低減化の要求に応える層間絶縁膜表面の平坦化技
術の１つとして、ＡＰＬ（Advanced Planarisation Lay
er）プロセスが報告（文献；Matsuura et.al., IEEE Te
ch.Dig., pp117,1994 ）されている。
工程の低減化の要求に応える層間絶縁膜表面の平坦化技
術の１つとして、ＡＰＬ（Advanced Planarisation Lay
er）プロセスが報告（文献；Matsuura et.al., IEEE Te
ch.Dig., pp117,1994 ）されている。
【０００９】このＡＰＬプロセスは、層間絶縁膜の形成
に際して、ＳｉＨ4 ガスと酸化剤であるＨ2 Ｏ2 （過酸
化水素水）とを低温（例えば０℃程度）・真空中で反応
させることにより、下層配線上に自己流動型（リフロ
ー）のＳｉＯ2 膜（以下、リフローＳｉＯ2 膜という）
を形成するものである。
に際して、ＳｉＨ4 ガスと酸化剤であるＨ2 Ｏ2 （過酸
化水素水）とを低温（例えば０℃程度）・真空中で反応
させることにより、下層配線上に自己流動型（リフロ
ー）のＳｉＯ2 膜（以下、リフローＳｉＯ2 膜という）
を形成するものである。
【００１０】この方法は、下層配線の配線相互間の絶縁
膜の埋め込みと絶縁膜表面の平坦化を同時に達成でき、
１回の成膜で平坦化までの工程を終了するので、多層配
線工程の低減化を実現できる。
膜の埋め込みと絶縁膜表面の平坦化を同時に達成でき、
１回の成膜で平坦化までの工程を終了するので、多層配
線工程の低減化を実現できる。
【００１１】なお、上記リフローＳｉＯ2 膜を形成する
前に、下層配線上に第１層間絶縁膜（ベース絶縁膜）と
して通常のプラズマＣＶＤ法により第１のプラズマＳｉ
Ｏ2膜を形成し、上記リフローＳｉＯ2 膜を形成した後
にリフローＳｉＯ2 膜上に第２層間絶縁膜（キャップ絶
縁膜）として通常のプラズマＣＶＤ法により第２のプラ
ズマＳｉＯ2 膜を形成した後、ファーネス・アニールを
行う。
前に、下層配線上に第１層間絶縁膜（ベース絶縁膜）と
して通常のプラズマＣＶＤ法により第１のプラズマＳｉ
Ｏ2膜を形成し、上記リフローＳｉＯ2 膜を形成した後
にリフローＳｉＯ2 膜上に第２層間絶縁膜（キャップ絶
縁膜）として通常のプラズマＣＶＤ法により第２のプラ
ズマＳｉＯ2 膜を形成した後、ファーネス・アニールを
行う。
【００１２】図３は、ＡＰＬプロセスを用いた層間絶縁
膜にアスペクト比が小さいビアホールを形成する工程の
従来例を示している。図３において、３０は半導体基
板、３１は下地絶縁膜、３２は下層配線、３３は下層配
線３２を含む基板上を覆うように形成された第１のプラ
ズマＳｉＯ2 膜（ベース絶縁膜）、３４は第１のプラズ
マＳｉＯ2 膜３３上に形成されたリフローＳｉＯ2 膜、
３５はリフローＳｉＯ2 膜３４上に形成された第２のプ
ラズマＳｉＯ2 膜（キャップ絶縁膜）である。
膜にアスペクト比が小さいビアホールを形成する工程の
従来例を示している。図３において、３０は半導体基
板、３１は下地絶縁膜、３２は下層配線、３３は下層配
線３２を含む基板上を覆うように形成された第１のプラ
ズマＳｉＯ2 膜（ベース絶縁膜）、３４は第１のプラズ
マＳｉＯ2 膜３３上に形成されたリフローＳｉＯ2 膜、
３５はリフローＳｉＯ2 膜３４上に形成された第２のプ
ラズマＳｉＯ2 膜（キャップ絶縁膜）である。
【００１３】層間絶縁膜にビアホールを形成する際、第
２のプラズマＳｉＯ2 膜３５およびリフローＳｉＯ2 膜
３４にビアホール３６を開口形成した後、プラズマＣＶ
Ｄ法により水分のブロッキング能力の高いプラズマＳｉ
Ｎ膜３７を全面に形成する。この後、ビアホールの側壁
部にプラズマＳｉＮ膜を残してプラズマＳｉＮ膜の不要
部分を除去するように全面エッチバックを行うことによ
り、サイドウォール絶縁膜を形成する。
２のプラズマＳｉＯ2 膜３５およびリフローＳｉＯ2 膜
３４にビアホール３６を開口形成した後、プラズマＣＶ
Ｄ法により水分のブロッキング能力の高いプラズマＳｉ
Ｎ膜３７を全面に形成する。この後、ビアホールの側壁
部にプラズマＳｉＮ膜を残してプラズマＳｉＮ膜の不要
部分を除去するように全面エッチバックを行うことによ
り、サイドウォール絶縁膜を形成する。
【００１４】ところで、ＡＰＬプロセスを用いた層間絶
縁膜に図４に示すようにアスペクト比が大きいビアホー
ル３６を形成する場合には、プラズマＳｉＮ膜３７のカ
バレッジが悪化し、ビアホール３６の側壁部にプラズマ
ＳｉＮ膜３７を均一な膜厚で形成することが困難にな
り、プラズマＳｉＮ膜３７の全面エッチバック後にビア
ホール３６の側壁部の一部ＡにリフローＳｉＯ2 膜３４
が露出する。
縁膜に図４に示すようにアスペクト比が大きいビアホー
ル３６を形成する場合には、プラズマＳｉＮ膜３７のカ
バレッジが悪化し、ビアホール３６の側壁部にプラズマ
ＳｉＮ膜３７を均一な膜厚で形成することが困難にな
り、プラズマＳｉＮ膜３７の全面エッチバック後にビア
ホール３６の側壁部の一部ＡにリフローＳｉＯ2 膜３４
が露出する。
【００１５】しかし、このリフローＳｉＯ2 膜３４は、
その形成時の反応により発生する水分を膜中に多く含ん
でいるので、ビアホール３６の側壁部にリフローＳｉＯ
2 膜３４が露出すると、この後にビアホール３６に上層
金属配線材料を埋め込む際に上下配線間の導通不良やビ
アコロージョンが発生し、配線導通の信頼性の低下や不
良が発生するおそれがある。
その形成時の反応により発生する水分を膜中に多く含ん
でいるので、ビアホール３６の側壁部にリフローＳｉＯ
2 膜３４が露出すると、この後にビアホール３６に上層
金属配線材料を埋め込む際に上下配線間の導通不良やビ
アコロージョンが発生し、配線導通の信頼性の低下や不
良が発生するおそれがある。
【００１６】
【発明が解決しようとする課題】上記したようにリフロ
ー絶縁膜形成技術により形成されたリフローＳｉＯ2 膜
を用いた層間絶縁膜にビアホールを形成する従来の方法
は、ビアホール径が小さい場合には上下配線間の導通不
良やビアコロージョンが発生し、配線導通の信頼性の低
下や不良が発生するおそれがあるという問題があった。
ー絶縁膜形成技術により形成されたリフローＳｉＯ2 膜
を用いた層間絶縁膜にビアホールを形成する従来の方法
は、ビアホール径が小さい場合には上下配線間の導通不
良やビアコロージョンが発生し、配線導通の信頼性の低
下や不良が発生するおそれがあるという問題があった。
【００１７】本発明は上記の問題点を解決すべくなされ
たもので、自己平坦化能力を有する絶縁膜を用いた層間
絶縁膜にビアホールを形成する際、ビアホールの側壁部
に自己平坦化能力を有する絶縁膜が露出しないようにサ
イドウォール絶縁膜を形成することができ、上下配線間
の導通の信頼性の低下や不良の発生を防止し得る半導体
装置の製造方法を提供することを目的とする。
たもので、自己平坦化能力を有する絶縁膜を用いた層間
絶縁膜にビアホールを形成する際、ビアホールの側壁部
に自己平坦化能力を有する絶縁膜が露出しないようにサ
イドウォール絶縁膜を形成することができ、上下配線間
の導通の信頼性の低下や不良の発生を防止し得る半導体
装置の製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上の第１の絶縁膜上に第１層目の
配線材料およびピラーを順次堆積形成する工程と、第１
層目の配線材料のビアコンタクト予定領域上に上記ピラ
ーを残すと共に第１層目の配線パターンを残すように上
記ピラーおよび第１層目の配線材料を選択的にエッチン
グする工程と、この後、プラズマＣＶＤ法により基板上
全面に第１のプラズマＣＶＤ絶縁膜を形成する工程と、
上記第１のプラズマＣＶＤ絶縁膜上に自己平坦化能力を
有する第２の絶縁膜を形成する工程と、上記第２の絶縁
膜を前記ピラーの上面より低い位置まで全面エッチバッ
クする工程と、この後、プラズマＣＶＤ法により基板上
全面に第２のプラズマＣＶＤ絶縁膜を形成する工程と、
上記第２のプラズマＣＶＤ絶縁膜上にエッチバック用の
レジストを塗布する工程と、前記ピラーの上面上の第１
のプラズマＣＶＤ絶縁膜が露出するまで上記レジストと
前記第２のプラズマＣＶＤ絶縁膜を同じエッチングレー
トでエッチバックする工程と、上記工程により露出した
第１のプラズマＣＶＤ絶縁膜の上面を前記ピラーの一部
が露出するまでエッチングする工程と、上記工程により
露出したピラーを除去する工程とを具備することを特徴
とする。
造方法は、半導体基板上の第１の絶縁膜上に第１層目の
配線材料およびピラーを順次堆積形成する工程と、第１
層目の配線材料のビアコンタクト予定領域上に上記ピラ
ーを残すと共に第１層目の配線パターンを残すように上
記ピラーおよび第１層目の配線材料を選択的にエッチン
グする工程と、この後、プラズマＣＶＤ法により基板上
全面に第１のプラズマＣＶＤ絶縁膜を形成する工程と、
上記第１のプラズマＣＶＤ絶縁膜上に自己平坦化能力を
有する第２の絶縁膜を形成する工程と、上記第２の絶縁
膜を前記ピラーの上面より低い位置まで全面エッチバッ
クする工程と、この後、プラズマＣＶＤ法により基板上
全面に第２のプラズマＣＶＤ絶縁膜を形成する工程と、
上記第２のプラズマＣＶＤ絶縁膜上にエッチバック用の
レジストを塗布する工程と、前記ピラーの上面上の第１
のプラズマＣＶＤ絶縁膜が露出するまで上記レジストと
前記第２のプラズマＣＶＤ絶縁膜を同じエッチングレー
トでエッチバックする工程と、上記工程により露出した
第１のプラズマＣＶＤ絶縁膜の上面を前記ピラーの一部
が露出するまでエッチングする工程と、上記工程により
露出したピラーを除去する工程とを具備することを特徴
とする。
【００１９】
【作用】本発明は、多層配線の層間絶縁膜の形成工程に
おいて、自己平坦化能力を有する第２の絶縁膜を形成す
る際、予め第１層目の配線材料のビアコンタクト予定領
域上に残したピラーの側壁部に第１のプラズマＣＶＤ絶
縁膜を形成しておき、この第１のプラズマＣＶＤ絶縁膜
上に自己平坦化能力を有する第２の絶縁膜を形成する。
そして、層間絶縁膜の形成後にビアホールを形成する
際、ピラーを除去することにより、ビアホールの側壁部
に第１のプラズマＣＶＤ絶縁膜が残るようになる。
おいて、自己平坦化能力を有する第２の絶縁膜を形成す
る際、予め第１層目の配線材料のビアコンタクト予定領
域上に残したピラーの側壁部に第１のプラズマＣＶＤ絶
縁膜を形成しておき、この第１のプラズマＣＶＤ絶縁膜
上に自己平坦化能力を有する第２の絶縁膜を形成する。
そして、層間絶縁膜の形成後にビアホールを形成する
際、ピラーを除去することにより、ビアホールの側壁部
に第１のプラズマＣＶＤ絶縁膜が残るようになる。
【００２０】このように、予めピラーの側壁部に第１の
プラズマＣＶＤ絶縁膜を形成することにより、ビアホー
ルの側壁部にビアホールのアスペクト比に関係なく良好
なカバレッジで第１のプラズマＣＶＤ絶縁膜を形成する
ことができ、ビアホール径が小さい（アスペクト比が大
きい）場合でもビアホールの側壁部に第１のプラズマＣ
ＶＤ絶縁膜を均一な膜厚で形成することができる。
プラズマＣＶＤ絶縁膜を形成することにより、ビアホー
ルの側壁部にビアホールのアスペクト比に関係なく良好
なカバレッジで第１のプラズマＣＶＤ絶縁膜を形成する
ことができ、ビアホール径が小さい（アスペクト比が大
きい）場合でもビアホールの側壁部に第１のプラズマＣ
ＶＤ絶縁膜を均一な膜厚で形成することができる。
【００２１】従って、自己平坦化能力を有する第２の絶
縁膜が膜中に水分を多く含んでいるリフローＳｉＯ2 膜
である場合でも、リフローＳｉＯ2 膜がビアホールの側
壁部に露出しないので、上下配線間の導通不良やビアコ
ロージョンが発生しなくなり、上下配線間の導通の信頼
性の低下や不良の発生を防止することが可能になる。
縁膜が膜中に水分を多く含んでいるリフローＳｉＯ2 膜
である場合でも、リフローＳｉＯ2 膜がビアホールの側
壁部に露出しないので、上下配線間の導通不良やビアコ
ロージョンが発生しなくなり、上下配線間の導通の信頼
性の低下や不良の発生を防止することが可能になる。
【００２２】
【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。図１（ａ）乃至（ｄ）および図２（ａ）
乃至（ｄ）は、本発明の半導体装置の製造方法に係る多
層配線工程の一例を示している。
細に説明する。図１（ａ）乃至（ｄ）および図２（ａ）
乃至（ｄ）は、本発明の半導体装置の製造方法に係る多
層配線工程の一例を示している。
【００２３】まず、図１（ａ）に示すように、通常の方
法により、半導体基板（通常、シリコンウエハー）１０
上の第１の絶縁膜１１上に下層配線用の第１層目の配線
パターン１２およびピラー１３を形成する。上記ピラー
１３は、後述するアッシングに際して、その側壁部に形
成される絶縁膜との選択比が高い材料（例えばポリイミ
ド）を用いることが望ましい。
法により、半導体基板（通常、シリコンウエハー）１０
上の第１の絶縁膜１１上に下層配線用の第１層目の配線
パターン１２およびピラー１３を形成する。上記ピラー
１３は、後述するアッシングに際して、その側壁部に形
成される絶縁膜との選択比が高い材料（例えばポリイミ
ド）を用いることが望ましい。
【００２４】この場合、第１層目の配線材料（例えばＳ
ｉ、Ｃｕを含むアルミニウム）１２およびピラー１３を
順次堆積形成した後、フォトリソグラフィ技術および反
応性イオンエッチング（ＲＩＥ）技術を用いて、第１層
目の配線材料１２のビアコンタクト予定領域上に上記ピ
ラー１３を残すと共に第１層目の配線パターンを残すよ
うに上記ピラー１３および第１層目の配線材料１３を選
択的にエッチングする。あるいは、第１層目の配線材料
１３を形成して第１層目の配線パターンを残すように選
択的にエッチングした後に、前記ピラー１３を形成する
ようにしてもよい。
ｉ、Ｃｕを含むアルミニウム）１２およびピラー１３を
順次堆積形成した後、フォトリソグラフィ技術および反
応性イオンエッチング（ＲＩＥ）技術を用いて、第１層
目の配線材料１２のビアコンタクト予定領域上に上記ピ
ラー１３を残すと共に第１層目の配線パターンを残すよ
うに上記ピラー１３および第１層目の配線材料１３を選
択的にエッチングする。あるいは、第１層目の配線材料
１３を形成して第１層目の配線パターンを残すように選
択的にエッチングした後に、前記ピラー１３を形成する
ようにしてもよい。
【００２５】次に、基板上全面にベース絶縁層としてプ
ラズマＣＶＤ法により第１のプラズマＣＶＤ絶縁膜１４
（Ｐ−ＳｉＮ）を形成する。この場合、水分のブロッキ
ング能力の高いプラズマＣＶＤ絶縁膜、例えばプラズマ
ＳｉＮ膜を形成することが望ましい。
ラズマＣＶＤ法により第１のプラズマＣＶＤ絶縁膜１４
（Ｐ−ＳｉＮ）を形成する。この場合、水分のブロッキ
ング能力の高いプラズマＣＶＤ絶縁膜、例えばプラズマ
ＳｉＮ膜を形成することが望ましい。
【００２６】次に、図１（ｂ）に示すように、上記第１
のプラズマＣＶＤ絶縁膜１４上に自己平坦化能力を有す
る第２の絶縁膜１５を形成する。この第２の絶縁膜１５
を形成する工程の一例としては、前記第１のプラズマＣ
ＶＤ絶縁膜１４を形成後の半導体基板を収容したチャン
バー内にＳｉＨ4 ガスおよびＨ2 Ｏ2 を導入し、５Ｔｏ
ｒｒ＝５×１３３．３２２Ｐａ（ほぼ６６５Ｐａ）以下
の真空中、−１０℃以上＋１０℃以下の温度範囲内（例
えば０℃）で上記ＳｉＨ4 ガスおよびＨ2 Ｏ2を互いに
反応させる低温・減圧ＣＶＤ法によってリフローＳｉＯ
2 膜を形成する。
のプラズマＣＶＤ絶縁膜１４上に自己平坦化能力を有す
る第２の絶縁膜１５を形成する。この第２の絶縁膜１５
を形成する工程の一例としては、前記第１のプラズマＣ
ＶＤ絶縁膜１４を形成後の半導体基板を収容したチャン
バー内にＳｉＨ4 ガスおよびＨ2 Ｏ2 を導入し、５Ｔｏ
ｒｒ＝５×１３３．３２２Ｐａ（ほぼ６６５Ｐａ）以下
の真空中、−１０℃以上＋１０℃以下の温度範囲内（例
えば０℃）で上記ＳｉＨ4 ガスおよびＨ2 Ｏ2を互いに
反応させる低温・減圧ＣＶＤ法によってリフローＳｉＯ
2 膜を形成する。
【００２７】次に、図１（ｃ）に示すように、上記第２
の絶縁膜１５を前記ピラー１３の上面より低い位置まで
全面エッチバックする。次に、図１（ｄ）に示すよう
に、基板上全面にキャップ絶縁層としてプラズマＣＶＤ
法により第２のプラズマＣＶＤ絶縁膜１６（Ｐ−ＳｉＯ
Ｎ）を形成する。上記第２のプラズマＣＶＤ絶縁膜１６
として、ＳｉＯ2 膜を形成してもよいが、それより水分
のブロッキング能力の高いプラズマＳｉＯＮ膜を形成す
ることが望ましい。
の絶縁膜１５を前記ピラー１３の上面より低い位置まで
全面エッチバックする。次に、図１（ｄ）に示すよう
に、基板上全面にキャップ絶縁層としてプラズマＣＶＤ
法により第２のプラズマＣＶＤ絶縁膜１６（Ｐ−ＳｉＯ
Ｎ）を形成する。上記第２のプラズマＣＶＤ絶縁膜１６
として、ＳｉＯ2 膜を形成してもよいが、それより水分
のブロッキング能力の高いプラズマＳｉＯＮ膜を形成す
ることが望ましい。
【００２８】次に、図２（ａ）に示すように、上記第２
のプラズマＣＶＤ絶縁膜１６上にエッチバック用のレジ
スト１７を塗布する。次に、図２（ｂ）に示すように、
前記ピラー１３上の第１のプラズマＣＶＤ絶縁膜１４の
上面が露出するまで上記レジスト１７と前記第２のプラ
ズマＣＶＤ絶縁膜１６を同じエッチングレートでエッチ
バックする。
のプラズマＣＶＤ絶縁膜１６上にエッチバック用のレジ
スト１７を塗布する。次に、図２（ｂ）に示すように、
前記ピラー１３上の第１のプラズマＣＶＤ絶縁膜１４の
上面が露出するまで上記レジスト１７と前記第２のプラ
ズマＣＶＤ絶縁膜１６を同じエッチングレートでエッチ
バックする。
【００２９】次に、上記工程により露出した第１のプラ
ズマＣＶＤ絶縁膜１４の上面を、図２（ｃ）に示すよう
に前記ピラー１３の一部が露出するまでエッチングす
る。このエッチングは、第１のプラズマＣＶＤ絶縁膜１
４と第２のプラズマＣＶＤ絶縁膜１６との選択比が大き
く得られる、ＣＦ4 とＯ2 とを用いるケミカルドライエ
ッチングを行うことが望ましいが、選択比が１０以上
（Ｐ−ＳｉＯＮのエッチングレート／Ｐ−ＳｉＮのエッ
チングレート≧１０）得られれば、他の等方性及び異方
性エッチングでもよい。
ズマＣＶＤ絶縁膜１４の上面を、図２（ｃ）に示すよう
に前記ピラー１３の一部が露出するまでエッチングす
る。このエッチングは、第１のプラズマＣＶＤ絶縁膜１
４と第２のプラズマＣＶＤ絶縁膜１６との選択比が大き
く得られる、ＣＦ4 とＯ2 とを用いるケミカルドライエ
ッチングを行うことが望ましいが、選択比が１０以上
（Ｐ−ＳｉＯＮのエッチングレート／Ｐ−ＳｉＮのエッ
チングレート≧１０）得られれば、他の等方性及び異方
性エッチングでもよい。
【００３０】次に、上記工程により露出したピラー１３
を、図２（ｄ）に示すようにＯ2 アッシャーにより除去
する。次に、基板上全面に第２層目の配線材料（図示せ
ず）を堆積形成し、第２層目の配線パターンを残すよう
に上記第２層目の配線材料を選択的にエッチングを行っ
て上層配線を形成する。
を、図２（ｄ）に示すようにＯ2 アッシャーにより除去
する。次に、基板上全面に第２層目の配線材料（図示せ
ず）を堆積形成し、第２層目の配線パターンを残すよう
に上記第２層目の配線材料を選択的にエッチングを行っ
て上層配線を形成する。
【００３１】上記実施例によれば、多層配線の層間絶縁
膜の形成工程において、第１層目の配線材料１２のビア
コンタクト予定領域上に残したピラー１３の側壁部に第
１のプラズマＣＶＤ絶縁膜１４を形成しておき、この第
１のプラズマＣＶＤ絶縁膜１４上に自己平坦化能力を有
する第２の絶縁膜１５を形成する。そして、層間絶縁膜
の形成後にビアホールを形成する際、ピラー１３を除去
することにより、ビアホールの側壁部に第１のプラズマ
ＣＶＤ絶縁膜１２が残るようになる。
膜の形成工程において、第１層目の配線材料１２のビア
コンタクト予定領域上に残したピラー１３の側壁部に第
１のプラズマＣＶＤ絶縁膜１４を形成しておき、この第
１のプラズマＣＶＤ絶縁膜１４上に自己平坦化能力を有
する第２の絶縁膜１５を形成する。そして、層間絶縁膜
の形成後にビアホールを形成する際、ピラー１３を除去
することにより、ビアホールの側壁部に第１のプラズマ
ＣＶＤ絶縁膜１２が残るようになる。
【００３２】このように、予めピラーの側壁部に第１の
プラズマＣＶＤ絶縁膜１２を形成することにより、ビア
ホールの側壁部にビアホールのアスペクト比に関係なく
良好なカバレッジで第１のプラズマＣＶＤ絶縁膜１２を
形成することができ、ビアホール径が小さい（アスペク
ト比が大きい）場合でもビアホールの側壁部に第１のプ
ラズマＣＶＤ絶縁膜１２を均一な膜厚で形成することが
できる。
プラズマＣＶＤ絶縁膜１２を形成することにより、ビア
ホールの側壁部にビアホールのアスペクト比に関係なく
良好なカバレッジで第１のプラズマＣＶＤ絶縁膜１２を
形成することができ、ビアホール径が小さい（アスペク
ト比が大きい）場合でもビアホールの側壁部に第１のプ
ラズマＣＶＤ絶縁膜１２を均一な膜厚で形成することが
できる。
【００３３】従って、自己平坦化能力を有する第２の絶
縁膜１５が膜中に水分を多く含んでいるリフローＳｉＯ
2 膜である場合でも、リフローＳｉＯ2 膜がビアホール
の側壁部に露出しないので、上下配線間の導通不良やビ
アコロージョンが発生しなくなり、導通の信頼性の低下
や不良の発生を防止することが可能になる。
縁膜１５が膜中に水分を多く含んでいるリフローＳｉＯ
2 膜である場合でも、リフローＳｉＯ2 膜がビアホール
の側壁部に露出しないので、上下配線間の導通不良やビ
アコロージョンが発生しなくなり、導通の信頼性の低下
や不良の発生を防止することが可能になる。
【００３４】なお、前記自己平坦化能力を有する第２の
絶縁膜を形成する工程では、ＳＯＧを形成する、あるい
は、ＴＥＯＳとＯ3 ガスとを用いた常圧ＣＶＤ法により
ＴＥＯＳ／Ｏ3 −ＣＶＤ膜を形成するようにしてもよ
い。
絶縁膜を形成する工程では、ＳＯＧを形成する、あるい
は、ＴＥＯＳとＯ3 ガスとを用いた常圧ＣＶＤ法により
ＴＥＯＳ／Ｏ3 −ＣＶＤ膜を形成するようにしてもよ
い。
【００３５】
【発明の効果】上述したように本発明の半導体装置の製
造方法によれば、自己平坦化能力を有する絶縁膜を用い
た層間絶縁膜にビアホールを形成する際、ビアホールの
側壁部に自己平坦化能力を有する絶縁膜が露出しないよ
うにサイドウォール絶縁膜を形成することができ、上下
配線間の導通の信頼性の低下や不良の発生を防止するこ
とができる。
造方法によれば、自己平坦化能力を有する絶縁膜を用い
た層間絶縁膜にビアホールを形成する際、ビアホールの
側壁部に自己平坦化能力を有する絶縁膜が露出しないよ
うにサイドウォール絶縁膜を形成することができ、上下
配線間の導通の信頼性の低下や不良の発生を防止するこ
とができる。
【図１】本発明の半導体装置の製造方法の一実施例に係
る多層配線工程の一部を示す断面図。
る多層配線工程の一部を示す断面図。
【図２】図１の工程につづく工程を示す断面図。
【図３】従来の多層配線工程において層間絶縁膜にアス
ペクト比が小さいビアホールを形成する場合を示す断面
図。
ペクト比が小さいビアホールを形成する場合を示す断面
図。
【図４】従来の多層配線工程において層間絶縁膜にアス
ペクト比が大きいビアホールを形成する場合を示す断面
図。
ペクト比が大きいビアホールを形成する場合を示す断面
図。
【符号の説明】 １０…半導体基板、１１…第１の絶縁膜、１２…第１の
配線材料、１３…ピラー、１４…第１のプラズマＣＶＤ
絶縁膜（ＳｉＮ膜）、１５…第２の絶縁膜（リフローＳ
ｉＯ2 膜）、１６…第２のプラズマＣＶＤ絶縁膜（Ｓｉ
ＯＮ膜）、１７…レジスト。
配線材料、１３…ピラー、１４…第１のプラズマＣＶＤ
絶縁膜（ＳｉＮ膜）、１５…第２の絶縁膜（リフローＳ
ｉＯ2 膜）、１６…第２のプラズマＣＶＤ絶縁膜（Ｓｉ
ＯＮ膜）、１７…レジスト。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｍ 21/318 Ｍ Ｈ０１Ｌ 21/90 Ｋ
Claims (3)
- 【請求項１】 半導体基板上の第１の絶縁膜上に第１層
目の配線材料およびピラーを順次堆積形成する工程と、
第１層目の配線材料のビアコンタクト予定領域上に上記
ピラーを残すと共に第１層目の配線パターンを残すよう
に上記ピラーおよび第１層目の配線材料を選択的にエッ
チングする工程と、この後、プラズマＣＶＤ法により基
板上全面に第１のプラズマＣＶＤ絶縁膜を形成する工程
と、上記第１のプラズマＣＶＤ絶縁膜上に自己平坦化能
力を有する第２の絶縁膜を形成する工程と、上記第２の
絶縁膜を前記ピラーの上面より低い位置まで全面エッチ
バックする工程と、この後、プラズマＣＶＤ法により基
板上全面に第２のプラズマＣＶＤ絶縁膜を形成する工程
と、上記第２のプラズマＣＶＤ絶縁膜上にエッチバック
用のレジストを塗布する工程と、前記ピラーの上面上の
第１のプラズマＣＶＤ絶縁膜が露出するまで上記レジス
トと前記第２のプラズマＣＶＤ絶縁膜を同じエッチング
レートでエッチバックする工程と、上記工程により露出
した第１のプラズマＣＶＤ絶縁膜の上面を前記ピラーの
一部が露出するまでエッチングする工程と、上記工程に
より露出したピラーを除去する工程とを具備することを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１のプラズマＣＶＤ絶縁膜を形成
する工程は、プラズマＳｉＮ膜を形成することを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記自己平坦化能力を有する第２の絶縁
膜を形成する工程は、前記第１のプラズマＣＶＤ絶縁膜
を形成後の半導体基板を収容したチャンバー内にＳｉＨ
4 ガスおよびＨ2 Ｏ2 を導入し、６６５Ｐａ以下の真空
中、−１０℃以上＋１０℃以下の温度範囲内で上記Ｓｉ
Ｈ4 ガスおよびＨ2 Ｏ2 を互いに反応させることにより
リフローＳｉＯ2 膜を形成することを特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01241295A JP3400162B2 (ja) | 1995-01-30 | 1995-01-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01241295A JP3400162B2 (ja) | 1995-01-30 | 1995-01-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204008A true JPH08204008A (ja) | 1996-08-09 |
| JP3400162B2 JP3400162B2 (ja) | 2003-04-28 |
Family
ID=11804556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01241295A Expired - Fee Related JP3400162B2 (ja) | 1995-01-30 | 1995-01-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3400162B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6368951B2 (en) | 1998-01-13 | 2002-04-09 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method and semiconductor device |
| US7061570B2 (en) | 2003-03-26 | 2006-06-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US7202155B2 (en) | 2003-08-15 | 2007-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing wiring and method for manufacturing semiconductor device |
| US7554117B2 (en) | 2003-03-26 | 2009-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2010021444A (ja) * | 2008-07-11 | 2010-01-28 | Fujitsu Ltd | 電子デバイス及びその製造方法 |
-
1995
- 1995-01-30 JP JP01241295A patent/JP3400162B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6368951B2 (en) | 1998-01-13 | 2002-04-09 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method and semiconductor device |
| US7061570B2 (en) | 2003-03-26 | 2006-06-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US7554117B2 (en) | 2003-03-26 | 2009-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7847873B2 (en) | 2003-03-26 | 2010-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US7955910B2 (en) | 2003-03-26 | 2011-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8760594B2 (en) | 2003-03-26 | 2014-06-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US7202155B2 (en) | 2003-08-15 | 2007-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing wiring and method for manufacturing semiconductor device |
| US7358183B2 (en) | 2003-08-15 | 2008-04-15 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing wiring and method for manufacturing semiconductor device |
| JP2010021444A (ja) * | 2008-07-11 | 2010-01-28 | Fujitsu Ltd | 電子デバイス及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3400162B2 (ja) | 2003-04-28 |
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