JPH08204149A

JPH08204149A - 半導体装置の製造方法

Info

Publication number: JPH08204149A
Application number: JP7013131A
Authority: JP
Inventors: Takuyuki Muramoto; 琢由起村本
Original assignee: Hiroshima Nippon Denki KK
Current assignee: NEC Hiroshima Ltd
Priority date: 1995-01-30
Filing date: 1995-01-30
Publication date: 1996-08-09

Abstract

(57)【要約】【目的】ＤＲＡＭのメモリセル等のキャパシタの電極の
表面積を簡便に拡大する方法を提供し、半導体デバイス
の高密度あるいは微細化を容易にする。【構成】下部電極、誘電体膜および上部電極を有して構
成されるキャパシタを備えた半導体装置の製造方法にお
いて、前記下部電極の製造方法が、酸素元素を含有する
シリコン層と酸素元素を含有しないシリコン層とを交互
に積層した構造の積層シリコン膜を形成する工程と、前
記積層シリコン膜をパターニングする工程と、下部電極
となる前記パターニングした積層シリコン膜に凹凸を形
成する工程とを含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体装置のキャパシタ電極の形成方法に関
する。

【０００２】

【従来の技術】半導体記憶装置の中で記憶情報の任意な
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。

【０００３】このようなメモリセルのキャパシタでは、
ＤＲＡＭの更なる高集積化に伴い、３次元構造のものが
開発され使用されてきている。このキャパシタの３次元
化は次のような理由による。半導体素子の微細化及び高
密度化に伴いキャパシタの占有面積の縮小化が必須とな
っている。しかし、ＤＲＡＭの安定動作及び信頼性確保
のためには、一定以上の容量値は必要とされる。そこ
で、キャパシタの電極を平面構造から３次元構造に変え
て、縮小した占有面積の中でキャパシタ電極の表面積を
拡大することが必要となる。

【０００４】このＤＲＡＭのメモリセルの３次元構造の
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．１５μｍ程度となる１ギガビット
ＤＲＡＭにおいても、スタック構造のキャパシタは有効
であると考えられている。

【０００５】このスタック構造のキャパシタでその電極
の表面積を増大させる方法として、種々の手法が提案さ
れている。そのような中で特開平４−３６８１７２号公
報に記載されているような、キャパシタの電極表面に微
細な凹凸を形成するものが精力的に検討されている。

【０００６】そこで、以下に、このようなキャパシタの
電極表面に微細な凹凸構造を形成する方法について図４
に基づいて説明する。図４は特開平４−３６８１７２号
公報に記載されているＤＲＡＭメモリセルのキャパシタ
の製造方法を工程順に示す断面図である。

【０００７】図４（ａ）に示すように、導電型がｐ型の
シリコン基板５１の表面に素子分離領域５２を形成す
る。そして、ゲート絶縁膜５３を設けその上部にゲート
電極５４を形成する。また同時に素子分離領域５２上に
も隣接するメモリセルのトランスファトランジスタ用の
ゲート電極５４ａを形成する。このようにした後、前述
のゲート電極５４あるいは５４ａを被覆する層間絶縁膜
５５を形成する。次に、この上からヒ素等のイオン注入
を行い導電型がｎ型の拡散層５６，５６ａを形成する。
このようにして、ゲート絶縁膜５３、ゲート電極５４、
拡散層５６，５６ａのソース・ドレイン領域を有するト
ランスファトランジスタが形成される。

【０００８】次に、図４（ａ）に示すように、所定の領
域にエッチング保護膜５７を形成する。ここで、このエ
ッチング保護膜５７はＣＶＤ（化学気相成長）法で堆積
されるシリコン窒化膜である。このようにした後、容量
下部電極５８を形成する。ここで、この容量下部電極５
８はその表面積を増大するためにシリンダ構造になるよ
うに形成される。また、この容量下部電極５８はＣＶＤ
法によるリン不純物を含有するポリシリコンで構成さ
れ、先述の拡散層５６と電気接続されている。

【０００９】次に、エッチング保護膜５７および容量下
部電極５８の表面に膜厚が１０ｎｍ程度の薄いシリコン
酸化膜を形成する。次に、テトラエトキシシラン（以
下、ＴＥＯＳと呼称する）およびオゾンＯ₃を用いた常
圧ＣＶＤ法によりシリコン酸化膜を形成する。このよう
な反応ガス系では、シリコン酸化膜の形成温度を高くし
たり、ガス流量Ｏ₃／ＴＥＯＳ比を大きくするとＯ₃と
ＴＥＯＳの気相反応が促進され気相中でＴＥＯＳ多量体
が形成されるようになる。このＴＥＯＳ多量体は液相の
性質を有し前述の薄いシリコン酸化膜等の親水性表面で
は、その疎水的な性質から表面張力を受け前述の膜成長
は抑制される。このために先述の気相中におけるＴＥＯ
Ｓ多量体反応は促進され、その分子量は増加し、ついに
は微粒子状態になり薄いシリコン酸化膜の表面に付着す
る。このようにして、図４（ｂ）に示すような凹凸面を
もつシリコン酸化膜５９が形成される。

【００１０】次に、この凹凸面をもつシリコン酸化膜５
９をフッ酸溶液で容量下部電極５８表面の一部が露出す
るまで等方的なエッチングをする。このようにして、図
４（ｃ）に示すような班点状のシリコン酸化膜６０を形
成する。

【００１１】次に、この班点状のシリコン酸化膜６０を
マスクにして、容量下部電極５８の表面を等方的にエッ
チングする。このようにすることで、図４（ｄ）に示す
ように容量下部電極５８の表面に多数の凹凸が形成され
る。次に、この班点状のシリコン酸化膜６０を除去し、
凹凸の形成された容量下部電極５８の表面に容量誘電体
膜６１を形成し更にその上部に容量上部電極６２を形成
する。

【００１２】以上のようにして、１個のトランスファト
ランジスタと、表面に多数の凹凸の形成された容量電極
で構成される１個のキャパシタを有するＤＲＡＭのメモ
リセルが形成される。

【００１３】

【発明が解決しようとする課題】この従来の技術では、
キャパシタの容量下部電極の全面に酸化膜を介して凹凸
の表面形状を有するシリコン酸化膜を形成し、これをエ
ッチングし凸部を残した後、残存する凸状のシリコン酸
化膜をマスクとして容量下部電極をエッチングする。こ
のようにして、容量下部電極の表面に凹凸面を設ける。

【００１４】しかし、この方法ではこの凹凸を有する容
量下部電極の製造工程数が多く、更には、エッチングの
マスクとして用いる凹凸の表面形状を有するシリコン酸
化膜の形成において、先述したように反応ガスの気相反
応を利用するために、多数のパーティクルのシリコン基
板への付着は避けられない。これらのために、この従来
の方法を半導体装置の製造に適用する場合、その歩留り
低下の問題は避けられないものとなってくる。

【００１５】また、この従来の方法では、先述したシリ
コン酸化膜の凸部の寸法制御が難しく、凹凸をつけるこ
とによる容量下部電極の表面積の増加は２倍程度であ
り、これ以上の表面積の拡大には限界がある。このため
に、さらなるＤＲＡＭの高密度化あるいは大容量化への
対応が困難になる。

【００１６】本発明は、先述した容量下部電極の表面に
形成する凹凸の量を制御して増大させる簡便な方法を提
供し、スタック型のキャパシタの容量電極の表面積を増
大させ、ＤＲＡＭ等の半導体デバイスに用いるキャパシ
タの微細化を容易にする。

【００１７】

【課題を解決するための手段】このために本発明では、
下部電極、誘電体膜および上部電極を有して構成される
キャパシタを備えた半導体装置の製造方法において、前
記下部電極の製造方法が、酸素元素を含有するシリコン
層と酸素元素を含有しないシリコン層とを交互に積層し
た構造の積層シリコン膜を形成する工程と、前記積層シ
リコン膜をパターニングする工程と、下部電極となる前
記パターニングした積層シリコン膜に凹凸を形成する工
程とを含む。

【００１８】この場合に、前記積層シリコン膜を化学気
相成長法で成膜する工程において、前記成膜時に断続的
にＮ₂ＯあるいはＯ₂ガスを混入させて、前記積層シリ
コン膜の膜厚所定領域に前記酸素元素を含有するシリコ
ン層を形成し、前記積層シリコン膜のドライエッチング
処理で前記膜厚所定領域に凸部を形成する。

【００１９】あるいは、前記積層シリコン膜を化学気相
成長法で成膜する工程において、前記成膜時にＰＨ₃ガ
スを混入させる。

【００２０】なお、前記凹凸の形成において前記ドライ
エッチング処理にＮＦ₃ガス若しくはＳＦ₆ガスとＨＢ
ｒガスをエッチングガスとして用いて、前記酸素元素を
含有しないシリコン層を選択的にエッチングする。

【００２１】

【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の凹凸をもつ容量下部電極を有するキ
ャパシタの形成方法を示す工程順の断面図である。図１
（ａ）に示すように、従来の技術で述べたと同様にして
導電型がｐ型のシリコン基板１の表面に素子分離領域２
を形成する。そして、ゲート絶縁膜３を設けその上部に
ゲート電極４を形成する。また同時に素子分離領域２上
にも隣接するメモリセルのトランスファトランジスタ用
のゲート電極４ａを形成する。このようにした後、前述
のゲート電極４あるいは４ａを被覆する層間絶縁膜５を
形成する。次に、この上からヒ素等のイオン注入を行い
導電型がｎ型の拡散層６，６ａを形成する。このように
した後、薄いシリコン酸化膜でエッチング保護膜７を拡
散層６ａの表面上に形成する。

【００２２】次に、減圧ＣＶＤ法により第１の酸素含有
シリコン膜８を堆積する。ここで、このＣＶＤ法での反
応ガスはＳｉＨ₄ガスとＮ₂ＯガスあるいはＯ₂ガスで
あり、雰囲気ガスはＨｅあるいはＮ₂ガスである。そし
て、これらのガスの全圧力は０．５Ｔｏｒｒ程度に設定
され、成膜温度は５５０〜６００℃に設定される。この
ような条件で、ガス流量Ｎ₂Ｏ／ＳｉＨ₄比を１／１０
あるいはガス流量Ｏ₂／ＳｉＨ₄比を１／１００にし
て、無定形シリコン膜に酸素が４％程度含有される膜厚
膜厚１００ｎｍの酸素含有シリコン膜を形成する。この
場合の酸素含有シリコン膜の堆積速度は５〜１０ｎｍで
ある。

【００２３】ここで、先述の反応ガス流量の比を増大さ
せるとシリコン膜に含有する酸素量は増加する。しか
し、この酸素含有量が増加しすぎると抵抗が高くなり、
容量用の電極として適用できなくなる。そこで、このシ
リコン酸化膜に含有させる酸素量は１０％以下になるよ
うに上記のガス流量比を設定する必要がある。

【００２４】次に、前述の第１の酸素含有シリコン膜８
に積層するようにして第１のシリコン膜９を形成する。
ここで、このシリコン膜の成膜は、先述した酸素含有シ
リコン膜の成膜後、先述のＮ₂ＯガスあるいはＯ₂ガス
の導入を停止して行われる。このように形成されるシリ
コン膜の結晶性は無定形であり、膜厚は５０ｎｍ程度に
設定される。

【００２５】以上のような方法で、先述の酸素含有シリ
コン膜とシリコン膜をそれぞれ交互に積層して堆積させ
る。この実施例では、第１のシリコン膜９に積層して膜
厚が１５０ｎｍの第２の酸素含有シリコン膜１０、膜厚
が５０ｎｍの第２のシリコン膜１１および膜厚が１００
ｎｍの第３の酸素含有シリコン膜１２を順次に堆積させ
る。

【００２６】次に、図１（ｂ）に示すように、公知のフ
ォトリソグラフィ技術とドライエッチング技術で第１の
酸素含有シリコン膜８、第１のシリコン膜９、第２の酸
素含有シリコン膜１０、第２のシリコン膜１１および第
３の酸素含有シリコン膜１２を所定の寸法に加工する。
そして、パターン化した第１の酸素含有シリコン８ａ、
第１のシリコン９ａ、第２の酸素含有シリコン１０ａ、
第２のシリコン１１ａおよび第３の酸素含有シリコン１
２ａがそれぞれ形成される。ここで、これらの酸素含有
シリコン膜およびシリコン膜の加工は、Ｃｌ₂ガスとＨ
Ｂｒガスの混合ガスをエッチングガスとする異方性のド
ライエッチングで行われる。

【００２７】次に、図１（ｃ）に示すように第１のシリ
コン９ａと第２のシリコン１１ａを選択的にエッチング
する。ここで、このエッチングは、エッチングガスとし
てＮＦ₃またはＳＦ₆ガスとＨＢｒガスとの混合ガスを
用いた等方性のドライエッチングで行われる。この選択
的なエッチングの詳細については後述する。

【００２８】このようにした後、このパターン化した酸
素含有シリコンあるいはシリコンに熱拡散法によりリン
不純物を添加する。ここで、この熱拡散の温度は８５０
℃程度に設定される。この熱拡散の工程で先述の酸素含
有シリコンおよびシリコンは結晶化してポリシコンに変
換する。また、このリン不純物の含有量は２×１０²⁰⁰
原子／ｃｍ³程度になる。このようにして、その表面が
凹凸形状にされた容量下部電極１３が形成される。

【００２９】次に、希弗酸溶液で容量下部電極１３の表
面処理がされて自然酸化膜が除去される。次に、容量誘
電体膜１４が形成され、この容量誘電体膜１４を被覆す
る容量上部電極１５が形成される。ここで、容量誘電体
膜１４は膜厚が５〜１０ｎｍのＣＶＤ法で堆積されるシ
リコン窒化膜であり、容量上部電極１５はリン不純物を
含有するポリシリコン膜である。

【００３０】以上のようにして、シリコン基板１上のト
ランスファトランジスタのゲート電極４および４ａの間
に形成された拡散層６と電気接続され、層間絶縁膜５上
に形成された容量下部電極１３と、容量誘電体膜１４お
よび容量上部電極１５とを有する１個のキャパシタが形
成されるようになる。

【００３１】この第１の実施例の場合には、容量下部電
極のパターン寸法に依存するが、この容量下部電極の表
面積は凹凸の形成されない場合の３〜４倍になる。

【００３２】次に、先述した酸素含有シリコンとシリコ
ンの等方的なドライエッチングにおける選択比について
説明する。図２は、酸素含有シリコン膜と酸素を含有し
ないシリコン膜とのドライエッチング速度比の、酸素含
有シリコン膜中の酸素含有量に対する関係を示すグラフ
である。図中に示す曲線ＡおよびＢはそれぞれドライエ
ッチングの反応ガスとして、ＮＦ3 、ＨＢｒ、Ｈｅの混
合ガスでエッチングした場合、ＳＦ6 、ＨＢｒ、Ｈｅの
混合ガスでエッチングした場合を示す。このグラフから
判るように、酸素含有シリコン膜の酸素含有量が２ａｔ
％以上になると、曲線Ａの場合にはエッチング速度比は
１００以上になり、この凹凸形成に充分なエッチングの
選択比が得られる。曲線Ｂの場合には、エッチング速度
比を１００以上にするためには、酸素含有シリコン膜の
酸素含有量を４ａｔ％以上にする必要がある。

【００３３】なお、ここで、酸素含有量を増加させると
前述の選択比は増大するが、図１で説明したリン不純物
の熱拡散後の容量下部電極の電気抵抗が増加し電極とし
て適用できなくなる。そこで、この酸素含有量は１０ａ
ｔ％以下に設定される。

【００３４】以上の第１の実施例では、酸素含有シリコ
ン膜とシリコン膜とを交互に積層して堆積する場合に、
最初に酸素含有シリコン膜を堆積させてからシリコン膜
を堆積させた。しかし、逆に最初にシリコン膜を堆積さ
せてから酸素含有シリコン膜を堆積させても、第１の実
施例と同様にして凹凸形状のある容量下部電極は形成さ
れる。なお、この場合でも、最上層には酸素含有シリコ
ン膜が形成される。

【００３５】また、第１の酸素含有シリコン膜、第２の
酸素含有シリコン膜および第３の酸素含有シリコン膜に
含まれる酸素量をそれぞれ変えて成膜してもよいことに
言及しておく。但し、この場合は先述したようにエッチ
ングの選択比を確保できる酸素含有量に設定することが
必要である。

【００３６】次に、本発明の第２の実施例について図３
に基づいて説明する。図３はＤＲＡＭメモリセル部の製
造工程を示す断面図である。図３（ａ）に示すように、
第１の実施例と同様に導電型がｐ型のシリコン基板３１
の表面に素子分離領域３２を形成する。そして、ゲート
絶縁膜３３を設けその上部にゲート電極３４を形成す
る。また同時に素子分離領域３２上にも隣接するメモリ
セルのトランスファトランジスタ用のゲート電極３４ａ
を形成する。このようにした後、前述のゲート電極３４
あるいは３４ａを被覆する層間絶縁膜３５を形成する。
次に、この上からヒ素等のイオン注入を行い導電型がｎ
型の拡散層３６，３６ａを形成する。このようにして、
ゲート絶縁膜３３、ゲート電極３４、拡散層３６，３６
ａのソース・ドレイン領域を有するトランスファトラン
ジスタが形成される。

【００３７】次に、図３（ａ）に示すように、所定の領
域にエッチング保護膜３７を形成する。ここで、このエ
ッチング保護膜３７はＣＶＤ法で堆積されるシリコン窒
化膜である。このようにした後、第１の実施例で説明し
た酸素含有シリコン膜とシリコン膜を交互に堆積し第１
のシリコン積層膜３８を形成する。

【００３８】次に、第１の実施例で説明したと同様にこ
の第１のシリコン積層膜３８をパターンニングする。こ
こで、このパターンの寸法は例えば、縦幅が０．３５μ
ｍで横幅が０．７μｍでその高さが０．３μｍ程度であ
る。このパターニング後、反応ガスをＮＦ₃、ＨＢｒ、
Ｈｅの混合ガスとする等方的なドライエッチングを施
す。このようにして、図３（ｂ）に示すように、そのパ
ターン端部に凹凸形状を有する第１の容量下部電極３９
が形成される。

【００３９】次に、図３（ｃ）に示すように、パターニ
ングした円筒整形用シリコン酸化膜４０を設けさらに先
述した酸素含有シリコン膜とシリコン膜との積層した第
２のシリコン積層膜４１を堆積させる。ここで、この第
２のシリコン積層膜４１は、各膜厚が１００ｎｍで酸素
含有量が２ａｔ％の酸素含有シリコン膜４層と各膜厚が
５０ｎｍのシリコン膜３層とで構成される。このように
した後、ＣＭＰ（化学的機械研磨）法により前述の第２
のシリコン積層膜４１を研磨し、第２のシリコン積層膜
の中で円筒整形用シリコン酸化膜４０の上面部に形成さ
れた第２のシリコン積層膜を除去する。そして、円筒整
形用シリコン酸化膜４０の無い領域のみに第２のシリコ
ン積層膜を残存させる。

【００４０】次に、先述したと同様にして、ＮＦ3 、Ｈ
Ｂｒ、Ｈｅの混合ガスを反応ガスとする等方的なドライ
エッチングを施す。このようにして、図３（ｄ）に示す
ように、その上面部に凹凸形状を有する第２の容量下部
電極４２が形成される。そして、前述の円筒整形用シリ
コン酸化膜４０がフッ酸溶液中でエッチング除去され
る。さらに、この第２の容量下部電極４２に熱拡散法に
よりリン不純物を添加する。ここで、この熱拡散の温度
は８５０℃程度に設定される。この熱拡散の工程で先述
の酸素含有シリコンおよびシリコンは結晶化してポリシ
コンに変換する。また、このリン不純物の含有量は２×
１０²⁰原子／ｃｍ³程度になる。なお、ここでこの第２
の容量下部電極４２は先述した第１の容量下部電極３９
と電気的に接続される。

【００４１】以上のようにして、その形状がシリンダ型
でかつその表面に凹凸を有する容量下部電極が形成され
る。次に、容量誘電体膜、容量上部電極が形成されてキ
ャパシタが形成される。

【００４２】この第２の実施例の場合にも、その容量下
部電極の表面積を凹凸の無い場合の４倍以上にすること
が可能になる。またこの実施例の場合では、凹部を容量
電極の上面に対して垂直方向に形成するため、ＤＲＡＭ
のメモリセルが微細になり容量下部電極の平面寸法が小
さくなってくると、第１の実施例の場合より本発明の効
果が顕著に現れるようになる。

【００４３】以上の実施例では、酸素含有シリコン膜お
よびシリコン膜の減圧ＣＶＤ法での堆積で、リンあるい
はヒ素等の不純物を添加させずに行う方法について説明
した。しかし、この酸素含有シリコン膜およびシリコン
膜に不純物を添加しながら堆積してもよい。

【００４４】ここで、この不純物添加の酸素含有シリコ
ン膜の成膜は、減圧ＣＶＤ炉に反応ガスとして流量が、
例えば、１０００ｓｃｃｍのＳｉＨ₄、１５０ｓｃｃｍ
のＰＨ₃、８０ｓｃｃｍのＮ₂Ｏが導入され、雰囲気ガ
スとしてＮ₂あるいはＨｅが導入され、成膜温度が５５
０〜６００℃に設定されて行われる。この方法により形
成される不純物添加の酸素含有シリコン膜の結晶構造は
無定形であり、酸素の含有量は３〜４ａｔ％である。な
お、この場合の導入ガスの全圧力は１Ｔｏｒｒ程度に設
定されている。

【００４５】以上のように減圧ＣＶＤ法での膜堆積時に
ＰＨ3 ガスを導入することで、酸素含有シリコン膜ある
いはシリコン膜にリン不純物が４×１０²⁰原子／ｃｍ³
程度添加されるようになる。

【００４６】また、不純物添加のシリコン膜の成膜は、
上述のＮ₂Ｏガスの導入を停止して行われる。この場合
には成膜温度は６００℃を越えないように設定される。
このようにして、リン不純物を含有するシリコン膜が成
膜される。

【００４７】以上、酸素含有シリコン膜あるいはシリコ
ン膜の結晶構造が無定形の場合について説明した。しか
し、これらの膜が多結晶でも本発明は可能であることに
言及しておく。但し、この場合には結晶粒界に酸素が凝
集し易くなり、シリコン膜に含有させる酸素量の制御が
重要になる。

【００４８】また、シリコン膜に酸素を含有させた先述
の酸素含有シリコン膜の代わりに、窒素を含有させた窒
素含有シリコン膜を用いる方法も可能であることにも言
及しておく。

【００４９】

【発明の効果】このように本発明では、酸素含有シリコ
ン膜とシリコン膜を交互に積層して堆積させ、前記シリ
コン膜を選択的にエッチングするドライエッチング条件
でシリコン膜をエッチングし容量電極の表面に凹凸を形
成する。

【００５０】このような方法によれば、容量電極表面の
凹凸の形成制御は容易になり、従来の技術の場合に多発
したパーティクルの付着は全く生じなくなる。また、凹
凸の形成量は、成膜の条件を制御することで増大する。
このようにして、容量電極に形成される凹凸の量は従来
の技術の場合の２倍以上に増加し、キャパシタの容量電
極の表面積あるいは容量値も従来の技術の場合の２倍以
上に増大する。

【００５１】そして、このようにして形成する凹凸を有
する容量下部電極をＤＲＡＭのキャパシタに適用する
と、ＤＲＡＭのさらなる高密度化あるいは大容量化への
対応が容易になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明する工程順の断面
図である。

【図２】本発明の凹凸を形成するためのエッチング選択
比を示すグラフである。

【図３】本発明の第２の実施例を説明する工程順の断面
図である。

【図４】従来の方法を工程順に示した断面図である。

【符号の説明】

１，３１，５１シリコン基板２，３２，５２素子分離領域３，３３，５３ゲート絶縁膜４，４ａ，３４，３４ａ，５４，５４ａゲート電極５，３５，５５層間絶縁膜６，６ａ，３６，３６ａ，５６，５６ａ拡散層７，３７，５７エッチング保護膜８第１の酸素含有シリコン膜８ａ第１の含有シリコン９第１のシリコン膜９ａ第１のシリコン１０第２の酸素含有シリコン膜１０ａ第２の酸素含有シリコン１１第２のシリコン膜１１ａ第２のシリコン１２第３の酸素含有シリコン膜１２ａ第３の酸素含有シリコン１３，５８容量下部電極１４，６１容量誘電体膜１５，６２容量上部電極３８第１のシリコン積層膜３９第１の容量下部電極４０円筒整形用シリコン酸化膜４１第２のシリコン積層膜４２第２の容量下部電極５９凹凸面をもつシリコン酸化膜６０班点状のシリコン酸化膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/28 Ｅ３０１ＡＤ 21/3065

Claims

【特許請求の範囲】

【請求項１】下部電極、誘電体膜および上部電極を有
して構成されるキャパシタを備えた半導体装置の製造方
法において、前記下部電極の製造方法が、酸素元素を含
有するシリコン層と酸素元素を含有しないシリコン層と
を交互に積層した構造の積層シリコン膜を形成する工程
と、前記積層シリコン膜をパターニングする工程と、下
部電極となる前記パターニングした積層シリコン膜に凹
凸を形成する工程と、を含むことを特徴とする半導体装
置の製造方法。
【請求項２】前記積層シリコン膜を化学気相成長法で
成膜する工程において、前記成膜時に断続的にＮ₂Ｏあ
るいはＯ₂ガスを混入させて、前記積層シリコン膜の膜
厚所定領域に前記酸素元素を含有するシリコン層を形成
し、前記積層シリコン膜のドライエッチング処理で前記
膜厚所定領域に凸部を形成することを特徴とする請求項
１記載の半導体装置の製造方法。
【請求項３】前記積層シリコン膜を化学気相成長法で
成膜する工程において、前記成膜時にＰＨ₃ガスを混入
させることを特徴とする請求項２記載の半導体装置の製
造方法。
【請求項４】前記ドライエッチング処理にＮＦ₃ガス
若しくはＳＦ₆ガスとＨＢｒガスをエッチングガスとし
て用いて、前記酸素元素を含有しないシリコン層を選択
的にエッチングすることを特徴とする請求項２または請
求項３記載の半導体装置の製造方法。