JPH08204539A

JPH08204539A - 信号伝送回路

Info

Publication number: JPH08204539A
Application number: JP7008418A
Authority: JP
Inventors: Takashi Tomita; 敬富田; Koichi Yokomizo; 幸一横溝
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-01-23
Filing date: 1995-01-23
Publication date: 1996-08-09

Abstract

(57)【要約】【目的】ＣＭＯＳレベルまたはＴＴＬレベルよりも信
号振幅の小さいＩＣ間の信号伝送において、雑音を低減
すると共に十分な振幅の確保を行う。【構成】送信側ＩＣ４０中のオンチップ終端抵抗手段
４２，４３がオン、オフし、該オン、オフの結果、伝送
線路２０を介して“Ｈ”または“Ｌ”レベルの信号が受
信側ＩＣ６０に伝達される。ここで、伝送線路２０が終
端抵抗２１〜２４で終端されているので、伝送線路２０
が終端電位Ｖｔのみに接続された場合と比べて、“Ｌ”
レベル時に抵抗手段４２を介して接地電位に流れる電流
を低減され、スイッチング雑音が低減する。また、オン
チップ終端抵抗手段４２，４３は相補的にオン、オフ
し、伝送線路２０に対するオンチップ終端抵抗を形成す
るので、伝送線路２０の実効的インピーダンスが下がら
ない。そのため、伝送信号の振幅を十分確保できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＭＯＳ技術によって
製造された半導体集積回路間で、２値信号を送受信する
信号伝送回路（インタフェース回路）に関するものであ
る。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。文献１；日経エレクトロニクス、［５５６］（１９９２
−６−８）“100MHzに突入したマイクロプロセサ，ＣＰ
Ｕボード設計が変わる”P.110−113 文献２；米国特許第5,023,488 号明細書近年、ＣＭＯＳ半導体集積回路間における２値信号の送
受信速度の高速化に伴い、従来使用されてきたＴＴＬレ
ベルもしくはＣＭＯＳレベルでの信号の送受信が困難に
なっている。この理由としては、ＴＴＬレベル及びＣＭ
ＯＳレベルにおける送信回路の出力振幅はそれぞれ２Ｖ
以上及び約５Ｖと大きいため、高速動作に不利であるこ
とが、あげられる。また、スイッチング雑音またはグラ
ンドバウンス等の影響により、複数の半導体集積回路
（以下ＩＣとする）を実装するプリント基板（例えばＣ
ＰＵボード等）の設計が、著しく困難になっている。こ
れらことは、上記文献１に詳細に説明されている。

【０００３】一方、文献２は高速な信号伝送を実現する
ＧＴＬ（Gunning Transceiver Logic）を提案し、ＴＴ
Ｌレベル及びＣＭＯＳレベルより信号振幅を小さくして
伝送するインタフェース回路を提案している。文献２に
基づいた従来のインタフェース回路では、各ＩＣで用い
る電源電位Ｖｃｃよりも低い終端電位Ｖｔに、伝送線路
の両端を終端抵抗を介して終端し、ＩＣ中の送信回路
で、例えばＮＭＯＳトランジスタをスイッチングするこ
とで、伝送線路を電位Ｖｔと接地ＧＮＤ間で駆動する。
伝送線路を介して伝搬した信号が、受信回路を有したＩ
Ｃに入力される。その受信回路を有したＩＣは、受信し
た信号をＣＭＯＳレベルに変換する。以上のようにする
ことで伝送信号の信号振幅が小さくなり、高速な信号伝
送を可能にしている。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
信号伝送回路では、次の（１）及び（２）のような課題
があった。（１）文献２に基づく信号伝送回路の構成では信号の
“Ｈ”レベルと“Ｌ”レベルの切り替え時に、スイッチ
ング雑音が大きい。そのため、伝送信号波形の品質が悪
化するという問題点がある。図２は、文献２に基づいた
従来の信号伝送回路を示す回路図である。プリント回路
基板に形成された伝送線路１の両端は、抵抗２，３によ
って終端電位Ｖｔに終端されている。伝送線路１と、該
伝送線路１の任意の場所に接続された複数のＩＣ４〜７
とが、バス形式の信号伝送回路を構成している。ＩＣ４
〜７は、送信回路、受信回路または送受信回路を有し、
それぞれのオフチップ端子が伝送線路１に接続されてい
る。例えば、ＩＣ５は送信回路を有し、ＩＣ７が受信回
路を有している。送信回路は、ＩＣ５中の図示しない論
理回路からＣＭＯＳ論理レベルの入力信号が入力される
入力端子５−１と、ＣＭＯＳインバータ５−２と、Ｎチ
ャネル型ＭＯＳＦＥＴ（以下、単にＮＭＯＳという）５
−３により構成され、ＮＭＯＳ５−３はオープン・ドレ
イン型のオフチップ出力を形成し、そのドレインが伝送
線路１に接続されている。受信回路は、基準電位入力端
子７−１と、伝送線路１を介した伝送信号の入力端子７
−２と、入力端子７−１と入力端子７−２の電位を比較
増幅し、出力端子７−４にＣＭＯＳレベルの信号を出力
する差動型増幅回路７−３とにより、構成されている。

【０００５】図２の信号伝送回路の動作原理について、
簡単に説明する。例えば５Ｖの電源で動作する複数のＩ
Ｃ４〜７において、伝送線路１に接続された複数のＩＣ
４〜７のうち１つが択一的に出力可能状態となる。ＩＣ
５が選択され、ＩＣ５中の送信回路から伝送線路１を介
してＩＣ７の受信回路へ２値信号が伝送される。プリン
ト回路基板に形成されたマイクロストリップ線等の伝送
線路１は、よく知られるように５０〜７０Ωの特性イン
ピーダンスを有している。抵抗２，３により、伝送線路
１はＩＣ４〜７の電源電圧Ｖｃｃより低い、例えば１．
２Ｖの終端電位Ｖｔに終端される。ここで、伝送線路１
の特性インピーダンスを５０Ω、各抵抗２，３のインピ
ーダンスをそれぞれ５０Ω、終端電位Ｖｔを１．２Ｖ、
及び送信回路のＮＭＯＳ５−３のオン状態出力インピー
ダンスを１２．５Ωとする。送信回路において、ＣＭＯ
Ｓレベルで入力端子５−１に入力される２値信号に基づ
き、ＮＭＯＳ５−３がオン／オフする。これにより、伝
送線路１が“Ｈ”レベルの１．２Ｖ（＝Ｖｔ）、または
“Ｌ”レベルの０．４Ｖのレベルで駆動される。送信回
路で設定された伝送線路１のレベルが、伝送信号として
ＩＣ７の入力端子７−２に受信される。この伝送信号の
レベルと、基準電位入力端子７−１に入力される例えば
０．８Ｖの基準電位とが、差動アンプＡ２１で比較され
る。ＩＣ７は、伝送信号の“Ｈ”／“Ｌ”レベルを検出
し、ＣＭＯＳレベルに増幅して出力端子７−４から出力
する。

【０００６】スイッチング雑音とは、ＩＣパッケージの
ボンディングワイヤとリードピンが有するインダクタン
スにより引き起こされる雑音であり、電流変化（ｄｉ／
ｄｔ）が大きいほどスイッチング雑音は大きくなる。例
えば、電位Ｖｔ＝１．２Ｖとすると、ＩＣ５の送信回路
からＩＣ７の受信回路に“Ｌ”レベル信号を伝送する場
合、ＮＭＯＳ５−３はオン状態であり、約３２ｍＡの出
力電流が、終端電位ＶｔからＮＭＯＳ５−３を通じてＩ
Ｃ５のＧＮＤへ流れる。“Ｈ”レベル信号を伝送する場
合、ＮＭＯＳ５−３はオフ状態で出力電流は０Ａであ
る。伝送信号が“Ｌ”から“Ｈ”、または“Ｈ”から
“Ｌ”にスイッチングする時には極短時間に３２ｍＡの
電流が変化する。即ち、急激な電流変化（ｄｉ／ｄｔ）
が起きて、大きなスイッチング雑音が発生する。

【０００７】（２）伝送線路１に接続されるＩＣの
数、つまり伝送線路に接続される送信回路もしくは受信
回路の数を多くすると、伝送される信号波形の“Ｈ”レ
ベルの振幅が不足するという課題がある。ＩＣのオフチ
ップ入出力端子には、１端子当り約１ｐＦ〜１０ｐＦ程
度の寄生容量が存在し、伝送線路１の実効的な特性イン
ピーダンスがかなり低い数値となる。これが伝送線路１
におけるインピーダンス不整合要因となって反射波が発
生し、出力波形が階段状になる。伝送線路１が長く、ま
た周波数が高くなると“Ｈ”の振幅が周波数に追従でき
なくなり、振幅不足となる。これは、受信回路における
入力電圧マージンを低下させ、最悪の場合、誤動作を引
き起こす危険がある。図３は、図２の信号伝送回路に対
するシミュレーション回路の構成を示す図であり、図４
（ｉ）〜（iii)は、図３によるシミュレーション結果を
波形図である。

【０００８】図３のシミュレーション回路は、特性イン
ピーダンスＺ₀、長さ１ｍの伝送線路１０の一端に送信
回路１１が接続され、もう一端は抵抗１２を介して終端
電位Ｖｔに終端される構成となっている。送信回路１１
は図２に示された送信回路と同じ構成である。図４の
（ｉ）には、送信回路１１の入力信号端子１３からの入
力信号の波形Ｓ１３が示されている。図４の（ii），
（iii)は、特性インピーダンスＺ₀が、５０Ωの場合と
２９．５Ωの場合のシミュレーション結果であり、送信
回路１１と伝送線路１０の接続点１４にける信号波形Ｓ
１４と、伝送線路１０と抵抗１２の接続点１５とにおけ
る信号波形Ｓ１５とを、それぞれ示している。インピー
ダンスＺ₀が５０Ωの場合、各信号波形Ｓ１４，Ｓ１５
は“Ｌ”レベル（約０．２Ｖ）から“Ｈ”レベル（１．
２Ｖ）に、直ぐに立ち上がる。しかし、インピーダンス
Ｚ₀が２９．５Ωの場合、“Ｌ”から“Ｈ”に信号レベ
ルが上昇するときに階段状に変化する。このことは、伝
送信号が伝送線路１０の端部で反射を繰り返し、最終的
に“Ｈ”レベルの１．２Ｖに落ち着くことを示してい
る。一方、信号が“Ｈ”レベルから“Ｌ”レベルに変る
ときにも、階段状の波形となるが、“Ｌ”レベルから
“Ｈ”レベルに変化するときに比べて程度は少ない。つ
まり、反射による影響が少ない。これは、“Ｈ”レベル
を出力する場合、送信回路１１の出力端がオープン状態
で、反射係数Γ＝−１（全反射）になり、“Ｌ”レベル
を出力する場合には送信回路１１の出力インピーダンス
が約１０Ωになって、反射係数Γを−０．５程度に抑え
ることができるためである。

【０００９】

【課題を解決するための手段】第１から第４の発明の信
号伝送回路は、上記課題を解決するために、送信側の半
導体集積回路中の送信回路と、受信側の半導体集積回路
中の受信回路と、それら送信側及び受信側の半導体集積
回路に供給される電源電位よりも低い終端電位に終端抵
抗を介して終端された伝送線路とで構成され、送信側の
半導体集積回路から伝送線路を介して受信側の半導体集
積回路へ、終端電位と接地電位間の電圧よりも小さい振
幅の２値信号を伝送する構成としている。ここで、信号
伝送回路では、伝送線路の一端もしくは両端を、第１の
終端抵抗を介して終端電位に終端し、かつ第１の終端抵
抗とは異なる第２の終端抵抗を介して接地電位に終端し
ている。また、送信側の半導体集積回路には、終端電位
を供給する構成としている。一方、送信回路は、次の第
１及び第２のオンチップ終端抵抗手段を備えている。第
１のオンチップ終端抵抗手段は、送信回路における入力
信号のレベルに基づいてオン、オフしそのオン状態のと
き、伝送線路と半導体集積回路に供給された終端電位と
の間を所定のインピーダンスで接続して伝送線路のオン
チップ終端抵抗を形成する構成としている。第２のオン
チップ終端抵抗手段は、第１のオンチップ終端抵抗手段
とは相補的にオン、オフし、そのオン状態のとき伝送線
路と接地電位間を所定のインピーダンスで接続して伝送
線路のオンチップ終端抵抗を形成する構成としている。

【００１０】

【作用】第１から第４の発明では、以上のように信号伝
送回路を構成しているので、第１及び第２の終端抵抗に
よって伝送線路が終端電位及び接地電位に接続され、終
端電位と接地電位間の電圧よりも小さい振幅の２値信号
が、伝送線路を介して伝送される。ここで、第１及び第
２の終端抵抗によって伝送線路が終端電位及び接地電位
に接続されているので、伝送線路のニュートラルなレベ
ルが、接地電位と終端電位の中間の値になり、伝送する
信号の“Ｈ”レベルと“Ｌ”レベルの電位を両方とも下
げる。よって、送信回路を介して接地電位に流れる電流
量が少なくなる。また、第１及び第２のオンチップ終端
抵抗手段は、送信回路で“Ｈ”レベル、或いは“Ｌ”レ
ベルを設定する際に、伝送線路の終端抵抗を形成するこ
とになり、伝送線路がオープン状態とならない。従っ
て、前記課題を解決できるのである。

【００１１】

【実施例】第１の実施例図１は、本発明の第１の実施例を示す信号伝送回路の回
路図である。この信号伝送回路はＩＣ間の信号伝送を伝
送線路２０を介して高速で行うものであり、図１中の伝
送線路２０は、例えばプリント回路基板のマイクロスト
リップ線をモデル化したものである。伝送線路２０の両
端は、第１の終端抵抗である２個の抵抗２１，２２を介
して、電源電位Ｖｃｃよりも低い終端電位Ｖｔに終端さ
れ、かつ、第２の終端抵抗である２個の抵抗２３，２４
を介して接地電位ＧＮＤに終端されている。伝送線路２
０の任意の場所に、例えば４個のＩＣ３０〜６０が接続
される。各ＩＣ３０〜６０は送信回路、受信回路または
送受信回路を備え、信号伝送に際して送信側または受信
側ＩＣとなる。図１の例では、ＩＣ４０が送信回路を備
えた送信側ＩＣとであり、ＩＣ６０が受信回路を備えた
受信側ＩＣを構成している。ＩＣ４０中に記された送信
回路の入力端子Ｉｎには、図示しないＩＣ４０中の論理
回路からＣＭＯＳレベルの入力信号ＩＮが与えられる構
成である。入力端子Ｉｎは抵抗素子制御回路４１に接続
され、抵抗素子制御回路４１の出力側は、第１及び第２
のオンチップ終端抵抗手段４２，４３が接続されてい
る。オンチップ終端抵抗手段４２が、伝送線路２０とＩ
Ｃ４０に供給された終端電位Ｖｔとの間に接続され、オ
ンチップ終端抵抗手段４３は伝送線路２０と接地電位Ｇ
ＮＤ間に接続されている。オンチップ終端抵抗手段４２
は、抵抗素子制御回路４１の出力に基づいてオン、オフ
し、オン状態のとき伝送線路２０と終端電位Ｖｔとを接
続して該伝送線路２０に対するオンチップ終端抵抗を形
成するものである。オンチップ終端抵抗手段４３は抵抗
素子制御回路４１の出力に基づいてオン、オフし、オン
状態のとき伝送線路２０と接地電位ＧＮＤを接続して該
伝送線路２０に対するオンチップ終端抵抗を形成するも
のである。

【００１２】図５は、図１中の送信回路の構成を示す回
路図であり、この図５には抵抗素子制御手段４１と第１
及び第２のオンチップ終端抵抗手段４２，４３とが示さ
れている。送信回路が伝送線路２０に対して複数接続さ
れている場合等では、それら複数の送信回路のうち１つ
が選択され、選択された送信回路のみが出力可能状態と
なる。送信回路中の抵抗素子制御手段４１は、選択信号
ＥＮのレベルを反転するインバータ４１−１と、入力信
号ＩＮとインバータ４１−１の出力を入力するＮＯＲゲ
ート４１−３及び入力信号ＩＮと選択信号ＥＮを入力と
するＡＮＤゲート４１−２とを、備えている。ＡＮＤゲ
ート４１−２及びＮＯＲゲート４１−３の出力側には、
第１及び第２のオンチップ終端抵抗手段であるＮＭＯＳ
４２−１，４３−１のゲートがそれぞれ接続されてい
る。２個のＮＭＯＳ４２−１，４３−１の接続点が、オ
フチップ出力端子であり、それが伝送線路２０に接続さ
れる。一方、ＩＣ６０中の受信回路は差動アンプ６１を
有している。差動アンプ６１には、伝送線路２０とオフ
チップ入力端子６２を介した受信信号と、基準電位入力
端子６３を介した基準電位とが、入力されている。差動
アンプ６１の出力端子Ｏｕｔは、ＩＣ６０中の図示しな
いＣＭＯＳ論理回路に接続されている。

【００１３】図６は、図１中の受信回路を示す回路図で
あり、差動アンプ６１の構成例を示している。差動アン
プ６１は、受信信号をゲートに入力するＰチャネル型Ｍ
ＯＳトランジスタ（以下、ＰＭＯＳという）６１−１
と、基準電位をゲートに入力するＰＭＯＳ６１−２とを
備えている。各ＰＭＯＳ６１−１，６１−２のドレイン
には、ＮＭＯＳ６１−３，６１−４のドレインがそれぞ
れ接続され、そのＮＭＯＳ６１−３，６１−４のソース
が、接地電位ＧＮＤに接続されている。ＮＭＯＳ６１−
３，６１−４のゲートは、ＰＭＯＳ６１−１のドレイン
に接続されている。ＰＭＯＳ６１−１，６１−２のソー
スには電流源となるＰＭＯＳ６１−５のドレインが接続
されている。ＰＭＯＳ６１−５のソースが電源電位Ｖｃ
ｃに接続され、該ＰＭＯＳ６１−５のゲートが接地電位
ＧＮＤに接続されている。ＰＭＯＳ６１−２のドレイン
は、ＰＭＯＳ６１−６のゲートとＮＭＯＳ６１−７のゲ
ートに共通に接続されている。ＰＭＯＳ６１−６のソー
スが電源電位Ｖｃｃに接続され、そのＰＭＯＳ６１−６
のドレインはＮＭＯＳ６１−７のドレインに接続される
と共に出力端子Ｏｕｔに接続されている。ＮＭＯＳ６１
−７のソースは、接地電位ＧＮＤに接続されている。Ｍ
ＯＳトランジスタ６１−１〜６１−５は、受信信号のレ
ベルと基準電位を比較して所望の電位に増幅する機能を
有し、ＭＯＳトランジスタ６１−６，６１−７が、ＣＭ
ＯＳレベルの信号に変換する機能を有している。次に、
図１の信号伝送回路の動作を説明する。

【００１４】図１の信号伝送回路におけるＩＣ３０〜６
０は、例えば電源電位Ｖｃｃが５Ｖで動作する。複数の
ＩＣ３０〜６０のうち１つが、選択信号ＥＮによって出
力可能状態となる。例えば、ＩＣ４０が選択されて出力
可能状態になる。ここで、伝送線路２０の特性インピー
ダンスは５０Ω、各終端抵抗２１〜２４の抵抗値はそれ
ぞれ１００Ωに設定されているものとする。また、第１
及び第２のオンチップ終端抵抗手段４２，４３のオン状
態のときの出力インピーダンス、即ちＮＭＯＳ４２−
１，４３−１のオン抵抗が、１２，５Ωに設定されてい
るものとする。まず、ＩＣ４０中のＣＭＯＳ論理回路か
ら、ＣＭＯＳレベルの例えば“Ｌ”の入力信号ＩＮが、
入力端子Ｉｎに与えられたとする。抵抗素子制御手段４
１は、入力信号ＩＮのレベルに基づき制御信号をオンチ
ップ終端抵抗手段４２，４３に与える。制御信号によっ
て、オンチップ終端抵抗手段４２がオフ状態、オンチッ
プ終端抵抗手段４３がオン状態となる。つまり、ＮＭＯ
Ｓ４２−１がオフ、ＮＭＯＳ４３−１がオンとなる。伝
送線路２０の“Ｌ”レベルの電位Ｖ_0Lは、終端抵抗２１
〜２４と、ＮＭＯＳ４３−１と、終端電位Ｖｔとによっ
て設定され、約Ｖ_0L＝０．２Ｖとなる。このときには、
終端電位ＶｔからＩＣ４０のオフチップ出力端子を介し
て、該ＩＣ４０の接地電位ＧＮＤに１６ｍＡの出力電流
が流れ込む。

【００１５】一方、ＩＣ６０の受信回路では差動アンプ
６１が、例えば０，６Ｖに設定された基準電位と伝送線
路２０の電位の０．２Ｖとを比較し、その比較結果をＣ
ＭＯＳ論理レベルの“Ｌ”に変換して出力端子Ｏｕｔか
ら出力する。続いて、ＣＭＯＳレベルの“Ｈ”の入力信
号ＩＮが、入力端子Ｉｎに与えられたとする。抵抗素子
制御手段４１は、入力信号ＩＮのレベルに基づいた制御
信号をオンチップ終端抵抗手段４２，４３に与える。制
御信号によって、オンチップ終端抵抗手段４２がオン状
態、オンチップ終端抵抗手段４３がオフ状態となる。つ
まり、ＮＭＯＳ４２−１がオン、ＮＭＯＳ４３−１がオ
フとなる。よって、ＩＣ４０の接地電位ＧＮＤに流れ込
む電流は０Ａとなる。このとき、ＩＣ４０のオフチップ
出力端子の“Ｈ”レベルの電位Ｖ_0Hは、終端抵抗２１〜
２４と、ＮＭＯＳ４２−１と、終端電位Ｖｔとによって
設定され、Ｖ_0H＝１．０Ｖとなる。この電位Ｖ_0Hが伝送
線路２０を伝搬し、該伝送線路２０の伝送特性によって
定まる伝搬遅延時間経過後に、ＩＣ６０中のオフチップ
入力端子６２に入力される。ＩＣ６０の受信回路は、
１．０Ｖの電位Ｖ_0Hと基準電位の０．６Ｖとを比較し、
比較結果をＣＭＯＳ論理レベルの“Ｈ”に変換して出力
端子Ｏｕｔから出力する。

【００１６】その後、再びＩＣ４０中のＣＭＯＳ論理回
路から、ＣＭＯＳレベルの“Ｌ”の入力信号ＩＮが、入
力端子Ｉｎに与えられると、前述と同様の動作によっ
て、ＮＭＯＳ４２−１がオフ、ＮＭＯＳ４３−１がオン
となる。そのため、ＩＣ４０のオフチップ出力端子には
０．２Ｖが出力され、これが伝送線路２０を伝搬して、
ＩＣ６０のオフチップ入力端子６２へ入力される。ＩＣ
６０の受信回路では差動アンプ６１が、０，６Ｖに設定
された基準電位と伝送線路２０の電位の０．２Ｖとを比
較し、その比較結果をＣＭＯＳ論理レベルの“Ｌ”に変
換して出力端子Ｏｕｔから出力する。以上のように、本
実施例では、伝送線路２０の両端には抵抗２１〜２４が
接続され、その伝送線路２０が特性インピーダンスと等
しいインピーダンスで終端された状態になっている。即
ち、インピーダンス整合が成されているため、伝送線路
２０上の伝搬信号に対して、歪み少ない波形を伝送する
ことができる。よって、ＣＭＯＳレベルもしくはＴＴＬ
レベルでの信号伝送に比較して高速かつ低雑音の信号伝
送が可能となっている。また、図２と同様に、伝送線路
を伝搬する信号振幅が０．８Ｖと小さいため、ＣＭＯＳ
レベルもしくはＴＴＬレベルでの信号伝送に比較して高
速の信号伝送が可能である。さらに、本実施例の信号伝
送回路では、次の（１）（２）（３）のような効果が得
られる。

【００１７】（１）スイッチング雑音の改善図１の信号伝送回路においては、伝送信号の“Ｈ”レベ
ル、“Ｌ”レベルが切り替わるときに発生する雑音（ス
イッチング雑音）が、図２の信号伝送回路に比べて改善
されている。これはＩＣ４０中の送信回路の構成と伝送
線路２０の終端方法を、図２と異ならせているためであ
り、ＩＣ４０の接地電位ＧＮＤに流れる電流を小さくす
ることで実現している。即ち、従来の図２の回路では、
終端電位Ｖｔ＝１．２Ｖ、伝送信号の振幅０．８Ｖ、及
び伝送信号の“Ｌ”のときの出力電流が、３２ｍＡであ
るのに対し、本実施例では、伝送信号の“Ｌ”のときの
出力電流が１６ｍＡとなっている。出力電流が小さけれ
ば、伝送信号の“Ｈ”レベル，“Ｌ”レベルの切り替わ
り時における出力電流の変化量（ｄｉ／ｄｔ）が小さく
なる。そのため、インダクタンスで発生するスイッチン
グ雑音が改善される。

【００１８】（２）“Ｈ”レベル振幅の改善図７は、図２の信号伝送回路のモデルを示す図であり、
図８（ｉ）〜（v)は、図７中の伝送線路における伝送信
号の波形図である。図７における伝送線路１の長さは４
０ｃｍに設定している。伝送線路１には、送信回路５₁
−２を備えた送信側のＩＣ５₁と、各受信回路７₁−
３，７₂−３，…，７₈−３をそれぞれ備えた受信側Ｉ
Ｃ７₁，７₂，…，７₈が２ｃｍ間隔で接続している。
なお、図７中では、各ＩＣ５₁，７₁，７₂，…，７₈
と接地定位ＧＮＤ間に接続された静電容量８₀，８₁，
…，８₈を示しているが、これらはＩＣのオフチップ端
子に寄生する負荷静電容量をモデル化したものである。
静電容量８₀，８₁，…，８₈の容量値は、１ｐＦ〜１
０ｐＦ程度の大きさであることが一般的に知られてい
る。終端電位Ｖｔ＝１．２Ｖ、伝送線路１の特性インピ
ーダンスＺ₀＝５０Ω、伝送線路１の１ｍあたりの伝搬
遅延時間Ｔｄ＝６．７ｎｓｅｃ／ｍ、及び各抵抗２，３
の抵抗値をそれぞれ５０Ωとした条件で、伝送線路１上
の点Ａ，Ｂ，Ｃ，Ｄにおける信号波形をシミュレーショ
ン評価した。図８の（ｉ）に示される入力信号ＩＮの波
形に対して、各点Ａ，Ｂ，Ｃ，Ｄにおける信号波形は、
図８の（ii）〜（v)のようになる。なお、ａで示された
波形は、各静電容量８₀，８₁，…，８₈の容量値を５
ｐＦとしたときの波形であり、ｂは０ｐＦとしたときの
波形である。

【００１９】各静電容量８₀，８₁，…，８₈の容量値
を０ｐＦとしたときには、各点Ａ，Ｂ，Ｃ，Ｄにおける
信号波形は、“Ｈ”レベルが１．２Ｖ、“Ｌ”レベルが
約０．３Ｖとなり、共に設計どおりの信号振幅が得られ
る。一方、各静電容量８₀，８₁，…，８₈の容量値を
５ｐＦとしたときには、Ａ，Ｂ，Ｃ，Ｄの各点で“Ｈ”
レベルの信号振幅が階段状に増加していることが、確認
できる。例えば、点Ｂで“Ｌ”レベルから“Ｈ”レベル
に信号波形が切替わるとき、約２ｎｓｅｃの間は、約
０．９５Ｖまでしか電位が上昇しない。通常、受信回路
で使用される基準電位は、０．８Ｖであり、“Ｈ”レベ
ルの振幅が約３８％しか出ていないことになる。この状
態では、受信回路の入力電圧マージンが少なく、回路動
作の保証が困難である。また、負荷容量の条件によって
は、０．８Ｖ以上の“Ｈ”レベルが得られない場合もあ
り、２値信号の伝送が行えなくなる。この原因は、各負
荷容量の５ｐＦが接続されたことで、伝送線路１の実効
的な特性インピーダンスが５０Ω以下になり、伝送線路
１にてインピーダンス整合がとれなくなったためであ
る。このシミュレーション条件の場合、実効的な特性イ
ンピーダンスが２９．５Ω程度であり、伝送線路１の端
部における反射係数Γが約０．２６である。

【００２０】図９は、図１の信号伝送回路のモデルを示
す図であり、図１０（ｉ）〜（v)は、図９中の伝送線路
における伝送信号の波形図である。図９における伝送線
路２０の長さも４０ｃｍに設定している。伝送線路２０
には、送信回路４０₁−１を備えた送信側のＩＣ４０₁
と、各受信回路６１₁，６１₂，…，６１₈をそれぞれ
備えた受信側ＩＣ６０₁，６０₂，…，６０₈が２ｃｍ
間隔で接続されている。図９中では、各ＩＣ４０₁，６
０₁，６０₂，…，６０₈と接地定位ＧＮＤ間に接続さ
れた静電容量９₀，９₁，…，９₈も示している。ここ
で、図７と同様に、終端電位Ｖｔ＝１．２Ｖ、伝送線路
２０の特性インピーダンスＺ₀＝５０Ω、及び伝送線路
２０の１ｍあたりの遅延時間Ｔｄ＝６．７ｎｓｅｃ／ｍ
に設定し、各終端抵抗２１〜２４の抵抗値を１００Ωの
条件に設定して、伝送線路２０上の点Ａ，Ｂ，Ｃ，Ｄに
おける信号波形をシミュレーション評価した。

【００２１】図１０の（ｉ）は、入力信号ＩＮの波形で
あり、各点Ａ，Ｂ，Ｃ，Ｄにおける信号波形は、図１０
の（ii）〜（v)のようになる。なお、ａで示された波形
は、各静電容量９₀，９₁，…，９₈の容量値を５ｐＦ
としたときの波形であり、ｂは０ｐＦとしたときの波形
である。各静電容量９₀，９₁，…，９₈の容量値を０
ｐＦとしたとき、各点Ａ，Ｂ，Ｃ，Ｄでの伝送波形は
“Ｈ”レベルが１．０Ｖ、“Ｌ”レベルが約０．１Ｖと
なり、共に設計どおりの信号振幅が得られる。これに対
して、各静電容量９₀，９₁，…，９₈の容量値を５ｐ
Ｆとしたときには、Ａ，Ｂ，Ｃ，Ｄの各点で“Ｈ”レベ
ルの信号振幅が階段状に増加していることが、図１０で
も確認できる。しかしながら、図８の各伝送波形より
も、“Ｈ”レベルの信号振幅が改善されていることが、
確認できる。例えば、点Ｂにおける波形では、“Ｌ”か
ら“Ｈ”にレベルが切り替わってから約２ｎｓｅｃ間
は、約０．９Ｖまで電位が上昇する。本実施例の場合の
受信回路の基準電位は、０．６Ｖが使用されるので、
“Ｈ”レベルの振幅は、約７５％でている。即ち、受信
回路の入力電圧マージンが改善されている。受信回路の
“Ｈ”レベル信号に対する入力電圧マージンの改善は、
本発明における送信回路の出力インピーダンスが、
“Ｈ”レベル出力時でも“Ｌ”レベル出力時でも、約１
０Ωに設定されているために、実現されている。即ち、
本実施例では第１，第２のオンチップ終端抵抗手段４
２，４３を設けているので、従来の回路に比べて、
“Ｈ”レベル出力時の送信回路接続点でのインピーダン
ス整合を改善しているのである。

【００２２】図７で用いられた送信回路５1 −２では、
“Ｌ”レベル出力時の出力インピーダンスが約８Ωで反
射係数Γが約０．５６であり、“Ｈ”レベル出力時の出
力インピーダンスは開放状態で反射係数Γが１．０（全
反射）である。そのため、“Ｈ”レベル→“Ｌ”レベル
に切り替わるときには振幅が十分得られるのに対し、
“Ｌ”レベル→“Ｈ”レベルに切り替わるときには極端
に振幅が不足し、結果として受信回路における入力マー
ジン不足を引き起こしていた。図９で使用されている送
信回路４０₁−１では、出力インピーダンスが“Ｈ”レ
ベル出力時も“Ｌ”レベル出力時も、いずれも出力イン
ピーダンスが約８Ωと等しい。そのため、“Ｈ”レベル
→“Ｌ”レベルに切り替わるときと“Ｌ”レベル→
“Ｈ”レベルに切り替わるときとで、信号波形は同じ挙
動を示す。よって、従来例の図８のように、“Ｈ”レベ
ルのときだけ、極端に信号振幅が不足することはない。
基準電位の０．６Ｖを中心に、“Ｈ”レベルと“Ｌ”レ
ベルとも同じ振幅が得られる。

【００２３】（３）デューティの安定性の向上図８の（ii）〜（v)のように、従来回路ではインピーダ
ンス不整合時に、伝送信号の立ち上がりと立ち下がりの
波形は、アンバランスである。つまり、信号の立ち上が
り時間と立ち下がり時間が異なり、受信信号の立ち上が
り時間が、立ち下がり時間に比べて大きくなってしま
う。そのため、従来の図２の信号伝送回路においては、
インピーダンス整合がされているときは良好なデューテ
ィが得られても、インピーダンス不整合時にはデューテ
ィ変動が生じる。このデューティ不良が原因となって、
最悪の場合回路動作に支障をきたすことも考えられる。
この場合、伝送線路２０に接続される負荷静電容量の大
きさ、及び伝送線路１の長さに影響を受ける。本実施例
では、“Ｈ”レベル出力時と“Ｌ”レベル出力時の送信
回路の出力インピーダンスが等しいため、伝送信号の立
ち上がりと立ち下がりの波形が、図１０の（ii）〜（v)
のように同じ挙動を示す。即ち、例えば、インピーダン
ス不整合時にも、立ち上がり波形と立ち下がり波形が対
称となり、立ち上がり時間と立ち下がり時間が等しくな
る。よって、デューティの安定性が向上する。

【００２４】第２の実施例図１１は、本発明の第２の実施例を示す送信回路の回路
図である。本実施例の信号伝送回路では、図１の第１の
実施例における送信側ＩＣ４０中の送信回路、つまり図
５に示される送信回路の構造を、図１１に変更してい
る。図１１の送信回路は、図５と同様の構成の抵抗素子
制御手段４１を備えている。抵抗素子制御手段４１の出
力側に第１及び第２のオンチップ終端抵抗手段４４，４
５が接続されている。第１及び第２のオンチップ終端抵
抗手段４４，４５は、第１の実施例におけるオンチップ
終端抵抗手段４２，４３と同様の機能を有しているが、
構造が異なっている。即ち、オンチップ終端抵抗手段４
４は、ドレインが終端電位Ｖｔに接続された第１のＭＯ
ＳトランジスタであるＮＭＯＳ４４−１と、そのＮＭＯ
Ｓ４４−１のソースと出力端子間に直列に接続された第
１の抵抗素子である抵抗４４−２を備えている。ＮＭＯ
Ｓ４４−１のゲートに、抵抗素子制御手段４１中のＡＮ
Ｄゲート４１−２の出力が接続されている。一方、オン
チップ終端抵抗手段４５は、ソースが接地電位に接続さ
れた第２のＭＯＳトランジスタであるＮＭＯＳ４５−１
と、そのＮＭＯＳ４５−１のドレインと出力端子間に直
列に接続された第２の抵抗素子である抵抗４５−２を備
えている。ＮＭＯＳ４５−１のゲートに、抵抗素子制御
手段４１中のＮＯＲゲート４１−３の出力が接続されて
いる。

【００２５】第１の実施例で説明したように、第１及び
第２のオンチップ終端抵抗手段４２，４３は、オン状態
の時に１２．５Ωとなるように設定する必要がある。と
ころが、近年の微細化技術では、各ＮＭＯＳ４２−１，
４３−１のゲート長を精度よく安定した値で製造するこ
とが困難であり、それらＮＭＯＳ４２−１，４３−１の
オン抵抗がばらつくことがある。図１１の構造の送信回
路では、ＮＭＯＳ４４−１のオン抵抗と抵抗４４−２の
抵抗値の合成抵抗と、ＮＭＯＳ４５−１のオン抵抗と抵
抗４５−２の抵抗値の合成抵抗とが、それぞれ１２．５
Ωに設定される。例えば、ＮＭＯＳ４４−１，４５−１
のオン抵抗の値を十分低く設計し、各抵抗４４−２，４
５−２を拡散抵抗で構成する。これにより、ＮＭＯＳ４
４−１，４５−１の仕上がりにおけるオン抵抗がばらつ
いても、各第１及び第２のオンチップ終端抵抗手段４
４，４５のオン状態における抵抗値の変動が、それぞれ
小さくなる。図１１の送信回路を用いた信号伝送回路
も、第１の実施例の信号伝送回路と同様に動作する。以
上のように、本実施例では、各第１及び第２のオンチッ
プ終端抵抗手段４４，４５を、ＮＭＯＳ４４−１，４５
−１とそれに直列の抵抗４４−２，４５−２とでそれぞ
れ構成しているので、第１の実施例に記載の効果（１）
（２）（３）を、確実にすることができる。

【００２６】第３の実施例図１２は、本発明の第３の実施例を示す信号伝送回路の
回路図であり、図１と共通する要素には共通の符号が付
されている。第１及び第２の実施例における伝送線路２
０は、終端抵抗２１〜２４を用い、プリント回路基板上
で終端電位Ｖｔ及び接地電位ＧＮＤに接続していた。こ
の第３の実施例の信号伝送回路では、終端抵抗２１〜２
４に相当する第３及び第４の抵抗素子２１ａ〜２４ａを
ＩＣ中に形成している。図１２の信号伝送回路の伝送線
路２０には、送信回路、受信回路、あるいは送受信回路
を備えた複数のＩＣ７０〜１００が接続される。例え
ば、ＩＣ７０は送信側のＩＣとなるものであり、図１の
ＩＣ４０と同様の送信回路を備えている。また、ＩＣ１
００は受信側のＩＣとなるものであり、ＩＣ６０と同様
の受信回路を備えている。ＩＣ７０内には、さらに、オ
フチップ出力端子と終端電位Ｖｔ間に接続された第３の
抵抗素子２１ａと、オフチップ出力端子と接地電位ＧＮ
Ｄ間に接続された第４の抵抗素子２３ａとが、設けられ
ている。ＩＣ１００には、オフチップ入力端子と終端電
位Ｖｔ間に接続された第３の抵抗素子２２ａと、オフチ
ップ入力端子と接地電位ＧＮＤ間に接続された第４の抵
抗素子２４ａとが、設けられている。

【００２７】抵抗素子２１ａ〜２４ａは、例えば、所定
のオン抵抗（１００Ω）を有するＭＯＳトランジスタも
しくは拡散抵抗等の構成素子で、ＩＣ中に形成すること
が可能である。これらは、図１における終端抵抗２１〜
２４とほぼ同様の働きをする。以上のように、本実施例
では、第１及び第２の実施例における終端抵抗２１〜２
４に対応する抵抗素子２１ａ〜２４ａをＩＣ中に形成し
ている。そのため、例えば、プリント基板上に実装され
る終端抵抗の抵抗部品を削除することができ、プリント
基板の実装効率が向上する。また、抵抗部品の削減がで
きるので、コストの低減が実現できる。なお、本発明
は、上記実施例に限定されず種々の変形が可能である。
その変形例としては、例えば次のようなものがある。

【００２８】（Ｉ）第１〜第３の実施例では、ＣＭＯ
Ｓ技術によるＩＣ間の信号伝送の例を示しているが、Ｂ
ｉＣＭＯＳ技術を適用したＩＣ間の信号伝送も可能であ
る。（II）図１及び図１２に示した回路は、どちらも伝送
線路２０の両端が、終端電位Ｖｔに接続されたバス形式
の信号伝送回路であるが、point to pointまたはpoint
to multipoint の伝送を行うことも可能である。図１３は、信号伝送回路の変形例を示す回路図であり、
point to multipoint形式の信号伝送回路の場合を示し
ている。図１３では伝送線路１２０の一端に送信回路１
３１を有する送信側のＩＣ１３０が接続され、伝送線路
１２０の他端が終端電位Ｖｔに接続されている。伝送線
路１２０には受信側のＩＣ１４０〜１６０が、接続され
ている。各ＩＣ１４０〜１６０は、受信回路１４１〜１
６１を有している。ＩＣ１３０からのみ、ＩＣ１４０〜
１６０へ信号を伝送する。

【００２９】（III) 伝送線路２０を介して伝送する信
号の“Ｈ”レベル、“Ｌ”レベル、及び基準電位は用途
に合わせて設定することができる。例えば、図１の信号
伝送回路において、終端電位Ｖｔとオンチップ終端抵抗
手段４２，４３のインピーダンスを変更することで、
“Ｈ”レベル、“Ｌ”レベル、及び基準電位を設定でき
る。終端電位Ｖｔ＝１．２Ｖ、オンチップ終端抵抗手段
４２，４３のインピーダンスを１２．５Ωとすると、基
準電位の０．６Ｖを中心して“Ｈ”レベルが１．０Ｖ、
“Ｌ”レベルが０．２Ｖの信号を伝送することができ
る。同様に、終端電位Ｖｔ＝１．０Ｖ、オンチップ終端
抵抗手段４２，４３のインピーダンスを６．２５Ωとす
ると、基準電位の０．５Ｖを中心して“Ｈ”レベルが
０．９Ｖ、“Ｌ”レベルが０．１Ｖの信号を伝送するこ
とができる。 (IV) 第１の実施例では、第１及び第２のオンチップ終
端抵抗手段４２，４３をＮＭＯＳ４２−１，４３−１を
用いていたが、ＰＭＯＳに変更することが可能である。
同様に、第２の実施例でも、第１及び第２のオンチップ
終端抵抗手段４２，４３にＮＭＯＳ４４−１，４５−１
を用いたが、ＰＭＯＳを用いることが可能である。

【００３０】

【発明の効果】以上詳細に説明したように、第１〜第４
の発明によれば、伝送線路の一端または両端を終端電位
及び接地電位に終端する第１及び第２の終端抵抗を備
え、送信回路における入力信号のレベルに基づいてオ
ン、オフし、そのオン状態のとき伝送線路と終端電位或
いは接地電位間を接続して伝送線路のオンチップ終端抵
抗を形成する第１及び第２のオンチップ終端抵抗手段を
設けている。そのため、送信回路で伝送する信号るレベ
ルを“Ｈ”レベル、“Ｌ”レベルに切り替える際に、接
地電位に流れる電流量を低減することができ、スイッチ
ング雑音が低くなる。また、“Ｈ”レベル、“Ｌ”レベ
ルいずれのレベルの信号を伝送する場合も、伝送線路の
インピーダンス整合が確保され、伝送信号の“Ｈ”レベ
ルの振幅を十分確保できる。さらに、伝送信号における
デューティが安定する。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す信号伝送回路の回
路図である。

【図２】従来の信号伝送回路を示す回路図である。

【図３】図２の信号伝送回路に対するシミュレーション
回路の構成を示す図である。

【図４】図３によるシミュレーション結果を示す波形図
である。

【図５】図１中の送信回路の構成を示す回路図である。

【図６】図１中の受信回路を示す回路図である。

【図７】図２の信号伝送回路のモデルを示す図である。

【図８】図７中の伝送線路における伝送信号の波形図で
ある。

【図９】図１の信号伝送回路のモデルを示す図である。

【図１０】図９中の伝送線路における伝送信号の波形図
である。

【図１１】本発明の第２の実施例を示す送信回路の回路
図である。

【図１２】本発明の第３の実施例を示す信号伝送回路の
回路図である。

【図１３】信号伝送回路の変形例を示す回路図である。

【符号の説明】

２０伝送線路２１〜２４第１及び第
２の終端抵抗２１ａ〜２４ａ第３及び第
４の抵抗素子３０〜１００ＩＣ４２，４３，４４，４５オンチップ
終端抵抗手段４２−１，４３−１，４４−１，４５−１ＮＭＯＳ４４−２，４５−２第１及び第
２の抵抗素子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/822 Ｈ０３Ｋ 17/16 Ｈ 9184−5Ｋ 19/003 Ｚ

Claims

【特許請求の範囲】

【請求項１】送信側の半導体集積回路中の送信回路
と、受信側の半導体集積回路中の受信回路と、前記送信
側及び前記受信側の半導体集積回路に供給される電源電
位よりも低い終端電位に終端抵抗を介して終端された伝
送線路とで構成され、前記送信側の半導体集積回路から
前記伝送線路を介して前記受信側の半導体集積回路へ、
前記終端電位と接地電位間の電圧よりも小さい振幅の２
値信号を伝送する信号伝送回路において、前記伝送線路の一端もしくは両端は、第１の終端抵抗を
介して前記終端電位に終端しかつ前記第１の終端抵抗と
は異なる第２の終端抵抗を介して前記接地電位に終端し
た構成とし、前記送信側の半導体集積回路には、前記終端電位を供給
する構成とし、前記送信回路は、該送信回路における入力信号のレベル
に基づいてオン、オフし、そのオン状態のとき前記伝送
線路と前記半導体集積回路に供給された前記終端電位と
の間を所定のインピーダンスで接続して前記伝送線路の
オンチップ終端抵抗を形成する第１のオンチップ終端抵
抗手段と、該第１のオンチップ終端抵抗手段とは相補的
にオン、オフし、そのオン状態のとき前記伝送線路と前
記接地電位間を所定のインピーダンスで接続して前記伝
送線路のオンチップ終端抵抗を形成する第２のオンチッ
プ終端抵抗手段とを備えたことを特徴とする信号伝送回
路。
【請求項２】前記第１及び第２のオンチップ抵抗手段
は、前記オン状態のときのインピーダンスが前記各所定
のインピーダンスとなるようにそれぞれ設定されたＭＯ
Ｓトランジスタであることを特徴とする請求項１記載の
信号伝送回路。
【請求項３】前記第１及び第２のオンチップ終端抵抗
手段は、前記入力信号のレベルによって相補的にオン、オフする
第１及び第２のＭＯＳトランジスタと、前記第１及び第
２のトランジスタにそれぞれ直列に接続された第１及び
第２の抵抗素子を備え、前記第１のＭＯＳトランジスタのオン抵抗と前記第１の
抵抗素子の合成抵抗と、前記第２のＭＯＳトランジスタ
のオン抵抗と前記第２の抵抗素子の合成抵抗とを、前記
所定のインピーダンスにそれぞれ設定したことを特徴と
する請求項１記載の信号伝送回路。
【請求項４】前記第１及び第２の終端抵抗は、前記送
信側の半導体集積回路もしくは前記受信側の半導体集積
回路に形成された第３及び第４の抵抗素子であることを
特徴する請求項１、２、または３記載の信号伝送回路。