JPH08204784A - シリアル入出力回路を内蔵したマイクロコンピュータ - Google Patents
シリアル入出力回路を内蔵したマイクロコンピュータInfo
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- JPH08204784A JPH08204784A JP7014022A JP1402295A JPH08204784A JP H08204784 A JPH08204784 A JP H08204784A JP 7014022 A JP7014022 A JP 7014022A JP 1402295 A JP1402295 A JP 1402295A JP H08204784 A JPH08204784 A JP H08204784A
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Abstract
(57)【要約】
【目的】 マイクロコンピュータを直接にＬＡＮのバス
に接続しても、ＬＡＮのデータ転送速度を向上させるこ
とができるマイクロコンピュータを得る。 【構成】 マイクロコンピュータのＳＩＯに内蔵された
排他的論理和回路１がＲX Ｄ端子の信号とＴX Ｄ端子の
信号の不一致を検出したら、Ｄフリップフロップ２は、
ＣＰＵに対して割り込み信号を発生する。ＣＰＵは、割
り込みの発生によって信号の衝突を認識する。
に接続しても、ＬＡＮのデータ転送速度を向上させるこ
とができるマイクロコンピュータを得る。 【構成】 マイクロコンピュータのＳＩＯに内蔵された
排他的論理和回路１がＲX Ｄ端子の信号とＴX Ｄ端子の
信号の不一致を検出したら、Ｄフリップフロップ２は、
ＣＰＵに対して割り込み信号を発生する。ＣＰＵは、割
り込みの発生によって信号の衝突を認識する。
Description
【０００１】
【産業上の利用分野】この発明は、並列データを直列デ
ータに変換して出力するとともに入力した直列データを
並列データに変換するシリアル入出力回路を内蔵したマ
イクロコンピュータに関するものである。
ータに変換して出力するとともに入力した直列データを
並列データに変換するシリアル入出力回路を内蔵したマ
イクロコンピュータに関するものである。
【０００２】
【従来の技術】図５は三菱マイクロコンピュータＭ３７
４７７／Ｍ３７４７８グループのユーザーズマニュアル
（１９９４年３月三菱電機（株）発行）に示された同期
式データ転送を実現するシリアル入出力回路（ＳＩＯ）
の内部構成を示すブロック図である。図において、５１
はＸINまたはＳCLK からのクロック信号を用いてデータ
転送クロック信号を作成するクロック制御部、５２はＲ
X Ｄ端子からのシリアル受信信号を入力してシフトする
受信シフトレジスタ、５３は受信シフトレジスタ５２内
のデータが満杯になったときに受信シフトレジスタ５２
内のデータを入力する受信バッファレジスタ、５４は送
信データが設定される送信バッファレジスタ、５５は送
信バッファレジスタ５４内の送信データを入力し送信デ
ータをシリアル化してＴX Ｄ端子に出力する送信シフト
レジスタ、５６はＣＰＵに与えられる割り込み信号の発
生時点を送信バッファレジスタ５４内のデータが送信シ
フトレジスタ５５に転送されたときにするか、送信シフ
トレジスタ５５内のデータが出力され終わったときにす
るかを決めるためのスイッチ、１１０はデータバスであ
る。なお、ＸINからのクロック信号として、マイクロコ
ンピュータ内部で生成されたものと外部から入力された
もののうちのいずれかを使用できる。
４７７／Ｍ３７４７８グループのユーザーズマニュアル
（１９９４年３月三菱電機（株）発行）に示された同期
式データ転送を実現するシリアル入出力回路（ＳＩＯ）
の内部構成を示すブロック図である。図において、５１
はＸINまたはＳCLK からのクロック信号を用いてデータ
転送クロック信号を作成するクロック制御部、５２はＲ
X Ｄ端子からのシリアル受信信号を入力してシフトする
受信シフトレジスタ、５３は受信シフトレジスタ５２内
のデータが満杯になったときに受信シフトレジスタ５２
内のデータを入力する受信バッファレジスタ、５４は送
信データが設定される送信バッファレジスタ、５５は送
信バッファレジスタ５４内の送信データを入力し送信デ
ータをシリアル化してＴX Ｄ端子に出力する送信シフト
レジスタ、５６はＣＰＵに与えられる割り込み信号の発
生時点を送信バッファレジスタ５４内のデータが送信シ
フトレジスタ５５に転送されたときにするか、送信シフ
トレジスタ５５内のデータが出力され終わったときにす
るかを決めるためのスイッチ、１１０はデータバスであ
る。なお、ＸINからのクロック信号として、マイクロコ
ンピュータ内部で生成されたものと外部から入力された
もののうちのいずれかを使用できる。
【０００３】図６はＳＩＯを内蔵したワンチップマイク
ロコンピュータの内部構成を示すブロック図である。図
において、１０１はＲＯＭ１０２内に格納されたプログ
ラムに従って所定の演算や制御を実行するＣＰＵ、１０
３はデータを格納するためのＲＡＭ、１０４は必要な時
間等を計時するタイマ、１０５は外部とデータ入出力を
行う入出力ポート（ＩＯポート）、１０６はディジタル
値をアナログ値に変換して外部に出力するＤ−Ａ変換
器、１０７はアナログ値をディジタル値に変換して外部
に出力するＡ−Ｄ変換器、１０８は図５に示されたＳＩ
Ｏ、１０９はクロックを発生するクロック発生回路であ
る。なお、このマイクロコンピュータにおいて、Ｄ−Ａ
変換器１０６、Ａ−Ｄ変換器１０７およびＳＩＯ１０８
の入出力は、ＩＯポート１０５の入出力線と兼用され
る。
ロコンピュータの内部構成を示すブロック図である。図
において、１０１はＲＯＭ１０２内に格納されたプログ
ラムに従って所定の演算や制御を実行するＣＰＵ、１０
３はデータを格納するためのＲＡＭ、１０４は必要な時
間等を計時するタイマ、１０５は外部とデータ入出力を
行う入出力ポート（ＩＯポート）、１０６はディジタル
値をアナログ値に変換して外部に出力するＤ−Ａ変換
器、１０７はアナログ値をディジタル値に変換して外部
に出力するＡ−Ｄ変換器、１０８は図５に示されたＳＩ
Ｏ、１０９はクロックを発生するクロック発生回路であ
る。なお、このマイクロコンピュータにおいて、Ｄ−Ａ
変換器１０６、Ａ−Ｄ変換器１０７およびＳＩＯ１０８
の入出力は、ＩＯポート１０５の入出力線と兼用され
る。
【０００４】次に動作について説明する。送信する場合
には、ＣＰＵ１０１は、ＳＩＯ制御レジスタ（図示せ
ず）に対する所定の設定を行った後に、送信バッファレ
ジスタ５４に送信データを書き込む。送信バッファレジ
スタ５４の内容は送信シフトレジスタ５５に転送され
る。送信バッファレジスタ５４内のデータが送信シフト
レジスタ５５に転送されたときに割り込み信号ＴＩが発
生するようにスイッチ５６が設定されていた場合には、
割り込み信号ＴＩが発生する。次に送信すべきデータが
あれば、ＣＰＵ１０１は、そのデータを送信バッファレ
ジスタ５４に書き込む。書き込まれたデータは、送信シ
フトレジスタ５５内のデータが全て出力されたときに送
信シフトレジスタ５５に転送される。
には、ＣＰＵ１０１は、ＳＩＯ制御レジスタ（図示せ
ず）に対する所定の設定を行った後に、送信バッファレ
ジスタ５４に送信データを書き込む。送信バッファレジ
スタ５４の内容は送信シフトレジスタ５５に転送され
る。送信バッファレジスタ５４内のデータが送信シフト
レジスタ５５に転送されたときに割り込み信号ＴＩが発
生するようにスイッチ５６が設定されていた場合には、
割り込み信号ＴＩが発生する。次に送信すべきデータが
あれば、ＣＰＵ１０１は、そのデータを送信バッファレ
ジスタ５４に書き込む。書き込まれたデータは、送信シ
フトレジスタ５５内のデータが全て出力されたときに送
信シフトレジスタ５５に転送される。
【０００５】送信シフトレジスタ５５は、クロック制御
部５１からのクロック信号に従ってデータをシフトす
る。送信シフトレジスタ５５から押し出されたビットは
ＴX Ｄ端子に出力される。送信シフトレジスタ５５内の
データが出力され終わったときに割り込み信号ＴＩが発
生するようにスイッチ５６が設定されていた場合には、
送信シフトレジスタ５５内の全てのビットがＴX Ｄ端子
に出力されると割り込み信号ＴＩが発生する。
部５１からのクロック信号に従ってデータをシフトす
る。送信シフトレジスタ５５から押し出されたビットは
ＴX Ｄ端子に出力される。送信シフトレジスタ５５内の
データが出力され終わったときに割り込み信号ＴＩが発
生するようにスイッチ５６が設定されていた場合には、
送信シフトレジスタ５５内の全てのビットがＴX Ｄ端子
に出力されると割り込み信号ＴＩが発生する。
【０００６】受信時には、受信シフトレジスタ５２は、
ＲX Ｄ端子から入力されたデータをクロック制御部５１
からのクロック信号に従って取り込むとともに、その内
容を１ビットずつシフトする。受信シフトレジスタ５２
のビット長分のデータが入力されると、受信シフトレジ
スタ５２内のデータは受信バッファレジスタ５３に転送
される。同時に、割り込み信号ＲＩが発生する。また、
ＳＩＯ制御レジスタ内のＲＢＦ（受信バッファフル）フ
ラグがオンする。ＣＰＵ１０１は、割り込みに応じて、
または、ＲＢＦフラグのオンを検出して受信バッファレ
ジスタ５３からデータを取り込む。
ＲX Ｄ端子から入力されたデータをクロック制御部５１
からのクロック信号に従って取り込むとともに、その内
容を１ビットずつシフトする。受信シフトレジスタ５２
のビット長分のデータが入力されると、受信シフトレジ
スタ５２内のデータは受信バッファレジスタ５３に転送
される。同時に、割り込み信号ＲＩが発生する。また、
ＳＩＯ制御レジスタ内のＲＢＦ（受信バッファフル）フ
ラグがオンする。ＣＰＵ１０１は、割り込みに応じて、
または、ＲＢＦフラグのオンを検出して受信バッファレ
ジスタ５３からデータを取り込む。
【０００７】図７は上記ユーザーズマニュアルに記載さ
れた非同期式データ転送を実現するためのＳＩＯの内部
構成を示すブロック図である。図において、５７はスタ
ートビットを検出するＳＴ検出回路、５８はスタートビ
ット、ストップビットおよびパリティビットを生成する
ＳＴ／ＳＰ／ＰＡ発生回路である。
れた非同期式データ転送を実現するためのＳＩＯの内部
構成を示すブロック図である。図において、５７はスタ
ートビットを検出するＳＴ検出回路、５８はスタートビ
ット、ストップビットおよびパリティビットを生成する
ＳＴ／ＳＰ／ＰＡ発生回路である。
【０００８】次に動作について説明する。送信時の動作
は図５に示したものの動作とほぼ同様である。しかし、
この場合には、送信シフトレジスタ５５内の第１ビット
（最初に送出されるビット）に先だって、ＳＴ／ＳＰ／
ＰＡ発生回路５８は、スタートビットをＴX Ｄ端子に出
力する。また、送信シフトレジスタ５５内の最終ビット
送出の後にストップビットをＴX Ｄ端子に出力する。Ｓ
ＩＯ制御レジスタ内のパリティ許可フラグがオンしてい
る場合には、ＳＴ／ＳＰ／ＰＡ発生回路５８は、さら
に、パリティビットを生成してそれをＴX Ｄ端子に出力
する。
は図５に示したものの動作とほぼ同様である。しかし、
この場合には、送信シフトレジスタ５５内の第１ビット
（最初に送出されるビット）に先だって、ＳＴ／ＳＰ／
ＰＡ発生回路５８は、スタートビットをＴX Ｄ端子に出
力する。また、送信シフトレジスタ５５内の最終ビット
送出の後にストップビットをＴX Ｄ端子に出力する。Ｓ
ＩＯ制御レジスタ内のパリティ許可フラグがオンしてい
る場合には、ＳＴ／ＳＰ／ＰＡ発生回路５８は、さら
に、パリティビットを生成してそれをＴX Ｄ端子に出力
する。
【０００９】受信時の動作は図５に示したものの動作と
ほぼ同様である。しかし、この場合には、ＳＴ検出回路
５７がスタートビットを検出すると、それに続くシリア
ルデータが受信シフトレジスタ５２に供給される。ま
た、ＳＴ検出回路５７がストップビットを検出すると、
受信シフトレジスタ５２から受信バッファレジスタ５３
にデータが転送される。
ほぼ同様である。しかし、この場合には、ＳＴ検出回路
５７がスタートビットを検出すると、それに続くシリア
ルデータが受信シフトレジスタ５２に供給される。ま
た、ＳＴ検出回路５７がストップビットを検出すると、
受信シフトレジスタ５２から受信バッファレジスタ５３
にデータが転送される。
【００１０】なお、Ｍ３７４７７／Ｍ３７４７８では、
１つのＳＩＯが、ＳＩＯ制御レジスタ内の所定ビットの
設定に応じて、同期式データ転送と非同期式データ転送
とのいずれかを実現する。
１つのＳＩＯが、ＳＩＯ制御レジスタ内の所定ビットの
設定に応じて、同期式データ転送と非同期式データ転送
とのいずれかを実現する。
【００１１】ところで、マイクロコンピュータのＳＩＯ
機能を利用してマイクロコンピュータ間でＬＡＮを構築
することが考えられている。そのようなＬＡＮに適用し
うるＬＡＮ規格として、例えば、ＩＳＯ／ＤＩＳ １１
５１９−３（Ｊ１８５０）規格がある。Ｊ１８５０規格
は、いわゆるマルチマスタ方式のバス形のＬＡＮ規格で
ある。Ｊ１８５０規格では、スタートビット期間に続い
て各局が優先コードを出力する期間がある。ある局、こ
こではあるマイクロコンピュータがスタートビットを伝
送路に送出すると、データ送出を希望する他のマイクロ
コンピュータも同時にスタートビットを伝送路に送出し
始める。それに続き、データ送出を希望するマイクロコ
ンピュータは優先コードを伝送路に送出する。スタート
ビットや優先コード等のデータは図８に示すようにＰＷ
Ｍ変調されたものである。そして、最も優先度の高いマ
イクロコンピュータの優先コードが伝送路上に残る。
機能を利用してマイクロコンピュータ間でＬＡＮを構築
することが考えられている。そのようなＬＡＮに適用し
うるＬＡＮ規格として、例えば、ＩＳＯ／ＤＩＳ １１
５１９−３（Ｊ１８５０）規格がある。Ｊ１８５０規格
は、いわゆるマルチマスタ方式のバス形のＬＡＮ規格で
ある。Ｊ１８５０規格では、スタートビット期間に続い
て各局が優先コードを出力する期間がある。ある局、こ
こではあるマイクロコンピュータがスタートビットを伝
送路に送出すると、データ送出を希望する他のマイクロ
コンピュータも同時にスタートビットを伝送路に送出し
始める。それに続き、データ送出を希望するマイクロコ
ンピュータは優先コードを伝送路に送出する。スタート
ビットや優先コード等のデータは図８に示すようにＰＷ
Ｍ変調されたものである。そして、最も優先度の高いマ
イクロコンピュータの優先コードが伝送路上に残る。
【００１２】従って、伝送路上のデータと優先コードと
を比較して、一致すれば送信権が割り当てられたことに
なる。このような送信権獲得のための過程をアービトレ
ーションといい、伝送路上のデータと優先コードとの比
較をアービトレーション判定という。なお、図８に示す
例は、（Ｂ）側のマイクロコンピュータの送出した優先
コードと伝送路上のデータが一致したので、（Ｂ）側の
マイクロコンピュータが送信を継続していることを示
す。（Ａ）側のマイクロコンピュータは、送出した優先
コードの４ビット目が伝送路上のデータと不一致になっ
たので送信を止め、（Ｃ）側のマイクロコンピュータ
は、送出した優先コードの２ビット目が伝送路上のデー
タと不一致になったので送信を止めたことを示す。
を比較して、一致すれば送信権が割り当てられたことに
なる。このような送信権獲得のための過程をアービトレ
ーションといい、伝送路上のデータと優先コードとの比
較をアービトレーション判定という。なお、図８に示す
例は、（Ｂ）側のマイクロコンピュータの送出した優先
コードと伝送路上のデータが一致したので、（Ｂ）側の
マイクロコンピュータが送信を継続していることを示
す。（Ａ）側のマイクロコンピュータは、送出した優先
コードの４ビット目が伝送路上のデータと不一致になっ
たので送信を止め、（Ｃ）側のマイクロコンピュータ
は、送出した優先コードの２ビット目が伝送路上のデー
タと不一致になったので送信を止めたことを示す。
【００１３】このような衝突検出を必要とするＬＡＮ通
信を行うには、図９に示すように、各マイクロコンピュ
ータ１００ａ，１００ｂ，１００ｃに対して、衝突検出
等の機能を有するＬＡＮ制御回路１２０ａ，１２０ｂ，
１２０ｃを付加すればよい。なお、伝送路２００と各Ｌ
ＡＮ制御回路１２０ａ，１２０ｂ，１２０ｃとの間に設
置されているのはドライバ１３０ａ，１３０ｂ，１３０
ｃである。この構成によってＬＡＮ通信が実現される
が、各回路を付加しなければならないのでシステムが高
価になる。
信を行うには、図９に示すように、各マイクロコンピュ
ータ１００ａ，１００ｂ，１００ｃに対して、衝突検出
等の機能を有するＬＡＮ制御回路１２０ａ，１２０ｂ，
１２０ｃを付加すればよい。なお、伝送路２００と各Ｌ
ＡＮ制御回路１２０ａ，１２０ｂ，１２０ｃとの間に設
置されているのはドライバ１３０ａ，１３０ｂ，１３０
ｃである。この構成によってＬＡＮ通信が実現される
が、各回路を付加しなければならないのでシステムが高
価になる。
【００１４】これに対して、図１０に示すように、ＬＡ
Ｎ制御回路１２０ａ，１２０ｂ，１２０ｃを削除し、マ
イクロコンピュータ１００ａ，１００ｂ，１００ｃのＳ
ＩＯで伝送路２００へのデータの入出力を実現するとと
もに、ソフトウェアによって衝突検出を行う方式も考え
られる。そのような方式では、何らかの方法で１ビット
単位にＴX Ｄ端子におけるデータとＲX Ｄ端子における
データをＣＰＵ１０１に導入し、１ビット単位で、それ
らのデータの一致／不一致の判定をしなければならな
い。例えば、図８に示すＪ１８５０のアービトレーショ
ンを例にとると、（Ｃ）側のマイクロコンピュータ１０
０ｃのソフトウェアは、優先コードの第２ビット目の期
間が完了する前に不一致を検出しなければならない。さ
もないと、（Ｃ）側のマイクロコンピュータ１００ｃは
第３ビット目の優先コードを伝送路２００に送出してし
まう。その結果、伝送路２００上は（Ｃ）側のマイクロ
コンピュータ１００ｃの送出したデータが残り（図８
（Ｄ）参照）、（Ａ）側のマイクロコンピュータ１００
ａと（Ｂ）側のマイクロコンピュータ１００ｂとが、と
もに自己の優先コードと伝送路２００上のデータが不一
致したと判定して、ともに送信を中止してしまう。
Ｎ制御回路１２０ａ，１２０ｂ，１２０ｃを削除し、マ
イクロコンピュータ１００ａ，１００ｂ，１００ｃのＳ
ＩＯで伝送路２００へのデータの入出力を実現するとと
もに、ソフトウェアによって衝突検出を行う方式も考え
られる。そのような方式では、何らかの方法で１ビット
単位にＴX Ｄ端子におけるデータとＲX Ｄ端子における
データをＣＰＵ１０１に導入し、１ビット単位で、それ
らのデータの一致／不一致の判定をしなければならな
い。例えば、図８に示すＪ１８５０のアービトレーショ
ンを例にとると、（Ｃ）側のマイクロコンピュータ１０
０ｃのソフトウェアは、優先コードの第２ビット目の期
間が完了する前に不一致を検出しなければならない。さ
もないと、（Ｃ）側のマイクロコンピュータ１００ｃは
第３ビット目の優先コードを伝送路２００に送出してし
まう。その結果、伝送路２００上は（Ｃ）側のマイクロ
コンピュータ１００ｃの送出したデータが残り（図８
（Ｄ）参照）、（Ａ）側のマイクロコンピュータ１００
ａと（Ｂ）側のマイクロコンピュータ１００ｂとが、と
もに自己の優先コードと伝送路２００上のデータが不一
致したと判定して、ともに送信を中止してしまう。
【００１５】
【発明が解決しようとする課題】従来のシリアル入出力
回路を内蔵したマイクロコンピュータは以上のように構
成されているので、伝送路２００上のデータ転送速度を
上げると、それに応じて衝突検出を行うソフトウェアの
起動周期を上げなくてはならない。ソフトウェアの処理
速度には限界があるので、結局、ＬＡＮのデータ転送速
度を高速にすることができないという問題点があった。
マイクロコンピュータに内蔵されている技術ではない
が、衝突検出を行う先行技術として、特開平５−２３３
５３８号公報等に示されたものがある。
回路を内蔵したマイクロコンピュータは以上のように構
成されているので、伝送路２００上のデータ転送速度を
上げると、それに応じて衝突検出を行うソフトウェアの
起動周期を上げなくてはならない。ソフトウェアの処理
速度には限界があるので、結局、ＬＡＮのデータ転送速
度を高速にすることができないという問題点があった。
マイクロコンピュータに内蔵されている技術ではない
が、衝突検出を行う先行技術として、特開平５−２３３
５３８号公報等に示されたものがある。
【００１６】この発明は上記のような問題点を解消する
ためになされたもので、ＬＡＮのデータ転送速度を向上
させることができるシリアル入出力回路を内蔵したマイ
クロコンピュータを得ることを目的とする。
ためになされたもので、ＬＡＮのデータ転送速度を向上
させることができるシリアル入出力回路を内蔵したマイ
クロコンピュータを得ることを目的とする。
【００１７】
【課題を解決するための手段】この発明に係るシリアル
入出力回路を内蔵したマイクロコンピュータは、シリア
ル入出力手段にデータ転送クロックを供給するクロック
供給手段を有するシリアル入出力回路を内蔵し、出力端
子に供給される信号と入力端子からの信号とを比較する
衝突検出手段がシリアル入出力回路に設けられたもので
ある。
入出力回路を内蔵したマイクロコンピュータは、シリア
ル入出力手段にデータ転送クロックを供給するクロック
供給手段を有するシリアル入出力回路を内蔵し、出力端
子に供給される信号と入力端子からの信号とを比較する
衝突検出手段がシリアル入出力回路に設けられたもので
ある。
【００１８】
【作用】この発明における衝突検出手段は、出力端子に
供給される信号と入力端子からの信号との不一致を検出
して、ソフトウェアによって出力端子の信号と入力端子
の信号とを比較する処理を不要にし、データ転送に関す
るソフトウェア負荷を低減する。
供給される信号と入力端子からの信号との不一致を検出
して、ソフトウェアによって出力端子の信号と入力端子
の信号とを比較する処理を不要にし、データ転送に関す
るソフトウェア負荷を低減する。
【００１９】
実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の第１の実施例によるマイクロコ
ンピュータに内蔵されるＳＩＯの構成を示すブロック図
である。図において、１はＴX Ｄ端子の信号とＲX Ｄ端
子の信号とを比較する排他的論理和回路、２は排他的論
理和回路１の出力をクロック信号でラッチするＤフリッ
プフロップ、３はＳＩＯＥ（ＳＩＯイネーブル）フラグ
とＴＥ（送信イネーブル）フラグとを入力とし、出力が
Ｄフリップフロップ２のリセット端子に接続されたアン
ド回路である。その他のものは、図５に示されたものと
同様のものである。
する。図１はこの発明の第１の実施例によるマイクロコ
ンピュータに内蔵されるＳＩＯの構成を示すブロック図
である。図において、１はＴX Ｄ端子の信号とＲX Ｄ端
子の信号とを比較する排他的論理和回路、２は排他的論
理和回路１の出力をクロック信号でラッチするＤフリッ
プフロップ、３はＳＩＯＥ（ＳＩＯイネーブル）フラグ
とＴＥ（送信イネーブル）フラグとを入力とし、出力が
Ｄフリップフロップ２のリセット端子に接続されたアン
ド回路である。その他のものは、図５に示されたものと
同様のものである。
【００２０】なお、ここでは、受信シフトレジスタ５２
および送信シフトレジスタ５５がシリアル入出力手段を
実現し、クロック制御部５１がクロック供給手段を実現
し、排他的論理和回路１およびＤフリップフロップ２が
衝突検出手段を実現する。また、マイクロコンピュータ
の全体の構成は、例えば、図６に示されたようになって
いる。ただし、図６に示されたものとは、ＳＩＯの構造
が異なっている。また、この実施例では、マイクロコン
ピュータとして、ＳＩＯの入出力とＩＯポート１０５の
入出力線とが兼用されているタイプのものを想定してい
る。よって、入出力線をＳＩＯ用に設定するためのＳＩ
ＯＥフラグがＳＩＯ制御レジスタ内に存在する。また、
送信シフトレジスタ５５内のデータ送出を許可すること
を示すＴＥフラグがＳＩＯ制御レジスタ内に存在する。
そして、ＳＩＯ制御レジスタ内のそれらのフラグの設定
状態がアンド回路３に入力されている。
および送信シフトレジスタ５５がシリアル入出力手段を
実現し、クロック制御部５１がクロック供給手段を実現
し、排他的論理和回路１およびＤフリップフロップ２が
衝突検出手段を実現する。また、マイクロコンピュータ
の全体の構成は、例えば、図６に示されたようになって
いる。ただし、図６に示されたものとは、ＳＩＯの構造
が異なっている。また、この実施例では、マイクロコン
ピュータとして、ＳＩＯの入出力とＩＯポート１０５の
入出力線とが兼用されているタイプのものを想定してい
る。よって、入出力線をＳＩＯ用に設定するためのＳＩ
ＯＥフラグがＳＩＯ制御レジスタ内に存在する。また、
送信シフトレジスタ５５内のデータ送出を許可すること
を示すＴＥフラグがＳＩＯ制御レジスタ内に存在する。
そして、ＳＩＯ制御レジスタ内のそれらのフラグの設定
状態がアンド回路３に入力されている。
【００２１】次に動作について説明する。データ入出力
の基本的動作は、図５に示されたＳＩＯの動作と同様で
ある。ＳＩＯを動作させる場合には、ＣＰＵ１０１は、
ＳＩＯ制御レジスタ内のＳＩＯＥフラグをオンしてい
る。また、送信時には、ＣＰＵ１０１は、ＳＩＯ制御レ
ジスタ内のＴＥフラグをオンしている。従って、Ｄフリ
ップフロップ２のリセット状態が解けて、Ｄフリップフ
ロップ２は動作可能状態になっている。
の基本的動作は、図５に示されたＳＩＯの動作と同様で
ある。ＳＩＯを動作させる場合には、ＣＰＵ１０１は、
ＳＩＯ制御レジスタ内のＳＩＯＥフラグをオンしてい
る。また、送信時には、ＣＰＵ１０１は、ＳＩＯ制御レ
ジスタ内のＴＥフラグをオンしている。従って、Ｄフリ
ップフロップ２のリセット状態が解けて、Ｄフリップフ
ロップ２は動作可能状態になっている。
【００２２】データの送信時に、ＲX Ｄ端子の信号とＴ
X Ｄ端子の信号とに不一致が生じたら、排他的論理和回
路１の出力がハイレベルに立ち上がる。すると、Ｄフリ
ップフロップ２のＱ出力がハイレベルになり、ＣＰＵ１
０１に割り込みがかかる。このようにして、ソフトウェ
アによってＲX Ｄ端子の信号とＴX Ｄ端子の信号とを比
較しなくても、それらの信号の間の不一致を検出でき
る。その結果、ソフトウェアの負荷が軽くなる。すなわ
ち、他の処理、例えばプロトコル制御処理を行うための
時間が増えるので、データ転送速度を上げてもデータ送
受信処理を遂行できる。
X Ｄ端子の信号とに不一致が生じたら、排他的論理和回
路１の出力がハイレベルに立ち上がる。すると、Ｄフリ
ップフロップ２のＱ出力がハイレベルになり、ＣＰＵ１
０１に割り込みがかかる。このようにして、ソフトウェ
アによってＲX Ｄ端子の信号とＴX Ｄ端子の信号とを比
較しなくても、それらの信号の間の不一致を検出でき
る。その結果、ソフトウェアの負荷が軽くなる。すなわ
ち、他の処理、例えばプロトコル制御処理を行うための
時間が増えるので、データ転送速度を上げてもデータ送
受信処理を遂行できる。
【００２３】図８に示されたＪ１８５０通信を例にと
る。この場合には、各マイクロコンピュータ１００ａ，
１００ｂ，１００ｃは、図２に示すように、直接に伝送
路２００に接続される。また、伝送路は、各マイクロコ
ンピュータ１００ａ，１００ｂ，１００ｃにおいて、Ｒ
X Ｄ端子およびＴX Ｄ端子に接続される。そして、優先
コード等のデータの１ビットがマイクロコンピュータの
内部では数ビットで表されているとする。例えば、優先
コードの１ビットがマイクロコンピュータの内部では３
ビット（優先コードの１ビットは３シンボルで表現され
るので、１シンボルあたり１ビット）で表されていると
する。
る。この場合には、各マイクロコンピュータ１００ａ，
１００ｂ，１００ｃは、図２に示すように、直接に伝送
路２００に接続される。また、伝送路は、各マイクロコ
ンピュータ１００ａ，１００ｂ，１００ｃにおいて、Ｒ
X Ｄ端子およびＴX Ｄ端子に接続される。そして、優先
コード等のデータの１ビットがマイクロコンピュータの
内部では数ビットで表されているとする。例えば、優先
コードの１ビットがマイクロコンピュータの内部では３
ビット（優先コードの１ビットは３シンボルで表現され
るので、１シンボルあたり１ビット）で表されていると
する。
【００２４】すると、（Ｃ）側では、第２優先コードの
２ビット目（第２優先コードの第２シンボルの開始時；
図８におけるＤ時点）に、排他的論理和回路１は不一致
を検出する。この結果、ＣＰＵ１０１に割り込みがかか
る。すなわち、第２優先コードの第２シンボルの開始時
に、直ちにＣＰＵ１０１は、優先コードと伝送路２００
上のデータの不一致を認識できる。割り込みが生じたと
きに送信動作を中断し、受信動作に専念するようなソフ
トウェアを組み込んでおけば、第２優先コードの第２シ
ンボルの開始時に、直ちに送信動作は中断される。
２ビット目（第２優先コードの第２シンボルの開始時；
図８におけるＤ時点）に、排他的論理和回路１は不一致
を検出する。この結果、ＣＰＵ１０１に割り込みがかか
る。すなわち、第２優先コードの第２シンボルの開始時
に、直ちにＣＰＵ１０１は、優先コードと伝送路２００
上のデータの不一致を認識できる。割り込みが生じたと
きに送信動作を中断し、受信動作に専念するようなソフ
トウェアを組み込んでおけば、第２優先コードの第２シ
ンボルの開始時に、直ちに送信動作は中断される。
【００２５】割り込みが発生しない場合には、優先コー
ドと伝送路２００上のデータとが一致していることにな
るので送信動作を中断する必要はない。例えば、図８に
示された（Ｂ）側では割り込みは発生しない。すなわ
ち、割り込みが発生しなければ送信権を獲得できたこと
になる。なお、衝突検出を必要としない期間では、ＣＰ
Ｕ１０１は、衝突検出の割り込みをマスクしておくこと
により、不必要に割り込まれるのを防止できる。あるい
は、アンド回路３の入力を３入力とし、衝突検出を必要
とする期間においてのみ３本目の入力をハイレベルにす
ればよい。
ドと伝送路２００上のデータとが一致していることにな
るので送信動作を中断する必要はない。例えば、図８に
示された（Ｂ）側では割り込みは発生しない。すなわ
ち、割り込みが発生しなければ送信権を獲得できたこと
になる。なお、衝突検出を必要としない期間では、ＣＰ
Ｕ１０１は、衝突検出の割り込みをマスクしておくこと
により、不必要に割り込まれるのを防止できる。あるい
は、アンド回路３の入力を３入力とし、衝突検出を必要
とする期間においてのみ３本目の入力をハイレベルにす
ればよい。
【００２６】このように、マイクロコンピュータに衝突
検出機能を組み込むことにより、衝突検出を必要とする
ＬＡＮに容易にマイクロコンピュータを接続できる。ま
た、より高速のＬＡＮにマイクロコンピュータを適用で
きる。
検出機能を組み込むことにより、衝突検出を必要とする
ＬＡＮに容易にマイクロコンピュータを接続できる。ま
た、より高速のＬＡＮにマイクロコンピュータを適用で
きる。
【００２７】他のＬＡＮ規格としてＩ2 Ｃバスがある。
Ｉ2 Ｃバスにおけるデータフォーマットは、８ビットの
データと１ビットの応答確認（ＡＣＫ／ＮＡＣＫビッ
ト）とで構成される。また、バス（伝送路）は、ワイヤ
ードアンド接続のものであって、いずれかのマイクロコ
ンピュータがローレベルを送出するとバスのレベルはロ
ーレベルとなる。そして、図３に示すように、各マイク
ロコンピュータ１００ａ，１００ｂを繋ぐ伝送路２００
は、各マイクロコンピュータ１００ａ，１００ｂにおい
て、ＲX Ｄ端子およびＴX Ｄ端子に接続される。
Ｉ2 Ｃバスにおけるデータフォーマットは、８ビットの
データと１ビットの応答確認（ＡＣＫ／ＮＡＣＫビッ
ト）とで構成される。また、バス（伝送路）は、ワイヤ
ードアンド接続のものであって、いずれかのマイクロコ
ンピュータがローレベルを送出するとバスのレベルはロ
ーレベルとなる。そして、図３に示すように、各マイク
ロコンピュータ１００ａ，１００ｂを繋ぐ伝送路２００
は、各マイクロコンピュータ１００ａ，１００ｂにおい
て、ＲX Ｄ端子およびＴX Ｄ端子に接続される。
【００２８】マイクロコンピュータ１００ａからデータ
を送出する場合、マイクロコンピュータ１００ａのＳＩ
Ｏにおける送信シフトレジスタ５５には、８ビットのデ
ータと１ビットのハイレベルに対応したデータが設定さ
れる。そして、送信シフトレジスタ５５から、クロック
信号によって９ビットのデータが順次バスに出力され
る。先頭の８ビットのデータ送出中には受信側はデータ
を送出しないので、ＲXＤ端子の信号とＴX Ｄ端子の信
号とは同じである。従って、送信側のマイクロコンピュ
ータ１００ａの排他的論理和回路１の出力はローレベル
のままである。受信側のマイクロコンピュータ１００ｂ
は、８ビットのデータ受信後、肯定応答を行う場合に
は、伝送路２００にローレベルを出力する。否定応答を
行う場合には、伝送路２００にハイレベルを出力する。
を送出する場合、マイクロコンピュータ１００ａのＳＩ
Ｏにおける送信シフトレジスタ５５には、８ビットのデ
ータと１ビットのハイレベルに対応したデータが設定さ
れる。そして、送信シフトレジスタ５５から、クロック
信号によって９ビットのデータが順次バスに出力され
る。先頭の８ビットのデータ送出中には受信側はデータ
を送出しないので、ＲXＤ端子の信号とＴX Ｄ端子の信
号とは同じである。従って、送信側のマイクロコンピュ
ータ１００ａの排他的論理和回路１の出力はローレベル
のままである。受信側のマイクロコンピュータ１００ｂ
は、８ビットのデータ受信後、肯定応答を行う場合に
は、伝送路２００にローレベルを出力する。否定応答を
行う場合には、伝送路２００にハイレベルを出力する。
【００２９】従って、送信側のマイクロコンピュータ１
００ａにおいて、９ビット目のデータ送出時に、受信側
が肯定応答を行った場合には排他的論理和回路１の出力
がハイレベルになる。すなわち、ＣＰＵ１０１に割り込
みがかかる。Ｉ2 Ｃバス制御のためのソフトウェアは、
割り込みがかかると送信を継続するように、また、割り
込みがかからないときには送信を止めるように作成され
ている。従って、９ビット目のデータ送出時の割り込み
の有無によって、送信を継続すべきか否か判定できる。
００ａにおいて、９ビット目のデータ送出時に、受信側
が肯定応答を行った場合には排他的論理和回路１の出力
がハイレベルになる。すなわち、ＣＰＵ１０１に割り込
みがかかる。Ｉ2 Ｃバス制御のためのソフトウェアは、
割り込みがかかると送信を継続するように、また、割り
込みがかからないときには送信を止めるように作成され
ている。従って、９ビット目のデータ送出時の割り込み
の有無によって、送信を継続すべきか否か判定できる。
【００３０】このように、マイクロコンピュータに衝突
検出機能を組み込むことにより、容易にマイクロコンピ
ュータをＩ2 Ｃバスに接続できる。従来のマイクロコン
ピュータをＩ2 Ｃバスに接続する場合には、ソフトウェ
アで第９ビット目の極性を判定する必要があった。ある
いは、Ｉ2 Ｃバスコントローラなどを接続する必要があ
った。ソフトウェアで極性判定を行う場合には、判定に
要する処理が負荷として加重される。すなわち、プロト
コル制御処理等に費やすことのできる時間が短くなる。
よって、データ転送速度を上げると処理が追いつかなく
なってしまう。この実施例によるマイクロコンピュータ
を使用すれば、ソフトウェア負荷が軽減されるので、デ
ータ転送速度を上げることができる。また、Ｉ2 Ｃバス
コントローラなどを接続する必要がないので、システム
が高価になることはない。
検出機能を組み込むことにより、容易にマイクロコンピ
ュータをＩ2 Ｃバスに接続できる。従来のマイクロコン
ピュータをＩ2 Ｃバスに接続する場合には、ソフトウェ
アで第９ビット目の極性を判定する必要があった。ある
いは、Ｉ2 Ｃバスコントローラなどを接続する必要があ
った。ソフトウェアで極性判定を行う場合には、判定に
要する処理が負荷として加重される。すなわち、プロト
コル制御処理等に費やすことのできる時間が短くなる。
よって、データ転送速度を上げると処理が追いつかなく
なってしまう。この実施例によるマイクロコンピュータ
を使用すれば、ソフトウェア負荷が軽減されるので、デ
ータ転送速度を上げることができる。また、Ｉ2 Ｃバス
コントローラなどを接続する必要がないので、システム
が高価になることはない。
【００３１】実施例２．図４はこの発明の第２の実施例
によるマイクロコンピュータにおけるＳＩＯの構成を示
すブロック図である。図において、１はＴX Ｄ端子の信
号とＲX Ｄ端子の信号とを比較する排他的論理和回路、
２は排他的論理和回路１の出力をクロック信号でラッチ
するＤフリップフロップ、３はＳＩＯＥフラグとＴＥフ
ラグとを入力とし出力がＤフリップフロップ２のリセッ
ト端子に接続されたアンド回路である。その他のもの
は、図７に示されたものと同様のものである。
によるマイクロコンピュータにおけるＳＩＯの構成を示
すブロック図である。図において、１はＴX Ｄ端子の信
号とＲX Ｄ端子の信号とを比較する排他的論理和回路、
２は排他的論理和回路１の出力をクロック信号でラッチ
するＤフリップフロップ、３はＳＩＯＥフラグとＴＥフ
ラグとを入力とし出力がＤフリップフロップ２のリセッ
ト端子に接続されたアンド回路である。その他のもの
は、図７に示されたものと同様のものである。
【００３２】次に動作について説明する。データ入出力
の基本的動作は、図７に示されたＳＩＯの動作と同様で
ある。ＳＩＯを動作させる場合には、Ｄフリップフロッ
プ２のリセット状態が解けて、Ｄフリップフロップ２は
動作可能状態になっている。
の基本的動作は、図７に示されたＳＩＯの動作と同様で
ある。ＳＩＯを動作させる場合には、Ｄフリップフロッ
プ２のリセット状態が解けて、Ｄフリップフロップ２は
動作可能状態になっている。
【００３３】よって、この場合にも、データの送信時
に、ＲX Ｄ端子の信号とＴX Ｄ端子の信号とに不一致が
生じたら、排他的論理和回路１の出力がハイレベルに立
ち上がる。すると、Ｄフリップフロップ２のＱ出力がハ
イレベルになり、ＣＰＵ１０１に割り込みがかかる。こ
のようにして、ソフトウェアによるＲX Ｄ端子の信号と
ＴX Ｄ端子の信号との比較処理を行わなくても、それら
の信号の間の不一致を検出できる。ソフトウェアで不一
致検出する必要がないので、ソフトウェアの負荷が軽く
なる。すなわち、他の処理、例えばプロトコル制御処理
を行うための時間が増えるので、データ転送速度を上げ
てもデータ送受信処理を遂行できる。
に、ＲX Ｄ端子の信号とＴX Ｄ端子の信号とに不一致が
生じたら、排他的論理和回路１の出力がハイレベルに立
ち上がる。すると、Ｄフリップフロップ２のＱ出力がハ
イレベルになり、ＣＰＵ１０１に割り込みがかかる。こ
のようにして、ソフトウェアによるＲX Ｄ端子の信号と
ＴX Ｄ端子の信号との比較処理を行わなくても、それら
の信号の間の不一致を検出できる。ソフトウェアで不一
致検出する必要がないので、ソフトウェアの負荷が軽く
なる。すなわち、他の処理、例えばプロトコル制御処理
を行うための時間が増えるので、データ転送速度を上げ
てもデータ送受信処理を遂行できる。
【００３４】以上のように、非同期式データ転送を実現
するためのＳＩＯに衝突検出機能を組み込むことによ
り、衝突検出が必要とされる非同期式データ転送におけ
るデータ転送速度を向上させることができる。
するためのＳＩＯに衝突検出機能を組み込むことによ
り、衝突検出が必要とされる非同期式データ転送におけ
るデータ転送速度を向上させることができる。
【００３５】
【発明の効果】以上のように、この発明によれば、シリ
アル入出力回路を内蔵したマイクロコンピュータを、出
力端子に供給される信号と入力端子からの信号とを比較
する衝突検出手段がシリアル入出力回路に設けるように
構成したので、ＬＡＮ通信におけるソフトウェア負荷を
低減し、ＬＡＮ制御回路などを付加することなく直接に
マイクロコンピュータを伝送路に接続した場合でも、Ｌ
ＡＮのデータ転送速度を高速化できる効果がある。
アル入出力回路を内蔵したマイクロコンピュータを、出
力端子に供給される信号と入力端子からの信号とを比較
する衝突検出手段がシリアル入出力回路に設けるように
構成したので、ＬＡＮ通信におけるソフトウェア負荷を
低減し、ＬＡＮ制御回路などを付加することなく直接に
マイクロコンピュータを伝送路に接続した場合でも、Ｌ
ＡＮのデータ転送速度を高速化できる効果がある。
【図１】 この発明の第１の実施例によるマイクロコン
ピュータに内蔵されるＳＩＯの構成を示すブロック図で
ある。
ピュータに内蔵されるＳＩＯの構成を示すブロック図で
ある。
【図２】 Ｊ１８５０ＬＡＮにおけるマイクロコンピュ
ータの接続形態を示すシステム構成図である。
ータの接続形態を示すシステム構成図である。
【図３】 Ｉ2 Ｃバスへのマイクロコンピュータの接続
形態を示すシステム構成図である。
形態を示すシステム構成図である。
【図４】 この発明の第２の実施例によるマイクロコン
ピュータに内蔵されるＳＩＯの構成を示すブロック図で
ある。
ピュータに内蔵されるＳＩＯの構成を示すブロック図で
ある。
【図５】 従来のマイクロコンピュータに内蔵されるＳ
ＩＯの構成を示すブロック図である。
ＩＯの構成を示すブロック図である。
【図６】 ワンチップマイクロコンピュータの内部構成
を示すブロック図である。
を示すブロック図である。
【図７】 従来のマイクロコンピュータに内蔵されるＳ
ＩＯの他の構成を示すブロック図である。
ＩＯの他の構成を示すブロック図である。
【図８】 Ｊ１８５０規格におけるアービトレーション
判定を説明するためのタイミング図である。
判定を説明するためのタイミング図である。
【図９】 従来のマイクロコンピュータによるＬＡＮの
構成を示すシステム構成図である。
構成を示すシステム構成図である。
【図１０】 従来のマイクロコンピュータによるＬＡＮ
の他の構成を示すシステム構成図である。
の他の構成を示すシステム構成図である。
１ 排他的論理和回路（衝突検出手段）、２ Ｄフリッ
プフロップ（衝突検出手段）、５１ クロック制御部
（クロック供給手段）、５２ 受信シフトレジスタ（シ
リアル入出力手段）、５５ 送信シフトレジスタ（シリ
アル入出力手段）、１０８ シリアル入出力回路。
プフロップ（衝突検出手段）、５１ クロック制御部
（クロック供給手段）、５２ 受信シフトレジスタ（シ
リアル入出力手段）、５５ 送信シフトレジスタ（シリ
アル入出力手段）、１０８ シリアル入出力回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 12/28 // Ｇ０６Ｆ 13/376 9172−5Ｅ Ｈ０４Ｌ 11/00 ３１０ Ｚ
Claims (1)
- 【請求項１】 並列データを直列データに変換して出力
端子に出力するとともに入力端子から入力した直列デー
タを並列データに変換するシリアル入出力手段と、この
シリアル入出力手段にデータ転送クロックを供給するク
ロック供給手段とを有するシリアル入出力回路を内蔵し
たマイクロコンピュータにおいて、前記シリアル入出力
回路は、前記出力端子に供給される信号と前記入力端子
からの信号とを比較する衝突検出手段を備えたことを特
徴とするシリアル入出力回路を内蔵したマイクロコンピ
ュータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7014022A JPH08204784A (ja) | 1995-01-31 | 1995-01-31 | シリアル入出力回路を内蔵したマイクロコンピュータ |
| US08/458,000 US5636343A (en) | 1995-01-31 | 1995-06-02 | Microcomputer with built-in serial input-output circuit and collision detection circuit responsive to common input-output line being occupied |
| DE19521404A DE19521404A1 (de) | 1995-01-31 | 1995-06-13 | Mikrocomputer mit eingebauter serieller Eingabe-Ausgabe-Schaltung |
| US08/815,288 US5765019A (en) | 1995-01-31 | 1997-03-11 | Microcomputer with built-in serial input-output circuit and collision detection circuit responsive to common input-output line being occupied |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7014022A JPH08204784A (ja) | 1995-01-31 | 1995-01-31 | シリアル入出力回路を内蔵したマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204784A true JPH08204784A (ja) | 1996-08-09 |
Family
ID=11849566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7014022A Pending JPH08204784A (ja) | 1995-01-31 | 1995-01-31 | シリアル入出力回路を内蔵したマイクロコンピュータ |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5636343A (ja) |
| JP (1) | JPH08204784A (ja) |
| DE (1) | DE19521404A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114077A (ja) * | 1993-10-19 | 1995-05-02 | Fuji Photo Optical Co Ltd | カメラ |
| JPH08204784A (ja) * | 1995-01-31 | 1996-08-09 | Mitsubishi Denki Semiconductor Software Kk | シリアル入出力回路を内蔵したマイクロコンピュータ |
| KR0184136B1 (ko) * | 1996-06-03 | 1999-05-15 | 구자홍 | 범용 마이컴을 이용한 아이 스퀘어 씨 통신 장치 |
| JP3638769B2 (ja) * | 1997-12-01 | 2005-04-13 | 株式会社ルネサステクノロジ | 通信制御装置 |
| DE10046664A1 (de) * | 2000-09-20 | 2002-03-28 | Bosch Gmbh Robert | Verfahren und Vorrichtung zur störsicheren Übertragung von Daten in einem Bus |
| JP2002252660A (ja) * | 2001-02-22 | 2002-09-06 | Mitsubishi Electric Corp | シリアルデータ通信装置及び通信エラー検出方法 |
| WO2004088524A1 (ja) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | バスファイト検出装置 |
| EP1515237B1 (de) * | 2003-09-04 | 2007-02-21 | Siemens Aktiengesellschaft | Schnittstelle für ein UART-basiertes Bussystem |
| TWI373714B (en) * | 2008-04-02 | 2012-10-01 | Novatek Microelectronics Corp | Electronic device for contention detection of bidirectional bus and related method |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2288927A1 (fr) * | 1974-06-24 | 1976-05-21 | Vallourec | Buse metallique ondulee |
| US4063220A (en) * | 1975-03-31 | 1977-12-13 | Xerox Corporation | Multipoint data communication system with collision detection |
| US4281380A (en) * | 1978-12-27 | 1981-07-28 | Harris Corporation | Bus collision avoidance system for distributed network data processing communications system |
| US4259663A (en) * | 1979-06-07 | 1981-03-31 | Ford Motor Company | Contention interference detection by comparison of transmitted and received signal information |
| US4271523A (en) * | 1979-06-07 | 1981-06-02 | Ford Motor Company | Contention interference detection in data communication receiver |
| US4672543A (en) * | 1982-08-31 | 1987-06-09 | Sharp Kabushiki Kaisha | Data transmission control apparatus in local network systems |
| US4667192A (en) * | 1983-05-24 | 1987-05-19 | The Johns Hopkins University | Method and apparatus for bus arbitration using a pseudo-random sequence |
| US4715031A (en) * | 1985-09-23 | 1987-12-22 | Ford Motor Company | Vehicular data transfer communication system |
| US4750168A (en) * | 1986-07-07 | 1988-06-07 | Northern Telecom Limited | Channel allocation on a time division multiplex bus |
| DD289188A7 (de) * | 1988-08-11 | 1991-04-25 | Tu Dresden,Direkt. Forsch.,De | Schaltungsanordnung zur erkennung von kollisionen in lokalen rechnernetzen |
| US5012467A (en) * | 1989-10-10 | 1991-04-30 | 3Com Corporation | Method and apparatus for collision detection in a local area network transceiver |
| JPH05233538A (ja) * | 1992-02-20 | 1993-09-10 | Oki Electric Ind Co Ltd | シリアルデータ転送装置 |
| JPH08204784A (ja) * | 1995-01-31 | 1996-08-09 | Mitsubishi Denki Semiconductor Software Kk | シリアル入出力回路を内蔵したマイクロコンピュータ |
-
1995
- 1995-01-31 JP JP7014022A patent/JPH08204784A/ja active Pending
- 1995-06-02 US US08/458,000 patent/US5636343A/en not_active Expired - Fee Related
- 1995-06-13 DE DE19521404A patent/DE19521404A1/de not_active Ceased
-
1997
- 1997-03-11 US US08/815,288 patent/US5765019A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5636343A (en) | 1997-06-03 |
| DE19521404A1 (de) | 1996-08-01 |
| US5765019A (en) | 1998-06-09 |
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