JPH08205523A

JPH08205523A - 電源制御回路

Info

Publication number: JPH08205523A
Application number: JP3311395A
Authority: JP
Inventors: Junichi Into; 純一印東
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-01-30
Filing date: 1995-01-30
Publication date: 1996-08-09

Abstract

(57)【要約】【目的】使用するトランスや制御手法を変更する場合
にも、最適な制御を容易に実行できる電源制御回路を提
供する。【構成】一個又は複数のデジタルＰＷＭ回路６を備
え、当該ＰＷＭ回路６は、ＰＷＭのオン幅、オフ幅の制
御をＰＷＭ信号一周期生成毎に一回、コンパレータ１の
比較結果に応じて最小単位幅で変更するように動作する
ことを特徴とし、少なくとも前記ＰＷＭ回路６のうち１
ヶのＰＷＭ回路６はオン幅、オフ幅の制御をＣＰＵ３で
も実施可能で該ＣＰＵ３は、コンパレータ１の出力を判
定し、その結果に応じて演算し、上記ＰＷＭの制御を可
能とした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特に複写機、プリンタ
等に具備された高圧電源やシリーズ電源の制御に適用さ
れる電源制御回路に関する。

【０００２】

【従来の技術】従来のこの種の電源制御回路、即ち、電
源回路の制御出力側の電圧をフィルタで介し取り出した
電圧と所定電圧とを比較するコンパレータと、該コンパ
レータの出力信号に基づいてＰＷＭ信号のパルス幅を増
減する電源制御部（デジタルＰＷＭ回路）と、該電源制
御部からのＰＷＭ信号に応じて前記制御出力及び出力電
圧を増減する前記電源回路とを有し、これらがループ状
に接続されて構成されている電源回路にあっては、共振
型フライバックトランスの制御をディジタル回路で構成
したパルス幅変調（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕ
ｌａｔｉｏｎ；ＰＷＭ）回路で実行していたため、パル
ス幅の増減の制御はハード回路で一意的に決めていた。
また、専用回路としてＰＷＭ信号のパルス幅コントロー
ルも、４パルス出力毎回にパルス幅を１回変更するよう
な仕様となっていた。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
た従来例は、共振型フライバックトランスのフライバッ
ク制御に適する制御条件であり、この同じ条件でフォワ
ード制御を実行しようとしても、出力電圧のデューティ
（ＤＵＴＹ）の変化に対する変化の条件が、フォワード
制御やシリーズ制御に対して大きく異なり、最適な制御
が実行できないという問題点があった。

【０００４】また、使用するトランスや回路を変更する
ことによって、最適制御条件が崩れるという問題点があ
った。このことは、制御回路全体を１チップＩＣ（集積
回路）に内蔵する場合、特に問題となる。

【０００５】実際、トランスを変更すると、トランスに
合わせてスイッチング周波数を変更する必要が生じる。
そのためパルス幅変調回路の周波数を変更することによ
り、最適制御条件が崩れるという問題点があった。ま
た、制御されている電源からシリーズ制御等を用いて新
たな電源を作るときには、両者の制御状態に応じ、制御
を適宜変更する必要がある。

【０００６】本発明は上述した従来の技術の有するこの
ような問題点に鑑みてなされたものであり、その目的と
するところは、負荷条件や、使用するトランス、またそ
の駆動方式の変更にもかかわらず、最適な制御を実行で
きる電源制御回路を安価に提供しようとするものであ
る。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に本発明の電源制御回路は、一個または複数のデジタル
ＰＷＭ回路を備え、該ＰＷＭ回路は、ＰＷＭのオン幅、
オフ幅の制御をＰＷＭ信号一周期生成毎に一回、コンパ
レータの比較結果に応じて最小単位幅で変更するように
動作することを特徴とし、少なくとも前記ＰＷＭ回路の
うち１ヶのＰＷＭ回路はオン幅オフ幅の制御をＣＰＵで
も実施可能で、該ＣＰＵは、コンパレータ出力を判定
し、その結果に応じて演算し、上記ＰＷＭの制御を可能
としたことを特徴とするものである。

【０００８】また、上記ＰＷＭ回路は、ＰＷＭのオン
幅、オフ幅の増加、減少の制御機能およびオン幅、オフ
幅の増加、減少の停止機能を有し、前記追加機能が、Ｐ
ＷＭのオン幅、オフ幅の最小単位の変更より優先される
ことが望ましい。

【０００９】また、上記ＣＰＵは、他の電源制御情報を
も加えて制御することが望ましい。

【００１０】更に前記ＰＷＭ回路は、アダーの演算で生
成されることを特徴とし、ＣＰＵはその生成されるＰＷ
Ｍ信号の周期とデューティーＭＡＸ値を決めるレジスタ
値を書換え可能で、その周期データは、特定の値のみを
用いることで特定の周波数の周波数固定のＰＷＭ信号を
得られるように構成することが望ましい。

【００１１】

【作用】一個または複数のデジタルＰＷＭ回路を備え、
該ＰＷＭ回路は、ＰＷＭのオン幅、オフ幅の制御をＰＷ
Ｍ信号一周期生成毎に一回、コンパレータの比較結果に
応じて最小単位幅で変更するように動作することによ
り、制御が単純となり回路も小さくできる。また、ＰＷ
Ｍ回路のうち少なくとも１ヶのＰＷＭ回路はオン幅、オ
フ幅の制御をＣＰＵでも実施可能で、該ＣＰＵは、コン
パレータ出力を判定し、その結果に応じて演算し、上記
ＰＷＭの制御が可能なので、負荷や回路条件の変更に
も、最適制御を実施可能である。

【００１２】更に、上記ＰＷＭ回路は、ＰＷＭのオン
幅、オフ幅の増加、減少の制御機能およびオン幅、オフ
幅の増加、減少の停止機能を有し、前記追加機能が、Ｐ
ＷＭのオン幅、オフ幅の最小単位の変更より優先される
ことにより、自由な制御条件の変更がより一層容易とな
る。

【００１３】また、ＣＰＵが他の電源制御情報をも加え
て電源制御することができるため、ソフトのプログラム
により、電源制御条件を自由に決めることができる。

【００１４】又、変更可能な周波数を限定することによ
り周期変更可能な複数のＰＷＭ回路を安価に構成でき
る。

【００１５】

【実施例】以下、本発明の実施例を図面に基づき説明す
る。

【００１６】（第１実施例）まず、本発明の第１実施例
を図１乃至図１２に基づき説明する。図１は、本発明の
第１実施例に係る電源制御回路の構成を示すブロック図
であり、同図中、１はコンパレータで、その出力端子２
がＣＰＵ（中央演算処理装置）３の入力端子４に接続さ
れている。ＣＰＵ３の第１出力端子５は、ディジタルの
パルス幅変調（ＰＷＭ）回路６のＵ（アップ）／Ｄ（ダ
ウン）制御信号入力端子７に接続されている。また、Ｃ
ＰＵ３の第２出力端子８は、ＰＷＭ回路６のタイムホー
ルド信号入力端子９に接続されている。また、ＣＰＵ３
の割り込み入力端子１０は、ＰＷＭ回路６のＰＷＭ出力
端子１１に接続されている。

【００１７】ＰＷＭ回路６のＰＷＭ信号出力端子１１
は、また電源回路１２のＰＷＭ信号入力端子１３に接続
されている。電源回路１２の電源出力端子１４は、フィ
ルター回路１５の信号入力端子１６に接続されている。
フィルター回路１５の信号出力端子１７は、コンパレー
タ１の（＋）信号入力端子１８に接続されている。コン
パレータ１の（−）信号入力端子１９は、ディジタル信
号をアナログ信号に変換するＤ／Ａ変換器２０の（＋）
電位のアナログ信号出力端子２１に接続されている。Ｄ
／Ａ変換器２０のディジタル信号入力端子２２は、ＣＰ
Ｕ３の８ビットの出力端子２３にバスライン２４を介し
て接続されている。Ｄ／Ａ変換器２０の基準電圧端子２
５は接地されている。また、２６はアナログスイッチ
で、一方の入出力端子がコンパレータ１の出力端子２に
接続され、他方の入出力端子が、端子７に接続されてい
る。また、コントロールゲートは信号線２７を通じてＣ
ＰＵ３の信号制御端子に接続されている。また、ＰＷＭ
回路６の内部レジスタのデータを設定するために、デー
タバス３５がＣＰＵ３とＰＷＭ６回路間に接続さっれて
いる。また、信号ライン２８を通して、選択するレジス
タのアドレス信号とそのレジスタのフラグ信号がＣＰＵ
３からＰＷＭ回路６に送出される構成になっている。

【００１８】次に上記構成の本実施例に係る電源制御回
路の動作を説明する。

【００１９】今、ＰＷＭ回路６は、タイムホールド信号
入力端子９がＬ（Ｌｏｗ）レベルの条件でそのＵ／Ｄ制
御信号入力端子７がＨ（Ｈｉｇｈ）レベルであれば、Ｐ
ＷＭ信号の１周期に１回、その信号を回路内にとりこみ
（例えば、ＰＷＭ信号のたち下がりタイミングで）、Ｐ
ＷＭ回路６のＰＷＭ信号出力端子１１から出力されるＰ
ＷＭ信号のＨレベルのパルス幅は最小単位幅の単位で短
くなるように、また、Ｌレベルのパルス幅は最小幅の単
位で長くなるように制御される。また、Ｕ／Ｄ制御信号
入力端子７がＬレベルであれば、ＰＷＭ信号の１周期に
１回、その信号を回路内に取り込み（例えば、ＰＷＭ信
号の立ち下がりのタイミングで）、ＰＷＭ回路６のＰＷ
Ｍ信号出力端子１１から出力されるＰＷＭ信号のＨレベ
ルのパルス幅が最小単位幅の単位で長くなるように、ま
たＬレベルのパルス幅は最小幅単位で短くなるように制
御される。

【００２０】同様にＰＷＭ回路６のタイムホールド信号
入力端子９がＨレベルであれば、ＰＷＭ回路６のＰＷＭ
信号出力端子１１から出力されるＰＷＭ信号のパルス幅
が変化しないように制御される。なお、タイムホールド
信号入力端子９がＬレベルであれば、ＰＷＭ回路６のＰ
ＷＭ信号出力端子１１から出力されるＰＷＭ信号のＨレ
ベル及びＬレベルのパルス幅は、前記のように、Ｕ／Ｄ
制御信号入力端子７に入力されるＵ／Ｄ制御信号に応じ
て、出力される１パルス毎に最小単位幅の単位で変化す
るように制御される。

【００２１】電源回路１２は、その外部よりＰＷＭ信号
入力端子１３に入力されるＰＷＭ信号のＨレベルのパル
スが増加すると、電源出力端子１４の電圧Ｖｏｕｔが共
に増加し、また、ＰＷＭ信号入力端子１３に入力される
ＰＷＭ信号のＨレベルのパルスが減少すると、電源出力
端子１４の電圧Ｖｏｕｔが共に減少するように構成され
ている回路である。なお、ＣＰＵ３を制御に用いないと
きには、ＣＰＵ３は、出力端子８をＬに設定し、出力端
子５をＨインピーダンス状態にセットした上で、信号線
２７をＨとしてアナログスイッチ２６をオンとすること
によって、出力端子２が入力端子７に直接接続され、Ｐ
ＷＭ信号はコンパレータの出力値に応じて（ＰＷＭ信号
の立ち下がり毎にその値をＰＷＭ回路６は回路内にとり
こみ）最小幅単位でそのＬ，Ｈレベルのパルス幅が変化
するよう出力される。

【００２２】実際、多くのフォワード制御、フライバッ
ク制御は、ＣＰＵを制御に用いないこのモードで問題な
く効果的に図１の回路で動作する。

【００２３】次にＣＰＵ３を制御に利用する動作につい
て、図２のフローチャートを用いて説明する。

【００２４】まず、ＣＰＵ３はステップＳ２００で回路
をイニシャライズし、必要なレジスタ等のデータ設定を
行う。具体的には、Ｄ／Ａ変換器２０の制御用デジタル
データ及びＰＷＭ回路６の周期設定レジスタ及びＤＵＴ
ＹＭＡＸレジスタである。次にＣＰＵ３はステップＳ
２０１において割り込み信号受付状態で待機する。この
割り込みは、ＣＰＵ３のタイマ割り込みでも良いし、Ｐ
ＷＭ回路６のＰＷＭ信号出力端子１１から出力されるＰ
ＷＭ信号をＣＰＵ３の割り込み入力端子１０に割り込む
入力信号としても良い。図１では、ＰＷＭ回路６のＰＷ
Ｍ信号出力端子１１から出力されるＰＷＭ信号をＣＰＵ
３の割り込み入力端子１０に入力する例を示している
（この場合、ＰＷＭ信号のたち上がり信号を割り込み信
号と考える。）。

【００２５】ＣＰＵ３は、割り込み信号を受け付ける
と、次のステップＳ２０２でＵ／Ｄ情報を入力端子４か
ら読み込み、それをレジスタにセットする。その時ＣＰ
Ｕ３は、必要なだけのレジスタを用意しており、順次読
み取ったＵ／Ｄ情報を異なるレジスタにセットして行
く。

【００２６】次にＣＰＵ３は、次のステップＳ２０３で
ＰＷＭ信号パルスのカウントと演算、または情報の検出
を行う。このステップＳ２０３でＣＰＵ３は、割り込み
毎に、その割り込み回数をレジスタに蓄積し、制御対象
のパルス数の判定用情報として用いる。タイマ割り込み
の場合は、タイマの設定時間をＰＷＭ周期で割る等の演
算を行った結果を用いることも可能である。

【００２７】次にＣＰＵ３は、次のステップＳ２０４で
Ｕ／Ｄ情報の反転やＵ／Ｄ停止フラグ等の情報を、該Ｃ
ＰＵ３がＵ／Ｄ情報をサンプリングするたびに判定し、
それを検出（勿論、演算を用いて抽出したその他の制御
情報でも良い）し、制御情報を交換する必要があるか否
かを判定する。制御情報を交換する必要がなければ前記
ステップＳ２０１の割り込み信号受付待機状態へ戻り、
制御情報を交換する必要があれば次のステップＳ２０５
でＣＰＵ３は、制御情報交換処理を実行する。その後Ｃ
ＰＵ３は、必要があれば次のステップＳ２０６でレジス
タをイニシャライズする。勿論、それ以前の情報を用い
たければ、一部のデータを保存しておくことは問題はな
い。その後、前記ステップＳ２０１の割り込み信号受付
待機状態へ戻る。

【００２８】次にＣＰＵ３の実際の制御動作について、
共振型フライバック・トランスを用いた場合を例にし
て、図３のフローチャートを用いて説明する。

【００２９】まず、ＣＰＵ３はステップＳ３０１であら
かじめ必要なレジスタ（例えば、Ｄ／Ａ変換器２０のデ
ジタルデータ、ＰＷＭ回路６の周期設定レジスタ、最大
のデューティーを規定するＤＵＴＹＭＡＸレジスタ）
をイニシャライズし、必要なデータ設定を行う。引き続
きＰＷＭ回路６の動作をスタートさせる。そして、ステ
ップＳ３０２でＵ／Ｄ停止フラグをＬとして、タイムホ
ールド信号をＬとするよう設定する。そして、ステップ
Ｓ３０３でＰＷＭ信号の立ち上がり信号による割り込み
回数を設定するＵ／Ｄカウントレジスタをクリアー（０
に設定）した後、ステップＳ３０４でＰＷＭ信号の割り
込みを検出し、ステップＳ３０５でＵ／Ｄ情報をＰＷＭ
回路６内にとりこみ、同時に４回の割り込みをステップ
Ｓ３０６のレジスタ更新シーケンスを用いて、Ｕ／Ｄカ
ウントレジスタ値を１アップしながらステップＳ３０７
で判定する。そして、ステップＳ３０７でＵ／Ｄカウン
トレジスタが「３」の時、４回目の割り込みを検出した
ならば、ステップＳ３０８に進み、今回サンプリングし
た情報が、４回前から今回サンプリングしたものと比較
して、すべてと同じであれば、ステップＳ３０３に戻
り、異なれば、ステップＳ３０９に進み、Ｕ／Ｄ停止フ
ラグをＨにする。このことによってＰＷＭ回路６のパル
ス幅の増減制御が可能となり、ステップＳ３１０で前記
ステップＳ３０５においてＵ／Ｄレジスタに取り込んだ
Ｕ／Ｄ情報によるパルス幅の最小単位幅の増減制御が実
行される。そして、その制御の終了後、ステップＳ３１
１でＵ／Ｄ停止フラグを再びＬに設定した後、前記ステ
ップＳ３０３に戻る。

【００３０】このようなフライバックトランスを用いた
電源制御の場合の具体的タイムチャートを図４に示す。
同図における（１）のＵ／Ｄ情報が

〔０〕のとき、
（２）のＰＷＭ信号の波形は、ＰＷＭ信号が４発出力さ
れる毎に１回の割合でＨ側のＯＮパルスが、ｄｔ分増加
し、Ｌ側のパルスがｄｔ分減少するように制御されてい
る。すなわち、Ｕ／Ｄフラグを、ＣＰＵ３は割り込み信
号が入る度にその情報を、コンパレータ出力からサンプ
リングし、（３）の４ビットのＵ／Ｄフラグに順次設定
してゆき、このフラグには常に、現在から４回前の割り
込み時までにサンプリングしたデータがサンプリングの
都度、更新され蓄積されている。

【００３１】割り込みレジスタの値が０〜３のときは、
Ｕ／Ｄ停止フラグはＬにセットされており、ＰＷＭ信号
のパルス幅の増減制御は許可されていない。そして割り
込みレジスタが３のとき割り込み回数の４回目を検出す
ると、ＣＰＵ３は（３）の４ビットのＵ／Ｄフラグの値
を読みにいき、一つのフラグ値でも他と異なるものがあ
れば、（それがＰ点における制御条件である。）ステッ
プＳ３０３に戻り、ＰＷＭの信号の増減制御なしに上記
制御を繰り返す。それに対し、すべてのフラグ値が同じ
であれば、割り込みの次のタイミングで（５）のＵ／Ｄ
停止フラグをＨにセットする。

【００３２】そのため、ＰＷＭ信号のたち下がり信号タ
イミングに同期して前記Ｕ／Ｄフラグ値を参照してＰＷ
Ｍ信号のパルス幅の増減制御が行なわれる。

【００３３】そして、次のＰＷＭ信号による割り込みの
前に割込みレジスタ４がリセットされ０となり、（５）
のＵ／Ｄ停止フラグがＬに再びセットされステップＳ３
０３に戻り、上記制御を繰り返す。

【００３４】次に本実施例に係るオン幅、オフ幅の増加
減少機能を有し、その停止機能がオン幅、オフ幅の増加
減少機能より優先され、またＰＷＭ周波数、ＤＵＴＹ
ＭＡＸを変更可能なＰＷＭ回路に関し、ＰＷＭ回路６に
ついて図５〜図７を用いて詳述する。図５〜図７は、２
チャンネル構成のＰＷＭ回路６（本実施例においては、
この１チャンネルのＰＷＭを利用するものとする）の内
部構成を示すブロック図であり、図５において、３０は
ＰＷＭ信号周期ＤＵＴＹ決定回路でＣＰＵ３からは、バ
ス４０、バッファ３９、バス３３を通じて、必要なレジ
スタにデータを書ける構造となっている。３１，３２は
内部バスで、それぞれ図６のアダー３４の異なった組の
入力端子に接続され、該アダー３４の出力端子は内部バ
ス３５を介してＰＷＭ１ラッチ３６、ＰＷＭ２ラッチ３
７の入力端子及びバッファ（第１Ｂ．Ｆ．）３８の入力
端子に接続している。そして、このバッファ３８の出力
端子がバス３３に接続されている。このバス３３は、図
５のバッファ（Ｂ．Ｆ．）３９を通じてＣＰＵバス４０
に接続されている。図６のＰＷＭ１ラッチ３６及びＰＷ
Ｍ２ラッチ３７の出力端子は、それぞれバス４１，４２
を介してバッファ（ＣＬＫ１Ｂ．Ｆ．）４３、バッファ
（ＣＬＫ２Ｂ．Ｆ．）４４を通じてバス４５に接続され
ていると同時に、バッファ４６，４７を通じてバス３１
に接続されている。

【００３５】図７において、４８はフリーランカウンタ
で、そのカウント値出力端子は、バス４９を介して図７
のディジタルコンパレータ５０の一方の組の入力端子に
接続されている。このディジタルコンパレータ５０の他
方の組の入力端子は、図６のバス４５に接続されてい
る。

【００３６】図７において、５１，５２は同期型Ｔフリ
ップフロップ（以下、ＴＦＦと記述する）で、トグル動
作を行う。各ＴＦＦ５１，５２の出力端子Ｑは、それぞ
れＰＷＭ１・ＯＵＴ端子、ＰＷＭ２・ＯＵＴ端子に接続
されている。また、各ＴＦＦ５１，５２のＣＬＯＣＫ
（クロック）入力端子Ｃは、ＴＳＥＴバー信号線に接続
され、データ入力端子Ｔは、それぞれ第１，第２の２入
力ＡＮＤゲート５３，５４の出力端子に接続されてい
る。２入力ＡＮＤゲート５３，５４の入力端子の１つ
は、共にディジタルコンパレータ５０の一致比較結果出
力端子に接続されている。第１，第２の２入力ＡＮＤゲ
ート５３，５４の残りの入力端子は、それぞれＳＵＭ１
Ｏ、ＳＵＭ２Ｏ信号線に接続されている。

【００３７】図６において、５５，５６はＤラッチで、
そのデータ入力端子Ｄは、アダー３４のキャリー出力端
子Ｃに接続されている。また、Ｄラッチ５５，５６のラ
ッチ信号入力端子Ｌは、それぞれ２入力ＡＮＤゲート５
７，５８の出力端子に接続されている。２入力ＡＮＤゲ
ート５７，５８のそれぞれの一方の入力端子には、アダ
ー３４のＣＬＯＣＫ（クロック）入力端子に加わるＴＳ
ＥＴ信号線が接続されていて、他方の入力端子には、そ
れぞれＰＭ１ＯＦＳ，ＰＭ２ＯＦＳの信号線が接続され
ている。第１，第２のＤラッチ５５，５６の出力端子Ｑ
は、それぞれ図５のＰＷＭ信号周期ＤＵＴＹ決定回路３
０に接続されている（具体的には、図８のＤラッチ５５
の出力端子Ｑの出力と表記されている信号線に相当する
部分に接続されている。）。

【００３８】図６において、コンパレータ結果を取り込
む第１の入力端子５９はＤＦＦ６０のデータ入力端子Ｄ
に接続されている。該ＤＦＦ６０の出力端子Ｑバーが２
入力ＡＮＤゲート６１の一方の入力端子に、出力端子Ｑ
が２入力ＡＮＤゲート６２の一方の入力端子にそれぞれ
接続されている。また、２入力ＡＮＤゲート６１，６２
の他方の入力端子は、共にＰＭ１ＯＮＳ信号線に接続さ
れている。コンパレータ結果を取り込む２入力ＡＮＤゲ
ート６１，６２の出力端子は、それぞれＯＲゲート６
３，６４の一方の入力端子に接続されている。コンパレ
ータ結果を取り込む第２の入力端子６５は、第２のＤＦ
Ｆ６６のデータ入力端子Ｄに接続され、該第２のＤＦＦ
６６の出力端子Ｑバーが２入力ＡＮＤゲート６７の一方
の入力端子に、出力端子Ｑが２入力ＡＮＤゲート６８の
一方の入力端子にそれぞれ接続されている。また、２入
力ＡＮＤゲート６７，６８の他方の入力端子は、共にＰ
Ｍ２ＯＮＳ信号線に接続されている。また、２入力ＡＮ
Ｄゲート６７，６８の出力端子は、それぞれＯＲゲート
６３，６４の一方の入力端子に接続されている。ＯＲゲ
ート６３，６４の出力端子は、それぞれバッファ（Ｂ．
Ｆ．）７０、バッファ（Ｂ．Ｆ．）６９の制御信号入力
端子に接続されている。

【００３９】図６において、ＰＷＭ１ラッチ３６，ＰＷ
Ｍ２ラッチ３７の制御信号入力端子は、それぞれ２入力
ＡＮＤゲート７２，７１の出力端子に接続されている。
また、２入力ＡＮＤゲート７１，７２の一方の入力端子
は、共にＴＳＥＴ信号線に接続されている。２入力ＡＮ
Ｄゲート７１，７２の他方の入力端子は、それぞれＣＨ
Ｇ２，ＣＨＧ１信号線に接続されている。また、バッフ
ァ４３，４４，４６，４７のゲートには、それぞれＳＵ
Ｍ１Ｏ，ＳＵＭ２Ｏ，ＣＨＧ１，ＣＨＧ２信号線が接続
されている。図５のバッファ３８，３９のゲートには、
それぞれＤラッチ７３の出力端子Ｑ及び出力端子Ｑバー
が接続されている。Ｄラッチ７３は、図１のＣＰＵ３の
フラグであり、そのラッチ入力端子ＬにＣＰＵ３から、
アドレス線３５が接続されアドレス信号が入力され、デ
ータ入力端子ＤにフラグへのセットデータがＣＰＵ３か
らセットできるように信号線２８が接続されている。

【００４０】図７において、７４は上述の各信号線のタ
イミング信号を生成するタイミング信号生成回路であ
り、インバータ７５、２分周回路７６及びディレー回路
７７等を、その内部基本クロック、φ／２、ＴＳＥＴ，
ＴＳＥＴバーを生成するために有している。７８はタイ
ミング信号生成回路７４の基本クロック信号入力端子
で、２分周回路７６の入力端子とディレー回路７７の入
力端子とにそれぞれ接続されている。ディレー回路７７
の出力端子がＴＳＥＴ信号線に接続されていると同時
に、インバータ７５の入力端子に接続されている。２分
周回路７６の出力端子は、フリーランカウンタ４８のク
ロック信号入力端子に接続されており、さらに、ＴＳＥ
Ｔ，ＴＳＥＴバー以外のタイミング生成回路の生成する
信号のベースクロックとなっている。また、インバータ
７５の出力端子がＴＳＥＴバー信号線に接続されてい
る。また、タイミング信号生成回路７４は、各種タイミ
ング信号を生成するのに必要なＴＦＦ５１，５２の出力
端子Ｑからの出力信号が入力する入力端子を持ってい
る。尚、ディレー回路７７が生成可能なディレー時間
は、０からφの半周期以下の時間とする。図５に示すよ
うに、ＰＷＭ周期ＤＵＴＹ決定回路３０には、Ｕ／ＤＳ
ＴＯＰ端子７９が接続されている。これは、図８におけ
るＵ／ＤＳＴＯＰ１端子７９に相当し、複合ゲート９３
の３入力ＡＮＤの１入力に接続している。

【００４１】図６において、バッファ６９，７０の出力
端子は、図５のバス３１に接続されている。また、バッ
ファ６９，７０の入力端子には、ラッチ１００，１０１
の出力端子が接続され、これらのラッチ１００，１０１
の入力端子は、図５のバス３３に接続されている。

【００４２】図８は、ＰＷＭ周期ＤＵＴＹ決定回路３０
のチャンネル１の構成を示すブロック図である（ＰＷＭ
周期ＤＵＴＹ決定回路３０のチャンネル２の構成は、チ
ャンネル１と同一であり、信号名の添字を１→２に変更
すること及び、Ｄラッチ５５の出力端子Ｑの出力をＤラ
ッチ５６の出力端子Ｑの出力とすることによって、チャ
ンネル２のＰＷＭ周期ＤＵＴＹ決定回路となる）。同図
において、８０はＰＷＭ信号のデューティを設定するた
めの８ビットのＤＵＴＹ設定レジスタ、８１はＰＷＭ信
号の周期を設定するための４ビットの周期設定レジスタ
で、そのクロック端子ＣＬＯＣＫには、イニシャル時に
周期（周波数）データを設定するための制御信号ＣＰＵ
ＳＥＴ１が入力される。８２は前記デューティの最大値
（ＭＡＸ）のリミッタ値を設定するための５ビットのＤ
ＵＴＹＭＡＸ値設定レジスタで、そのクロック端子ＣＬ
ＯＣＫには、イニシャル時にＤＵＴＹＭＡＸデータを設
定するための制御信号ＭＡＸＳＥＴ１が入力される。８
３はＤＵＴＹ設定レジスタ８０の設定データの出力を制
御するＤＵＴＹ出力バッファ、８４はＤＵＴＹ設定レジ
スタ８０と周期設定レジスタ８１の設定データを論理合
成した“周期−ＤＵＴＹ”データの出力を制御する周期
−ＤＵＴＹ出力バッファ、８５は周期設定レジスタ８１
とＤＵＴＹＭＡＸ値設定レジスタ８２の設定データを論
理合成した“周期−ＤＵＴＹＭＡＸ”データの出力を制
御する周期−ＤＵＴＹＭＡＸ出力バッファ、８６はＤＵ
ＴＹＭＡＸ値設定レジスタ８２の設定データを論理合成
した“ＤＵＴＹＭＡＸ補数”データの出力を制御するＤ
ＵＴＹＭＡＸ補数出力バッファ、８７はＤＵＴＹＭＡＸ
値設定レジスタ８２の設定データを論理合成した“ＤＵ
ＴＹＭＡＸ”データの出力を制御するＤＵＴＹＭＡＸ出
力バッファ、８８は８ビットの第１インバータ、８９は
５ビットの第２インバータ、９０，９１，９２は周期設
定レジスタ８１の設定値に応じて各バッファ８４，８
５，８６，８７の上位４ビットを制御するための第１〜
第３のＡＮＤゲート群、９３はイニシャル時にＤＵＴＹ
データをＤＵＴＹ設定レジスタ８０に設定するための制
御信号ＯＮＳＥＴ１と、ＤＵＴＹデータと増分データ１
００と加算または減分データ１０１との加算を演算した
結果を再度ＤＵＴＹ設定レジスタ８０に設定する時のク
ロックとなる制御信号ＰＭ１ＯＮＳと基準クロック信号
ＴＳＥＴとＰＷＭ信号のＵＰ／ＤＯＷＮを停止するＵ／
ＤＳＴＯＰ信号入力端子７９の入力信号との論理積ゲー
トの出力との論理和をとり、それをＤＵＴＹ設定レジス
タ８０のクロック端子ＣＬＯＣＫに入力するための第１
の複合ゲート、９４はＤＵＴＹデータと、その増分デー
タ１００または減分データ１０１との演算時に発生する
制御信号ＰＭ１ＯＮＳと、ＤＵＴＹデータと図７のフリ
ーランカウンタ４８のカウント値との加算時に発生する
制御信号ＣＨＧ１ＯＮの信号がＤＵＴＹ出力バッファ８
３のコントロールゲートへの入力として図６のＤラッチ
５５の出力端子Ｑからの出力が０の時に許可するか、ま
たはＤＵＴＹデータと“ＤＵＴＹＭＡＸ”データとの比
較時において発生する制御信号ＰＭ１ＯＦＳが発生した
とき、ＤＵＴＹ出力バッファ８３のコントロールゲート
にその信号の入力を許可する第２の複合ゲート、９５は
“周期−ＤＵＴＹ”データと図７のフリーランカウンタ
４８のカウント値との加算時に発生する制御信号ＰＭ１
ＯＦＯの周期−ＤＵＴＹ出力バッファ８４のコントロー
ルゲートへの入力を図６のＤラッチ５５のＱ出力が０の
時に許可するための第１のＡＮＤゲート、９６は図６の
Ｄラッチ５５のＱ出力が１の時に制御信号ＰＭ１ＯＦＯ
を周期−ＤＵＴＹＭＡＸ出力バッファ８５のコントロー
ルゲートに入力させ、“周期−ＤＵＴＹ”データに代わ
って“周期−ＤＵＴＹＭＡＸ”データを図７のフリーラ
ンカウンタ４８のカウント値と加算させるための第２の
ＡＮＤゲート、９７は図６のＤラッチ５５のＱ出力が１
の時に制御信号ＣＨＧ１ＯＮ、またはＰＭ１ＯＮＳをＤ
ＵＴＹＭＡＸ補数出力バッファ８６のコントロールゲー
トに入力することを許可し、ＤＵＴＹデータに代わって
“ＤＵＴＹＭＡＸ”データを図７のフリーランカウンタ
４８のカウント値と加算させるための第３の複合ゲー
ト、９８は図６のＤラッチ５５の出力端子Ｑの出力の反
転出力を得るための第３のインバータである。

【００４３】尚、各レジスタ８０〜８２の入力側は、図
５のバス３３に、各バッファ８３〜８５，８７の出力側
は、図５のバス３２に、バッファ８６の出力側は、図５
のバス３１にそれぞれ接続されている。また、各素子は
以下のように接続している。インバータ８８の８本の入
力端子はレジスタ８０のＭＳＢから、ＬＳＢの各ビット
の出力端子にそれぞれ接続されていて、その出力の下位
４ビットはそれぞれバッファ８４の下位４ビットにそれ
ぞれ接続されている。また、上位４ビットはそれぞれ４
個の２入力ゲートで構成された２入力ゲート群９０の異
なったゲートの一方の入力ゲートにもそれぞれ接続さ
れ、そのゲートの出力がそれぞれ、バッファ８４の上位
４ビットに接続されている。すなわち、入力がレジスタ
８０のＭＳＢに接続された２入力ＡＮＤゲートの出力が
バッファ８４のＭＳＢの入力ゲートに接続する対応関係
をもって、順に接続している。

【００４４】同様に、２入力ＡＮＤゲート９０群の他方
の入力端子はレジスタ８１の出力端子にそれぞれ各ビッ
ト別に接続されている。具体的には、レジスタ８１のＭ
ＳＢの出力がその出力がバッファ８４のＭＳＢの入力に
接続している２入力ＡＮＤゲート９０の他端に接続し、
そこからＬＳＢに向かって順に同様の関係でレジスタ８
１の出力端子は２入力ＡＮＤゲート群９０の他方の入力
端子に接続されている。レジスタ８１、２入力ＡＮＤゲ
ート群９０、バッファ８４と同等の接続関係がレジスタ
８１、２入力ＡＮＤゲート群９１、バッファ８５およ
び、レジスタ８２、２入力ＡＮＤゲート群９２、バッフ
ァ８７の間に成立する（２入力ＡＮＤゲート群９１、９
２の他方の入力端子の接続を除き）。なお、その際のバ
ッファ８５のＬＳＢからの下位３ビットはＨレベルであ
るＶＤＤに接続されており、バッファ８７のＬＳＢから
の下位３ビットはＬレベルであるＶＳＳに接続されてい
る。なお、バッファ８７のＬＳＢから４ビット目の入力
端子は直接レジスタ８２のＬＳＢのビットに接続されて
いる。同様にレジスタ８２のＬＳＢのビットはインバー
タ８９のＬＳＢの入力端子に接続され、その出力端子
が、バッファ８５、８６のＬＳＢから４ビット目の入力
端子に接続されている。２入力ＡＮＤゲート群９２の他
の入力端子はそれぞれ、レジスタ８２の出力端子のＭＳ
Ｂから順に４ビット各々、その出力がバッファ８７のＭ
ＳＢに接続しているゲートから順次相互接続されてい
る。そして、２入力ＡＮＤゲート９２の出力端子は、さ
らにインバータ群８９の４ビットの入力端子にそれぞれ
接続し、その出力がバッファ８６の上位４ビットに接続
されていると同時に２入力ＡＮＤゲート９１の他方の入
力端子に接続されている。その接続関係は、レジスタ８
２のＭＳＢからの４ビットのデータが、順に、バッファ
８５、８６のＭＳＢからの４ビットの入力端子に順に同
じ関係で出力されるように接続されている。また、バッ
ファ８６のＬＳＢからの下位３ビットはＨレベルである
ＶＤＤに接続されている。

【００４５】次に図８の構成のＰＷＭ信号の周期ＤＵＴ
Ｙ決定回路３０によって決定されるＰＷＭ出力データの
生成動作について説明する。尚、図９は、ＰＷＭ信号の
周期ＤＵＴＹ決定回路３０のバス３１、バス３２への出
力データが図５〜図７のＰＷＭ回路６で処理された後の
ＰＷＭ信号の出力信号及び内部制御信号の動作状態を示
すタイムチャートである。

【００４６】システムリセット時に、図１のＣＰＵ３よ
り図８の各レジスタ８０〜８２に所要のデータが信号ラ
イン２８，内部バス３５を用いて設定される。この時、
レジスタ８１には、「００００Ｂ」、「０００１Ｂ」、
「００１１Ｂ」、「０１１１Ｂ」、「１１１１Ｂ」の５
種類の内の１つのデータが設定できる。ＰＷＭ信号の周
期は、上記設定値が「００００Ｂ」の時、最小周期（φ
／２の１５クロック分）、「１１１１Ｂ」の時、最大周
期（φ／２の２５５クロック分）となる。上記設定デー
タによって、バッファ８４の下位５ビット目から上位の
どのビットまでの出力を有効にさせるかが第１のＡＮＤ
ゲート群９０によって決まり、この第１のＡＮＤゲート
群９０を介して出力される、レジスタ８０の設定データ
の第１インバータ８８による反転データが、ＰＷＭ信号
の“周期−ＤＵＴＹ”データとして当該バッファ８４か
らバス３２へ規定のタイミングで出力されることによ
り、図５〜図７のＰＷＭ回路６は、ＰＷＭ信号の周期を
一定に保つことができる。

【００４７】動作原理の詳細は後述するが、このことを
原理から簡単に説明すると、当該ＰＷＭ回路はＰＷＭ出
力信号のオンタイムデータ（すなわちＤＵＴＹデータ）
と、オフタイムデータを交互に加算演算し、演算結果と
フリーランカウンタの一致比較をカウンタが１アップす
る毎に比較し、一致する度に前記演算を繰り返し、かつ
ＰＷＭの出力用ＴＦＦの出力値を反転することで、ＰＷ
Ｍ信号を生成している。さて、その際に周波数の一定な
ＰＷＭを実現するためには、ＣＰＵから、その周期を決
定する周期データを与え、デューティーデータとの差分
を計算して、オフタイムデータとして、アダーの演算に
供する必要がある。

【００４８】その際、その周期とデューティーのデータ
の差の演算は、周期データとして周期設定レジスタに与
えられる有効なデータのＬＳＢからＭＳＢに向かって連
続する全ビットを１に限定すると、１の補数演算を非常
に簡単な回路、すなわち、第１インバータ８８と２入力
ＡＮＤゲート群９０で実現することができる。

【００４９】例えば、レジスタ８０の設定データが「０
１Ｈ」で、レジスタ８１の設定データが「００００Ｂ」
であるとすると、まず、ＰＷＭ信号のＨ期間がφ／２の
１クロック幅出力される。そして、第１インバータ８８
は「０１Ｈ」の反転出力として「ＦＥＨ」を出力する
が、その上位４ビットは第１の２入力ＡＮＤゲート群９
０の一方の入力であるため、バッファ８４から出力され
る“周期−ＤＵＴＹ”データは「０ＥＨ」になり、ＰＷ
Ｍ信号出力は、Ｌ期間がφ／２の１４クロック幅で出力
されるモードとなる。このようにレジスタ８１において
設定された周期内でバッファ８３，８４の出力が１の補
数の関係を保ち、ＰＷＭ信号の周期が一定となるように
演算制御される。

【００５０】また、レジスタ８２は、ＤＵＴＹＭＡＸ
値を設定するレジスタであり、レジスタ８１において
「１」が設定されたビット値によって決定される周期の
時間より、ＰＷＭ信号のオン幅が大きくならぬようＰＷ
Ｍ信号を制御するためのレジスタである。そのため当該
ＤＵＴＹＭＡＸリミッタ値は、周期設定レジスタ８１に
設定された値と、ＡＮＤゲート群９２によって、その値
が制限を受ける。即ち、レジスタ８２の値＜レジスタ８
１の値のとき、第３のＡＮＤゲート群９２よって、レジ
スタ８２の値がレジスタ８１の値と同値となるよう制限
を受ける。そして、その制限を受けた値より、ＰＷＭ信
号のオン幅が増加しないようにオン幅の増加が後述する
手順で制限される。

【００５１】なお、ＤＵＴＹＭＡＸリミッタ値は、その
バッファ８７の下位３ビットが、最悪条件でＰＷＭ信号
の１周期毎のオフ時間の特定タイミングで遂行され得る
演算の制御信号ＰＭ１ＯＦＯ、ＰＭ１ＯＮＳ、ＰＭ１Ｏ
ＦＳのタイミングにおける演算時間を確保するためにプ
ルダウンされているため、最悪条件でも、周期よりも７
クロック以上短く、オン幅を制限するデータとしてバッ
ファ８７より出力される。そして、制御信号ＰＭ１ＯＦ
Ｓの出力時に行われるＤＵＴＹデータとＤＵＴＹＭＡＸ
データとの比較は、ＤＵＴＹＭＡＸ補数データが、上位
５ビットは第２インバータ群８９をの出力を、下位３ビ
ットは、バッファ８６の入力側でプルアップされたもの
がその情報としてバッファ８６より出力され、ＤＵＴＹ
ＭＡＸリミッタ値に対する補数データとしてバス３１に
出力される。当該回路は、ＰＷＭ信号のＤＵＴＹ値（オ
ン幅データに相当する値）がＤＵＴＹＭＡＸリミッタ値
に達し、ＤＵＴＹデータに代わってＤＵＴＹＭＡＸデー
タがバッファ８７より出力された時に、“周期−ＤＵＴ
Ｙ”データに代わってバッファ８５より“周期−ＤＵＴ
ＹＭＡＸ”データが出力されるよう動作するが、この周
期−ＤＵＴＹＭＡＸデータは、ＤＵＴＹデータから“周
期−ＤＵＴＹ”データを生成するのと同様にして、レジ
スタ８１のレジスタ値及びＤＵＴＹＭＡＸデータより第
２インバータ８９と第２のＡＮＤゲート群９１を介して
生成されるＤＵＴＹＭＡＸ値の補数データであり、バッ
ファ８５より出力される。

【００５２】尚、バッファ８５の下位３ビットは、バッ
ファ８７の下位３ビットに対して補数関係になる必要が
あるため、プルアップしている。例えば、レジスタ８１
の設定データが「００００Ｂ」であるとすると、レジス
タ８２においては最下位ビットのみ「１」を設定するこ
とができ、ＰＷＭ信号を得るためには、必然的に「００
００１Ｂ」が設定されることになり、バッファ８７から
出力されるＤＵＴＹＭＡＸデータは「０８Ｈ」となる。
また、バッファ８６から出力されるＤＵＴＹＭＡＸ補正
データは「Ｆ７Ｈ」となり、制御信号ＰＭ１ＯＦＳの出
力時に、ＤＵＴＹデータとＤＵＴＹＭＡＸデータとの比
較のために、図６のアダー３４でＤＵＴＹデータに加算
されるが、この時ＤＵＴＹデータが「０９Ｈ」になって
いるとすると、アダー３４はキャリーを発生して図６の
Ｄラッチ５５の出力端子Ｑの出力は「１」となる。この
Ｄラッチ５５の出力端子Ｑの出力「１」により、次に生
成されるＰＷＭ信号のＤＵＴＹデータとして、バッファ
８３から出力されるＤＵＴＹデータに代わってバッファ
８７からＤＵＴＹＭＡＸデータ「０８Ｈ」が出力される
ことにより、ＤＵＴＹＭＡＸリミッタ動作が遂行され
る。更に、バッファ８４から出力される“周期−ＤＵＴ
Ｙ”データに代わってバッファ８５より“周期−ＤＵＴ
ＹＭＡＸ”データ「０７Ｈ」が出力されることにより、
ＰＷＭ信号の周期が「０ＦＨ」（φ／２の１５クロック
分の長さ）となり、ＤＵＴＹＭＡＸリミッタ動作時にお
いても図５〜図７のＰＷＭ回路６は、ＰＷＭ信号の周期
を一定に保つことができる。

【００５３】次に図５〜図７のＰＷＭ回路６の動作を、
図８及び図９乃至図１１に基づき説明する。図９は、図
５〜図７に示すＰＷＭ回路６の動作の基本タイミングを
示すタイムチャート、図１０は、同ＰＷＭ回路６のＰＷ
Ｍ１・ＯＵＴに関する処理手順を示すフローチャート、
図１１は、基本タイミングを示すタイムチャートであ
る。図１０には示していないが、本実施例の動作スター
ト時には説明を簡単にするために、ＣＰＵとのインタフ
ェース以外のレジスタ、ラッチ、フリップフロップ及び
カウンタは、「００Ｈ（１６進数のゼロ）」にイニシャ
ライズする。そして動作開始前に、ＣＰＵはあらかじめ
必要なＤＵＴＹ、周期、ＤＵＴＹＭＡＸに対応する値を
レジスタ８０，８１，８２にセットする。また、設定信
号ラインは、明記していないが、ＣＰＵは増分データ１
００，減分データ１０１にＦＦ，０１をセット可能であ
り、セットする。（このレジスタ８０〜８２は、これ以
外の値は設定できない）また、ＣＰＵは、図５のＵ／Ｄ
停止信号入力端子７９の入力信号が「１」となるように
信号をセットする。なお、図７のフリーランカウンタ４
８は、「０」から「１」ずつカウントアップし、「ＦＦ
Ｈ」になると「０」になるように動作する。

【００５４】パルス生成の基本原理は、生成するＰＷＭ
信号のＤＵＴＹデータ、“周期−ＤＵＴＹ”データをＰ
ＷＭ１・ＯＵＴの場合には、ラッチ３６のデータがフリ
ーランカウンタ４８の値に一致する度に（ステップＳ９
０１〜９０３）、一致した時のフリーランカウンタ４８
の値と、生成するパルスのＤＵＴＹデータまたは“周期
−ＤＵＴＹ”データとを交互に、アダー３４で和をとり
（ステップＳ９０２，Ｓ９０４）、その結果を再びラッ
チ３６にセットし、その値とフリーランカウンタ４８の
値とを比較し、この手続きを繰り返す。その時、加える
ＤＵＴＹデータ、“周期−ＤＵＴＹ”データは、上述の
ようにＰＷＭ周期ＤＵＴＹ決定回路３０よりバス３２上
に出力され、アダー３４でラッチ３６のデータと加算さ
れ、その結果が再びラッチ３６にセットされる。

【００５５】ＰＷＭ１・ＯＵＴに関する処理手順の簡単
なフローチャートを図１０に示す。

【００５６】同様に、ＰＷＭ・２ＯＵＴの場合には、ラ
ッチ３７のデータがフリーランカウンタ４８の値と一致
する度に（ステップＳ９０１またはステップＳ９０
３）、一致した時のフリーランカウンタ４８の値と、生
成するパルスのＤＵＴＹデータまたは“周期−ＤＵＴ
Ｙ”データとを交互に、アダー３４で和をとり（ステッ
プＳ９０２またはステップＳ９０４）、その結果を再び
ラッチ３７にセットし、その値とフリーランカウンタ４
８の値とを比較し、この手続きを繰り返す。その時、加
えるＤＵＴＹデータ、“周期−ＤＵＴＹ”データは、Ｐ
ＷＭ１・ＯＵＴと同様にＰＷＭ周期ＤＵＴＹ決定回路３
０よりバス３２上へ出力され、アダー３４でラッチ３７
のデータと加算され、その結果が再びラッチ３７にセッ
トされる（ステップＳ９０４またはステップＳ９０
２）。タイミング的には、ラッチ３６とフリーランカウ
ンタ４８のデータの一致比較と同じタイミングで、ラッ
チ３７のデータとＰＷＭ２・ＯＵＴに関するデータとの
加算をアダー３４で実行し、その結果を再びラッチ３７
にセットできるタイミング設計になっており、同様に、
ラッチ３７とフリーランカウンタ４８のデータの一致比
較と同じタイミングで、ラッチ３６のデータとＰＷＭ１
・ＯＵＴに関するデータとの加算をアダー３４で実行
し、その結果を再び第１ラッチ３６にセットできるタイ
ミング設計になっている。

【００５７】但し、これらの加算処理は、必ずＰＷＭ１
ＯＵＴへの信号処理系はＰＷＭ１・ＯＵＴ、またＰＷＭ
２ＯＵＴへの信号処理系はＰＷＭ２・ＯＵＴの出力値が
反転した直後のタイミングやコンパレータの一致信号の
生じないタイミング、即ち図１１に示す「ＣＨＧ１Ｏ
Ｎ」、「ＣＨＧ２ＯＮ」、「ＰＭ１ＯＦＯ」、「ＰＭ２
ＯＦＯ」の各信号のタイミングでのみそれぞれ実行され
る。これらの制御のために、ＰＷＭ信号周期ＤＵＴＹ決
定回路３０の内部のバッファ８３，８４，８５，８６，
８７と、クロックドバッフア４３，４４，４６，４７と
が適宜切り換え制御する必要があり、その基本的制御信
号を、図１１のタイムチャートに示す。なお当然のこと
であるが、ＰＷＭ１ＯＵＴのためのＰＷＭ信号周期ＤＵ
ＴＹ決定回路３０に相当するものがＰＷＭ２ＯＵＴにも
必要であり、これを図１２に図示する。

【００５８】前記基本的制御信号は、具体的には、それ
ぞれ「ＣＨＧ１ＯＮ」、「ＣＨＧ２ＯＮ」、「ＰＭ１Ｏ
ＦＯ」、「ＰＭ２ＯＦＯ」、「ＣＨＧ２」、「ＣＨＧ
１」、「ＳＵＭ１Ｏ」、「ＳＵＭ２Ｏ」である。また、
アダー３４は、ＴＳＥＴ信号の立上がりのタイミング毎
に、その入力端子に加わる信号の和の結果を、その出力
にセットし、その値をバス３５上に出力するように動作
する。即ち、通常のアダーとＤＦＦを１つのモジュール
にした構成となっている。更に、ラッチ３６のラッチク
ロック入力端子には、ＴＳＥＴ，ＣＨＧ１の論理積した
制御信号が２入力ＡＮＤゲート７２を通じて与えられ、
ラッチ３７のラッチクロック入力端子には、ＴＳＥＴ，
ＣＨＧ２の論理積した制御信号が２入力ＡＮＤゲート７
１を通じて与えられている。また、バッファ４３，４４
のコントロール端子には、それぞれ図１１に図示してあ
る制御信号「ＳＵＭ１Ｏ」、「ＳＵＭ２Ｏ」が与えら
れ、上述した複雑な制御を時分割で動作可能としてい
る。

【００５９】ＣＨＧ１，ＣＨＧ２はそれぞれＰＷＭ１・
ＯＵＴ及びＰＷＭ２・ＯＵＴが反転したすぐ次のφ／２
のクロックの１周期分のタイミングをさし、ＣＨＧ１＝
ＣＨＧ１ＯＮ＋ＰＭ１ＯＦＯ、ＣＨＧ２＝ＣＨＧ２ＯＮ
＋ＰＭ２ＯＦＯである。ディジタルコンパレータ５０の
比較結果は、２入力ＡＮＤゲート５３，５４の一方の入
力端子に入力され、これらの２入力ＡＮＤゲート５３，
５４の出力信号をＴＦＦ５１，５２の入力端子Ｔに、Ｔ
ＳＥＴバーの立ち上がりのタイミングでサンプリングし
て与え、その出力を反転させることで、ＰＷＭ１・ＯＵ
Ｔ及びＰＷＭ２・ＯＵＴに正しいＰＷＭ信号が出力され
る。このために、２入力ＡＮＤゲート５３，５４の他方
の入力端子には、それぞれＳＵＭ１０，ＳＵＭ２０のチ
ャンネルセレクト信号が接続されている。

【００６０】尚、図１１に示すタイミング例は、図８の
チャンネル１のＤＵＴＹ設定レジスタ８０と図１２のチ
ャンネル２のＤＵＴＹ設定レジスタに、それぞれ「０３
Ｈ」のデータがセットされている時のものである。ま
た、各回路の初期値は、図１のＣＰＵ３がフラグをオン
として、図５のバッファ３９をスルーの状態にしてバッ
ファ３８をハイインピーダンス状態とする。その上でＣ
ＰＵ３は、アドレス信号とストロボ信号より作成された
データセット信号を信号線ＭＡＸＳＥＴ１，ＭＡＸＳＥ
Ｔ２，ＯＮ１ＳＥＴ，ＯＮ２ＳＥＴ，ＣＰＵＳＥＴ１，
ＣＰＵＳＥＴ２に加え、ＣＰＵバス４０，バス３３を通
してＰＷＭ信号データ出力回路３０の内部のそれぞれの
レジスタに初期データをセットする。その後、ＣＰＵ３
は、Ｄラッチ７３のフラグに「０」を書き込み、バッフ
ァ３８をスルーに、バッファ３９をハイインピーダンス
状態にする。

【００６１】次に、ＰＷＭ信号のＤＵＴＹ制御のタイミ
ングについて図６〜図７を用いて説明する。この制御
は、ディジタルコンパレータ５０の一致の生じないＰＷ
Ｍ信号がオフ（０）のタイミング中の信号ＰＭ１ＯＮ
Ｓ，ＰＭ２ＯＮＳを使用してアダー３４を利用して演算
している。

【００６２】ＰＷＭ１・ＯＵＴのＤＵＴＹの制御は、第
１入力端子５９がＨレベルの時は、ＰＷＭ１・ＯＵＴの
ＤＵＴＹを小さくするように、第１入力端子５９がＬレ
ベルの時は、ＰＷＭ１・ＯＵＴのＤＵＴＹを大きくする
ように制御するようになっている。即ち、第１入力端子
５９の値は、ＤＦＦ６０によりＣＭＰ・ＣＬＫ１（具体
的にはＰＭ１０Ｆ０の立ち上がり）に同期してサンプリ
ングされ、その出力がＨレベルの時にはＤＦＦ６０の出
力端子Ｑの出力がＨレベルとなり、Ｌレベルの時には出
力端子Ｑの出力にＬレベルがサンプリングされる。

【００６３】そして、ＤＦＦ６０の出力端子Ｑの出力が
Ｈレベルの時は、各ゲート６１〜６４により、信号ＰＭ
１ＯＮＳがＨレベルになるタイミングでバッファ６９が
選択されスルーとなり、バッファ７０がハイインピーダ
ンス状態となる。逆にＤＦＦ６０の出力端子Ｑの出力が
Ｌレベルの時には、各ゲート６１〜６４により、信号Ｐ
Ｍ１ＯＮＳがＨレベルになるタイミングでバッファ７０
が選択されスルーとなり、バッファ６９がハイインピー
ダンス状態となる。

【００６４】即ち、ＤＵＴＹを増やす時には、ラッチ１
０１の「０１Ｈ」が書き込まれたレジスタの値と図８の
ＤＵＴＹ設定レジスタ８０の和を取り、それを再びＤＵ
ＴＹ設定レジスタ８０に書き込み、ＤＵＴＹ設定レジス
タ８０の値を「１」増やすように制御される。また、Ｄ
ＵＴＹを減らす時には、ラッチ１０１の「ＦＦＨ」が書
き込まれたレジスタ値と、ＤＵＴＹ設定レジスタ８０の
和を取り、それを再びＤＵＴＹ設定レジスタ８０に書き
込み、ＤＵＴＹ設定レジスタ８０の値を「１」減らすよ
うに制御される。

【００６５】同様に、ＰＷＭ２・ＯＵＴのＤＵＴＹの制
御は、第２入力端子６５がＨレベルの時には、ＰＷＭ２
・ＯＵＴのＤＵＴＹを小さくするように、Ｌレベルの時
には、ＰＷＭ２・ＯＵＴのＤＵＴＹを大きくするように
制御するようになっている。尚、第２入力端子６５の値
は、ＤＦＦ６６によりＣＰＭ・ＣＬＫ２（具体的には、
ＰＭ２０Ｆ０の立ち上がり）に同期してサンプリングさ
れ、その出力がＨレベルの時にはＤＦＦ６６の出力端子
Ｑの出力がＨレベルとなり、Ｌレベルの時は出力端子Ｑ
にＬレベルがサンプリングされる。そして、ＤＦＦ６６
の出力端子Ｑの出力がＨレベルの時は、各ゲート６１〜
６４により、ＰＭ２ＯＮＳの信号がＨレベルになるタイ
ミングでバッファ７０が選択されスルーとなり、同時に
バッファ６９はハイインピーダンス状態となる。即ち、
ＤＵＴＹを増やす時には、ラッチ１０１の「０１Ｈ」が
書き込まれたレジスタの値とチャンネル２のＤＵＴＹ設
定レジスタの値との和を取り、それを再びチャンネル２
のＤＵＴＹ設定レジスタに書き込み、チャンネル２のＤ
ＵＴＹ設定レジスタの値を「１」増やすように制御され
る。また、ＤＵＴＹを減らす時には、ラッチ１００の
「ＦＦＨ」の書き込まれたレジスタの値とチャンネル２
のＤＵＴＹ設定レジスタの値との和を取り、それを再び
チャンネル２のＤＵＴＹ設定レジスタに書き込み、チャ
ンネル２のＤＵＴＹ設定レジスタの値を「１」減らすよ
うに制御される。

【００６６】次に、ＤＵＴＹの最大値リミッタの制御の
タイミングについて、図５〜図８に基づき説明する。こ
の制御も図７のディジタルコンパレータ５０の一致の生
じない、ＰＷＭ信号がオフタイム（Ｌレベルにおけるタ
イミング）のタイミングを利用しており、具体的には、
信号ＰＭ１ＯＦＳ、ＰＭ２ＯＦＳのタイミングでアダー
３４を利用して演算している。

【００６７】ＰＷＭ１・ＯＵＴの場合、ＰＭ１ＯＦＳの
タイミングで、ＤＵＴＹ設定レジスタ８０の値とバッフ
ァ８６の出力値がアダー３４で加算され、その結果にキ
ャリーがあれば、Ｄラッチ５５に「１」がセットされ
る。尚、そのラッチタイミングは、ＰＭ１ＯＦＳとＴＳ
ＥＴ信号が２入力ＡＮＤゲート５７を通じてＤラッチ５
５のＬ入力端子に与えられ、そのＬ入力端子信号が
「１」のとき該Ｄラッチ５５の出力端子Ｑの出力にアダ
ンのキャリー出力の信号をスルーにする。そして、Ｌ入
力端子が「０」となって前記アダンのキャリーがラッチ
される。この後、ＰＷＭ信号周期ＤＵＴＹ決定回路３０
において、上述したように出力データの処理が行われ
る。

【００６８】ＰＷＭ２・ＯＵＴの場合、ＰＭ２０ＦＳの
タイミングでチャンネル２におけるＤＵＴＹ設定レジス
タの値とバッファとの出力値がアダー３４で加算され、
その結果にキャリーがあれば、Ｄラッチ５６に「１」が
セットされる。尚、そのラッチタイミングは、ＰＭ２Ｏ
ＦＳとＴＳＥＴ信号が２入力ＡＮＤゲート５７を通じて
Ｄラッチ５６のＬ入力端子に与えられ、そのＬ入力端子
信号が「１」のとき、該Ｄラッチ５６の出力端子Ｑの出
力にアダーのキャリー出力の信号をスルーにする。この
後、ＰＷＭ周期ＤＵＴＹ決定回路３０において、上述し
たように出力データの処理が行われる。

【００６９】尚、以上の動作タイミングを得るためのタ
イミング信号を生成するのがタイミング信号生成回路７
４である。この回路７４は、基本クロック信号入力端子
７８に基本クロック信号が与えられ、それの２分周回路
７６で分周された信号が、フリーランカウンタ４８のク
ロック信号入力端子に出力される。また、基本クロック
をディレー回路７７で遅延された信号がＴＳＥＴ信号と
して出力され、それをインバータ７５で反転した信号が
ＴＳＥＴバーとして使用される。それ以外の全てのタイ
ミングは、これらの信号と、ＰＷＭ１・ＯＵＴ及びＰＷ
Ｍ２・ＯＵＴの信号を用いて、タイミング信号生成回路
７４内でディジタル微分の手法で容易に生成できる。

【００７０】尚、ここでの第１及び第２のコンパレータ
の比較結果の入力端子５９，６５が、図１の端子７に相
当する。また、Ｕ／ＤＳＴＯＰ端子７９がＬレベルの
時、ＰＷＭ信号の出力ＤＵＴＹは、ＤＵＴＹ設定レジス
タ８０の値を変更できないため変化せず一定となるもの
であり、このＵ／ＤＳＴＯＰ端子７９が図１の端子９に
相当する。なお、この端子９をＬに設定し続けることに
よって、容易にＰＷＭ信号を、周波数、ＤＵＴＹ固定と
することができる。

【００７１】（第２実施例）次に、本発明の第２実施例
を図１３に基づき説明する。図１３は、本発明の第２実
施例に係る電源制御回路の構成を示すブロック図であ
る。

【００７２】図１３は、図１の電源制御回路の出力か
ら、第２の電源を生成するため、図１に用いた制御回路
と同様の電源制御回路を図１の回路図に付加して構成し
たものである。そこで、図１での制御回路と同じ動作お
よび制御をするものには、同じ符号に「−２」を付加し
て等価性を示し、各々の機能の説明は省略する。

【００７３】図１３中、１−２はコンパレータで、その
出力端子２−２がＣＰＵ３の入力端子４−２に接続され
ると同時に、ＰＷＭ回路６−２のＵ／Ｄ制御信号入力端
子７−２に接続されている。ＰＷＭ回路６−２のＰＷＭ
信号出力端子１１−２は３０１の抵抗Ｒ１の一端に接続
され、その他端は、エミッタが接地されているＮＰＮト
ランジスタ３０２のベースに接続されている。

【００７４】ＮＰＮトランジスタ３０２のコレクタは、
負荷抵抗（Ｒ２）３０３に接続され、負荷抵抗（Ｒ２）
３０３の他端は、他端が接地されている抵抗（Ｒ４）３
０５の一端と、他端がＶＯＵＴに接続されている抵抗
（Ｒ３）３０４一端に接続し、さらに、他端が接地され
ているコンデンサ（Ｃ１）３０６のＣ１の一端に接続さ
れ、さらに、フィルター回路３０７の入力端子３０８と
フィルター回路１５−２の入力端子と１６−２にそれぞ
れ接続されている。

【００７５】フィルター回路３０７の出力は、第２の電
源出力端子３０９のＶＯＵＴ２端子に接続されている。
また、フィルター回路１５−２の出力端子１７−２は、
コンパレータ１−２の（−）入力端子に接続している。
コンパレータ１−２の（＋）信号入力端子１９−２は、
デジタル信号をアナログ信号に変換するＤ／Ａ変換器２
０−２の（＋）電位のアナログ信号出力端子２１−２に
接続されている。Ｄ／Ａ変換器２０−２のデジタル信号
入力端子２２−２はＣＰＵ３の８ビットの信号出力端子
２３−２にバスライン２４−２を介して接続されてい
る。

【００７６】また、Ｄ／Ａ変換器２０−２の基準電圧端
子２５−２は接地されている。

【００７７】また、信号ライン２８を通して、選択する
レジスタのアドレス信号とそのレジスタのフラグの選択
信号がＣＰＵ３からＰＷＭ回路６−２に送出される構成
になっている。また、上記選択されたアドレスにデータ
を転送するバス３５が、ＣＰＵ３とＰＷＭ回路６−２間
に接続されている。

【００７８】次に、動作について説明する。

【００７９】これは、上述の第１実施例で安定化され出
力される電源出力ＶＯＵＴから、新たな安定化電圧ＶＯ
ＵＴ２の安定化された電源を作る回路で、第１実施例の
動作は第１実施例で説明ずみのため省略し、新たに追加
された回路の動作について説明し、さらに全体動作につ
いて説明する。

【００８０】フィルター回路３０７の入力端子３０８に
入る電圧は、ＶＯＵＴを抵抗（Ｒ３）３０４と抵抗（Ｒ
４）３０５で分圧し、その電圧Ｃ１で平滑したものを、
トランジスタ３０２でスイッチングし、抵抗（Ｒ２）３
０３を介して放電するように制御することで生成され
る。そのような構成になっているため、フィルター回路
３０７の入力端子３０８に入力さる電圧はフィルター回
路１５−２、コンパレータ１−２の＋入力端子を介して
ＰＷＭ回路６−２の信号入力端子７−２にフィードバッ
クすることにより、フィードバック制御がかかる。即
ち、あらかじめ、ＣＰＵ３がＤ／Ａ変換器２０−２にあ
らかじめ、制御したい電圧情報のデジタル値信号ライン
を２４−２を通じセットしておくと同時に、信号ライン
２８でＰＷＭの設定レジスタをセレクトし、必要な情報
を信号ライン３５を通じてレジスタ８０，８１，８２に
相当するレジスタにセットしておく。そして、フィルタ
ー回路３０７の入力端子３０８の電圧がフィルター回路
１５−２を通じてコンパレータ１−２の（−）信号入力
端子１８−２に入力される電圧が（＋）信号入力端子１
９−２に入力される電圧より下がると、出力端子２−２
がＨとなり、ＰＷＭ回路６−２のデューティーが増加
し、トランジスタ３０２がオンとなる率が多くなりフィ
ルター回路３０７の入力端子３０８の電圧は減少する。
また、この入力端子３０８の電圧がフィルター回路１５
−２を通じてコンパレータ１−２の（−）信号入力端子
１８−２に入力される電圧が（＋）信号入力端子１９−
２に入力される電圧より上がると、出力端子２−２がＬ
となり、ＰＷＭ回路６−２のデューティーが減少し、ト
ランジスタ３０２がオンとなる率が少なくなり入力端子
３０８の電圧は減少し、フィードバック制御が実行され
る。そして、この入力端子３０８に入力される電圧がフ
ィルター回路３０７ので整流され、安定化された電圧Ｖ
ＯＵＴ２を得ることができる。このような電源の場合に
は特に、制御中に制御のＵ／Ｄに関するＣＰＵ３の介在
は必要とせずとも、安定な制御ができる。

【００８１】ただし、このような電源制御方式において
は必ず、２つ以上のＰＷＭ生成回路が必要となり、本実
施例におけるＰＷＭ回路６−２は、第１実施例で未使用
だったＰＷＭ回路部分（図１２に図示した部分）を用い
ることにより、第１実施例のＰＷＭ回路とカウンタやコ
ンパレータ、アダー部分を共用が可能なことから、非常
にコンパクトに安価な制御の自由度の高い複数のＰＷＭ
による電源制御回路を実現できる。なお図１の電源回路
１２に相当するものが、図１３では、１２と１２−２で
ある。また、１２−２は抵抗３０１，３０３及びトラン
ジスタ３０２で構成されている。

【００８２】また、この場合、ＰＭＷ回路６−２の端子
１１−２がＰＷＭ２ＯＵＴに対応し、端子７−２が入力
端子６５、信号ライン２８，３５，４０は第１実施例の
ＰＷＭ回路６と共通ラインとなる。

【００８３】また、Ｕ／ＤＳＴＯＰ１端子７９に相当す
るＵ／ＤＳＴＯＰ２端子は内部でＨレベルに接地するよ
うＣＰＵが制御すればよい。

【００８４】また、図１３の電源で、ＶＯＵＴの電圧
が、安定化されている必要のない場合にはＣＰＵ３は信
号出力端子８をＨに設定し、ＣＰＵ３の第１出力端子５
からに出力されるＰＷＭの信号デューティーを固定する
ことも可能である。

【００８５】また、第１実施例の電源部分の制御も、信
号ライン２７の出力をＨレベルとし、第１の出力端子５
をＨインピーダンス状態とし、第２の出力端子８の出力
をＬレベルにして、ＣＰＵ３による制御の介在をＤ／Ａ
変換器２０及び２０−２の設定電圧のみにするＰＷＭに
よるフィードバック制御も可能である。

【００８６】また、第１実施例の電源部分の制御は、第
１実施例のようにＣＰＵ３が介在し、またＶＯＵＴ２の
電圧制御の方も、コンパレータ１−２の出力端子２−２
から出力される比較結果をＣＰＵ３がサンプリングし、
その制御状態を見ながら、制御を変更することも可能で
ある。具体的には電源の立ち上げ時等に、Ｄ／Ａ変換器
２０及び２０−２のデジタルデータを逐次変更しなが
ら、目的の電圧値に設定する場合、設定の変更をコンパ
レータ１−２の出力端子２−２の出力をＣＰＵ３が観測
し、その安定条件（Ｈレベルの変化等の情報）を検出し
たら、Ｄ／Ａ変換器２０及び２０−２のデジタルデータ
をその都度変更することも可能である。

【００８７】

【発明の効果】以上のように、本発明の電源制御回路に
よれば、駆動周波数の設定可変なデジタルＰＷＭ回路を
備え、該ＰＷＭ回路は、ＰＷＭのオン幅、オフ幅の制御
をＰＷＭ信号一周期生成毎に一回、コンパレータの比較
結果に応じて最小単位幅で変更するように動作すること
を特徴し、少なくとも前記ＰＷＭはオン幅、オフ幅の制
御をＣＰＵでも実施可能で、該ＣＰＵは、コンパレータ
出力を判定しその結果に応じて演算し、上記ＰＷＭの制
御を可能としたので、ＣＰＵ制御が必要のない場合に
は、ハード回路のみで容易に電源制御が可能であると共
に、電源制御方式の変更によっても、Ｕ／Ｄ制御が容易
にＣＰＵによる演算によって可能となるメリットがあ
る。

【００８８】さらに、上記ＰＷＭ回路は、ＰＷＭのオン
幅、オフ幅の増加、減少の制御機能およびオン幅、オフ
幅の増加、減少の停止機能を有し、前記追加機能がＰＷ
Ｍのオン幅、オフ幅の最小単位の変更より優先されるよ
う動作するので、トランスの駆動条件の変更に伴い、必
要となる複雑な制御もＣＰＵによって実施可能となる。
また、上記構成のため、ＰＷＭ信号のデューティーの可
変も停止することができるため、固定のＰＷＭ信号が必
要な制御への応用も容易となる。さらに、シーケンス条
件によって、ＣＰＵで制御を容易に切り替えることがで
きるため、電源の制御条件に応じて自由な最適制御が実
現でき、特に、電源立ち上げのような場合には上記オン
幅、オフ幅の増加、減少の停止機能によって、電圧の立
ち上がりスピードを遅くし、オーバーシュートを発生し
ないようにできる利点がある。

【００８９】又、ＰＷＭ回路を工夫したので安価にでき
る利点がある。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る電源制御回路の構成
を示すブロック図である。

【図２】同装置におけるＣＰＵの基本的な制御動作を示
すフローチャートである。

【図３】同装置におけるＣＰＵのフライバックトランス
を用いた場合の制御動作を示すフローチャートである。

【図４】同装置における信号のタイミングを示すタイム
チャートである。

【図５】同装置におけるＰＷＭ回路の構成を示すブロッ
ク図である。

【図６】同装置におけるＰＷＭ回路の構成を示すブロッ
ク図である。

【図７】同装置におけるＰＷＭ回路の構成を示すブロッ
ク図である。

【図８】同ＰＷＭ回路におけるＰＷＭ周期ＤＵＴＹ決定
回路の構成を示すブロック図である。

【図９】同ＰＷＭ信号データ出力回路の出力データに対
するＰＷＭ信号の出力状態を示すタイムチャートであ
る。

【図１０】同ＰＷＭ回路の動作の基本タイミングを示す
タイムチャートである。

【図１１】同装置におけるＰＷＭ１・ＯＵＴに関する処
理手順を示すフローチャートである。

【図１２】同ＰＷＭ回路における第２実施例に係るＰＷ
Ｍ周期ＤＵＴＹ決定回路の構成を示すブロック図であ
る。

【図１３】本発明の第２実施例に係る電源制御回路の構
成を示すブロック図である。

【符号の説明】

１コンパレータ３ＣＰＵ（中央演算処理装置）６ＰＷＭ回路（パルス幅変調回路）

Claims

【特許請求の範囲】

【請求項１】一個または複数のデジタルＰＷＭ回路を
備え、当該ＰＷＭ回路は、ＰＷＭのオン幅、オフ幅の制
御をＰＷＭ信号一周期生成毎に一回、コンパレータの比
較結果に応じて最小単位幅で変更するように動作するこ
とを特徴とし、少なくとも前記ＰＷＭ回路のうち１ヶの
ＰＷＭ回路はオン幅、オフ幅の制御をＣＰＵでも実施可
能で、該ＣＰＵは、コンパレータ出力を判定し、その結
果に応じて演算し、上記ＰＷＭの制御を可能としたこと
を特徴とする電源制御回路。
【請求項２】前記コンパレータは、電源回路の制御出
力側の電圧をフィルタを介して取り出した電圧と予め設
定された所定電圧とを比較し、前記ＰＷＭ回路は、前記
コンパレータの出力信号に基づいてＰＷＭ信号のパルス
幅を増減し、前記電源回路は、前記ＰＷＭ回路からのＰ
ＷＭ信号に応じて前記制御出力および出力電圧を増減
し、前記コンパレータとＰＷＭ回路と電源回路とがルー
プ状に接続されていることを特徴とする請求項１記載の
電源制御回路。
【請求項３】上記ＰＷＭ回路は、ＰＷＭのオン幅、オ
フ幅の増加、減少の制御機能およびオン幅、オフ幅の増
加、減少の停止機能を有し、前記追加機能が、前記ＰＷ
Ｍのオン幅、オフ幅の最小単位の変更より優先されるこ
とを特徴とする請求項１または２記載の電源制御回路。
【請求項４】上記ＣＰＵは、他の電源制御情報をも加
えて電源制御することを特徴とする請求項１，２または
３記載の電源制御回路。
【請求項５】前記ＰＷＭ回路は、アダーの演算で生成
されることを特徴とし、前記ＣＰＵは、その生成される
ＰＷＭ信号の周期とデューティーＭＡＸ値を決めるレジ
スタ値を書換え可能で、その周期データは、特定の値の
みを用いることで特定の周波数の周波数固定のＰＷＭ信
号を得られるように構成したことを特徴とする請求項１
〜３または４記載の電源制御回路。