JPH0820951B2 - プロセッサの動作速度を速める方法 - Google Patents

プロセッサの動作速度を速める方法

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JPH0820951B2
JPH0820951B2 JP3138670A JP13867091A JPH0820951B2 JP H0820951 B2 JPH0820951 B2 JP H0820951B2 JP 3138670 A JP3138670 A JP 3138670A JP 13867091 A JP13867091 A JP 13867091A JP H0820951 B2 JPH0820951 B2 JP H0820951B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータ回路に関
し、特に、コンピュータプロセッサの動作をスピードア
ップする方法及び装置に関する。
【０００２】
【従来の技術】縮小命令セット（ＲＩＳＣ）コンピュー
タはほぼクロックサイクルごとに１つの命令を実行する
ことができるので、他のコンピュータと比べて動作速度
の点では有利である。この利点は、命令が実行されるた
びに、続いて次の命令が実行されるように、各動作の様
々な段階をパイプライン化（時間に関してオーバレイさ
せる）ことにより得られる。命令がそれぞれ同数の個別
動作，通常は取り出し，復号，実行及び戻し書き込みの
各動作を含んでいる限り、パイプライン化は適切に機能
する。ところが、ロード命令や記憶命令などのいくつか
の命令はプロセッサチップから情報を送り出すこと又は
チップから情報を検索することを要求するため、すなわ
ち、より多くの個別ステップを実行しなければならない
ため、そのような命令は一般により多くの個別動作を必
要とする。このため、パイプライン化方式を利用するコ
ンピュータにおいてロード動作及び記憶動作の実行に要
する時間を短縮することは、システムのスピードアップ
にとっては非常に重要である。
【０００３】
【発明が解決しようとする課題】従って、本発明の目的
は、コンピュータプロセッサの動作速度を増すことであ
る。本発明の別のさらに特定的な目的は、パイプライン
化方式を利用するプロセッサを含むコンピュータシステ
ムの動作速度を増すことである。
【０００４】
【課題を解決するための手段】本発明の上記の目的及び
その他の目的は、プロセッサの動作により要求される情
報のアドレスを予測する方法であって、ロード命令の有
効アドレスを、所定の数のステップだけ早く実行すべき
命令のアドレスにより索引付けしうる位置に記録する過
程と、その位置に既に記憶されている何れかのロード動
作に関する有効アドレスを、同様に所定の数のステップ
だけ実行すべき命令のアドレスにより索引付けしうる第
２の位置に記録する過程と、命令ごとに、先行ロード命
令がそのアドレスに対して索引付けされているか否かを
判定する過程と、その命令のアドレスに対して索引付け
された最前の２つのロード命令の差を確定する過程と、
次のロード命令の予測アドレスを得るために、その差を
最前のロード命令のアドレスに加算する過程とから成る
方法において実現される。パイプラインの中でロード命
令が、そのアドレスが計算される位置に到達するよりあ
る数の動作ステップだけ前にそのロード命令を予想し、
その命令がアクセスするアドレスを予測し、そのアドレ
スのデータを取り出すことにより、ロード命令が現れた
後の次のクロックサイクルでロード命令が情報を使用で
きる状態になるので、通常のパイプライン化プロセッサ
動作においてロード命令と関連して起こっていた遅延を
なくすことが出きる。
【０００５】本発明の上記の目的及び特徴と、その他の
目的及び特徴は、添付の図面に関連する以下の詳細な説
明を参照することによりさらに良く理解されるであろ
う。尚、図面中、いくつかの図を通して、同じ素子は同
じ図中符号により示される。
【０００６】〔表記法及び用語〕以下の詳細な説明の中
には、コンピュータメモリの内部におけるデータビット
の操作をアルゴリズムや記号表示によって表している部
分がある。そのようなアルゴリズムによる説明と表示
は、データ処理技術に熟達する人が同じ分野の当業者に
作業の内容を最も有効に伝達するために使用する手段で
ある。
【０００７】ここでは、また、一般的にも、アルゴリズ
ムは所望の結果に至る首尾一貫した一連のステップであ
ると考えられる。それらのステップは、物理的な量の物
理的操作を要求するステップである。通常、それらの量
は記憶，転送，組み合わせ，比較及びその他の方法によ
る操作が可能である電気的信号又は磁気信号の形態をと
るが、必ずしもそうである必要はない。主に一般に使用
されている用語であるという理由により、それらの信号
をビット，値，要素，記号，文字，項，数などと呼ぶと
好都合である場合があることがわかっている。ただし、
これらの用語及びそれに類する用語は全て適切な物理的
な量と関連させるべきものであり、そのような量に便宜
上付されたラベルであるにすぎないということを忘れて
はならない。
【０００８】さらに、実行される操作を、一般にはオペ
レータが実行する知的動作と関連している加算又は比較
などの用語で表すことが多いが、本発明の一部を成す、
ここで説明する動作のいずれについても、そのようなオ
ペレータの能力は多くの場合に不要であるか、又は望ま
しくない。動作は機械の動作である。本発明の動作を実
行するのに有用な機械には、汎用デジタルコンピュータ
又はそれに類する他の装置がある。いずれの場合にも、
コンピュータを動作させるに際しての方法動作と、計算
それ自体の方法との明確な区別に留意すべきである。本
発明は、電気的信号又はその他の物理的（たとえば、機
械的，化学的）信号を処理して、他の所望の物理的信号
を発生するときにコンピュータを動作させる装置及び方
法ステップに関する。
【０００９】
【実施例】先に指摘した通り、ＲＩＳＣコンピュータ
は、１つの命令を実行するたびに、続いて次の命令を実
行するように各命令の様々の段階をパイプライン化する
ことにより、ほぼクロックサイクルごとに１つの命令を
実行することができるので、他のコンピュータと比べて
動作速度の点で有利である。命令がそれぞれ同数の個別
動作，通常は取り出し，復号，実行及び戻し書き込みの
動作を含んでいる限りにおいては、パイプライン化方式
は十分に機能する。図１は、５つの個別命令をパイプラ
イン化した時間図である。初めの３つの命令はそれぞれ
互いに重複する動作段階を有しているため、クロックサ
イクルごとに１つの命令が１度実行されることがわかる
であろう。
【００１０】しかしながら、ロード命令や記憶命令など
のいくつかの命令はプロセッサチップから情報を送り出
すこと又はチップから情報を検索することを要求する
か、あるいは利用可能なポートより多くの位置をアクセ
スしなければならないので、そのような命令が必要とす
る個別動作の数は一般に多くなる。ロード命令は、通
常、完了までに最も長い時間を要する命令である。図１
の第４の命令がロード命令である。ロード動作の初めの
２つの段階で命令を取り出し、復号し、ロード情報に関
して有効アドレスを計算した後、情報をメモリから戻し
て、ロード命令に続く命令がその情報を使用できるよう
になるまでに、相当の数のクロックサイクル（図では３
つ）が必要である。そのために、ロード動作の結果が利
用可能な状態になるまでに、プロセッサは次の命令の実
行を遅らせざるをえない。従って、パイプライン化方式
を利用するコンピュータにおいてロード動作及び記憶動
作に要する時間を短縮することは、システムの動作速度
を考える上で非常に重要なのである。
【００１１】命令を実行するのに要する時間の短縮とい
う点で、ロード命令は特に改善を行いやすいように思わ
れる。いくつかの命令シーケンスが何度も繰り返し起こ
るので、ロード命令は他の命令の特定のセットの後に何
度か現れることになる。ロード命令が現れたとき、アク
セスすべき情報は、ロード命令の最前の有効アドレスか
ら所定の数のアドレスだけ進んだメモリアドレスにある
のが普通である。このような繰り返し状況が起こること
から、プロセッサをスピードアップするためにロードア
ドレスを予測するのは実行可能な方法であると考えられ
る。
【００１２】本発明は、コンピュータシステムの動作に
要する時間を短縮するために、次のロード動作がアクセ
スするメモリアドレスを予測する方式を利用する。パイ
プラインの中でロード命令が、そのアドレスが計算され
る位置に到達するよりある数の動作ステップだけ前にそ
のロード命令を予想し、先のロード動作に関する情報を
使用して、命令がアクセスするであろうアドレスを予測
し、予測したアドレスのデータを取り出すことにより、
ロード命令が現れた後の次のクロックサイクルで情報を
利用できる状態になるので、通常のパイプライン化プロ
セッサ動作においてロード命令と関連して起こっていた
遅延をなくすことができる。
【００１３】このような所望の結果を得るために、本発
明では、それまでのロード命令の有効アドレスを含む予
測テーブルをメモリに記憶する。最前のロード動作と、
そのすぐ前のロード動作の有効アドレスはロード命令の
前に起こる命令によりテーブルの索引付けされた位置に
記憶される。最前のロード動作と、そのすぐ前のロード
動作とのアドレスの差を確定するために、それらのロー
ド動作の有効アドレスを比較する。このアドレス差を最
前のロード動作の有効アドレスに加算して、新たな予測
アドレスを得る。この新たな予測アドレスをアクセスす
ると、次にロード動作が要求するであろう情報であると
期待されるものが提供される。実際にこれが正しい情報
であるか否かを判定するために予測アドレスをロード命
令の実際の有効アドレスと比較する。アドレスが同じで
あれば、情報は正しく、直ちに全く遅延なくプロセッサ
はその情報を利用することができる。アドレスが同じで
なければ、ロード命令の有効アドレスを使用して、ロー
ド動作をその正規の時間シーケンスで実行する。その結
果、予測動作により時間を節約できるか、又はロード動
作に通常要する時間が必要とされる。いずれの場合に
も、その動作によってロードアドレスをアクセスするた
めの時間が増すことはない。
【００１４】図２は、本発明に従った予測テーブルを示
す。このテーブルはメモリのいくつかの行を含む。メモ
リの各行にはいくつかの個別エントリが記憶されてい
る。基本構成では、それらのエントリは、特定のソフト
ウェアプログラムによって既に完了したロード動作にお
いて使用された有効アドレスである。予測テーブルの各
行は、ロード命令より予め選択された命令数だけ前に発
生したアドレスの下位ビットによりアクセスされる。通
常、アクセスアドレスはプロセッサのプログラムカウン
タに供給され、パイプライン中のそれぞれの命令と関連
づけられる。予測テーブルの１つの行をアクセスするた
めの下位ビットのこのアドレッシングは、何れかの通常
のメモリアレイへの指標付けと同じ方式で実行される。
使用する下位ビットの数は、予測テーブルに含むのが望
まれるメモリの行の数によって決まる。テーブルの１例
はメモリの２Ｋ行を構成するために１１ビットを利用す
る。
【００１５】予測テーブルに関しては、記録動作と、予
測動作の２つの動作が実行される。記録動作は、ロード
動作が起こるたびに実行される。記録動作においては、
ロード命令の有効アドレスをＬＥＡ列の適切な索引位置
に導入する。予測動作を予測すべきロード動作より動作
４つ分だけ前に開始することが望まれるシステムを例に
とると、ロード命令の有効アドレスはロード命令より命
令４つ分だけ前の命令のアドレスにより索引付けされ
る。ビットを記憶するためにパイプラインの中で戻るべ
きステップの数は、ロード動作を実行するために要する
時間として最も確率の高い時間に基づいて適切に選択さ
れる。パイプライン化システムでは、割り込みの発生に
備えていくつかの段階を保持しておかなければならない
ので、ロード命令より命令４つ分だけ前の命令は利用可
能な状態にあるのが普通である。何らかの理由により利
用できないのであれば短絡先入れ先出し回路が情報を提
供しても良い。
【００１６】前述のように、現在ロード命令の有効アド
レスはクロック時間４回分だけ前の命令に関わる予測テ
ーブルのＬＥＡスペースに導入される。この命令シーケ
ンスを繰り返してゆくと、次にこのロード動作より命令
４つ分だけ前の命令が実行されるときに、最前に計算し
たロード命令の有効アドレスを直ちに利用できる。
【００１７】現在有効アドレスについて要求されたＬＥ
Ａスペースに既に有効アドレスがある場合には、旧有効
アドレスを、最前の有効アドレスのすぐ前の有効アドレ
スを指示する列ＮＬＥＡのメモリスペースに移動する。
ＬＥＡスペースにアドレスが現れうる唯一の方法は記録
動作により索引付けされるべきであるので、先にＬＥＡ
列に入っていたアドレスは、いずれも、現在のロード命
令が先にアクセスされたときに起こったロード命令を指
示する。ＬＥＡ列とＮＬＥＡ列の２組の有効アドレスの
差がこの索引値における最前の２つの有効ロードアドレ
スの差、すなわち、それらのアドレスが互いにどれほど
離れているかを示すことは当業者にはわかるであろう。
その後、次のロード命令がおそらくは目指すであろう新
たなアドレスを得るために、この差の値を現在有効アド
レスの値に加算すれば良い。
【００１８】予測動作は現在命令を取り上げ、テーブル
中のＬＥＡ列の有効アドレスの値を読み取り、その値を
その行についてのＬＥＡ列とＮＬＥＡ列の有効アドレス
の差に加算し、そのアドレスにある情報を事前にアクセ
スして、命令４つだけ後の時点でロード命令が実行され
るときにその情報を利用できる状態にしておく。
【００１９】次のロードのアドレスを予測するに際して
の本発明の動作を試験した結果、その効果が判明した。
たとえば、ＳＰＡＲＣベースＲＩＳＣシステムにおいて
整数ロードアドレス演算を予測するためのプログラムと
組み合わせて使用したとき、予測テーブルの行を索引付
けするために使用するビットの数が７より多い場合に本
発明の構成はロードアドレスの９０パーセントを越える
ものを予測した。同じように、ＳＰＡＲＣベースＲＩＳ
Ｃシステムにおいて浮動小数点ロードアドレス演算を予
測するためのプログラムと組み合わせて使用したときに
は予測テーブルの行の索引付けするために使用するビッ
トの数が５より多い場合に本発明の構成は８０パーセン
トから９０パーセントのロードアドレスを予測した。
【００２０】動作の効率を向上させるための予測テーブ
ルの２つの最適化方式を図２に示す。索引アドレスの指
定が正確であればあるほど、予測はより正確になる。従
って、第１の最適化方式は図２の左側に付け足された第
１の列を含む。この列にはＬＥＡ列及びＮＬＥＡ列に記
憶されている有効アドレスの索引付けを補助するために
タグを記憶しても良い。本発明の構成の好ましい一実施
例においては、タグは、クロック周期４つ分だけ先行す
る命令についてプログラムカウンタに保持されているア
ドレスのいくつかの上位ビットを含んでいても良い。好
ましい一実施例では、行に索引付けするために使用した
下位ビットより上位の全てのビットを使用する。記録動
作中に有効ロードアドレスをＬＥＡ列に導入するとき
に、それらのビットをタグ列に入れても良い。タグビッ
トは、２つの異なるロード命令（２つの異なるメモリの
ページからの命令）から有効アドレスが出て、無用な予
測を発生させる確率をかなり低下させる。タグビット
は、ロード命令からクロック４つだけ前の命令が、タグ
ビットが記憶されているのと同じ命令であることを保証
する。従って、このタグ列は予測の精度を相当に向上さ
せるのである。
【００２１】第２の最適化方式は、状態ビットを記憶す
る予測テーブルの第４の列を含む。本発明の好ましい一
実施例では、単一の状態ビットを利用する。尚、予測メ
カニズムは、予測テーブルのＬＥＡ列とＮＬＥＡ列の双
方に値がある場合にのみ有効である。なぜならば、この
場合にのみアドレスの差が得られるからである。２つの
列に記憶されている値が同じロード動作に関連していな
い状況をなくすために、システムはタグ列に新たなエン
トリのために導入すべき値をタグ列の旧値と比較する。
それらの値が互いに異なる場合には、これが新たなアド
レスを含む動作であることを指示するために、状態ビッ
トをゼロにセットする。従って、このときには差の値は
有効ではない。タグの値が同じであれば、状態ビットを
１にセットする。予測が読み取られるときに、タグビッ
トの値を検索して、それがゼロであれば、予測の結果は
無視される。結果が１であり且つタグが同じである場合
には、結果が有効である確率は非常に高い。
【００２２】図３は、本発明に従って動作を実行する流
れ図を示す。図３のステップ１０では、実行すべき命令
ＰＣi を受信し、その命令がロード命令であるか否かを
判定するために比較を実行する。現在命令ＰＣi がロー
ド命令であれば、ステップ１１で、ステップ４つだけ前
の命令（ＰＣi-1） のアドレスを得る。予測テーブル１
２の、ステップ４つだけ前の命令（ＰＣi-1）に関わる
索引の下に、命令ＰＣiの有効アドレスを記憶し、ＬＥ
Ａ位置に有効アドレスがあれば、それをＮＬＥＡ列へシ
フトする。予測テーブルにタグアドレス列が含まれてい
る場合には、プログラムカウンタに保持されているステ
ップ４つだけ前の命令（ＰＣi-1）からのいくつかの上
位ビットでこの列を充填しても良い。また、ステップ１
３で、ステップ４つだけ前の命令の上位ビットとタグと
を比較することにより、状態ビットを更新しても良い。
記録動作に要求されるものはこれで全てである。
【００２３】図３は、予測動作を実行するためのステッ
プをさらに示している。命令が復号段階に到達するたび
に、ステップ１５で、ＬＥＡ及びＮＬＥＡのエントリを
検索するために、その命令のアドレスを使用して予測テ
ーブル１２に索引付けする。アクセスされた行のタグを
命令のタグに対して検査するステップ１３の比較の結
果、上位ビットが同じであることがわかり且つ状態ビッ
トは１である場合には、ステップ１５で、ＬＥＡ列とＮ
ＬＥＡ列の有効アドレスの値を検索し、ステップ１６で
それらの値を減算器へ転送する。減算器は、２組の下位
ビットの差を出力値として供給する。ステップ１７で
は、この値を最前の有効アドレスと共に加算器に供給す
る。尚、ステップ１６及び１７の代わりに、最前の有効
アドレスを左へビット位置１つだけシフトし（値を２倍
にする）、それから最前の有効アドレスの１つ前の有効
アドレスを減算する１つのステップを採用することもで
きるであろう。ステップ１７における加算器の出力は、
ステップ１８でロード情報を求めてメモリをアクセスす
るために使用される。予測された有効アドレスは、ステ
ップ２０でも、それが到着したときにロード命令の有効
アドレスと比較される。それらの値が比較されると、ス
テップ２１でＡＮＤゲートにイネーブル出力が供給され
て、ロード命令に続く命令で予測アドレスにある情報を
利用することができるようになる。同時に、正規のロー
ド動作が始まり、ステップ２０の比較の結果、ステップ
２１のＡＮＤゲートにイネーブル出力が供給された場合
に、そのロード動作は終了する。そうでない場合には、
正規のロード動作は継続し、通常の時間周期だけ実行さ
れる。
【００２４】本発明を好ましい一実施例に関連し説明し
たが、当業者により本発明の趣旨から逸脱せずに様々な
変形や変更を実施しうることは理解されるであろう。た
とえば、特定のシステムにおいてロードアドレス以外の
ものを予測する必要があれば、そのような予測を実行す
るために本発明の構成を使用しても良いであろう。従っ
て、本発明は特許請求の範囲によって評価されるべきで
ある。
【００２５】
【発明の効果】以上のように、本発明はパイプライン化
方式を利用するプロセッサを含むコンピュータシステム
の動作速度を増すことができる。
【図面の簡単な説明】
【図１】パイプライン化コンピュータプロセッサの動作
を示すタイミング図。
【図２】本発明を実現するためのメモリ構成を示す図。
【図３】本発明に従った動作を示す流れ図。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 現在命令のアドレスを含むプログラムカ
    ウンタを有し且つ複数のメモリ行から構成されるメモリ
    アレイを有し、前記メモリ行の各々は最近の有効アドレ
    スを記憶する最近有効アドレスフィールドと、２番目に
    最近の有効アドレスを記憶する準最近有効アドレスフィ
    ールドとを含むようなマルチプロセッサへ、将来のＬＯ
    ＡＤ命令に備えてメモリからデータ値をロードする方法
    において、 ａ）前記マイクロプロセッサによる現在ＬＯＡＤ命令の
    実行中に前記メモリアレイを更新する過程であって、 ｉ） 現在ＬＯＡＤ命令の前に位置する第１の命令のメ
    モリアドレスからの１組の下位ビットを使用して、前記
    メモリ行の中の第１のものを選択するために、前記メモ
    リアレイを索引付けする部分過程と、 ｉｉ）前記第１のメモリ行の最近有効アドレスフィール
    ドにある最近有効アドレスを前記第１のメモリ行の準最
    近有効アドレスフィールドへ移動する部分過程と、 ｉｉｉ） 現在ＬＯＡＤ命令の現在有効アドレスを前記
    第１のメモリ行の最近有効アドレスフィールドに記憶す
    る部分過程とから成る更新する過程と； ｂ）将来のＬＯＡＤ命令に備えて前記メモリからデータ
    値をロードする過程であって、 ｉ） 前記プログラムカウンタからの１組の下位ビット
    を使用して、前記メモリ行の中の第２のものを選択する
    ために、前記メモリアレイを索引付けする部分過程と、 ｉｉ）前記第２のメモリ行の最近有効アドレスを前記第
    ２のメモリ行の最近有効アドレスと、前記第２のメモリ
    行の準最近有効アドレスとの差に加算することにより、
    有効アドレスを予測する部分過程と、 ｉｉｉ） 前記予測された有効アドレスを使用して前記
    メモリから前記データ値をロードする部分過程とから成
    るロードする過程と； ｃ）予測された有効アドレスが将来のＬＯＡＤ命令の有
    効アドレスと一致する場合に前記データ値を使用する過
    程とから成る方法。
  2. 【請求項２】 現在命令のアドレスを含むプログラムカ
    ウンタを有するマイクロプロセッサにあって、将来のＬ
    ＯＡＤ命令に備えてメモリからマイクロプロセッサにデ
    ータ値をロードする装置において、 ａ）複数のメモリ行から構成され、前記メモリ行の各々
    は最近の有効アドレスを記憶する最近有効アドレスフィ
    ールドと、２番目に最近の有効アドレスを記憶する準最
    近有効アドレスフィールドとを含むようなメモリアレイ
    と； ｂ）前記マイクロプロセッサによる現在ＬＯＡＤ命令の
    実行中に前記メモリアレイを更新する手段であって、 ｉ） 前記現在ＬＯＡＤ命令の前に位置する第１の命令
    のメモリアドレスからの１組の下位ビットを使用して、
    前記メモリ行の中の第１のものを選択するために、前記
    メモリアレイを索引付けする手段と、 ｉｉ）前記第１のメモリ行の最近有効アドレスフィール
    ドにある最近有効アドレスを前記第１のメモリ行の準最
    近有効アドレスフィールドへ移行する手段と 、 ｉｉｉ） 現在ＬＯＡＤ命令の現在有効アドレス
    を前記第１のメモリ行の最近有効アドレスフィールドに
    記憶する手段とを具備する更新する手段と； ｃ）将来のＬＯＡＤ命令に備えて前記メモリからデータ
    値をロードする手段であって、 ｉ） 前記プログラムカウンタからの１組の下位ビット
    を使用して、前記メモリ行の中の第２のものを選択する
    ために、前記メモリアレイを索引付けする手段と、 ｉｉ）前記第２のメモリ行の最近有効アドレスを前記第
    ２のメモリ行の最近有効アドレスを前記第２のメモリ行
    の最近有効アドレスと、前記第２のメモリ行の準最近有
    効アドレスとの差に加算することにより、有効アドレス
    を予測する手段と、 ｉｉｉ） 前記予測された有効アドレスを使用して、前
    記メモリから前記データ値をロードする手段とを具備す
    るロードする手段と； ｄ）予測された有効アドレスが将来のＬＯＡＤ命令の有
    効アドレスと一致する場合に前記データ値を使用する手
    段とを具備する装置。
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