JPH08212907A - 電子源 - Google Patents
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- JPH08212907A JPH08212907A JP27982795A JP27982795A JPH08212907A JP H08212907 A JPH08212907 A JP H08212907A JP 27982795 A JP27982795 A JP 27982795A JP 27982795 A JP27982795 A JP 27982795A JP H08212907 A JPH08212907 A JP H08212907A
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- Japan
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- conductor
- emitter
- emitters
- strip
- electron source
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/04—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of a single character by selection from a plurality of characters, or by composing the character by combination of individual elements, e.g. segments using a combination of such display devices for composing words, rows or the like, in a frame with fixed character positions
- G09G3/06—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of a single character by selection from a plurality of characters, or by composing the character by combination of individual elements, e.g. segments using a combination of such display devices for composing words, rows or the like, in a frame with fixed character positions using controlled light sources
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
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- H01J3/02—Electron guns
- H01J3/021—Electron guns using a field emission, photo emission, or secondary emission electron source
- H01J3/022—Electron guns using a field emission, photo emission, or secondary emission electron source with microengineered cathode, e.g. Spindt-type
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- H01J2201/319—Circuit elements associated with the emitters by direct integration
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- Cold Cathode And The Manufacture (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Electrodes For Cathode-Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 バラスト抵抗値がほぼ等しいエミッタで構成
された電子源を提供する。 【解決手段】 表示素子（１０）において、エミッタ
（３４，３６，３７，３８，４１，４２，４３，４４，
４６，４７）が蛇行状導体（２６）から等距離に位置付
けられている。蛇行状導体（２６）は、かかる等距離配
置がしやすいパターンに形成される。等距離に配置した
結果、各エミッタ（３４，３６，３７，３８，４１，４
２，４３，４４，４６，４７）のバラスト抵抗値がほぼ
等しくなる。
された電子源を提供する。 【解決手段】 表示素子（１０）において、エミッタ
（３４，３６，３７，３８，４１，４２，４３，４４，
４６，４７）が蛇行状導体（２６）から等距離に位置付
けられている。蛇行状導体（２６）は、かかる等距離配
置がしやすいパターンに形成される。等距離に配置した
結果、各エミッタ（３４，３６，３７，３８，４１，４
２，４３，４４，４６，４７）のバラスト抵抗値がほぼ
等しくなる。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に電子放出表示
装置に関し、更に特定すれば、新規な電子放出源に関す
るものである。
装置に関し、更に特定すれば、新規な電子放出源に関す
るものである。
【０００２】
【従来の技術】電界放出素子（ＦＥＤ）は当技術では公
知であり、画像表示装置を含む広い範囲の用途に一般的
に用いられている。かかるＦＥＤは、典型的に行および
列に配列された導体のマトリクスを利用しており、これ
らを用いて、列導体に接続されているエミッタからの電
子放出を刺激する。また、各エミッタと対応する列導体
との間には、典型的にバラスト抵抗が直列に用いられて
いる。かかるバラスト抵抗を形成する方法の１つは、基
板上に抵抗層を被着することを含む。抵抗層上で、格子
状導体構造の列導体を形成する。導体の格子状構造の交
差部材間では、メッシュ状開口が抵抗層の部分を露出さ
せる。エミッタは、抵抗層上のメッシュの中に位置付け
られる。かかる格子状導体構造およびメッシュは、１９
９３年３月１６日にRobert Meyerに特許された米国特許
第5,194,780号に記載されている。この引用した特許に
記載されているように、各メッシュの中には、電子を放
出するための約３６個のエミッタから成るマトリクスが
形成されている。
知であり、画像表示装置を含む広い範囲の用途に一般的
に用いられている。かかるＦＥＤは、典型的に行および
列に配列された導体のマトリクスを利用しており、これ
らを用いて、列導体に接続されているエミッタからの電
子放出を刺激する。また、各エミッタと対応する列導体
との間には、典型的にバラスト抵抗が直列に用いられて
いる。かかるバラスト抵抗を形成する方法の１つは、基
板上に抵抗層を被着することを含む。抵抗層上で、格子
状導体構造の列導体を形成する。導体の格子状構造の交
差部材間では、メッシュ状開口が抵抗層の部分を露出さ
せる。エミッタは、抵抗層上のメッシュの中に位置付け
られる。かかる格子状導体構造およびメッシュは、１９
９３年３月１６日にRobert Meyerに特許された米国特許
第5,194,780号に記載されている。この引用した特許に
記載されているように、各メッシュの中には、電子を放
出するための約３６個のエミッタから成るマトリクスが
形成されている。
【０００３】
【発明が解決しようとする課題】かかる従来技術のＦＥ
Ｄの顕著な欠点は、導体から各エミッタまでの距離であ
る。各メッシュの中では、電流が導体から抵抗性物質を
通じてエミッタに流れる。各エミッタの導体からの距離
にばらつきがあるため、導体と各エミッタとの間の抵抗
も一定せず、結局各エミッタへの電流も変動することに
なる。場合によっては、内部のエミッタが導体から遠す
ぎて電子の放出に支障をきたすこともある。結果的に、
エミッタおよび当該エミッタから放出される電子によっ
て形成される対応画像を精度高く制御することは困難で
ある。
Ｄの顕著な欠点は、導体から各エミッタまでの距離であ
る。各メッシュの中では、電流が導体から抵抗性物質を
通じてエミッタに流れる。各エミッタの導体からの距離
にばらつきがあるため、導体と各エミッタとの間の抵抗
も一定せず、結局各エミッタへの電流も変動することに
なる。場合によっては、内部のエミッタが導体から遠す
ぎて電子の放出に支障をきたすこともある。結果的に、
エミッタおよび当該エミッタから放出される電子によっ
て形成される対応画像を精度高く制御することは困難で
ある。
【０００４】したがって、列導体からの距離にばらつき
がなく、異なるバラスト抵抗値を有さず、異なる電流を
放出しないエミッタで構成される電子源を有することが
望ましい。
がなく、異なるバラスト抵抗値を有さず、異なる電流を
放出しないエミッタで構成される電子源を有することが
望ましい。
【０００５】
【課題を解決するための手段】本発明によれば、表示素
子において、多数のエミッタが蛇行状導体から等距離に
位置付けられている。蛇行状導体(mander conductor)
は、かかる等距離配置が容易にできるようなパターンに
形成される。等距離に配置した結果、各エミッタのバラ
スト抵抗値がほぼ等しくなる。したがって、各エミッタ
は実質的に同じ電子密度で放出を行うので、本発明の電
子源を用いた表示素子では、各エミッタの電子放出がほ
ぼ同じとなる。加えて、分割導体を有する電子源を用い
ることにより、一方の導体が電気的に短絡し動作不能状
態となっても、他方の導体によって画像の形成が可能と
なる。
子において、多数のエミッタが蛇行状導体から等距離に
位置付けられている。蛇行状導体(mander conductor)
は、かかる等距離配置が容易にできるようなパターンに
形成される。等距離に配置した結果、各エミッタのバラ
スト抵抗値がほぼ等しくなる。したがって、各エミッタ
は実質的に同じ電子密度で放出を行うので、本発明の電
子源を用いた表示素子では、各エミッタの電子放出がほ
ぼ同じとなる。加えて、分割導体を有する電子源を用い
ることにより、一方の導体が電気的に短絡し動作不能状
態となっても、他方の導体によって画像の形成が可能と
なる。
【０００６】
【実施例】図１は、新規なバラスト抵抗構造を有する電
界放出表示素子１０の拡大断面部分を概略的に示す。素
子１０は基板１１を含み、その上に素子１０の他の部分
が形成されている。基板１１は、典型的に、例えば、誘
電体層またはガラスを有するシリコンのような絶縁また
は半絶縁体である。好適実施例では、基板１１はガラス
である。抵抗層１２が基板１１の表面全体に形成されて
いる。以降の記載でより明白になるが、新規な陰極導体
パターンがその上に形成され、各エミッタに対して実質
的に等しい抵抗値を有する新規なバラスト抵抗として、
層１２を利用し易くしている。この新規な陰極導体パタ
ーンは、導体ストリップ１４と、層１２上に第１蛇行導
体部２７を有する蛇行導体パターンとを含む。以下で更
に明白になるが、図１は蛇行状導体パターンと導体スト
リップ１４の一部のみを示すに過ぎない。素子１０は、
層１２上に陰極即ち電子エミッタ１３も含む。電子エミ
ッタ１３を用いて電子を放出し、このエミッタ１３から
離れた所に配置された陽極１８で電子を捕獲する。エミ
ッタ１８に対向する陽極１３の表面には蛍光体が被覆さ
れており、電子が陽極１８に衝突すると画像即ち表示が
生成される。誘電体層１６を用いて、抽出格子即ちゲー
ト１７を、基板１１、層１２、導体ストリップ１４、お
よび部分２７から電気的に絶縁する。
界放出表示素子１０の拡大断面部分を概略的に示す。素
子１０は基板１１を含み、その上に素子１０の他の部分
が形成されている。基板１１は、典型的に、例えば、誘
電体層またはガラスを有するシリコンのような絶縁また
は半絶縁体である。好適実施例では、基板１１はガラス
である。抵抗層１２が基板１１の表面全体に形成されて
いる。以降の記載でより明白になるが、新規な陰極導体
パターンがその上に形成され、各エミッタに対して実質
的に等しい抵抗値を有する新規なバラスト抵抗として、
層１２を利用し易くしている。この新規な陰極導体パタ
ーンは、導体ストリップ１４と、層１２上に第１蛇行導
体部２７を有する蛇行導体パターンとを含む。以下で更
に明白になるが、図１は蛇行状導体パターンと導体スト
リップ１４の一部のみを示すに過ぎない。素子１０は、
層１２上に陰極即ち電子エミッタ１３も含む。電子エミ
ッタ１３を用いて電子を放出し、このエミッタ１３から
離れた所に配置された陽極１８で電子を捕獲する。エミ
ッタ１８に対向する陽極１３の表面には蛍光体が被覆さ
れており、電子が陽極１８に衝突すると画像即ち表示が
生成される。誘電体層１６を用いて、抽出格子即ちゲー
ト１７を、基板１１、層１２、導体ストリップ１４、お
よび部分２７から電気的に絶縁する。
【０００７】図２は、図１に示した素子１０の部分を概
略的に示す、拡大斜視図である。図２の素子の内、図１
と同一のものには同一参照番号が与えられている。素子
１０（図１）は、第１電子源２０と第２電子源２５とを
含む複数の電子源を含む。電子源２０，２５は、それぞ
れ、抵抗層１２上に破線の枠で示されている第１画素領
域２１および第２画素領域２２の中に形成されている。
単一画素領域を用いることもできるが、通常、領域２
１，２２のように複数の画素領域を用いて、表示装置の
個々の画素を照明する(illuminate)。典型的に、各画素
領域は、素子１０の各ゲート１７の下にある層１２の一
部の上にある。導体ストリップ１４が、層１２の第１長
縁２３に沿って形成され、複数の電子源を列状に接続す
るために用いられる。この列を用いて電子源２０，２５
に電圧を印加する。このように列導体を用いて電圧を印
加することは、当業者にはよく知られていることであ
る。画素領域２１内の導体ストリップ１４から横方向に
突出するのは、第１蛇行パターン導体２６である。第１
蛇行パターン導体２６は、複数のエミッタ３４，３６，
３７，３８，４１，４２，４３，４４，４６，４７の配
置が容易にできる形状に形成され、全てのエミッタが蛇
行パターン導体２６から同一距離に位置付けられる。即
ち、各エミッタは導体２６の最も近い部分から等距離に
ある。導体２６は、全てのエミッタを導体２６の最も近
い部分から同一距離に配置し易いパターンであれば、様
々なパターンの内どれを有してもよい。例えば、導体２
６は円状螺旋、矩形螺旋状パターン、正方形螺旋状パタ
ーン、または導体ストリップ１４から画素領域２１に突
出する一連のフィンガ状素子でもよい。
略的に示す、拡大斜視図である。図２の素子の内、図１
と同一のものには同一参照番号が与えられている。素子
１０（図１）は、第１電子源２０と第２電子源２５とを
含む複数の電子源を含む。電子源２０，２５は、それぞ
れ、抵抗層１２上に破線の枠で示されている第１画素領
域２１および第２画素領域２２の中に形成されている。
単一画素領域を用いることもできるが、通常、領域２
１，２２のように複数の画素領域を用いて、表示装置の
個々の画素を照明する(illuminate)。典型的に、各画素
領域は、素子１０の各ゲート１７の下にある層１２の一
部の上にある。導体ストリップ１４が、層１２の第１長
縁２３に沿って形成され、複数の電子源を列状に接続す
るために用いられる。この列を用いて電子源２０，２５
に電圧を印加する。このように列導体を用いて電圧を印
加することは、当業者にはよく知られていることであ
る。画素領域２１内の導体ストリップ１４から横方向に
突出するのは、第１蛇行パターン導体２６である。第１
蛇行パターン導体２６は、複数のエミッタ３４，３６，
３７，３８，４１，４２，４３，４４，４６，４７の配
置が容易にできる形状に形成され、全てのエミッタが蛇
行パターン導体２６から同一距離に位置付けられる。即
ち、各エミッタは導体２６の最も近い部分から等距離に
ある。導体２６は、全てのエミッタを導体２６の最も近
い部分から同一距離に配置し易いパターンであれば、様
々なパターンの内どれを有してもよい。例えば、導体２
６は円状螺旋、矩形螺旋状パターン、正方形螺旋状パタ
ーン、または導体ストリップ１４から画素領域２１に突
出する一連のフィンガ状素子でもよい。
【０００８】好適実施例では、導体２６を矩形螺旋状パ
ターンとしているが、その理由は、この形状であれば、
画素領域２１内に最も高い密度でエミッタを形成するの
が容易であるとの確信があることによる。本好適実施例
では、矩形螺旋状パターンは、複数の直線部分３３，３
２，３１，２９，２７によって形成され、互いに直角に
配置されて、矩形螺旋パターンを形成する。各部分に隣
接して、各エミッタがそれぞれ導体２６の対応する部分
から同一距離となるように、エミッタが層１２上に位置
付けられる。例えば、複数のエミッタ３４，３６の各エ
ミッタは、矢印で示されているように、部分２７から距
離４８のところにある。更に、エミッタ３７，３８も部
分２９から距離４８のところにあり、複数のエミッタ４
１，４２は部分３１から距離４８のところにあり、複数
のエミッタ４３，４４は部分３３から距離４８のところ
にあり、複数のエミッタ４６，４７は部分３２および導
体ストリップ１４から距離４８のところにそれぞれあ
る。好適実施例では、距離４８は蛇行導体とエミッタと
の間のブレークダウンを防止するために、約５ないし２
０ミクロンとなっており、一方導体２６の厚さは約１０
ミクロン未満である。
ターンとしているが、その理由は、この形状であれば、
画素領域２１内に最も高い密度でエミッタを形成するの
が容易であるとの確信があることによる。本好適実施例
では、矩形螺旋状パターンは、複数の直線部分３３，３
２，３１，２９，２７によって形成され、互いに直角に
配置されて、矩形螺旋パターンを形成する。各部分に隣
接して、各エミッタがそれぞれ導体２６の対応する部分
から同一距離となるように、エミッタが層１２上に位置
付けられる。例えば、複数のエミッタ３４，３６の各エ
ミッタは、矢印で示されているように、部分２７から距
離４８のところにある。更に、エミッタ３７，３８も部
分２９から距離４８のところにあり、複数のエミッタ４
１，４２は部分３１から距離４８のところにあり、複数
のエミッタ４３，４４は部分３３から距離４８のところ
にあり、複数のエミッタ４６，４７は部分３２および導
体ストリップ１４から距離４８のところにそれぞれあ
る。好適実施例では、距離４８は蛇行導体とエミッタと
の間のブレークダウンを防止するために、約５ないし２
０ミクロンとなっており、一方導体２６の厚さは約１０
ミクロン未満である。
【０００９】電流は、部分２７，２９，３１，３２，３
３から層１２を通じて各エミッタに流れる。各エミッタ
は導体２６の対応する部分から同一距離のところにある
ので、各エミッタの電流は、層１２に用いた材料の同一
長さだけ通過する。したがって、各エミッタのバラスト
抵抗の値は実質的に同一となる。好適実施例では、厚さ
が約０．５ないし１．５ミクロンで、抵抗率がＩＸ１０
3ないしＩＸ１０9ohm-cmのドープされたシリコンで形成
されている。したがって、各エミッタは実質的に同一の
バラスト抵抗を有するので、各エミッタを流れる電流量
は実質的に同一であり、各エミッタによって形成される
画像の強度も実質的に同一である。結果的に、各エミッ
タを導体２６から等距離だけ離間させることによって、
表示装置１０（図１）の各画素に均一な表示パターンを
容易に形成することができる。
３から層１２を通じて各エミッタに流れる。各エミッタ
は導体２６の対応する部分から同一距離のところにある
ので、各エミッタの電流は、層１２に用いた材料の同一
長さだけ通過する。したがって、各エミッタのバラスト
抵抗の値は実質的に同一となる。好適実施例では、厚さ
が約０．５ないし１．５ミクロンで、抵抗率がＩＸ１０
3ないしＩＸ１０9ohm-cmのドープされたシリコンで形成
されている。したがって、各エミッタは実質的に同一の
バラスト抵抗を有するので、各エミッタを流れる電流量
は実質的に同一であり、各エミッタによって形成される
画像の強度も実質的に同一である。結果的に、各エミッ
タを導体２６から等距離だけ離間させることによって、
表示装置１０（図１）の各画素に均一な表示パターンを
容易に形成することができる。
【００１０】電子源２５は第２画素領域２２内に形成さ
れ、電子源２０と同様である。領域２２内には、導体２
６と同様の第２蛇行パターン導体５６がある。導体５６
は、各部分３３，３２，３１，２９，２７と同様の部分
５７を含む。複数のエミッタ５８が部分５７に沿って位
置付けられ、各エミッタは導体５６の各対応部分から実
質的に等距離、例えば、距離４８のところにある。
れ、電子源２０と同様である。領域２２内には、導体２
６と同様の第２蛇行パターン導体５６がある。導体５６
は、各部分３３，３２，３１，２９，２７と同様の部分
５７を含む。複数のエミッタ５８が部分５７に沿って位
置付けられ、各エミッタは導体５６の各対応部分から実
質的に等距離、例えば、距離４８のところにある。
【００１１】図２は、単一の抵抗層１２、単一のストリ
ップ状導体１４、および２本の導体２６，５６を図示す
るが、２本以上の蛇行パターン導体を導体ストリップ１
４によって相互接続してもよいことは理解されよう。加
えて、素子１０は複数の列を用いることもでき、この場
合各列は抵抗層１２、導体ストリップ１４、複数の蛇行
パターン導体２６、およびこの蛇行パターン導体から等
距離のところにある複数のエミッタを有する。
ップ状導体１４、および２本の導体２６，５６を図示す
るが、２本以上の蛇行パターン導体を導体ストリップ１
４によって相互接続してもよいことは理解されよう。加
えて、素子１０は複数の列を用いることもでき、この場
合各列は抵抗層１２、導体ストリップ１４、複数の蛇行
パターン導体２６、およびこの蛇行パターン導体から等
距離のところにある複数のエミッタを有する。
【００１２】図３は、分割された列導体パターンを有す
る電子源６０の他の実施例を示す。図３の素子で図１と
同じものには同じ参照番号を付してある。多くの場合、
誘電体層１６（図１）にピン・ホールがあると、その結
果ゲート１７と導体ストリップ１４との間に電気的短絡
回路が発生する。かかる短絡は、ゲート１７とエミッタ
１３との間に電圧差が発生するのを妨げるので、素子１
０の特定の列が動作不能となる。以下の説明からわかる
ように、電子源６０は、分割導体、２本の電気的に絶縁
された導体、および電気的に絶縁された蛇行パターン導
体を用い、電子源６０の一方の部分が電気的に短絡した
り、あるいは動作不能になっても、対向部分が付勢でき
るようにしている。
る電子源６０の他の実施例を示す。図３の素子で図１と
同じものには同じ参照番号を付してある。多くの場合、
誘電体層１６（図１）にピン・ホールがあると、その結
果ゲート１７と導体ストリップ１４との間に電気的短絡
回路が発生する。かかる短絡は、ゲート１７とエミッタ
１３との間に電圧差が発生するのを妨げるので、素子１
０の特定の列が動作不能となる。以下の説明からわかる
ように、電子源６０は、分割導体、２本の電気的に絶縁
された導体、および電気的に絶縁された蛇行パターン導
体を用い、電子源６０の一方の部分が電気的に短絡した
り、あるいは動作不能になっても、対向部分が付勢でき
るようにしている。
【００１３】電子源６０は全体的に、破線の枠で示され
た画素領域６１内に形成されている。表示には複数の画
素領域６１を用いて表示の単一の画素を照明することも
できる。画素領域６１の一方の縁に沿って導体ストリッ
プ６６が延びており、一方領域６１の対向側の縁に沿っ
て導体ストリップ６７が延びている。典型的に、領域６
１は、ゲート１７がストリップ６６，６７の上に位置す
るところに形成される。画素領域６１内には、電気的に
絶縁されている第１抵抗部分６２と第２抵抗部分６３と
がある。部分６２，６３を設けるには、基板に連続抵抗
層を被着し、次にこの抵抗層を介してエッチングを行
い、別個の部分６２，６３を形成する。図３に示すよう
に、ストリップ６６は部分６２の一方の側部に覆い被さ
っているので、ストリップ６６は電気的に部分６２に接
触するが、部分６３には電気的に接続されていない。同
様に、ストリップ６７は部分６３の一方の側部に覆い被
さっているので、ストリップ６７は電気的に部分６３に
接続されているが、部分６２には電気的に接続されてい
ない。第１蛇行パターン導体６８が部分６２上に形成さ
れストリップ６６に電気的に接続されている。一方、第
２蛇行パターン導体６９が部分６３上に形成され、スト
リップ６７に電気的に形成されている。導体６８，６９
は、各々図２に示した導体２６と同様である。加えて、
電子源６０は複数の第１エミッタ７１を含み、各エミッ
タが導体６８の対応部分から等距離となるように、部分
６２上に形成されている。同様に、複数のエミッタ７２
が部分６３の上に形成され、各エミッタは導体６９の対
応する部分から等距離にある。結果的に、導体６８とエ
ミッタ７１は、導体２６とこの導体２６を包囲するエミ
ッタと同様に機能する。また、導体６９とエミッタ７２
は、導体２６とこの導体２６を包囲する対応するエミッ
タと同様に機能する。距離６４は部分６２を部分６３か
ら分離し、部分６２，６３が電気的に短絡するのを防止
する。好適実施例では、距離６４は、部分６２，６３間
のブレークダウンを防止するために、約１ないし３ミク
ロンとしている。ストリップ６７、導体６９およびエミ
ッタ７２はストリップ６６、導体６８およびエミッタ７
１から電気的に絶縁されているので、各部分は独立して
機能する。したがって、ストリップ６７とゲート１７と
の間で短絡が起きても、エミッタ７１は機能し続け、ス
トリップ６６を通じて付勢することができる。このよう
に、電子源６０は、ゲート１７と列導体との間に短絡が
生じても、陽極１８（図１）上に画像を形成する便宜を
図るものである。
た画素領域６１内に形成されている。表示には複数の画
素領域６１を用いて表示の単一の画素を照明することも
できる。画素領域６１の一方の縁に沿って導体ストリッ
プ６６が延びており、一方領域６１の対向側の縁に沿っ
て導体ストリップ６７が延びている。典型的に、領域６
１は、ゲート１７がストリップ６６，６７の上に位置す
るところに形成される。画素領域６１内には、電気的に
絶縁されている第１抵抗部分６２と第２抵抗部分６３と
がある。部分６２，６３を設けるには、基板に連続抵抗
層を被着し、次にこの抵抗層を介してエッチングを行
い、別個の部分６２，６３を形成する。図３に示すよう
に、ストリップ６６は部分６２の一方の側部に覆い被さ
っているので、ストリップ６６は電気的に部分６２に接
触するが、部分６３には電気的に接続されていない。同
様に、ストリップ６７は部分６３の一方の側部に覆い被
さっているので、ストリップ６７は電気的に部分６３に
接続されているが、部分６２には電気的に接続されてい
ない。第１蛇行パターン導体６８が部分６２上に形成さ
れストリップ６６に電気的に接続されている。一方、第
２蛇行パターン導体６９が部分６３上に形成され、スト
リップ６７に電気的に形成されている。導体６８，６９
は、各々図２に示した導体２６と同様である。加えて、
電子源６０は複数の第１エミッタ７１を含み、各エミッ
タが導体６８の対応部分から等距離となるように、部分
６２上に形成されている。同様に、複数のエミッタ７２
が部分６３の上に形成され、各エミッタは導体６９の対
応する部分から等距離にある。結果的に、導体６８とエ
ミッタ７１は、導体２６とこの導体２６を包囲するエミ
ッタと同様に機能する。また、導体６９とエミッタ７２
は、導体２６とこの導体２６を包囲する対応するエミッ
タと同様に機能する。距離６４は部分６２を部分６３か
ら分離し、部分６２，６３が電気的に短絡するのを防止
する。好適実施例では、距離６４は、部分６２，６３間
のブレークダウンを防止するために、約１ないし３ミク
ロンとしている。ストリップ６７、導体６９およびエミ
ッタ７２はストリップ６６、導体６８およびエミッタ７
１から電気的に絶縁されているので、各部分は独立して
機能する。したがって、ストリップ６７とゲート１７と
の間で短絡が起きても、エミッタ７１は機能し続け、ス
トリップ６６を通じて付勢することができる。このよう
に、電子源６０は、ゲート１７と列導体との間に短絡が
生じても、陽極１８（図１）上に画像を形成する便宜を
図るものである。
【００１４】図４は、図２に示した導体２６と同様に機
能する、蛇行パターン導体８０の他の実施例の一部を示
す拡大上面図(overhead view)である。図２と同じ参照
番号を有する図４の素子は同じものである。導体８０
は、図２に示した部分３３，３２，３１，２９，２７と
同様に機能する、複数の櫛形即ち指状導体部分８１を有
する。エミッタ８２は、対応する部分８１から等距離と
なるように位置付けられている。
能する、蛇行パターン導体８０の他の実施例の一部を示
す拡大上面図(overhead view)である。図２と同じ参照
番号を有する図４の素子は同じものである。導体８０
は、図２に示した部分３３，３２，３１，２９，２７と
同様に機能する、複数の櫛形即ち指状導体部分８１を有
する。エミッタ８２は、対応する部分８１から等距離と
なるように位置付けられている。
【００１５】以上の説明から、表示素子の電子源によっ
て形成される画像を等しい強度(intensity)にする、新
規な電子源が提供されたことが認められよう。蛇行パタ
ーン導体を用いることによって、各エミッタがこの蛇行
導体から等距離となるようにエミッタを位置付けること
ができる。等距離に離間したので、各エミッタのバラス
ト抵抗はほぼ同一値を有するため、各エミッタは実質的
に同じ電子密度で放出を行う。したがって、本発明の電
子源を用いた表示素子では、各エミッタの電子放出がほ
ぼ同じとなる。加えて、分割導体を有する電子源を用い
ることにより、一方の導体が電気的に短絡し動作不能状
態となっても、画像の形成が可能となる。このように表
示装置は常に使用可能であるので、表示装置の製造コス
トを低減することができる。
て形成される画像を等しい強度(intensity)にする、新
規な電子源が提供されたことが認められよう。蛇行パタ
ーン導体を用いることによって、各エミッタがこの蛇行
導体から等距離となるようにエミッタを位置付けること
ができる。等距離に離間したので、各エミッタのバラス
ト抵抗はほぼ同一値を有するため、各エミッタは実質的
に同じ電子密度で放出を行う。したがって、本発明の電
子源を用いた表示素子では、各エミッタの電子放出がほ
ぼ同じとなる。加えて、分割導体を有する電子源を用い
ることにより、一方の導体が電気的に短絡し動作不能状
態となっても、画像の形成が可能となる。このように表
示装置は常に使用可能であるので、表示装置の製造コス
トを低減することができる。
【図１】本発明による表示装置の一部を示す拡大断面
図。
図。
【図２】本発明による電子源の一部を示す拡大斜視図。
【図３】本発明による電子源の別の実施例を示す図。
【図４】本発明による蛇行パターン導体の他の実施例を
示す図。
示す図。
１０ 電界放出表示素子 １１ 基板 １２ 抵抗層 １３ 電子エミッタ １４ 導体ストリップ １６ 誘電体層 １７ ゲート １８ 陽極 ２０，２５ 電子源 ２１，２２ 画素領域 ２７ 蛇行導体部 ２６，５６ 蛇行パターン導体 ３４，３６，３７，３８，４１，４２，４３，４４，４
６，４，７１，７２ エミッタ ６０ 電子源 ６１ 画素領域 ６２，６３ 抵抗部分 ６６，６７ ストリップ ６８，６９ 導体 ８０ 蛇行パターン導体 ８１ 指状導体部分 ８２ エミッタ
６，４，７１，７２ エミッタ ６０ 電子源 ６１ 画素領域 ６２，６３ 抵抗部分 ６６，６７ ストリップ ６８，６９ 導体 ８０ 蛇行パターン導体 ８１ 指状導体部分 ８２ エミッタ
Claims (3)
- 【請求項１】電子源であって：基板（１１）；前記基板
上の抵抗層（１２）であって、その一部が第１画素領域
（２０）を形成する前記抵抗層；前記抵抗層上の導体ス
トリップ（１４）であって、前記抵抗層の第１長辺(lon
g side)（２３）に隣接して位置付けられた前記導体ス
トリップ；前記抵抗層（１２）上および前記第１画素領
域（２０）内の第１蛇行導体（２６）であって、前記導
体ストリップ（１４）から突出している前記第１蛇行導
体；および前記抵抗層上の複数の第１エミッタ（３４，
３６，３７，３８，４１，４２，４３，４４，４６，４
７）であって、各々前記第１蛇行導体（２６）から実質
的に等距離（４８，４９）にある前記複数の第１エミッ
タ；から成ることを特徴とする電子源。 - 【請求項２】電子源であって：基板（１１）；前記基板
上の第１抵抗部分（６２）であって、その一部が画素領
域（６１）を形成する前記第１抵抗部分；前記第１抵抗
部分上の第１導体ストリップ（６６）であって、前記第
１抵抗部分の第１辺に隣接して位置付けられた前記第１
導体ストリップ；前記抵抗部分上および前記画素領域内
の第１蛇行導体（６８）であって、前記第１導体ストリ
ップから突出している前記第１蛇行導体；前記第１抵抗
部分上の複数の第１エミッタ（７１）であって、各々前
記第１蛇行導体から実質的に等距離（４８）にある前記
複数の第１エミッタ；前記基板（１１）上の第２抵抗部
分（６３）であって、前記第１抵抗部分（６２）および
前記第１導体ストリップ（６６）から電気的に絶縁さ
れ、更に前記画素領域内にある前記第２抵抗部分；前記
第２抵抗部分上の第２導体ストリップ（６７）であっ
て、前記第２抵抗部分（６３）の１つの辺に隣接して位
置付けられた前記第２導体ストリップ；前記第２抵抗部
分上および前記画素領域内の第２蛇行導体（６９）であ
って、前記第２導体ストリップから突出している前記第
２蛇行導体；および前記第２抵抗部分上の複数の第２エ
ミッタ（７２）であって、各々前記第２蛇行導体から実
質的に等距離（４８）にある前記複数の第２エミッタ；
から成ることを特徴とする電子源。 - 【請求項３】電子源を形成する方法であって：複数のエ
ミッタ（５８）を抵抗層（１２）上に位置付ける段階で
あって、前記複数のエミッタの各エミッタを、前記抵抗
層（１２）上にある導体（５６）から実質的に等距離
（４８）に位置付け、前記導体（５６）から前記複数の
エミッタの各エミッタまで実質的に等しい抵抗を形成す
る段階；から成ることを特徴とする方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| US319403 | 1981-11-09 | ||
| US08/319,403 US5502347A (en) | 1994-10-06 | 1994-10-06 | Electron source |
Publications (2)
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|---|---|
| JPH08212907A true JPH08212907A (ja) | 1996-08-20 |
| JP3742447B2 JP3742447B2 (ja) | 2006-02-01 |
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ID=23242116
Family Applications (1)
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|---|---|---|---|
| JP27982795A Expired - Fee Related JP3742447B2 (ja) | 1994-10-06 | 1995-10-04 | 電子源 |
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| EP (1) | EP0706197B1 (ja) |
| JP (1) | JP3742447B2 (ja) |
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| TW (1) | TW310441B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5585301A (en) * | 1995-07-14 | 1996-12-17 | Micron Display Technology, Inc. | Method for forming high resistance resistors for limiting cathode current in field emission displays |
| JPH09219144A (ja) * | 1996-02-08 | 1997-08-19 | Futaba Corp | 電界放出カソードとその製造方法 |
| US5633561A (en) * | 1996-03-28 | 1997-05-27 | Motorola | Conductor array for a flat panel display |
| JP2970539B2 (ja) * | 1996-06-27 | 1999-11-02 | 日本電気株式会社 | 電界放出型陰極およびこれを用いた陰極線管 |
| US5821680A (en) * | 1996-10-17 | 1998-10-13 | Sandia Corporation | Multi-layer carbon-based coatings for field emission |
| ITTO20120993A1 (it) * | 2011-11-25 | 2013-05-26 | Selex Sistemi Integrati Spa | Dispositivo a catodo freddo emettitore di elettroni |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| FR2663462B1 (fr) * | 1990-06-13 | 1992-09-11 | Commissariat Energie Atomique | Source d'electrons a cathodes emissives a micropointes. |
| US5283500A (en) * | 1992-05-28 | 1994-02-01 | At&T Bell Laboratories | Flat panel field emission display apparatus |
| TW272322B (ja) * | 1993-09-30 | 1996-03-11 | Futaba Denshi Kogyo Kk |
-
1994
- 1994-10-06 US US08/319,403 patent/US5502347A/en not_active Expired - Lifetime
-
1995
- 1995-09-15 TW TW084109655A patent/TW310441B/zh active
- 1995-09-25 DE DE69516071T patent/DE69516071T2/de not_active Expired - Fee Related
- 1995-09-25 EP EP95115023A patent/EP0706197B1/en not_active Expired - Lifetime
- 1995-10-04 JP JP27982795A patent/JP3742447B2/ja not_active Expired - Fee Related
- 1995-10-05 KR KR1019950034028A patent/KR100367357B1/ko not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445113B1 (en) | 1998-03-26 | 2002-09-03 | Nec Corporation | Field emission cold cathode device and method of manufacturing the same |
| KR100353128B1 (ko) * | 1998-03-26 | 2002-09-18 | 닛본 덴기 가부시끼가이샤 | 전계 방출 냉음극 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5502347A (en) | 1996-03-26 |
| EP0706197A1 (en) | 1996-04-10 |
| KR960015360A (ko) | 1996-05-22 |
| EP0706197B1 (en) | 2000-04-05 |
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| DE69516071T2 (de) | 2000-12-14 |
| TW310441B (ja) | 1997-07-11 |
| DE69516071D1 (de) | 2000-05-11 |
| KR100367357B1 (ko) | 2003-03-06 |
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