JPH08213366A

JPH08213366A - パターン形成方法およびパターン形成装置、ならびに半導体集積回路装置の製造方法および半導体製造装置

Info

Publication number: JPH08213366A
Application number: JP7019436A
Authority: JP
Inventors: Kazusato Hara; 和里原; Zenzo Torii; 善三鳥居; Michio Nishimura; 美智夫西村; Takeshi Matsui; 剛松井
Original assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Current assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Priority date: 1995-02-07
Filing date: 1995-02-07
Publication date: 1996-08-20
Also published as: KR960032088A

Abstract

(57)【要約】【目的】ドライエッチング処理によるパターン形成時
にパターンの側壁に形成されるサイドフィルムの除去性
を向上させる。【構成】積層導体膜２３上に形成されたフォトレジス
トパターン２４ｂをエッチングマスクとして、半導体基
板１０に対してドライエッチング処理を施すことによ
り、フォトレジストパターン２４ｂから露出する積層導
体膜２３部分をエッチング除去した後、半導体基板１０
に高周波基板バイアス電圧を印加した状態でエッチング
ガスとしてＯ₂／ＳＦ₆、Ｏ₂／ＣＨＦ₃またはＯ₂／
ＣＦ系のガスを用いたプラズマ・ドライエッチング処理
を施しサイドフィルムを除去する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パターン形成方法およ
びパターン形成装置、ならびに半導体集積回路装置の製
造方法および半導体製造装置技術に関し、特に、電極配
線のパターン形成方法に適用して有効な技術に関するも
のである。

【０００２】

【従来の技術】従来の電極配線形成工程は、例えば次の
ようにしていた。まず、電極配線形成用の導体膜上にフ
ォトレジストパターンを形成した後、そのフォトレジス
トパターンをエッチングマスクとしてドライエッチング
法等によってフォトレジストパターンから露出する導体
膜部分をエッチング除去することにより、電極配線パタ
ーンを形成する。

【０００３】続いて、不要となったフォトレジストパタ
ーンを、例えば酸素（Ｏ₂）、Ｏ₂／ＣＦ₄またはＯ₂
／ＣＨＦ₃等をアッシングガスとしたアッシング処理に
よって除去する。この際、半導体基板にはバイアス電圧
を印加していない。

【０００４】その後、電極配線パターニング処理中に電
極配線パターンの側壁に形成された側壁保護膜をウエッ
トエッチング処理によって除去する。

【０００５】なお、このような側壁保護膜の除去処理に
ついては、例えば株式会社プレスジャーナル、平成６年
９月２０日発行、「月刊セミコンダクタワールド（Se
miconductor World)１０月号」Ｐ８０〜Ｐ８７に記載が
ある。

【０００６】

【発明が解決しようとする課題】ところで、近年、電極
配線の形成技術においては、パターンの微細化および高
アスペクト比化に対応すべく、異方性パターンの加工を
実現するために処理温度の低温化が必要となってきた。

【０００７】しかし、処理温度の低温化に伴い、側壁保
護膜が強固となり、従来のウエットエッチング処理のみ
では側壁保護膜を充分除去することができなくなりつつ
あることを本発明者は見い出した。

【０００８】また、フォトレジストパターンを除去する
ためのアッシング処理は、側壁保護膜の硬化を促進させ
る働きがあった。例えばＯ₂／ＣＨ₃ＯＨプラズマ処理
においては、オーバアッシング時間の延長や処理温度の
上昇によってウエットエッチング処理後の側壁保護膜の
除去性が低下することが確認されている。

【０００９】このような側壁保護膜には、その成分とし
てアルミニウム（Ａｌ）や銅（Ｃｕ）等のような導電性
の成分も含まれるため、側壁保護膜が隣接電極配線間上
に残留することで短絡不良を招いたり、接続孔内におい
ては配線接続不良を招いたりする問題が生じる。

【００１０】したがって、このような不良を発生を防止
すべく、ウエットエッチング処理時間が長くなり、半導
体集積回路装置製造のスループットが低下する問題が生
じている。

【００１１】また、本発明者の検討によれば、その側壁
保護膜を除去するために、塩素（Ｃｌ₂）系のガスを用
いたプラズマドライエッチング処理を施した場合、導体
膜の腐食が問題となることが判明した。

【００１２】本発明の目的は、側壁保護膜の除去性を向
上させることのできる技術を提供することにある。

【００１３】また、本発明の目的は、パターン形成のス
ループットを向上させることのできる技術を提供するこ
とにある。

【００１４】さらに、本発明の目的は、導体膜の防食性
を向上させることのできる技術を提供することにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１７】すなわち、本発明のパターン形成方法は、
被処理基板上に形成された被加工膜を加工することによ
り、前記被処理基板上に所定のパターンを形成する際
に、以下の工程を有するものである。

【００１８】（ａ）前記被加工膜上に所定形状のレジス
トパターンを形成した後、前記レジストパターンをエッ
チングマスクとして前記被処理基板に対しドライエッチ
ング処理を施すことにより、前記レジストパターンに被
覆されエッチング除去されずに残されている被加工膜の
側面に保護膜を形成した状態で前記レジストパターンか
ら露出する被加工膜部分をエッチング除去する工程。

【００１９】（ｂ）前記レジストパターンを除去する工
程。

【００２０】（ｃ）前記被処理基板に高周波基板バイア
ス電圧を印加した状態でエッチングガスとしてＯ₂／Ｓ
Ｆ₆、Ｏ₂／ＣＨＦ₃またはＯ₂／ＣＦ系のガスを用い
たプラズマドライエッチング処理を施す工程。

【００２１】（ｄ）前記被処理基板に対してウエットエ
ッチング処理を施す工程。

【００２２】また、本発明のパターン形成装置は、被処
理基板上に形成された被加工膜を加工することにより、
前記被処理基板上に所定のパターンを形成するためのパ
ターン形成装置であって、以下の構成部を有するもので
ある。

【００２３】（ａ）前記被加工膜上に形成されたレジス
トパターンをエッチングマスクとして、前記被処理基板
に対してドライエッチング処理を施すことにより、前記
レジストパターンから露出する前記被加工膜部分をエッ
チング除去し、前記所定のパターン形成するためのメイ
ンエッチング処理部。

【００２４】（ｂ）前記被処理基板に高周波基板バイア
ス電圧を印加した状態でエッチングガスとしてＯ₂／Ｓ
Ｆ₆、Ｏ₂／ＣＨＦ₃またはＯ₂／ＣＦ系のガスを用い
たプラズマドライエッチング処理を施すための第１サブ
エッチング処理部。

【００２５】また、本発明のパターン形成装置は、被処
理基板上に形成された被加工膜を加工することにより、
前記被処理基板上に所定のパターンを形成するためのパ
ターン形成装置であって、以下の構成部を有するもので
ある。

【００２６】（ａ）前記被加工膜上に形成されたレジス
トパターンをエッチングマスクとして、前記被処理基板
に対してドライエッチング処理を施すことにより、前記
レジストパターンから露出する前記被加工膜部分をエッ
チング除去し、前記所定のパターンを形成するためのメ
インエッチング処理部。

【００２７】（ｂ）前記レジストパターンをアッシング
除去するためのアッシング処理機能と、前記被処理基板
に高周波基板バイアス電圧を印加した状態でエッチング
ガスとしてＯ₂／ＳＦ₆、Ｏ₂／ＣＨＦ₃またはＯ₂／
ＣＦ系のガスを用いたプラズマドライエッチング処理を
施すための第１サブエッチング処理機能とを備えた処理
部。

【００２８】また、本発明のパターン形成装置は、前記
被処理基板を各処理部に搬送するための搬送機能と、前
記被処理基板を搬送する搬送室内を真空状態に維持する
ための真空維持機能とを備えた搬送部を設けたものであ
る。

【００２９】また、本発明のパターン形成装置は、前記
高周波基板バイアス電圧を１００Ｖ〜３００Ｖ印加可能
な構造とし、前記第１サブエッチング処理時における被
処理基板の温度を０℃〜８０℃まで設定可能な構造と
し、前記第１サブエッチング処理時におけるエッチング
ガス中のＳＦ₆、ＣＨＦ₃またはＣＦ系のガスの流量比
を１〜２５％に設定可能な構造としたものである。

【００３０】また、本発明の半導体集積回路装置の製造
方法は、半導体基板上に形成された被加工膜を加工する
ことにより、前記半導体基板上に所定のパターンを形成
する際に、以下の工程を有するものである。

【００３１】（ａ）前記被加工膜上に所定形状のレジス
トパターンを形成した後、前記レジストパターンをエッ
チングマスクとして前記半導体基板に対しドライエッチ
ング処理を施すことにより、前記レジストパターンに被
覆されエッチング除去されずに残される被加工膜の側面
に保護膜を形成した状態で前記レジストパターンから露
出する被加工膜部分をエッチング除去する工程。

【００３２】（ｂ）前記レジストパターンを除去する工
程。

【００３３】（ｃ）前記半導体基板に高周波基板バイア
ス電圧を印加した状態でエッチングガスとしてＯ₂／Ｓ
Ｆ₆、Ｏ₂／ＣＨＦ₃またはＯ₂／ＣＦ系のガスを用い
たプラズマドライエッチング処理を施す工程。

【００３４】（ｄ）前記半導体基板に対してウエットエ
ッチング処理を施す工程。

【００３５】また、本発明の半導体集積回路装置の製造
方法は、前記被加工膜が導体膜であり、前記所定のパタ
ーンが電極配線パターンであるものである。

【００３６】また、本発明の半導体集積回路装置の製造
方法は、前記被加工膜が絶縁膜であり、前記所定のパタ
ーンが接続孔パターンであるものである。

【００３７】また、本発明の半導体製造装置は、半導体
基板上に形成された被加工膜を加工することにより、前
記半導体基板上に所定のパターンを形成するための半導
体製造装置であって、以下の構成部を有するものであ
る。

【００３８】（ａ）前記被加工膜上に形成されたレジス
トパターンをエッチングマスクとして、前記半導体基板
に対してドライエッチング処理を施すことにより、前記
レジストパターンから露出する前記被加工膜部分をエッ
チング除去し、前記所定のパターン形成するためのメイ
ンエッチング処理部。

【００３９】（ｂ）前記半導体基板に高周波基板バイア
ス電圧を印加した状態でエッチングガスとしてＯ₂／Ｓ
Ｆ₆、Ｏ₂／ＣＨＦ₃またはＯ₂／ＣＦ系のガスを用い
たプラズマドライエッチング処理を施すための第１サブ
エッチング処理部。

【００４０】また、本発明の半導体製造装置は、半導体
基板上に形成された被加工膜を加工することにより、前
記半導体基板上に所定のパターンを形成するための半導
体製造装置であって、以下の構成部を有するものであ
る。

【００４１】（ａ）前記被加工膜上に形成されたレジス
トパターンをエッチングマスクとして、前記半導体基板
に対してドライエッチング処理を施すことにより、前記
レジストパターンから露出する前記被加工膜部分をエッ
チング除去し、前記所定のパターンを形成するためのメ
インエッチング処理部。

【００４２】（ｂ）前記レジストパターンをアッシング
除去するためのアッシング処理機能と、前記半導体基板
に高周波基板バイアス電圧を印加した状態でエッチング
ガスとしてＯ₂／ＳＦ₆、Ｏ₂／ＣＨＦ₃またはＯ₂／
ＣＦ系のガスを用いたプラズマドライエッチング処理を
施すための第１サブエッチング処理機能とを備えた処理
部。

【００４３】また、本発明の半導体製造装置は、前記半
導体基板を各処理部に搬送するための搬送機能と、前記
半導体基板を搬送する搬送室内を真空状態に維持するた
めの真空維持機能を備えた搬送部を設けたものである。

【００４４】また、本発明の半導体製造装置は、前記高
周波基板バイアス電圧を１００Ｖ〜３００Ｖ印加可能な
構造とし、前記第１サブエッチング処理時における半導
体基板の温度を０℃〜８０℃まで設定可能な構造とし、
前記第１サブエッチング処理時におけるエッチングガス
中のＳＦ₆、ＣＨＦ₃またはＣＦ系のガスの流量比を１
〜２５％に設定可能な構造としたものである。

【００４５】

【作用】上記した本発明によれば、被処理基板に高周波
基板バイアス電圧を印加した状態でエッチングガスとし
てＯ₂／ＳＦ₆、Ｏ₂／ＣＨＦ₃またはＯ₂／ＣＦ系の
ガスを用いたプラズマドライエッチング処理を行うこと
により、メインエッチング処理時に被加工膜の側面に形
成される保護膜を化学的な作用と物理的な作用との双方
の作用によって除去することができるので、その保護膜
の除去性を向上させることが可能となる。

【００４６】したがって、本発明を半導体集積回路装置
の製造方法に用いることにより、残留した保護膜が隣接
配線間をショートさせたり、接続孔内に残留した保護膜
が接続孔内において配線接続不良を生じさせたりするの
を低減することができるので、半導体集積回路装置の歩
留りおよび信頼性を向上させることが可能となる。

【００４７】また、そのようなプラズマドライエッチン
グ処理を施すことにより、その保護膜を除去するために
行っていたウエットエッチング処理時間を大幅に短縮す
ることが可能となる。したがって、本発明を半導体集積
回路装置の製造方法に用いることにより、半導体集積回
路装置製造のスループットを向上させることが可能とな
る。

【００４８】また、そのプラズマドライエッチング処理
に際してエッチングガスとしてＯ₂を有するガスを用い
ることにより、そのプラズマドライエッチング処理中に
導体膜の表面を酸化し不動態化することができるので、
導体膜のエッチング処理後に、そのようなプラズマドラ
イエッチング処理を施すことにより、導体膜パターンの
防食性を向上させることが可能となる。

【００４９】また、そのプラズマドライエッチング処理
に際してエッチングガスとしてＳＦ₆等のようなフッ素
を有するガスを用いることにより、そのプラズマドライ
エッチング処理中に導体膜の表面の塩素をフッ素と置換
することができるので、導体膜のパターニング後に、そ
のようなプラズマドライエッチング処理を施すことによ
り、導体膜パターンの防食性を向上させることが可能と
なる。

【００５０】したがって、このようなパターン形成方法
を半導体集積回路装置の電極配線パターンの形成方法に
用いることにより、電極配線パターンの防食性を向上さ
せることができ、電極配線の信頼性を向上させることが
可能となる。

【００５１】このため、半導体集積回路装置の歩留りお
よび信頼性を向上させることが可能となる。また、ウエ
ットエッチング処理までの放置制限時間を延長すること
ができるので、半導体製品の製造ラインにおける作業者
の作業性を向上させることが可能となる。

【００５２】また、本発明によれば、レジストパターン
をアッシング除去するためのアッシング処理機能と、半
導体基板に高周波基板バイアス電圧を印加した状態でエ
ッチングガスとしてＯ₂／ＳＦ₆、Ｏ₂／ＣＨＦ₃また
はＯ₂／ＣＦ系のガスを用いたプラズマドライエッチン
グ処理を施すための第１サブエッチング処理機能とを備
えた処理部を設けたことにより、アッシング処理と第１
サブエッチング処理とを同一処理部内でほぼ同時に行う
ことができるので、処理工程を削減でき、全体的な処理
時間を短縮することが可能となる。したがって、本発明
を半導体集積回路装置の製造方法に用いることにより、
半導体集積回路装置製造のスループットをさらに向上さ
せることが可能となる。

【００５３】また、本発明によれば、被処理基板を各処
理部に搬送するための搬送機能と、被処理基板を搬送す
る搬送室内を真空状態に維持するための真空維持機能を
備えた搬送部を設けたことにより、各処理部間における
搬送部を真空下とすることができるので、導体膜パター
ン等の防食性をさらに向上させることが可能となる。

【００５４】このため、このようなパターン形成方法を
半導体集積回路装置の電極配線パターンの形成方法に用
いることにより、電極配線パターンの防食性をさらに向
上させることができ、電極配線の信頼性を向上させるこ
とができるので、半導体集積回路装置の歩留りおよび信
頼性を向上させることが可能となる。また、ウエットエ
ッチング処理までの放置制限時間を延長することができ
るので、製造ラインにおける作業者の作業性を向上させ
ることが可能となる。

【００５５】また、本発明によれば、第１サブエッチン
グ処理に際して高周波基板バイアス電圧を１００Ｖ以上
とすることにより、保護膜に対するイオンアタック量を
充分得ることができるので、保護膜の除去性を向上させ
ることが可能となる。また、その際に高周波基板バイア
ス電圧を３００Ｖ以下とすることにより、下地絶縁膜等
の削れ過ぎを防止することが可能となる。

【００５６】また、第１サブエッチング処理時における
基板温度を０℃〜８０℃とすることにより、下地絶縁膜
の削れ過ぎを防止できるとともに、導体膜の剥離や導体
膜中の原子の偏析を防止することが可能となる。

【００５７】さらに、第１サブエッチング処理時におけ
るエッチングガス中のＳＦ₆、ＣＨＦ₃またはＣＦ系の
ガスの流量比を１％以上とすることにより、保護膜の除
去性を向上させることが可能となる。また、エッチング
ガス中のＳＦ₆、ＣＨＦ₃またはＣＦ系のガスの流量比
を２５％以下にすることにより、導体膜の削れ過ぎやア
ンダカット等を防止することが可能となる。

【００５８】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００５９】（実施例１）図１は本発明の一実施例であ
る半導体製造装置の説明図、図２は図１の半導体製造装
置におけるサブエッチング処理部の説明図、図３は図１
の半導体製造装置におけるサブエッチング処理部の変形
例の説明図、図４は本発明の一実施例である半導体製造
装置の説明図、図５は本発明の一実施例である半導体集
積回路装置の製造工程を示すフロー図、図６〜図１１、
図１３〜図２２および図３１，図３２は図５の製造工程
中における半導体集積回路装置の要部断面図、図１２は
種々の条件における保護膜の除去効果を示すグラフ図、
図２３〜図２５はサイドフィルムを除去するためにＣｌ
₂系のガスを用いたプラズマ・ドライエッチング処理を
施した場合における半導体ウエハ周辺の配線パターンの
ＳＥＭ写真、図２６〜図２８は本発明の保護膜除去処理
を施した場合における半導体ウエハ周辺の配線パターン
のＳＥＭ写真、図２９は本発明の保護膜除去処理を行わ
ない場合の配線部分におけるＳＥＭ写真、図３０は本発
明の保護膜除去処理を行った場合の配線部分におけるＳ
ＥＭ写真である。

【００６０】まず、本実施例１の半導体製造装置を図１
〜図４によって説明する。

【００６１】図１に示す本実施例の半導体製造装置１Ａ
は、例えば半導体ウエハ上の絶縁膜に接続孔を形成する
ためのクラスタツールであり、その中央搬送部２ａの外
周には、ロードロック部３ａ、アンロード部４ａ、メイ
ンエッチング処理部５ａ、メインアッシング処理部６
ａ、サブエッチング処理部７ａ，８ａ、サブアッシング
処理部９ａが設置されている。

【００６２】中央搬送部２ａは、半導体ウエハ（図１に
は図示せず）を半導体製造装置１Ａの各部に搬送するた
めの機構部であり、搬送アーム等のような半導体ウエハ
搬送機構（図示せず）を備えているとともに、搬送室内
を真空状態に維持するための真空維持機能を備えてい
る。

【００６３】ロードロック部３ａは、半導体ウエハを半
導体製造装置１Ａ内に搬入するための機構部である。ア
ンロード部４ａは、接続孔の形成処理が終了した半導体
ウエハを半導体製造装置１Ａの外部に搬出するための機
構部である。

【００６４】メインエッチング処理部５ａは、半導体ウ
エハ上に堆積された絶縁膜の所定一部分をエッチング除
去することにより、絶縁膜の所定位置に接続孔を形成す
るためのエッチング処理部であり、例えば平行平板形の
電極構造を有するプラズマ・ドライエッチング装置が用
いられている。反応ガスとしては、例えば四フッ化炭素
（ＣＦ₄）ガス、トリフルオロメタン（ＣＨＦ₃）ガス
またはアルゴン（Ａｒ）ガスを使用することが可能とな
っている。

【００６５】メインアッシング処理部６ａは、不要とな
ったフォトレジスト膜を除去するための処理部であり、
本実施例１においては、例えばダウンフロー形のマイク
ロ波プラズマ・アッシング装置が使用されている。アッ
シングガスとしては、例えば酸素（Ｏ₂）＋水（Ｈ
₂Ｏ）またはＯ₂に水酸基（ＯＨ）を添加したガスを使
用することが可能となっている。

【００６６】サブエッチング処理部（第１サブエッチン
グ処理部）７ａは、上記した接続孔を形成するためのド
ライエッチング処理時に接続孔の内壁面に被着したサイ
ドフィルム（保護膜）を除去するための処理部であり、
本実施例１においては、例えばＥＣＲ（Electron Cycro
toron Resonance ）プラズマ・ドライエッチング装置ま
たは平行平板形の電極構造を有するプラズマ・ドライエ
ッチング装置が用いられている。このサブエッチング処
理部７ａの詳細については後述する。

【００６７】サブエッチング処理部（第２サブエッチン
グ処理部）８ａは、上記した接続孔を形成するためのド
ライエッチング処理時に接続孔の内壁面に被着したサイ
ドフィルムを除去するために設置された処理部であり、
例えばウエットエッチング装置が用いられている。な
お、このサブエッチング処理部８ａには、ウエットエッ
チング処理後の半導体ウエハを乾燥させるための乾燥機
構も備えられている。

【００６８】サブアッシング処理部９ａは、フォトレジ
スト膜の残り等を除去するための処理部であり、本実施
例１においては、チャージアップ等に起因する汚染やダ
メージを防止するために、例えば紫外線光とオゾン（Ｏ
₃）ガスとを用いてフォトレジスト膜を酸化分解除去す
る、いわゆる光アッシング装置が使用されている。

【００６９】次に、上記したサブエッチング処理部７ａ
の例として、例えばＥＣＲプラズマ・ドライエッチング
装置を用いた場合と、平行平板形の電極構造を有するプ
ラズマ・ドライエッチング装置を用いた場合とをそれぞ
れ図２および図３によって説明する。

【００７０】まず、ＥＣＲプラズマ・ドライエッチング
装置について説明する。図２に示すように、サブエッチ
ング処理部７ａを構成するマグネトロン発振機７ａ1
は、例えば2.４５ＧＨｚのマイクロ（以下、μとする）
波を発生するためのμ波発生源である。

【００７１】このマグネトロン発振機７ａ1 から発生し
たμ波は、アイソレータ（図示せず）、パワーモニタ
（図示せず）およびベント形導波管７ａ2 等を介してプ
ラズマ・エッチング処理部（以下、単に処理室という）
７ａ3 に供給される構造になっている。

【００７２】処理室７ａ3 は放電管７ａ4 によって形成
されている。この放電管７ａ4 は、μ波を通すために、
例えば石英やアルミナ等のような誘電体によって構成さ
れている。処理室７ａ3 の下部には、下部電極７ａ5 が
設置されている。下部電極７ａ5 上には、上記した半導
体ウエハＷが電気的に絶縁された状態で載置されてい
る。

【００７３】下部電極７ａ5 は、整合器（図示せず）を
介して高周波電源７ａ6 と電気的に接続されている。こ
れにより、このサブエッチング処理部７ａにおいては、
エッチング処理に際して、下部電極７ａ5 に基板バイア
ス電圧を印加することが可能となっている。

【００７４】本実施例１においては、その基板バイアス
周波数を、例えば１3.５６ＭＨｚ、２ＭＨｚまたは８０
０ＫＨｚに設定することができる。また、その基板バイ
アス電圧を、例えば１００Ｖ〜３００Ｖ程度に設定する
ことが可能となっている。

【００７５】また、温調液供給管７ａ7 は、半導体ウエ
ハＷの温度を設定するための温度調整液を下部電極７ａ
5 側に供給するための供給管である。本実施例１におい
ては、エッチング処理中における半導体ウエハＷの温度
を、例えば０〜８０℃に設定することが可能となってい
る。

【００７６】エッチング処理に寄与する反応ガスは、ガ
ス供給管（図示せず）を通じて処理室７ａ3 内に供給さ
れるようになっている。反応ガスとしては、例えばＯ₂
／六フッ化硫黄（ＳＦ₆）、Ｏ₂／ＣＨＦ₃またはＯ₂
／フッ化炭素（ＣＦ）系のガスを使用することが可能と
なっている。そして、ＳＦ₆、ＣＨＦ₃またはＣＦ系の
ガスの流量比を１〜２５％まで制御することが可能とな
っている。なお、エッチング処理によって生じた反応生
成ガスやエッチング処理に寄与しなかった反応ガス等
は、排気口７ａ8 を通じて排気されるようになってい
る。

【００７７】また、放電管７ａ4 の外周には、それを取
り囲むように、例えば二段に重ねられた電磁石７ａ9 ，
７ａ9 が設置されている。この電磁石７ａ9 ，７ａ9
は、エッチング処理に際して処理室７ａ3 内に入射され
た上記μ波の電界に対して直交する磁場を形成すること
によりＥＣＲ現象を発生させるための手段である。これ
により、処理室７ａ3 内の電子密度分布およびプラズマ
密度分布を制御することが可能となっている。

【００７８】次に、平行平板形の電極構造を有するプラ
ズマ・ドライエッチング装置について説明する。図３に
示すように、サブエッチング処理部７ａを構成する陰極
７ａ10上には、半導体ウエハＷが載置されている。陰極
７ａ10は整合器７ａ11を介して高周波電源７ａ12と電気
的に接続されている。これにより、このサブエッチング
処理部７ａにおいては、エッチング処理に際して、陰極
７ａ10に基板バイアス電圧を印加することが可能となっ
ている。

【００７９】本実施例１においては、基板バイアス周波
数を、例えば１3.５６ＭＨｚ、２ＭＨｚまたは８００Ｋ
Ｈｚに設定することができる。また、基板バイアス電圧
を、例えば１００Ｖ〜３００Ｖ程度に設定することが可
能となっている。また、本実施例１においては、エッチ
ング処理中における半導体ウエハＷの温度を、例えば０
℃〜８０℃程度に設定することが可能となっている。

【００８０】エッチング処理に寄与する反応ガスは、ガ
ス供給管（図示せず）を通じて処理室７ａ13内に供給さ
れるようになっている。反応ガスとしては、例えばＯ₂
／ＳＦ₆、Ｏ₂／ＣＨＦ₃またはＯ₂／ＣＦ系のガスを
使用することが可能となっている。そして、ＳＦ₆、Ｃ
ＨＦ₃またはＣＦガスの流量比を１〜２５％まで制御す
ることが可能となっている。処理室７ａ13内のガスは、
排気口７ａ14を通じて排気されるようになっている。

【００８１】陰極７ａ10の上方には、陽極７ａ15が陰極
７ａ10に平行に設置されている。陽極７ａ15は、接地部
７ａ16と電気的に接続されている。陽極７ａ15と陰極７
ａ10とは、陽極７ａ15の下部内周と陰極７ａ10の下部外
周との間に設けられた絶縁体７ａ17によって絶縁されて
いる。

【００８２】また、図４に示す本実施例１の半導体製造
装置１Ｂは、例えば半導体ウエハ上に配線パターンを形
成するためのクラスタツールであり、その中央搬送部２
ａの外周には、ロードロック部３ａ、アンロード部４
ａ、メインエッチング処理部５ｂ、メインアッシング処
理部６ａ、サブエッチング処理部７ａ、サブエッチング
処理部８ａ、サブアッシング処理部９ａが設置されてい
る。

【００８３】メインエッチング処理部５ｂ以外は、上記
した半導体製造装置１Ａと同じである。メインエッチン
グ処理部５ｂは、半導体ウエハ上に堆積された導体膜の
所定部分をエッチング除去することにより配線パターン
を形成するためのエッチング処理部であり、例えばマイ
クロ波プラズマ・ドライエッチング装置が用いられてい
る。

【００８４】反応ガスとしては、エッチングされる導体
膜の材料によって種々異なるので一概には言えないが、
例えば次のような反応ガスを使用することが可能となっ
ている。

【００８５】すなわち、アルミニウム（Ａｌ）系の導体
膜をエッチングする場合には、例えば三塩化ホウ素（Ｂ
Ｃｌ₃）＋塩素（Ｃｌ₂）ガスを用いることが可能とな
っている。

【００８６】タングステンやチタンタングステン（Ｔｉ
Ｗ）等からなる導体膜をエッチングする場合には、例え
ばＳＦ₆＋ＢＣｌ₃ガスまたはこれに窒素（Ｎ₂）ガス
を添加したガスを用いることが可能となっている。

【００８７】窒化チタン（ＴｉＮ）等からなる導体膜を
エッチングする場合には、例えばＳＦ₆＋ＢＣｌ₃ガ
ス、ＳＦ₆＋ＢＣｌ₃＋Ｃｌ₂ガスまたはＢＣｌ₃＋Ｃ
ｌ₂ガスを用いることが可能となっている。

【００８８】次に、本実施例１の半導体集積回路装置の
製造方法を図５のフロー図に沿って、図１〜図４および
図６〜図３２によって説明する。本実施例１において
は、本発明を、例えば６４ＭビットのＤＲＡＭ（Dynami
c Random Access Memory）の製造方法に適用した場合に
ついて説明する。

【００８９】図６および図７にそれぞれＤＲＡＭの製造
工程中におけるメモリセル領域Ｍおよび周辺回路領域Ａ
の要部断面図を示す。

【００９０】半導体ウエハを構成する半導体基板１０
は、例えばｐ形のシリコン（Ｓｉ）単結晶からなる。メ
モリセル領域Ｍにおける半導体基板１０には、ｐウエル
１１ｐが形成されている。また、周辺回路領域Ａには、
ｐウエル１１ｐおよびｎウエル１１ｎが互いに隣接する
ように形成されている。

【００９１】ｐウエル１１ｐは、例えばｐ形不純物のホ
ウ素等が導入されてなり、ｐウエル１１ｐ内には、例え
ばｐ形のチャネルストッパ層１２ｐが形成されている。
このチャネルストッパ層１２ｐには、例えばｐ形不純物
のホウ素等が導入されている。

【００９２】一方、ｎウエル１１ｎは、例えばｎ形不純
物のリン等が導入されてなり、ｎウエル１１ｎには、例
えばｎ形のチャネルストッパ層１２ｎが形成されてい
る。このチャネルストッパ層１２ｎには、例えばｎ形不
純物のリン等が導入されている。

【００９３】ｐウエル１１ｐ内のチャネルストッパ層１
２ｐ上において、フィールド絶縁膜１３に囲まれた素子
形成領域には、ｐ形の半導体領域１４ｐが形成されてい
る。この半導体領域１４ｐには、例えばｐ形不純物のホ
ウ素等が導入されている。

【００９４】また、ｎウエル１１ｎ内のチャネルストッ
パ層１２ｎ上において、フィールド絶縁膜１３に囲まれ
た素子形成領域には、ｎ形の半導体領域１４ｎが形成さ
れている。この半導体領域１４ｎには、例えばｎ形不純
物のリン等が導入されている。なお、フィールド絶縁膜
１３は、例えば二酸化シリコン（ＳｉＯ₂）からなる。

【００９５】メモリセル領域Ｍにおける半導体領域１４
ｐ上には、メモリセルＭＣを構成するｎチャネル形のＭ
ＯＳ・ＦＥＴ（以下、単にｎＭＯＳという）１５および
キャパシタ１６が形成されている。

【００９６】ｎＭＯＳ１５は、ＬＤＤ (Lightly Doped
Drain)構造を有しており、半導体領域１４ｐ内に形成さ
れた一対の半導体領域１５ａ，１５ａと、半導体基板１
０の上面に形成されたゲート絶縁膜１５ｂと、ゲート絶
縁膜１５ｂ上に形成されたゲート電極１５ｇとを有して
いる。

【００９７】一対の半導体領域１５ａ，１５ａは、ｎＭ
ＯＳ１５のソース・ドレインを構成するための領域であ
る。個々の半導体領域１５ａは、ゲート電極１５ｇの近
傍側に配置されたｎ^-形半導体領域１５ａ1 と、その外
側に配置されたｎ⁺形半導体領域１５ａ2 とからなり、
共に、例えばｎ形不純物のリン等が導入されて形成され
ている。

【００９８】このｎＭＯＳ１５の一方の半導体領域１５
ａ（図６の中央の半導体領域１５ａ）は、その隣の他の
メモリセルＭＣのｎＭＯＳ１５の一方の半導体領域１５
ａでもある。すなわち、図６の中央の半導体領域１５ａ
は、２つのメモリセルＭＣの共通の領域となっている。

【００９９】ゲート絶縁膜１５ｂは、例えばＳｉＯ₂か
らなる。ゲート電極１５ｇは、ワード線の一部であり、
例えばｎ形の低抵抗ポリシリコンからなる。なお、ゲー
ト電極１５ｇ上に形成された絶縁膜１７およびゲート電
極１５ｇの側面に形成された絶縁膜１８は、例えばＳｉ
Ｏ₂からなる。この絶縁膜１８は、ＬＤＤ構造を形成す
るための絶縁膜である。

【０１００】キャパシタ１６は、例えばフィン形状のキ
ャパシタが採用されており、下部電極１６ａと、その周
囲の上部電極１６ｂと、それらの間に形成されたキャパ
シタ用絶縁膜１６ｃとから構成されている。

【０１０１】下部電極１６ａは、例えばｎ形の低抵抗ポ
リシリコンからなり、例えば３枚のフィン部１６ａ1 〜
１６ａ3 を有している。この下部電極１６ａは、半導体
基板１０上の絶縁膜１９ａに穿孔された接続孔２０ａを
通じてｎＭＯＳ１５の半導体領域１５ａと電気的に接続
されている。

【０１０２】上部電極１６ｂは、例えばｎ形の低抵抗ポ
リシリコンからなり、給電用配線（図示せず）と電気的
に接続され所定の電位に設定されている。また、キャパ
シタ用絶縁膜１６ｃは、例えば窒化シリコン（Ｓｉ₃Ｎ
₄）あるいは、Ｓｉ₃Ｎ₄とＳｉＯ₂との積層膜からな
る。なお、絶縁膜１９ａは、例えばＳｉＯ₂からなる。

【０１０３】また、周辺回路領域Ａにおける半導体基板
１０には、例えばＬＤＤ構造を有するｎＭＯＳ２１およ
びｐチャネル形のＭＯＳ・ＦＥＴ（以下、単にｐＭＯＳ
という）２２が形成されている。

【０１０４】ｎＭＯＳ２１は、半導体領域１４ｐ内に形
成された一対の半導体領域２１ａ，２１ａと、半導体基
板１０上に形成されたゲート絶縁膜２１ｂと、ゲート絶
縁膜２１ｂ上に形成されたゲート電極２１ｇとを有して
いる。

【０１０５】一対の半導体領域２１ａは、ｎＭＯＳ２１
のソース・ドレイン領域を構成するための領域であり、
個々の半導体領域２１ａは、ゲート電極２１ｇの近傍側
に配置されたｎ^-形半導体領域２１ａ1 と、その外側に
配置されたｎ⁺形半導体領域２１ａ2 とからなる。ただ
し、ｎ^-形半導体領域２１ａ1 には、例えばｎ形不純物
のリン等が導入され、ｎ⁺形半導体領域２１ａ2 には、
例えばｎ形不純物のヒ素（Ａｓ）等が導入されている。

【０１０６】また、ｐＭＯＳ２２は、半導体領域１４ｎ
内に形成された一対の半導体領域２２ａ，２２ａと、半
導体基板１０上に形成されたゲート絶縁膜２２ｂと、ゲ
ート絶縁膜２２ｂ上に形成されたゲート電極２２ｇとを
有している。

【０１０７】一対の半導体領域２２ａは、ｐＭＯＳ１４
のソース・ドレイン領域を構成するための領域であり、
個々の半導体領域２２ａは、ゲート電極２２ｇの近傍側
に配置されたｐ^-形半導体領域２２ａ1 と、その外側に
配置されたｐ⁺形半導体領域２２ａ2 とからなり、共
に、例えばｐ形不純物のホウ素が導入されて形成されて
いる。

【０１０８】上記したｎＭＯＳ２１およびｐＭＯＳ２２
のゲート絶縁膜２１ｂ，２２ｂは、例えばＳｉＯ₂から
なり、ゲート電極２１ｇ，２２ｇは、例えばｎ形の低抵
抗ポリシリコンからなる。

【０１０９】絶縁膜１９ａ上には、例えばＳｉＯ₂から
なる絶縁膜１９ｂが、キャパシタ１６の上部電極１６
ｂ、ｎＭＯＳ２１およびｐＭＯＳ２２を被覆するように
堆積されている。絶縁膜１９ｂ上には、例えばＳｉＯ₂
からなる絶縁膜１９ｃが堆積されている。さらに、絶縁
膜１９ｃ上には、例えばＳｉＯ₂からなる絶縁膜１９ｄ
が堆積されている。

【０１１０】メモリセル領域Ｍにおける絶縁膜１９ｄ上
には、ビット線２３ＢＬが形成されている。ビット線２
３ＢＬは、絶縁膜１９ａ〜１９ｄに穿孔された接続孔２
０ｂ内のビット線接続部２３ＢＬ1 を通じてｎＭＯＳ１
５の半導体領域１５ａと電気的に接続されている。

【０１１１】ビット線２３ＢＬは、例えばタングステン
からなる導体層とＡｌ−Ｓｉ−Ｃｕ合金からなる導体層
とタングステンからなる導体層とが下層から順に堆積さ
れて構成されている。また、ビット線接続部２３ＢＬ1
は、例えばｎ形の低抵抗ポリシリコンによって構成され
ている。

【０１１２】また、周辺回路領域Ａにおける絶縁膜１９
ｄ上には、周辺回路を構成する第１層配線２３Ｌ1 が形
成されている。

【０１１３】第１層配線２３Ｌ1 は、後述するように、
例えばタングステンからなる導体層とＡｌ−Ｓｉ−Ｃｕ
合金からなる導体層とタングステンからなる導体層とが
下層から順に堆積されてなり、絶縁膜１９ｂ〜１９ｄに
穿孔された接続孔２０ｃを通じてｎＭＯＳ２１の半導体
領域２１ａおよびｐＭＯＳ２２の半導体領域２２ａと電
気的に接続されている。

【０１１４】この第１層配線２３Ｌ1 の配線幅は、例え
ば0.３μｍ〜0.５μｍの範囲であり、例えば0.３５μｍ
程度である。配線間隔は、例えば0.３μｍ〜0.５μｍの
範囲であり、例えば0.３５μｍ程度である。

【０１１５】また、絶縁膜１９ｄ上には、例えばＳｉＯ
₂からなる絶縁膜１９ｅが形成されており、これによっ
てビット線２３ＢＬおよび第１層配線２３Ｌ1 が被覆さ
れている。絶縁膜１９ｅ上には、接続孔形成用のフォト
レジストパターン２４ａがフォトリソグラフィ技術によ
って形成されている。

【０１１６】このような半導体基板１０を図１の半導体
製造装置１Ａのロードロック部３ａに収容した後、以下
のようなエッチング処理を半導体基板１０に施すことに
より、絶縁膜１９ｅに第１層配線２３Ｌ1 の一部が露出
するような接続孔を形成する。

【０１１７】この接続孔の形成工程を図５のフロー図に
沿って図８〜図１１によって説明する。図８は図７の周
辺回路領域Ａの要部拡大図である。第１層配線２３Ｌ1
は、上記したように、例えば３つの導体膜２３Ｌ1a〜２
３Ｌ1cが下層から順に積層されてなる。最下層および最
上層の導体膜２３Ｌ1a，２３Ｌ1cは、例えばタングステ
ンからなり、中間の導体膜２３Ｌ1bは、例えばＡｌ−Ｓ
ｉ−Ｃｕ合金からなる。フォトレジストパターン２４ａ
からは、接続孔形成領域のみが露出するようになってい
る。

【０１１８】まず、ロードロック部３ａ内に収容された
半導体基板１０をメインエッチング処理部５ａに送り、
半導体基板１０に対してエッチング処理を施す（図５の
工程１００）。

【０１１９】このメインエッチング処理部５ａにおいて
は、フォトレジストパターン２４ａをエッチングマスク
として、例えばプラズマ・ドライエッチング処理を半導
体基板１０に施すことにより、フォトレジストパターン
２４ａから露出する絶縁膜１９ｅ部分をエッチング除去
する。この際の反応ガスとしては、例えばＣＦ₄ガス、
ＣＨＦ₃ガスまたはＡｒガスが使用されている。

【０１２０】これにより、図９に示すように、絶縁膜１
９ｅに第１層配線２３Ｌ1 の一部が露出するような接続
孔２０ｄを穿孔する。接続孔２０ｄの大きさは、例えば
0.４μｍ程度であり、その接続孔２０ｄの内側面にはサ
イドフィルム２５ａが形成されている。サイドフィルム
２５ａには、炭素、Ｓｉ、ＡｌおよびＣｕ等のような成
分が含まれている。

【０１２１】続いて、このようなエッチング処理が終了
した半導体基板１０を、メインエッチング処理部５ａか
ら取り出し、メインアッシング処理部６ａに送り、この
半導体基板１０に対してアッシング処理を施す（工程１
０１）。

【０１２２】このメインアッシング処理部６ａにおいて
は、半導体基板１０に対して、例えばプラズマ・アッシ
ング処理を施すことにより、不要となったフォトレジス
トパターン２４ａを除去する。この際のアッシングガス
としては、例えばＯ₂単ガス、Ｏ₂＋Ｈ₂ＯまたはＯ₂
にＯＨ基を添加したガスが使用されている。このアッシ
ング処理後の半導体基板１０の要部断面図を図１０に示
す。この段階においては接続孔２０ｄ内のサイドフィル
ム２５ａが除去されずに残されている。

【０１２３】その後、このようなアッシング処理の終了
した半導体基板１０を、メインアッシング処理部６ａか
ら取り出し、サブエッチング処理部７ａに送り、この半
導体基板１０に対してエッチング処理を施す（工程１０
２）。

【０１２４】このサブエッチング処理部７ａにおいて
は、半導体基板１０に対して、例えばプラズマ・ドライ
エッチング処理を施すことにより、接続孔２０ｄ内に残
されたサイドフィルム２５ａをエッチング除去する。こ
の処理後の半導体基板１０の要部断面図を図１１に示
す。

【０１２５】本実施例１においては、このエッチング処
理に際して、次の２つの処理条件を設定する。

【０１２６】第１に、反応ガスは、例えばＯ₂／ＳＦ₆
ガス、Ｏ₂／ＣＨＦ₃ガスまたはＯ₂／ＣＦ系（例えば
ＣＦ₄）ガスを用いる。すなわち、本実施例１において
は、サイドフィルム２５ａを構成する成分にとってエッ
チレートの高いエッチングガスを用いることにより、サ
イドフィルム２５ａを化学的な作用によって良好に除去
することが可能となっている。

【０１２７】第２に、この処理に際して半導体基板１０
を載置する下部電極７ａ5 （図２参照）または陰極７ａ
10（図３参照）に高周波電圧を印加し、半導体基板１０
にバイアス電圧を印加する。これにより、サイドフィル
ム２５ａをスパッタリング現象等のような物理的な作用
によって除去することが可能となっている。

【０１２８】このように本実施例１においては、サイド
フィルム２５ａを化学的な作用と物理的な作用との双方
の作用によって除去することができるので、サイドフィ
ルム２５ａの除去性を向上させることが可能となってい
る。このため、接続孔２０ｄ内における配線接続の信頼
性を向上させることができるので、半導体集積回路装置
の歩留りおよび信頼性を向上させることが可能となって
いる。

【０１２９】ここで、本発明者が、例えばＷ／Ａｌ／Ｗ
積層配線加工時に検討した種々の条件におけるサイドフ
ィルム除去性の結果を図１２に示す。

【０１３０】条件１は、工程１０２のエッチング処理を
行わない場合である。この場合、サイドフィルム２５ａ
が残る。

【０１３１】条件２は、反応ガスとして、例えばＢＣｌ
₃／Ｃｌ₂ガスを用いる場合である。この場合、サイド
フィルム２５ａが残る上、腐食数が大幅に増加してしま
う。この腐食数の増大は、配線側壁に残されたＣｌに起
因する。

【０１３２】条件３は、反応ガスとして、例えばＯ₂ガ
スのみを用いた場合である。この場合もサイドフィルム
２５ａが残る。すなわち、Ｏ₂ガスのみのエッチング処
理では、サイドフィルム２５ａを除去できないことが判
る。

【０１３３】条件４は、反応ガスとして、例えばＯ₂／
ＣＨＦ₃ガスを用いた場合である。この場合、サイドフ
ィルム２５ａを除去することが可能である。ただし、こ
の場合は、炭素成分に起因するデポ物が生成される場合
が生じる。

【０１３４】条件５は、反応ガスとして、例えばＯ₂／
ＳＦ₆ガスを用いた場合である。この場合、サイドフィ
ルム２５ａを除去できる上、デポ物の堆積もなかった。

【０１３５】さらに、条件５の場合は、腐食数も大幅に
低減することができた。これは、次の２つの理由からと
考えられる。第１に、プラズマ中のフッ素成分が腐食を
誘発する配線側壁のＣｌ成分と置換するからである。第
２に、酸素成分が配線表面を酸化し不動態化するからで
ある。

【０１３６】このようなエッチング処理について、本発
明者の検討結果によれば、次のような条件を設定するこ
とが望ましいことが判明した。

【０１３７】第１に、ＳＦ₆ガス、ＣＨＦ₃ガスまたは
ＣＦ系ガス等の流量比は、例えば１〜２５％程度とする
ことが望ましい。

【０１３８】これは、そのガス流量比が１％より小さい
と、Ｏ₂ガスのみのエッチング処理となり、図１２に示
したように、サイドフィルムを除去できないし、そのガ
ス流量比が２５％以上だと、第１層配線２３Ｌ1 の導体
膜２３Ｌ1cの削れ量が増大し、アンダカット等も生じて
しまうからである。

【０１３９】第２に、半導体基板１０に印加する基板バ
イアス電圧は、例えば１００Ｖ〜３００Ｖ程度が望まし
い。これは、基板バイアス電圧が１００Ｖより低いとサ
イドフィルム２５ａに対するイオンアタックが不足しサ
イドフィルム２５ａを良好に除去することができないか
らであり、それが３００Ｖより高いと絶縁膜１９ｅや導
体膜２３Ｌ1cをも除去してしまうからである。

【０１４０】第３に処理時の半導体基板１０の温度を、
例えば０℃〜８０℃程度の低温に設定することが望まし
い。これは、この温度はあまり高くすると、絶縁膜１９
ｅの除去が進行したり、第１層配線２３Ｌ1 の剥離や配
線中のＣｕやＳｉ等の偏析が生じたりするので、それら
を防止するためである。

【０１４１】次いで、以上のようなサイドフィルムエッ
チング処理が終了した半導体基板１０を、サブエッチン
グ処理部７ａから取り出し、サブエッチング処理部８ａ
に送り、半導体基板１０に対してウエットエッチング処
理を施す（工程１０３）。

【０１４２】このサブエッチング処理部８ａにおいて
は、半導体基板１０に対してウエットエッチング処理を
施すことにより、配線側壁内等に残されているサイドフ
ィルム２５ａをエッチング除去する。

【０１４３】この際、本実施例１においては、上記した
サブエッチング処理部７ａにおいてサイドフィルム２５
ａの除去処理を既に行っているので、サイドフィルム２
５ａをウエットエッチング処理のみで除去する場合に比
べて、サイドフィルム２５ａを簡単に短時間で除去する
ことができる。

【０１４４】続いて、ウエットエッチング処理の終了し
た半導体基板１０を、サブエッチング処理部８ａから取
り出し、サブアッシング処理部９ａに送り、半導体基板
１０に対してアッシング処理を施す（工程１０４）。

【０１４５】このサブアッシング処理部９ａにおいて
は、チャージアップ等に起因する汚染やダメージを防止
するために、例えば紫外線光とオゾン（Ｏ₃）ガスとを
用いてフォトレジストを酸化分解除去する光アッシング
処理を施す。

【０１４６】このような工程１００〜工程１０４を経た
後、半導体基板１０をサブアッシング処理部９ａから取
り出してアンロード部４ａに送り、接続孔２０ｄの形成
処理を終了する。

【０１４７】次いで、接続孔２０ｄの形成された半導体
基板１０上に、例えばタングステンからなる導体層、Ａ
ｌ−Ｓｉ−Ｃｕ合金からなる導体層およびタングステン
からなる導体層を下層から順にスパッタリング法等によ
って堆積することにより積層導体膜を形成する。

【０１４８】続いて、その積層導体膜をフォトリソグラ
フィ技術によってパターニングすることにより、図１３
および図１４に示すように、絶縁膜１９ｅ上に第２層配
線２３Ｌ2 を形成する。周辺回路領域Ａにおける第２層
配線２３Ｌ2 は、絶縁膜１９ｅに穿孔された接続孔２０
ｄを通じて第１層配線２３Ｌ1 と電気的に接続されてい
る。

【０１４９】この第２層配線２３Ｌ2 の配線幅は、例え
ば0.３μｍ〜0.５μｍの範囲であり、例えば0.３５μｍ
程度である。配線間隔は、例えば0.３μｍ〜0.５μｍの
範囲であり、例えば0.３５μｍ程度である。

【０１５０】その後、絶縁膜１９ｅ上に、例えばＳｉＯ
₂からなる絶縁膜１９ｆをＣＶＤ法等によって堆積する
ことにより第２層配線２３Ｌ2 を被覆した後、絶縁膜１
９ｆに第２層配線２３Ｌ2 の一部が露出するような接続
孔を上述と同様に穿孔する。

【０１５１】次いで、図１５および図１６に示すよう
に、絶縁膜１９ｆ上に、例えばタングステンからなる導
体膜２３Ｌ3a、Ａｌ−Ｓｉ−Ｃｕ合金からなる導体膜２
３Ｌ3bおよびタングステンからなる導体膜２３Ｌ3cを下
層から順にスパッタリング法等によって堆積することに
より積層導体膜２３を形成する。なお、図１５に示すよ
うに、絶縁膜１９ｆには第２層配線２３Ｌ2 の一部が露
出するような接続孔２０ｅが形成されている。

【０１５２】続いて、積層導体膜２３上に、配線形成用
のフォトレジストパターン２４ｂをフォトリソグラフィ
技術によって形成した後、このフォトレジストパターン
２４ｂをエッチングマスクとして、フォトレジストパタ
ーン２４ｂから露出する積層導体膜２３をエッチング除
去することにより、図１７および図１８に示すように、
第３層配線２３Ｌ3 を形成する。

【０１５３】ここで、この第３層配線２３Ｌ3 の形成工
程を図５のフロー図に沿って図１９から図２２によって
説明する。

【０１５４】図１９は図１５の要部拡大図である。図１
９に示すように、積層導体膜２３は、上記したように、
例えば３つの導体膜２３Ｌ3a〜２３Ｌ3cによって構成さ
れている。積層導体膜２３の上面には、配線形成用のフ
ォトレジストパターン２４ｂが形成されている。

【０１５５】まず、このようなフォトレジストパターン
２４ｂが形成された半導体基板１０を図４に示した半導
体製造装置１Ｂのロードロック部３ａ内に収容した後、
メインエッチング処理部５ｂに送り、半導体基板１０に
対してエッチング処理を施す（図５の工程１００）。

【０１５６】このメインエッチング処理部５ｂにおいて
は、フォトレジストパターン２４ｂをエッチングマスク
として、半導体基板１０に対してプラズマ・ドライエッ
チング処理を施すことにより、フォトレジストパターン
２４ｂから露出する積層導体膜２３部分をエッチング除
去する。この際の反応ガスとしては、例えば次の通りで
ある。

【０１５７】すなわち、第３層目の導体膜２３Ｌ3cをエ
ッチングする際に、導体膜２３Ｌ3cがタングステンまた
はＴｉＷの場合は、例えばＳＦ₆＋ＢＣｌ₃ガスを用い
る。また、導体膜２３Ｌ3cがＴｉＮの場合は、例えばＳ
Ｆ₆＋ＢＣｌ₃ガスまたはＳＦ₆＋ＢＣｌ₃＋Ｃｌ₂ガ
スを用いる。

【０１５８】第２層目の導体膜２３Ｌ3bをエッチングす
る際に、導体膜２３Ｌ3bがＡｌまたはＡｌ−Ｓｉ−Ｃｕ
合金からなる場合は、例えばＢＣｌ₃＋Ｃｌ₂ガスを用
いる。

【０１５９】さらに、第１層目の導体膜２３Ｌ3aをエッ
チングする際に、導体膜２３Ｌ3aがタングステンまたは
ＴｉＷの場合には、例えばＳＦ₆＋ＢＣｌ₃ガスにＮ₂
を添加したガスを用いる。また、導体膜２３Ｌ3aがＴｉ
Ｎの場合には、例えばＢＣｌ₃＋Ｃｌ₂ガスを用いる。

【０１６０】このようなエッチング処理により、図２０
に示すように、絶縁膜１９ｆ上に第３層配線２３Ｌ3 を
形成する。この際、第３層配線２３Ｌ3 の側面にはサイ
ドフィルム２５ｂが形成されている。サイドフィルム２
５ｂには、炭素、Ｓｉ、ＡｌおよびＣｕ等のような成分
が含まれている。

【０１６１】この第３層配線２３Ｌ3 の配線幅は、例え
ば1.０μｍ〜0.２５μｍの範囲であり、例えば0.３５μ
ｍ程度である。配線間隔は、例えば1.０μｍ〜0.２５μ
ｍの範囲であり、例えば0.３５μｍ程度である。

【０１６２】続いて、メインエッチング処理の終了した
半導体基板１０をメインエッチング処理部５ｂから取り
出し、メインアッシング処理部６ａに送り、半導体基板
１０に対してアッシング処理を施す（工程１０１）。

【０１６３】このメインアッシング処理部６ａにおいて
は、半導体基板１０に対して、プラズマ・アッシング処
理を施すことにより、不要となったフォトレジストパタ
ーン２４ｂを除去する。この際のアッシングガスとして
は、例えばＯ₂＋Ｈ₂ＯまたはＯ₂にＯＨ基を含むガス
を添加したガスあるいはＯ₂＋ＣＦ系ガスが使用されて
いる。このアッシング処理後の半導体基板１０の要部断
面図を図２１に示す。この段階においては、第３層配線
２３Ｌ₃の側面にサイドフィルム２５ｂが除去されずに
残されている。

【０１６４】その後、メインアッシング処理の終了した
半導体基板１０をメインアッシング処理部６ａから取り
出した後、サブエッチング処理部７ａに送り、半導体基
板１０に対してエッチング処理を施す（工程１０２）。

【０１６５】このサブエッチング処理部７ａにおいて
は、半導体基板１０に対してプラズマ・ドライエッチン
グ処理を施すことにより、第３層配線２３Ｌ3 の側面に
残されたサイドフィルム２５ｂをエッチング除去する。
この処理後の半導体基板１０の要部断面図を図２２に示
す。

【０１６６】本実施例１においては、このエッチング処
理に際して、次の２つの処理条件を設定する。

【０１６７】第１に、反応ガスは、例えばＯ₂／ＳＦ₆
ガス、Ｏ₂／ＣＨＦ₃ガスまたはＯ₂／ＣＦ（例えばＣ
Ｆ₄）系ガスを用いる。すなわち、本実施例１において
は、サイドフィルム２５ｂを構成する成分にとってエッ
チレートの高いエッチングガスを用いることにより、サ
イドフィルム２５ｂを化学的な作用によって良好に除去
することが可能となっている。

【０１６８】第２に、この処理に際して半導体基板１０
を載置する下部電極７ａ5 （図２参照）または陰極７ａ
10（図３参照）に高周波電圧を印加し、半導体基板１０
にバイアス電圧を印加する。これにより、サイドフィル
ム２５ｂをスパッタリング現象等のような物理的な作用
によって除去することが可能となっている。

【０１６９】このように本実施例１においては、サイド
フィルム２５ｂを化学的な作用と物理的な作用との双方
の作用によって除去することができるので、サイドフィ
ルム２５ｂの除去性を向上させることが可能となってい
る。このため、第３層配線２３Ｌ3 の配線の信頼性を向
上させることができるので、半導体集積回路装置の歩留
りおよび信頼性を向上させることが可能となっている。

【０１７０】この場合のサイドフィルム除去性の結果も
上述の図１２と同じである。すなわち、工程１０２のエ
ッチング処理を行わない場合は、サイドフィルム２５ｂ
が残る。

【０１７１】また、反応ガスとして、例えばＢＣｌ₃／
Ｃｌ₂ガスを用いる場合は、サイドフィルム２５ｂが残
る上、腐食数が大幅に増加してしまう。ここで、サイド
フィルム２５ｂを除去するためにＣｌ₂系のガスを用い
たプラズマ・ドライエッチング処理を施した場合におけ
る半導体ウエハ周辺の配線パターンのＳＥＭ（Scanning
Electron Microscope）写真を図２３〜図２５に示す。
この場合、上層のプラズマＳｉＮ／ＣＶＤタングステン
が削れ、さらに、Ａｌ配線の肩削れが生じていることが
観測された。

【０１７２】また、反応ガスとして、例えばＯ₂ガスの
みを用いた場合ではサイドフィルム２５ｂを除去できな
い。

【０１７３】また、反応ガスとして、例えばＯ₂／ＣＨ
Ｆ₃ガスを用いた場合は、サイドフィルム２５ｂを除去
することが可能である。ただし、この場合は、炭素成分
に起因するデポ物が生成される場合が生じる。

【０１７４】さらに、反応ガスとして、例えばＯ₂／Ｓ
Ｆ₆ガスを用いた場合は、サイドフィルム２５ｂを除去
できる上、デポ物の堆積もなかった。さらに、この場合
は、腐食数も大幅に低減することができた。これは、次
の２つの理由からと考えられる。第１に、プラズマ中の
フッ素成分が腐食を誘発する第３層配線２３Ｌ3 の表面
のＣｌ成分と置換するからである。第２に、酸素成分が
配線表面を酸化し不動態化するからである。図２２の２
６はこの酸化膜を示している。

【０１７５】ここで、Ｏ₂／ＳＦ₆ガスを用いたプラズ
マ・ドライエッチング処理を施した場合における半導体
ウエハ周辺の配線パターンのＳＥＭ写真を図２６〜図２
８に示す。この場合、上層のプラズマＳｉＮ／ＣＶＤタ
ングステン削れは多少生じたが、Ａｌ配線の削れは生じ
ていないことが観測された。

【０１７６】さらに、このようなエッチング処理を行わ
なかった場合のＳＥＭ写真を図２９に示す。図２９で
は、サイドフィルム除去のためのウェットエッチング処
理中等において剥離したサイドフィルム２５ｂが配線上
に再付着していることが観測できた。サイドフィルム２
５ｂ内には、Ａｌ等のような導電性の成分も含まれるの
で、配線ショート不良の危険性がある。

【０１７７】一方、このようなエッチング処理を行った
場合のＳＥＭ写真を図３０に示す。図３０には、サイド
フィルムが完全に除去されていることが観測できた。し
かも、この場合は、２４時間大気中に放置していても腐
食の増加がないことが観測された。

【０１７８】このようなエッチング処理について、本発
明者の検討結果によれば、次のような条件を設定するこ
とが望ましいことが判明した。

【０１７９】第１に、ＳＦ₆ガス、ＣＨＦ₃ガスまたは
ＣＦ系ガス等の流量比は、例えば１〜２５％程度とする
ことが望ましい。これは、そのガス流量比が１％より小
さいと、Ｏ₂ガスのみのエッチング処理となり、サイド
フィルムを除去できないし、そのガス流量比が２５％以
上だと、第３層配線２３Ｌ3 の導体膜２３Ｌ3cの削れ量
が増大し、アンダカット等が生じてしまうからである。

【０１８０】第２に、半導体基板１０に印加する基板バ
イアス電圧は、例えば１００Ｖ〜３００Ｖ程度が望まし
い。これは、基板バイアス電圧が１００Ｖより低いとサ
イドフィルム２５ｂに対するイオンアタックが不足しサ
イドフィルム２５ｂを良好に除去することができないか
らであり、それが３００Ｖより高いと絶縁膜１９ｆや導
体膜２３Ｌ3cをも除去してしまうからである。

【０１８１】第３に処理時の半導体基板１０の温度を、
例えば０℃〜８０℃程度の低温に設定することが望まし
い。これは、この温度をあまり高くすると、絶縁膜１９
ｆの除去が進行したり、第３層配線２３Ｌ3 の剥離や配
線中のＣｕやＳｉ等の偏析が生じたりするので、それら
を防止するためである。

【０１８２】次いで、このようなエッチング処理の終了
した半導体基板１０をサブエッチング処理部７ａから取
り出し、サブエッチング処理部８ａに送り、半導体基板
１０に対してエッチング処理を施す（工程１０３）。

【０１８３】このサブエッチング処理部８ａにおいて
は、半導体基板１０に対してウエットエッチング処理を
施すことにより、半導体基板１０上に残されているサイ
ドフィルムをエッチング除去する。

【０１８４】この際、本実施例１においては、上記した
サブエッチング処理部７ａにおいてサイドフィルム２５
ｂの除去処理を既に行っているので、サイドフィルム２
５ｂをウエットエッチング処理のみで除去する場合に比
べて、サイドフィルム２５ａを簡単に短時間で除去する
ことができる。

【０１８５】続いて、このようなエッチング処理の終了
した半導体基板１０をサブエッチング処理部８ａから取
り出し、サブアッシング処理部９ａに送り、半導体基板
１０に対してアッシング処理を施す（工程１０４）。

【０１８６】このサブアッシング処理部９ａにおいて
は、チャージアップ等に起因する汚染やダメージを防止
するために、例えば紫外線光とＯ₃ガスとを用いてフォ
トレジストを酸化分解除去する光アッシング処理を施
す。

【０１８７】以上のような工程１００〜工程１０４を経
た後、半導体基板１０を、サブアッシング処理部９ａか
ら取り出してアンロード部４ａに送り、第３層配線２３
Ｌ3の形成処理を終了する。

【０１８８】最後に、図３１および図３２に示すよう
に、絶縁膜１９ｆ上に、例えばＳｉＯ₂からなる表面保
護膜２７をＣＶＤ法等によって堆積することにより、第
３層配線２３Ｌ3 上を被覆する。

【０１８９】このように、本実施例１によれば、以下の
効果を得ることが可能となる。

【０１９０】(1).接続孔や配線をパターニングするため
のドライエッチング処理の後、例えばＯ₂／ＳＦ₆ガ
ス、Ｏ₂／ＣＨＦ₃ガスまたはＯ₂／ＣＦ（例えばＣＦ
₄）系ガスを用い、かつ、半導体基板１０に基板バイア
ス電圧を印加した状態で半導体基板１０に対してプラズ
マ・ドライエッチング処理を施すことにより、接続孔や
配線のパターニングのためのドライエッチング処理に際
して接続孔の内側面や配線の側面に形成されたサイドフ
ィルム２５ａ，２５ｂの除去性を大幅に向上させること
が可能となる。

【０１９１】(2).上記(1) により、接続孔内における配
線接続の信頼性を向上させることができるので、半導体
集積回路装置の歩留りおよび信頼性を向上させることが
可能となる。

【０１９２】(3).上記(1) により、剥離したサイドフィ
ルム２５ｂに起因する配線ショート不良を低減すること
ができるので、配線の信頼性を向上させることができ、
半導体集積回路装置の歩留りおよび信頼性を向上させる
ことが可能となる。

【０１９３】(4).上記(1) により、接続孔や配線をパタ
ーニングするためのドライエッチング処理の後のウエッ
トエッチング処理時間を大幅に短縮することが可能とな
る。したがって、半導体集積回路装置のスループットを
向上させることが可能となる。

【０１９４】(5).接続孔や配線をパターニングするため
のドライエッチング処理の後、例えばＯ₂／ＳＦ₆、Ｏ
₂／ＣＨＦ₃ガスまたはＯ₂／ＣＦ（例えばＣＦ₄）系
ガスを用い、かつ、半導体基板１０に基板バイアス電圧
を印加した状態で半導体基板１０に対してプラズマ・ド
ライエッチング処理を施すことにより、プラズマ中のフ
ッ素成分が腐食を誘発する配線の表面のＣｌ成分と置換
するとともに、酸素成分が配線表面を酸化し不動態化す
るので、配線腐食を大幅に低減することが可能となる。
したがって、半導体集積回路装置の歩留りおよび信頼性
を向上させることが可能となる。

【０１９５】(6).上記(5) により、ウエットエッチング
処理までの半導体基板１０の放置制限時間を延長するこ
とができる。さらに、メインエッチング処理、メインア
ッシング処理およびＯ₂／ＳＦ₆等を用いたサブエッチ
ング処理を連続真空下で行うことにより、半導体基板１
０の防食性をさらに向上させることができるので、その
後の半導体基板１０の放置制限時間をさらに延長でき
る。このため、半導体基板１０の管理を簡単にすること
ができる等、半導体製造ラインにおける作業者の作業性
を向上させることが可能となる。

【０１９６】(7).メインエッチング処理、メインアッシ
ング処理、サブエッチング処理およびサブアッシング処
理をそれぞれ別々の処理部で行える構造としたことによ
り、エッチング処理時に生じる反応生成物等のような異
物の発生を低減でき、安定した処理を実現することが可
能となる。

【０１９７】（実施例２）図３３は本発明の他の実施例
である半導体集積回路装置の製造工程を示すフロー図、
図３４は本実施例で用いる半導体製造装置の説明図、図
３５〜図３８は本実施例の半導体集積回路装置の製造工
程中における要部断面図である。

【０１９８】本実施例２においては、前記実施例１の図
５のメインアッシング処理（工程１０１）とサブエッチ
ング処理（工程１０２）とが、図３３に示すように逆に
なっている。

【０１９９】この場合も前記実施例１で用いた半導体製
造装置１Ａおよび１Ｂ（図１および図４参照）を用いて
も良いが、本実施例２においては、例えば図３４に示す
ような半導体製造装置１Ｃを用いる。

【０２００】すなわち、この半導体製造装置１Ｃにおい
ては、１つのサブエッチング処理部７ｂにおいて、サイ
ドフィルムを除去するためのサブエッチング処理と、フ
ォトレジストを除去するためのメインアッシング処理と
が行える構造になっている。

【０２０１】これは、アッシング装置において、半導体
基板を載置する電極に基板バイアス電圧を印加すること
が可能な構造とするとともに、サイドフィルムエッチン
グ処理に際して用いる反応ガスを処理室内に供給可能な
構造とすることによって構成されている。

【０２０２】以下、本実施例２の半導体集積回路装置の
製造方法を、配線形成方法を例として、図３３のフロー
図に沿って図３４〜図３８によって説明する。

【０２０３】図３５は図１５の要部拡大図である。図３
５に示すように、積層導体膜２３は、上記したように、
例えば３つの導体膜２３Ｌ3a〜２３Ｌ3cによって構成さ
れている。積層導体膜２３の上面には、配線形成用のフ
ォトレジストパターン２４ｂが形成されている。

【０２０４】まず、このようなフォトレジストパターン
２４ｂが形成された半導体基板１０を図３４に示した半
導体製造装置１Ｃのロードロック部３ａ内に収容した
後、メインエッチング処理部５ｂに送り、半導体基板１
０に対してエッチング処理を施す（図の工程２００）。

【０２０５】このメインエッチング処理部５ｂにおいて
は、フォトレジストパターン２４ｂをエッチングマスク
として、半導体基板１０に対してプラズマ・ドライエッ
チング処理を施すことにより、フォトレジストパターン
２４ｂから露出する積層導体膜２３部分をエッチング除
去する。この際の反応ガスは、例えば次の通りである。

【０２０６】すなわち、第３層目の導体膜２３Ｌ3cをエ
ッチングする際に、導体膜２３Ｌ3cがタングステンまた
はＴｉＷの場合は、例えばＳＦ₆＋ＢＣｌ₃ガスを用い
る。また、導体膜２３Ｌ3cがＴｉＮの場合は、例えばＳ
Ｆ₆＋ＢＣｌ₃ガスまたはＳＦ₆＋ＢＣｌ₃＋Ｃｌ₂ガ
スを用いる。

【０２０７】第２層目の導体膜２３Ｌ3bをエッチングす
る際に、導体膜２３Ｌ3bがＡｌまたはＡｌ−Ｓｉ−Ｃｕ
合金からなる場合は、例えばＢＣｌ₃＋Ｃｌ₂ガスを用
いる。

【０２０８】さらに、第１層目の導体膜２３Ｌ3aをエッ
チングする際に、導体膜２３Ｌ3aがタングステンまたは
ＴｉＷの場合には、例えばＳＦ₆＋ＢＣｌ₃ガスにＮ₂
を添加したガスを用いる。また、導体膜２３Ｌ3aがＴｉ
Ｎの場合には、例えばＢＣｌ₃＋Ｃｌ₂ガスを用いる。

【０２０９】このようなエッチング処理により、図３６
に示すように、絶縁膜１９ｆ上に第３層配線２３Ｌ3 を
形成する。この際、第３層配線２３Ｌ3 の側面にはサイ
ドフィルム２５ｂが形成されている。サイドフィルム２
５ｂには、炭素、Ｓｉ、ＡｌおよびＣｕ等のような成分
が含まれている。

【０２１０】この第３層配線２３Ｌ3 の配線幅は、例え
ば1.０μｍ〜0.２５μｍの範囲であり、例えば0.３５μ
ｍ程度である。配線間隔は、例えば1.０μｍ〜0.２５μ
ｍの範囲であり、例えば0.３５μｍ程度である。

【０２１１】続いて、メインエッチング処理の終了した
半導体基板１０をメインエッチング処理部５ｂから取り
出した後、サブエッチング処理部７ｂに送り、半導体基
板１０に対してエッチング処理を施す（工程２０１）。

【０２１２】このサブエッチング処理部７ｂにおいて
は、半導体基板１０に対してプラズマ・ドライエッチン
グ処理を施すことにより、第３層配線２３Ｌ3 の側面に
残されたサイドフィルム２５ｂをエッチング除去する。
この処理後の半導体基板１０の要部断面図を図３７に示
す。

【０２１３】本実施例２においては、このエッチング処
理に際して、次の２つの処理条件を設定する。

【０２１４】第１に、反応ガスは、例えばＯ₂／ＳＦ₆
ガス、Ｏ₂／ＣＨＦ₃ガスまたはＯ₂／ＣＦ（例えばＣ
Ｆ₄）系ガスを用いる。すなわち、本実施例２において
は、サイドフィルム２５ｂを構成する成分にとってエッ
チレートの高いエッチングガスを用いることにより、サ
イドフィルム２５ｂを化学的な作用によって良好に除去
することが可能となっている。

【０２１５】第２に、この処理に際して半導体基板１０
を載置する下部電極７ａ5 （図２参照）または陰極７ａ
10（図３参照）に高周波電圧を印加し、半導体基板１０
にバイアス電圧を印加する。これにより、サイドフィル
ム２５ｂをスパッタリング現象等のような物理的な作用
によって除去することが可能となっている。

【０２１６】このように本実施例２においても、サイド
フィルム２５ｂを化学的な作用と物理的な作用との双方
の作用によって除去することができるので、サイドフィ
ルム２５ａの除去性を向上させることが可能となってい
る。このため、第３層配線２３Ｌ3 の配線の信頼性を向
上させることができるので、半導体集積回路装置の歩留
りおよび信頼性を向上させることが可能となっている。

【０２１７】この場合のサイドフィルム除去性の結果も
上述の図１２と同じである。すなわち、反応ガスとし
て、例えばＯ₂／ＣＨＦ₃ガスを用いた場合は、サイド
フィルム２５ｂを除去することが可能である。ただし、
この場合は、炭素成分に起因するデポ物が生成される場
合が生じる。

【０２１８】また、反応ガスとして、例えばＯ₂／ＳＦ
₆ガスを用いた場合は、サイドフィルム２５ｂを除去で
きる上、デポ物の堆積もなかった。また、ＳＦ₆の場合
は、炭素を含まないので、下地の絶縁膜１９ｆの削れ量
も低減することができた。さらに、この場合は、腐食数
も大幅に低減することができた。これは、次の２つの理
由からと考えられる。第１に、プラズマ中のフッ素成分
が腐食を誘発する第３層配線２３Ｌ3 の表面のＣｌ成分
と置換するからである。第２に、酸素成分が配線表面を
酸化し不動態化するからである。図３７の２６はこの酸
化膜を示している。

【０２１９】このようなエッチング処理についての本発
明者の検討結果によれば、次のような条件を設定するこ
とが望ましいことが判明した。

【０２２０】第１に、ＳＦ₆ガス、ＣＨＦ₃ガスまたは
ＣＦ系ガス等の流量比は、例えば１〜２５％程度とする
ことが望ましい。これは、そのガス流量比が１％より小
さいと、Ｏ₂ガスのみのエッチング処理となり、サイド
フィルムを除去できないし、そのガス流量比が２５％以
上だと、第３層配線２３Ｌ3 の導体膜２３Ｌ3cの削れ量
が増大し、アンダカット等が生じてしまうからである。

【０２２１】第２に、半導体基板１０に印加する基板バ
イアス電圧は、例えば１００Ｖ〜３００Ｖ程度が望まし
い。これは、基板バイアス電圧が１００Ｖより低いとサ
イドフィルム２５ｂに対するイオンアタックが不足しサ
イドフィルム２５ｂを良好に除去することができないか
らであり、それが３００Ｖより高いと絶縁膜１９ｆや導
体膜２３Ｌ3cをも除去してしまうからである。

【０２２２】第３に処理時の半導体基板１０の温度を、
例えば０℃〜８０℃程度の低温に設定することが望まし
い。これは、この温度をあまり高くすると、絶縁膜１９
ｆの除去が進行したり、第３層配線２３Ｌ3 の剥離や配
線中のＣｕやＳｉ等の偏析が生じたりするので、それら
を防止するためである。

【０２２３】その後、このようなエッチング処理の終了
した後、その処理室内において、半導体基板１０に対し
てアッシング処理を施す（工程２０２）。

【０２２４】すなわち、この処理においては、半導体基
板１０に対して、プラズマ・アッシング処理を施すこと
により、不要となったフォトレジストパターン２４ｂを
除去する。この際のアッシングガスとしては、例えばＯ
₂／ＳＦ₆ガス、Ｏ₂／ＣＨＦ₃ガスまたはＯ₂／ＣＦ
（例えばＣＦ₄）系ガスをそのまま用いても良いし、そ
れらのガスを一旦排気して、例えばＯ₂＋Ｈ₂Ｏまたは
Ｏ₂にＯＨ基を含むガスを添加したガスを用いても良
い。ただし、この際は、通常のフォトレジストアッシン
グを目的としているので、例えば高周波基板バイアス電
圧は印加しないようにしている。

【０２２５】次いで、このようなエッチング処理の終了
した半導体基板１０をサブエッチング処理部７ｂから取
り出し、サブエッチング処理部８ａに送り、半導体基板
１０に対してエッチング処理を施す（工程２０３）。

【０２２６】このサブエッチング処理部８ａにおいて
は、半導体基板１０に対してウエットエッチング処理を
施すことにより、半導体基板１０上に残されているサイ
ドフィルムをエッチング除去する。

【０２２７】この際、本実施例２においては、上記した
サブエッチング処理部７ｂにおいてサイドフィルム２５
ｂの除去処理を既に行っているので、サイドフィルム２
５ｂをウエットエッチング処理のみで除去する場合に比
べて、サイドフィルム２５ｂを簡単に短時間で除去する
ことができる。この処理後の半導体基板１０の要部断面
図を図３８に示す。

【０２２８】続いて、このようなエッチング処理の終了
した半導体基板１０をサブエッチング処理部８ａから取
り出し、サブアッシング処理部９ａに送り、半導体基板
１０に対してアッシング処理を施す（工程２０４）。

【０２２９】このサブアッシング処理部９ａにおいて
は、チャージアップ等に起因する汚染やダメージを防止
するために、例えば紫外線光とＯ₃ガスとを用いてフォ
トレジストを酸化分解除去する光アッシング処理を施
す。

【０２３０】以上のような工程２００〜工程２０４を経
た後、半導体基板１０を、サブアッシング処理部９ａか
ら取り出してアンロード部４ａに送り、第３層配線２３
Ｌ3の形成処理を終了する。なお、以降の処理は、前記
実施例１と同じである。

【０２３１】このように、本実施例２によれば、前記実
施例１の(1) 〜(6) で得られた効果以下に、以下の効果
を得ることが可能となる。

【０２３２】すなわち、サイドフィルム２５ｂを除去す
るためのプラズマドライエッチング処理とフォトレジス
トを除去するためのアッシング処理とを同一処理部で行
うことにより、半導体集積回路装置の製造工程を削減で
き、全体的な半導体製造時間を短縮することができるの
で、半導体集積回路装置製造のスループットをさらに向
上させることが可能となる。

【０２３３】（実施例３）図３９は本発明の他の実施例
である半導体集積回路装置の製造工程を示すフロー図、
図４０は本実施例で用いる半導体製造装置の説明図、図
４１〜図４４は本実施例の半導体集積回路装置の製造工
程中における要部断面図である。

【０２３４】本実施例３においては、図３９に示すよう
に、サイドフィルムを除去するためのドライエッチング
処理がパターン形成工程の最終工程となっている。

【０２３５】この場合も前記実施例１で用いた半導体製
造装置１Ａおよび１Ｂ（図１および図４参照）を用いて
も良いが、本実施例３においては、例えば図４０に示す
ような半導体製造装置１Ｄを用いる。

【０２３６】この半導体製造装置１Ｄにおいては、１つ
のメインエッチング処理部５ｃにおいて、接続孔や配線
のパターンを形成するためのメインエッチング処理と、
フォトレジストを除去するためのメインアッシング処理
とが行える構造になっている。

【０２３７】以下、本実施例３の半導体集積回路装置の
製造方法を、配線形成方法を例として図３９のフロー図
に沿って図４０〜図４４によって説明する。

【０２３８】図４１は図１５の要部拡大図である。図４
１に示すように、積層導体膜２３は、上記したように、
例えば３つの導体膜２３Ｌ3a〜２３Ｌ3cによって構成さ
れている。積層導体膜２３の上面には、配線形成用のフ
ォトレジストパターン２４ｂが形成されている。

【０２３９】まず、このようなフォトレジストパターン
２４ｂが形成された半導体基板１０を図４０に示した半
導体製造装置１Ｄのロードロック部３ａ内に収容した
後、メインエッチング処理部５ｃに送り、半導体基板１
０に対してエッチング処理を施す（図の工程３００）。

【０２４０】このメインエッチング処理部５ｃにおいて
は、フォトレジストパターン２４ｂをエッチングマスク
として、半導体基板１０に対してプラズマ・ドライエッ
チング処理を施すことにより、フォトレジストパターン
２４ｂから露出する積層導体膜２３部分をエッチング除
去する。この際の反応ガスとしては、例えば次の通りで
ある。

【０２４１】すなわち、第３層目の導体膜２３Ｌ3cをエ
ッチングする際に、導体膜２３Ｌ3cがタングステンまた
はＴｉＷの場合は、例えばＳＦ₆＋ＢＣｌ₃ガスを用い
る。また、導体膜２３Ｌ3cがＴｉＮの場合は、例えばＳ
Ｆ₆＋ＢＣｌ₃ガスまたはＳＦ₆＋ＢＣｌ₃＋Ｃｌ₂ガ
スを用いる。

【０２４２】第２層目の導体膜２３Ｌ3bをエッチングす
る際に、導体膜２３Ｌ3bがＡｌまたはＡｌ−Ｓｉ−Ｃｕ
合金からなる場合は、例えばＢＣｌ₃＋Ｃｌ₂ガスを用
いる。

【０２４３】さらに、第１層目の導体膜２３Ｌ3aをエッ
チングする際に、導体膜２３Ｌ3aがタングステンまたは
ＴｉＷの場合には、例えばＳＦ₆＋ＢＣｌ₃ガスにＮ₂
を添加したガスを用いる。また、導体膜２３Ｌ3aがＴｉ
Ｎの場合には、例えばＢＣｌ₃＋Ｃｌ₂ガスを用いる。

【０２４４】このようなエッチング処理により、図４２
に示すように、絶縁膜１９ｆ上に第３層配線２３Ｌ3 を
形成する。この際、第３層配線２３Ｌ3 の側面にはサイ
ドフィルム２５ｂが形成されている。サイドフィルム２
５ｂには、炭素、Ｓｉ、ＡｌおよびＣｕ等のような成分
が含まれている。

【０２４５】この第３層配線２３Ｌ3 の配線幅は、例え
ば1.０μｍ〜0.２５μｍの範囲であり、例えば0.３５μ
ｍ程度である。配線間隔は、例えば1.０μｍ〜0.２５μ
ｍの範囲であり、例えば0.３５μｍ程度である。

【０２４６】続いて、このようなエッチング処理の終了
した後、メインエッチング処理部５ｃの処理室内のガス
を排気し、その処理室内において、半導体基板１０に対
してアッシング処理を施す（工程３０１）。

【０２４７】すなわち、この際には、半導体基板１０に
対して、プラズマ・アッシング処理を施すことにより、
不要となったフォトレジストパターン２４ｂを除去す
る。この際のアッシングガスとしては、例えばＯ₂＋Ｈ
₂ＯまたはＯ₂にＯＨ基を含むガスを添加したガスが使
用されている。

【０２４８】その後、アッシング処理の終了した半導体
基板１０をメインエッチング処理部５ｃから取り出し、
サブエッチング処理部８ａに送り、半導体基板１０に対
してエッチング処理を施す（工程３０２）。

【０２４９】このサブエッチング処理部８ａにおいて
は、半導体基板１０に対してウエットエッチング処理を
施すことにより、半導体基板１０上のサイドフィルム２
５ｂをエッチング除去する。この処理後の半導体基板１
０の要部断面図を図４３に示す。

【０２５０】この際、本実施例３においては、最後にサ
イドフィルム２５ｂを除去するためのプラズマ・ドライ
エッチング処理を行うので、サイドフィルム２５ｂをウ
エットエッチング処理のみで除去する場合に比べてウエ
ットエッチング処理時間を短縮することが可能となって
いる。

【０２５１】次いで、このようなエッチング処理の終了
した半導体基板１０をサブエッチング処理部８ａから取
り出し、サブアッシング処理部９ａに送り、半導体基板
１０に対してアッシング処理を施す（工程３０３）。

【０２５２】このサブアッシング処理部９ａにおいて
は、チャージアップ等に起因する汚染やダメージを防止
するために、例えば紫外線光とＯ₃ガスとを用いてフォ
トレジストを酸化分解除去する光アッシング処理を施
す。

【０２５３】続いて、このようなサブアッシング処理の
終了した半導体基板１０をサブエッチング処理部７ａに
送り、半導体基板１０に対してエッチング処理を施す
（工程３０４）。

【０２５４】このサブエッチング処理部７ａにおいて
は、半導体基板１０に対してプラズマ・ドライエッチン
グ処理を施すことにより、第３層配線２３Ｌ3 の側面に
残されたサイドフィルム２５ｂをエッチング除去する。
この処理後の半導体基板１０の要部断面図を図４４に示
す。

【０２５５】本実施例３においては、このエッチング処
理に際して、次の２つの処理条件を設定する。

【０２５６】第１に、反応ガスは、例えばＯ₂／ＳＦ₆
ガス、Ｏ₂／ＣＨＦ₃ガスまたはＯ₂／ＣＦ系ガスを用
いる。すなわち、本実施例２においては、サイドフィル
ム２５ｂを構成する成分にとってエッチレートの高いエ
ッチングガスを用いることにより、サイドフィルム２５
ｂを化学的な作用によって良好に除去することが可能と
なっている。

【０２５７】第２に、この処理に際して半導体基板１０
を載置する下部電極７ａ5 （図２参照）または陰極７ａ
10（図３参照）に高周波電圧を印加し、半導体基板１０
にバイアス電圧を印加する。これにより、サイドフィル
ム２５ｂをスパッタリング現象等のような物理的な作用
によって除去することが可能となっている。

【０２５８】このように本実施例３においては、サイド
フィルム２５ｂを化学的な作用と物理的な作用との双方
の作用によって除去することができるので、サイドフィ
ルム２５ｂの除去性を向上させることが可能となってい
る。このため、第３層配線２３Ｌ3 の配線の信頼性を向
上させることができるので、半導体集積回路装置の歩留
りおよび信頼性を向上させることが可能となっている。

【０２５９】この場合のサイドフィルム除去性の結果も
上述の図１２と同じである。すなわち、反応ガスとし
て、例えばＯ₂／ＣＨＦ₃ガスを用いた場合は、サイド
フィルム２５ｂを除去することが可能である。ただし、
この場合は、炭素成分に起因するデポ物が生成される場
合が生じる。

【０２６０】また、反応ガスとして、例えばＯ₂／ＳＦ
₆ガスを用いた場合は、サイドフィルム２５ｂを除去で
きる上、デポ物の堆積もなかった。また、ＳＦ₆には炭
素が含まれないので、下地の絶縁膜１９ｆの削れ量を低
減することができた。さらに、この場合は、腐食数も大
幅に低減することができた。これは、次の２つの理由か
らと考えられる。第１に、プラズマ中のフッ素成分が腐
食を誘発する第３層配線２３Ｌ3 の表面のＣｌ成分と置
換するからである。第２に、酸素成分が配線表面を酸化
し不動態化するからである。図４４の２６はこの酸化膜
を示している。

【０２６１】このようなエッチング処理についての本発
明者の検討結果によれば、次のような条件を設定するこ
とが望ましいことが判明した。

【０２６２】第１に、ＳＦ₆ガス、ＣＨＦ₃ガスまたは
ＣＦ系ガス等の流量比は、例えば１〜２５％程度とする
ことが望ましい。これは、そのガス流量比が１％より小
さいと、Ｏ₂ガスのみのエッチング処理となり、サイド
フィルムを除去できないし、そのガス流量比が２５％以
上だと、第３層配線２３Ｌ3 の導体膜２３Ｌ3cの削れ量
が増大し、アンダカット等が生じてしまうからである。

【０２６３】第２に、半導体基板１０に印加する基板バ
イアス電圧は、例えば１００Ｖ〜３００Ｖ程度が望まし
い。これは、基板バイアス電圧が１００Ｖより低いとサ
イドフィルム２５ｂに対するイオンアタックが不足しサ
イドフィルム２５ｂを良好に除去することができないか
らであり、それが３００Ｖより高いと絶縁膜１９ｆや導
体膜２３Ｌ3cをも除去してしまうからである。

【０２６４】第３に処理時の半導体基板１０の温度を、
例えば０℃〜８０℃程度の低温に設定することが望まし
い。これは、この温度をあまり高くすると、絶縁膜１９
ｆの除去が進行したり、第３層配線２３Ｌ3 の剥離や配
線中のＣｕやＳｉ等の偏析が生じたりするので、それら
を防止するためである。

【０２６５】以上のような工程３００〜工程３０４を経
た後、半導体基板１０を、サブアッシング処理部９ａか
ら取り出してアンロード部４ａに送り、第３層配線２３
Ｌ3の形成処理を終了する。なお、以降の処理は、前記
実施例１と同じである。

【０２６６】このように、本実施例３によれば、前記実
施例１の(1) 〜(6) で得られた効果と同じ効果を得るこ
とが可能となる。

【０２６７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１〜３に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【０２６８】例えば前記実施例１においては、各処理部
を別々に設けた場合について説明したが、これに限定さ
れるものではなく、例えばメインエッチング処理とメイ
ンアッシング処理とを同一処理部で行える構造としても
良い。

【０２６９】また、メインアッシング処理とサイドフィ
ルム除去のためのドライエッチング処理とを同一処理部
で行える構造としても良い。この場合、アッシング処理
時もドライエッチング処理時も、処理ガスとして、例え
ばＯ₂／ＳＦ₆、Ｏ₂／ＣＨＦまたはＯ₂／ＣＦ系（例
えばＣＦ₄）ガスを用い、アッシング処理に際しては高
周波基板バイアス電圧を印加せずに処理を行う。この場
合、アッシング処理とそのドライエッチング処理とを同
一処理室内で同時に行うことにより、半導体集積回路装
置の製造工程を削減でき、全体的な半導体集積回路装置
の製造時間を短縮できるので、半導体集積回路装置製造
のスループットを向上させることが可能となる。

【０２７０】また、前記実施例２においては、サイドフ
ィルムを除去するためのドライエッチング処理とメイン
アッシング処理とを同一処理部で行える構造とした場合
について説明したが、これに限定されるものではなく、
例えばメインエッチング処理とサイドフィルム除去のた
めのドライエッチング処理とを同一処理部で行える構造
としても良い。

【０２７１】また、図４５の半導体製造装置１Ｅのよう
に、サイドフィルムを除去するためのプラズマ・ドライ
エッチング処理を行うサブエッチング処理部７ａをクラ
スタツールとは別に用意しても良い。この場合、従来の
パターン形成用のクラスタツールをそのまま使用でき
る。

【０２７２】また、前記実施例１〜３においては、中央
搬送部の周囲にプロセスチャンバを配置した構造の半導
体製造装置を用いた場合について説明したが、これに限
定されるものではなく、例えば図４６に示すように、直
線上にメインエッチング処理部５ａ、メインアッシング
処理部６ａ、サブエッチング処理部７ａ，８ａ、サブア
ッシング処理部９ａを配置した構造の半導体製造装置１
Ｆを用いても良い。各処理部は、搬送部２ｂを介して機
械的に接続されている。

【０２７３】また、前記実施例１〜３においては、本発
明を金属膜をパターニングする場合に適用した場合につ
いて説明したが、これに限定されるものではなく、例え
ばポリシリコン膜をパターニングする場合にも適用する
ことが可能である。

【０２７４】また、前記実施例１〜３においては、本発
明をＭＯＳ・ＦＥＴが形成された半導体集積回路装置の
製造方法に適用した場合について説明したが、これに限
定されるものではなく種々適用可能であり、例えばバイ
ポーラトランジスタが形成された半導体集積回路装置の
製造方法、ＭＯＳ・ＦＥＴとバイポーラトランジスタと
を組み合わせてなるＢｉＣＭＯＳ（Bipolar Compliment
ary MOS ）回路を有する半導体集積回路装置の製造方法
に適用することが可能である。

【０２７５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍを有する半導体集積回路装置の製造方法に適用した場
合について説明したが、これに限定されず種々適用可能
であり、例えばＳＲＡＭ（Static RAM）を有する半導体
集積回路装置、論理回路を有する半導体集積回路装置の
製造方法、論理付きメモリ等のような論理回路とメモリ
回路とを有する半導体集積回路装置の製造方法等のよう
な他の半導体集積回路装置の製造方法に適用することも
可能である。

【０２７６】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０２７７】(1).本発明によれば、被処理基板に高周波
基板バイアス電圧を印加した状態でエッチングガスとし
てＯ₂／ＳＦ₆、Ｏ₂／ＣＨＦ₃またはＯ₂／ＣＦ系の
ガスを用いたプラズマ・ドライエッチング処理を行うこ
とにより、メインエッチング処理時に被加工膜の側面に
形成される保護膜を化学的な作用と物理的な作用との双
方の作用によって除去することができるので、その保護
膜の除去性を向上させることが可能となる。

【０２７８】(2).上記(1) により、本発明を半導体集積
回路装置の製造方法に用いることで、残留した保護膜が
隣接配線間をショートさせたり、接続孔内に残留した保
護膜が接続孔内において配線接続不良を生じさせたりす
るのを低減することができるので、半導体集積回路装置
の歩留りおよび信頼性を向上させることが可能となる。

【０２７９】(3).上記(1) のプラズマ・ドライエッチン
グ処理を施すことにより、その保護膜を除去するために
行っていたウエットエッチング処理時間を大幅に短縮す
ることが可能となる。

【０２８０】(4).上記(3).により、本発明を半導体集積
回路装置の製造方法に用いることで、半導体集積回路装
置製造のスループットを向上させることが可能となる。

【０２８１】(5).上記(1) のプラズマドライエッチング
処理に際してエッチングガスとしてＯ₂を有するガスを
用いることにより、そのプラズマドライエッチング処理
中に導体膜の表面を酸化し不動態化することができるの
で、導体膜パターンの防食性を向上させることが可能と
なる。

【０２８２】(6).上記(1) のプラズマドライエッチング
処理に際してエッチングガスとしてＳＦ₆等のようなフ
ッ素を有するガスを用いることにより、そのプラズマド
ライエッチング処理中に導体膜の表面の塩素をフッ素と
置換することができるので、導体膜パターンの防食性を
向上させることが可能となる。

【０２８３】(7).上記(5),(6) により、本発明を半導体
集積回路装置の電極配線パターンの形成方法に用いるこ
とにより、電極配線パターンの防食性を向上させること
ができ、電極配線の信頼性を向上させることが可能とな
る。

【０２８４】(8).上記(7) により、半導体集積回路装置
の歩留りおよび信頼性を向上させることが可能となる。

【０２８５】(9).上記(7) により、ウエットエッチング
処理までの放置制限時間を延長することができるので、
半導体製品の製造ラインにおける作業者の作業性を向上
させることが可能となる。

【０２８６】(10). 本発明によれば、レジストパターン
をアッシング除去するためのアッシング処理機能と、半
導体基板に高周波基板バイアス電圧を印加した状態でエ
ッチングガスとしてＯ₂／ＳＦ₆、Ｏ₂／ＣＨＦ₃また
はＯ₂／ＣＦ系のガスを用いたプラズマドライエッチン
グ処理を施すための第１サブエッチング処理機能とを備
えた処理部を設けたことにより、アッシング処理と第１
サブエッチング処理とを同一処理部内で同時に行うこと
ができるので、処理工程を削減でき、全体的な処理時間
を短縮することが可能となる。

【０２８７】(11). 上記(10)により、本発明を半導体集
積回路装置の製造方法に用いることで、半導体集積回路
装置製造のスループットをさらに向上させることが可能
となる。

【０２８８】(12). 本発明によれば、被処理基板を各処
理部に搬送するための搬送機能と、被処理基板を搬送す
る搬送室内を真空状態に維持するための真空維持機能を
備えた搬送部を設けたことにより、各処理部間における
搬送部を真空下とすることができるので、導体膜パター
ン等の防食性をさらに向上させることが可能となる。

【０２８９】(13). 上記(12)により、本発明を半導体集
積回路装置の電極配線パターンの形成方法に用いること
で、電極配線パターンの防食性をさらに向上させること
ができ、電極配線の信頼性を向上させることができるの
で、半導体集積回路装置の歩留りおよび信頼性を向上さ
せることが可能となる。

【０２９０】(14). 上記(12)により、ウエットエッチン
グ処理までの放置制限時間を延長することができるの
で、製造ラインにおける作業者の作業性を向上させるこ
とが可能となる。

【０２９１】(15). 本発明によれば、第１サブエッチン
グ処理に際して高周波基板バイアス電圧を１００Ｖ以上
とすることにより、サイドフィルムに対するイオンアタ
ック量を充分得ることができるので、サイドフィルムの
除去性を向上させることが可能となる。また、その際に
高周波基板バイアス電圧を３００Ｖ以下とすることによ
り、下地絶縁膜等の削れ過ぎを防止することが可能とな
る。

【０２９２】(16). 第１サブエッチング処理時における
基板温度を０℃〜８０℃とすることにより、下地絶縁膜
の削れ過ぎを防止できるとともに、導体膜の剥離や導体
膜中の原子の偏析を防止することが可能となる。

【０２９３】(17). 第１サブエッチング処理時における
エッチングガス中のＳＦ₆、ＣＨＦ₃またはＣＦ系のガ
スの流量比を１％以上とすることにより、保護膜の除去
性を向上させることが可能となる。また、エッチングガ
ス中のＳＦ₆、ＣＨＦ₃またはＣＦ系のガスの流量比を
２５％以下にすることにより、導体膜の削れ過ぎやアン
ダカット等を防止することが可能となる。

【０２９４】(18). 上記(15)〜(17)により、本発明を半
導体集積回路装置の製造方法に用いることで、半導体集
積回路装置の歩留りおよび信頼性をさらに向上させるこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体製造装置の説明
図である。

【図２】図１の半導体製造装置の保護膜除去のためのサ
ブエッチング処理部の説明図である。

【図３】図１の半導体製造装置の保護膜除去のためのサ
ブエッチング処理部の変形例の説明図である。

【図４】本発明の一実施例である半導体製造装置の説明
図である。

【図５】本発明の一実施例である半導体集積回路装置の
製造工程を示すフロー図である。

【図６】図５の半導体集積回路装置の製造工程中におけ
る半導体集積回路装置の要部断面図である。

【図７】図５の半導体集積回路装置の製造工程中におけ
る半導体集積回路装置の要部断面図である。

【図８】図６および図７に続く図５の半導体集積回路装
置の製造工程中における半導体集積回路装置の要部断面
図である。

【図９】図８に続く図５の半導体集積回路装置の製造工
程中における半導体集積回路装置の要部断面図である。

【図１０】図９に続く図５の半導体集積回路装置の製造
工程中における半導体集積回路装置の要部断面図であ
る。

【図１１】図１０に続く図５の半導体集積回路装置の製
造工程中における半導体集積回路装置の要部断面図であ
る。

【図１２】本発明の半導体集積回路装置の製造方法によ
る保護膜の除去性を示すグラフ図である。

【図１３】図１１に続く図５の半導体集積回路装置の製
造工程中における半導体集積回路装置の要部断面図であ
る。

【図１４】図１１に続く図５の半導体集積回路装置の製
造工程中における半導体集積回路装置の要部断面図であ
る。

【図１５】図１３および図１４に続く図５の半導体集積
回路装置の製造工程中における半導体集積回路装置の要
部断面図である。

【図１６】図１３および図１４に続く図５の半導体集積
回路装置の製造工程中における半導体集積回路装置の要
部断面図である。

【図１７】図１５および図１６に続く図５の半導体集積
回路装置の製造工程中における半導体集積回路装置の要
部断面図である。

【図１８】図１５および図１６に続く図５の半導体集積
回路装置の製造工程中における半導体集積回路装置の要
部断面図である。

【図１９】図１７および図１８に続く図５の半導体集積
回路装置の製造工程中における半導体集積回路装置の要
部断面図である。

【図２０】図１９に続く図５の半導体集積回路装置の製
造工程中における半導体集積回路装置の要部断面図であ
る。

【図２１】図１９に続く図５の半導体集積回路装置の製
造工程中における半導体集積回路装置の要部断面図であ
る。

【図２２】図２１に続く図５の半導体集積回路装置の製
造工程中における半導体集積回路装置の要部断面図であ
る。

【図２３】導体膜の側壁の保護膜をＣｌ₂系のガスを用
いたプラズマドライエッチング処理によって除去した場
合のＳＥＭ（Scanning Electron Microscope）写真であ
る。

【図２４】導体膜の側壁の保護膜をＣｌ₂系のガスを用
いたプラズマドライエッチング処理によって除去した場
合のＳＥＭ写真である。

【図２５】導体膜の側壁の保護膜をＣｌ₂系のガスを用
いたプラズマドライエッチング処理によって除去した場
合のＳＥＭ写真である。

【図２６】導体膜の側壁の保護膜をＯ₂／ＳＦ₆系のガ
スを用いたプラズマドライエッチング処理によって除去
した場合のＳＥＭ写真である。

【図２７】導体膜の側壁の保護膜をＯ₂／ＳＦ₆系のガ
スを用いたプラズマドライエッチング処理によって除去
した場合のＳＥＭ写真である。

【図２８】導体膜の側壁の保護膜をＯ₂／ＳＦ₆系のガ
スを用いたプラズマドライエッチング処理によって除去
した場合のＳＥＭ写真である。

【図２９】本発明の保護膜除去処理を行う前の配線部分
を撮影したＳＥＭ写真である。

【図３０】本発明の保護膜除去処理を行った後の配線部
分を撮影したＳＥＭ写真である。

【図３１】図２２に続く図５の半導体集積回路装置の製
造工程中における半導体集積回路装置の要部断面図であ
る。

【図３２】図２２に続く図５の半導体集積回路装置の製
造工程中における半導体集積回路装置の要部断面図であ
る。

【図３３】本発明の他の実施例である半導体集積回路装
置の製造工程を示すフロー図である。

【図３４】本発明の他の実施例で用いる半導体製造装置
の説明図である。

【図３５】本発明の他の実施例である半導体集積回路装
置の製造工程中における要部断面図である。

【図３６】図３５に続く図３３の半導体集積回路装置の
製造工程中における要部断面図である。

【図３７】図３６に続く図３３の半導体集積回路装置の
製造工程中における要部断面図である。

【図３８】図３７に続く図３３の半導体集積回路装置の
製造工程中における要部断面図である。

【図３９】本発明の他の実施例である半導体集積回路装
置の製造工程を示すフロー図である。

【図４０】図３９の製造工程で用いる半導体製造装置の
説明図である。

【図４１】図３９の半導体集積回路装置の製造工程中に
おける半導体集積回路装置の要部断面図である。

【図４２】図４１に続く図３９の半導体集積回路装置の
製造工程中における半導体集積回路装置の要部断面図で
ある。

【図４３】図４２に続く図３９の半導体集積回路装置の
製造工程中における半導体集積回路装置の要部断面図で
ある。

【図４４】図４３に続く図３９の半導体集積回路装置の
製造工程中における半導体集積回路装置の要部断面図で
ある。

【図４５】本発明の他の実施例である半導体製造装置の
説明図である。

【図４６】本発明の他の実施例である半導体製造装置の
説明図である。

【符号の説明】

１Ａ〜１Ｆ半導体製造装置２ａ中央搬送部２ｂ搬送部３ａロードロック部４ａアンロード部５ａ，５ｂ，５ｃメインエッチング処理部６ａメインアッシング処理部７ａ，７ｂサブエッチング処理部（第１サブエッチン
グ処理部）７ａ1 マグネトロン発振機７ａ2 ベント形導波管７ａ3 プラズマ・エッチング処理部７ａ4 放電管７ａ5 下部電極７ａ6 高周波電源７ａ7 温調液供給管７ａ8 排気口７ａ9 電磁石７ａ10 陰極７ａ11 整合器７ａ12 高周波電源７ａ13 プラズマ・エッチング処理部７ａ14 排気口７ａ15 陽極７ａ16 接地部７ａ17 絶縁体８ａサブエッチング処理部９ａサブアッシング処理部１０半導体基板１１ｐｐウエル１１ｎｎウエル１２ｐ，１２ｎチャネルストッパ層１３フィールド絶縁膜１４ｐ，１４ｎ半導体領域１５ｎチャネル形のＭＯＳ・ＦＥＴ１５ａ半導体領域１５ａ1 ｎ^-形半導体領域１５ａ2 ｎ⁺形半導体領域１５ｂゲート絶縁膜１５ｇゲート電極１６キャパシタ１６ａ下部電極１６ａ1 〜１６ａ3 フィン部１６ｂ上部電極１６ｃキャパシタ用絶縁膜１７絶縁膜１８絶縁膜１９ａ〜１９ｆ絶縁膜２０ａ〜２０ｅ接続孔２１ｎチャネル形のＭＯＳ・ＦＥＴ２１ａ半導体領域２１ａ1 ｎ^-形半導体領域２１ａ2 ｎ⁺形半導体領域２１ｂゲート絶縁膜２１ｇゲート電極２２ｐチャネル形のＭＯＳ・ＦＥＴ２２ａ半導体領域２２ａ1 ｐ^-形半導体領域２２ａ2 ｐ⁺形半導体領域２２ｂゲート絶縁膜２２ｇゲート電極２３積層導体膜２３ＢＬビット線２３ＢＬ1 ビット線接続部２３Ｌ1 第１層配線２３Ｌ1a〜２３Ｌ1c 導体膜２３Ｌ2 第２層配線２３Ｌ3 第３層配線２３Ｌ3a〜２３Ｌ3c 導体膜２４ａ，２４ｂフォトレジストパターン２５ａ，２５ｂサイドフィルム（保護膜）２６酸化膜２７表面保護膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者鳥居善三東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者西村美智夫茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内 (72)発明者松井剛茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内

Claims

【特許請求の範囲】

【請求項１】被処理基板上に形成された被加工膜を加
工することにより、前記被処理基板上に所定のパターン
を形成するにあたり、以下の工程を有することを特徴と
するパターン形成方法。（ａ）前記被加工膜上に所定形状のレジストパターンを
形成した後、前記レジストパターンをエッチングマスク
として前記被処理基板に対しドライエッチング処理を施
すことにより、前記レジストパターンに被覆されエッチ
ング除去されずに残されている被加工膜の側面に保護膜
を形成した状態で前記レジストパターンから露出する被
加工膜部分をエッチング除去する工程。（ｂ）前記レジストパターンを除去する工程。（ｃ）前記被処理基板に高周波基板バイアス電圧を印加
した状態でエッチングガスとしてＯ₂／ＳＦ₆、Ｏ₂／
ＣＨＦ₃またはＯ₂／ＣＦ系のガスを用いたプラズマド
ライエッチング処理を施す工程。（ｄ）前記被処理基板に対してウエットエッチング処理
を施す工程。
【請求項２】被処理基板上に形成された被加工膜を加
工することにより、前記被処理基板上に所定のパターン
を形成するためのパターン形成装置であって、以下の構
成部を有することを特徴とするパターン形成装置。（ａ）前記被加工膜上に形成されたレジストパターンを
エッチングマスクとして、前記被処理基板に対してドラ
イエッチング処理を施すことにより、前記レジストパタ
ーンから露出する前記被加工膜部分をエッチング除去
し、前記所定のパターン形成するためのメインエッチン
グ処理部。（ｂ）前記被処理基板に高周波基板バイアス電圧を印加
した状態でエッチングガスとしてＯ₂／ＳＦ₆、Ｏ₂／
ＣＨＦ₃またはＯ₂／ＣＦ系のガスを用いたプラズマド
ライエッチング処理を施すための第１サブエッチング処
理部。
【請求項３】請求項２記載のパターン形成装置におい
て、前記レジストパターンをアッシング除去するための
アッシング処理部を設けたことを特徴とするパターン形
成装置。
【請求項４】被処理基板上に形成された被加工膜を加
工することにより、前記被処理基板上に所定のパターン
を形成するためのパターン形成装置であって、以下の構
成部を有することを特徴とするパターン形成装置。（ａ）前記被加工膜上に形成されたレジストパターンを
エッチングマスクとして、前記被処理基板に対してドラ
イエッチング処理を施すことにより、前記レジストパタ
ーンから露出する前記被加工膜部分をエッチング除去
し、前記所定のパターンを形成するためのメインエッチ
ング処理機能と、前記レジストパターンをアッシング除
去するためのアッシング処理機能とを備えた処理部。（ｂ）前記被処理基板に高周波基板バイアス電圧を印加
した状態でエッチングガスとしてＯ₂／ＳＦ₆、Ｏ₂／
ＣＨＦ₃またはＯ₂／ＣＦ系のガスを用いたプラズマド
ライエッチング処理を施すための第１サブエッチング処
理部。
【請求項５】被処理基板上に形成された被加工膜を加
工することにより、前記被処理基板上に所定のパターン
を形成するためのパターン形成装置であって、以下の構
成部を有することを特徴とするパターン形成装置。（ａ）前記被加工膜上に形成されたレジストパターンを
エッチングマスクとして、前記被処理基板に対してドラ
イエッチング処理を施すことにより、前記レジストパタ
ーンから露出する前記被加工膜部分をエッチング除去
し、前記所定のパターンを形成するためのメインエッチ
ング処理部。（ｂ）前記レジストパターンをアッシング除去するため
のアッシング処理機能と、前記被処理基板に高周波基板
バイアス電圧を印加した状態でエッチングガスとしてＯ
₂／ＳＦ₆、Ｏ₂／ＣＨＦ₃またはＯ₂／ＣＦ系のガス
を用いたプラズマドライエッチング処理を施すための第
１サブエッチング処理機能とを備えた処理部。
【請求項６】請求項２〜５のいずれか１項に記載のパ
ターン形成装置において、前記被処理基板に対してウエ
ットエッチング処理を施すための第２サブエッチング処
理部を設けたことを特徴とするパターン形成装置。
【請求項７】請求項２〜６のいずれか１項に記載のパ
ターン形成装置において、前記被処理基板を各処理部に
搬送するための搬送機能と、前記被処理基板を搬送する
搬送室内を真空状態に維持するための真空維持機能とを
有する搬送部を設けたことを特徴とするパターン形成装
置。
【請求項８】請求項２〜７のいずれか１項に記載のパ
ターン形成装置において、前記高周波基板バイアス電圧
を１００Ｖ〜３００Ｖ印加可能な構造とし、前記第１サ
ブエッチング処理時における被処理基板の温度を０℃〜
８０℃まで設定可能な構造とし、前記第１サブエッチン
グ処理時におけるエッチングガス中のＳＦ₆、ＣＨＦ₃
またはＣＦ系のガスの流量比を１〜２５％に設定可能な
構造としたことを特徴とするパターン形成装置。
【請求項９】半導体基板上に形成された被加工膜を加
工することにより、前記半導体基板上に所定のパターン
を形成する際に、以下の工程を有することを特徴とする
半導体集積回路装置の製造方法。（ａ）前記被加工膜上に所定形状のレジストパターンを
形成した後、前記レジストパターンをエッチングマスク
として前記半導体基板に対しドライエッチング処理を施
すことにより、前記レジストパターンに被覆されエッチ
ング除去されずに残される被加工膜の側面に保護膜を形
成した状態で前記レジストパターンから露出する被加工
膜部分をエッチング除去する工程。（ｂ）前記レジストパターンを除去する工程。（ｃ）前記半導体基板に高周波基板バイアス電圧を印加
した状態でエッチングガスとしてＯ₂／ＳＦ₆、Ｏ₂／
ＣＨＦ₃またはＯ₂／ＣＦ系のガスを用いたプラズマド
ライエッチング処理を施す工程。（ｄ）前記半導体基板に対してウエットエッチング処理
を施す工程。
【請求項１０】請求項９記載の半導体集積回路装置の
製造方法において、前記被加工膜が導体膜であり、前記
所定のパターンが電極配線パターンであることを特徴と
する半導体集積回路装置の製造方法。
【請求項１１】請求項１０記載の半導体集積回路装置
の製造方法において、前記導体膜が、高融点金属膜また
はそのシリサイド膜と、アルミニウム系金属膜と、高融
点金属膜またはそのシリサイド膜とを下層から順に堆積
してなる積層金属膜であることを特徴とする半導体集積
回路装置の製造方法。
【請求項１２】請求項９記載の半導体集積回路装置の
製造方法において、前記被加工膜が絶縁膜であり、前記
所定のパターンが接続孔パターンであることを特徴とす
る半導体集積回路装置の製造方法。
【請求項１３】半導体基板上に形成された被加工膜を
加工することにより、前記半導体基板上に所定のパター
ンを形成するための半導体製造装置であって、以下の構
成部を有することを特徴とする半導体製造装置。（ａ）前記被加工膜上に形成されたレジストパターンを
エッチングマスクとして、前記半導体基板に対してドラ
イエッチング処理を施すことにより、前記レジストパタ
ーンから露出する前記被加工膜部分をエッチング除去
し、前記所定のパターン形成するためのメインエッチン
グ処理部。（ｂ）前記半導体基板に高周波基板バイアス電圧を印加
した状態でエッチングガスとしてＯ₂／ＳＦ₆、Ｏ₂／
ＣＨＦ₃またはＯ₂／ＣＦ系のガスを用いたプラズマド
ライエッチング処理を施すための第１サブエッチング処
理部。
【請求項１４】請求項１３記載の半導体製造装置にお
いて、前記レジストパターンをアッシング除去するため
のアッシング処理部を設けたことを特徴とする半導体製
造装置。
【請求項１５】半導体基板上に形成された被加工膜を
加工することにより、前記半導体基板上に所定のパター
ンを形成するための半導体製造装置であって、以下の構
成部を有することを特徴とする半導体製造装置。（ａ）前記被加工膜上に形成されたレジストパターンを
エッチングマスクとして、前記半導体基板に対してドラ
イエッチング処理を施すことにより、前記レジストパタ
ーンから露出する前記被加工膜部分をエッチング除去
し、前記所定のパターンを形成するためのメインエッチ
ング処理機能と、前記レジストパターンをアッシング除
去するためのアッシング処理機能とを備えた処理部。（ｂ）前記半導体基板に高周波基板バイアス電圧を印加
した状態でエッチングガスとしてＯ₂／ＳＦ₆、Ｏ₂／
ＣＨＦ₃またはＯ₂／ＣＦ系のガスを用いたプラズマド
ライエッチング処理を施すための第１サブエッチング処
理部。
【請求項１６】半導体基板上に形成された被加工膜を
加工することにより、前記半導体基板上に所定のパター
ンを形成するための半導体製造装置であって、以下の構
成部を有することを特徴とする半導体製造装置。（ａ）前記被加工膜上に形成されたレジストパターンを
エッチングマスクとして、前記半導体基板に対してドラ
イエッチング処理を施すことにより、前記レジストパタ
ーンから露出する前記被加工膜部分をエッチング除去
し、前記所定のパターンを形成するためのメインエッチ
ング処理部。（ｂ）前記レジストパターンをアッシング除去するため
のアッシング処理機能と、前記半導体基板に高周波基板
バイアス電圧を印加した状態でエッチングガスとしてＯ
₂／ＳＦ₆、Ｏ₂／ＣＨＦ₃またはＯ₂／ＣＦ系のガス
を用いたプラズマドライエッチング処理を施すための第
１サブエッチング処理機能とを備えた処理部。
【請求項１７】請求項１３〜１６のいずれか１項に記
載の半導体製造装置において、前記半導体基板に対して
ウエットエッチング処理を施すための第２サブエッチン
グ処理部を設けたことを特徴とする半導体製造装置。
【請求項１８】請求項１３〜１７のいずれか１項に記
載の半導体製造装置において、前記半導体基板を各処理
部に搬送するための搬送機能と、前記半導体基板を搬送
する搬送室内を真空状態に維持するための真空維持機能
を有する搬送部を設けたことを特徴とする半導体製造装
置。
【請求項１９】請求項１３〜１８のいずれか１項に記
載の半導体製造装置において、前記高周波基板バイアス
電圧を１００Ｖ〜３００Ｖ印加可能な構造とし、前記第
１サブエッチング処理時における半導体基板の温度を０
℃〜８０℃まで設定可能な構造とし、前記第１サブエッ
チング処理時におけるエッチングガス中のＳＦ₆、ＣＨ
Ｆ₃またはＣＦ系のガスの流量比を１〜２５％に設定可
能な構造としたことを特徴とする半導体製造装置。