JPH08213437A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH08213437A JPH08213437A JP7035898A JP3589895A JPH08213437A JP H08213437 A JPH08213437 A JP H08213437A JP 7035898 A JP7035898 A JP 7035898A JP 3589895 A JP3589895 A JP 3589895A JP H08213437 A JPH08213437 A JP H08213437A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- input
- analog switch
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test input/output devices or peripheral units
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
- G01R31/2836—Fault-finding or characterising
- G01R31/2844—Fault-finding or characterising using test interfaces, e.g. adapters, test boxes, switches, PIN drivers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3004—Current or voltage test
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 入力トランジスタのゲートに終端抵抗を接続
するとともにトランジスタのリーク特性を正確に測定し
うるようにする。 【構成】 パッドＰ１１、Ｐ１２には信号が入力される
ｎチャネルトランジスタｎ１１、１２が接続されてい
る。ｎ１１、１２のゲートには、ｎチャネルトランジス
タｎ１３、１４とｐチャネルトランジスタｐ１１、１２
によって構成されるアナログスイッチのチャネルの一方
が接続され、チャネルの他方は、終端電位の与えられる
パッドＰ１３に接続される。パッドＰ１４より入力され
る制御信号は直接ｎ１３、ｎ１４のゲートに入力され、
またインバータＩ１１を介してｐ１１、ｐ１２のゲート
に入力される。アナログスイッチは通常動作時にはオン
されて終端抵抗値を示し、ｎ１１、ｎ１２の特性チェッ
ク時にはオフされる。
するとともにトランジスタのリーク特性を正確に測定し
うるようにする。 【構成】 パッドＰ１１、Ｐ１２には信号が入力される
ｎチャネルトランジスタｎ１１、１２が接続されてい
る。ｎ１１、１２のゲートには、ｎチャネルトランジス
タｎ１３、１４とｐチャネルトランジスタｐ１１、１２
によって構成されるアナログスイッチのチャネルの一方
が接続され、チャネルの他方は、終端電位の与えられる
パッドＰ１３に接続される。パッドＰ１４より入力され
る制御信号は直接ｎ１３、ｎ１４のゲートに入力され、
またインバータＩ１１を介してｐ１１、ｐ１２のゲート
に入力される。アナログスイッチは通常動作時にはオン
されて終端抵抗値を示し、ｎ１１、ｎ１２の特性チェッ
ク時にはオフされる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に集積回路上での入力信号の終端方法に関する。
し、特に集積回路上での入力信号の終端方法に関する。
【０００２】
【従来の技術】伝送線路より入力信号が集積回路内の入
力トランジスタに入力されるとき、通常、入力トランジ
スタの入力インピーダンスが伝送線路の特性インピーダ
ンスに比較して遥かに大きいため、入力トランジスタの
ゲート部において入力信号を終端させることが必要とな
る。そして、そのための終端抵抗は、半導体集積回路装
置内に形成するのが一般的である。従来の半導体集積回
路装置においては、入力信号の終端方法は図７または図
８に示す方法が用いられてきた。図７は、終端抵抗体を
半導体集積回路チップ外に形成した場合の等価回路図で
あり、図８は、終端抵抗体を半導体集積回路チップ内に
形成した場合の等価回路図である。
力トランジスタに入力されるとき、通常、入力トランジ
スタの入力インピーダンスが伝送線路の特性インピーダ
ンスに比較して遥かに大きいため、入力トランジスタの
ゲート部において入力信号を終端させることが必要とな
る。そして、そのための終端抵抗は、半導体集積回路装
置内に形成するのが一般的である。従来の半導体集積回
路装置においては、入力信号の終端方法は図７または図
８に示す方法が用いられてきた。図７は、終端抵抗体を
半導体集積回路チップ外に形成した場合の等価回路図で
あり、図８は、終端抵抗体を半導体集積回路チップ内に
形成した場合の等価回路図である。
【０００３】図７において、ｎ３１、ｎ３２は入力トラ
ンジスタであるｎチャネルトランジスタ、Ｒ３１、Ｒ３
２はパッケージケースに形成された終端抵抗体、Ｐ３
１、Ｐ３２は半導体集積回路チップ上に形成されたパッ
ド、Ｔ３１、Ｔ３２、Ｔ３３はケース端子である。複数
の入力信号はそれぞれケース端子Ｔ３１、Ｔ３２から入
力され、配線によりチップ上のパッドＰ３１、Ｐ３２を
経由してｎチャネルトランジスタｎ３１、ｎ３２のゲー
トに伝達される。
ンジスタであるｎチャネルトランジスタ、Ｒ３１、Ｒ３
２はパッケージケースに形成された終端抵抗体、Ｐ３
１、Ｐ３２は半導体集積回路チップ上に形成されたパッ
ド、Ｔ３１、Ｔ３２、Ｔ３３はケース端子である。複数
の入力信号はそれぞれケース端子Ｔ３１、Ｔ３２から入
力され、配線によりチップ上のパッドＰ３１、Ｐ３２を
経由してｎチャネルトランジスタｎ３１、ｎ３２のゲー
トに伝達される。
【０００４】パッケージケース上に形成された終端抵抗
体Ｒ３１、Ｒ３２がそれぞれケース端子Ｔ３１、Ｔ３２
とケース端子Ｔ３３との間に接続されており、ケース端
子Ｔ３３に外部から終端電位を加えることにより、入力
信号の終端を行う構成となっている。ウェハチェック時
には、パッド（Ｐ３１、Ｐ３２、…）にプロービングを
行い、各入力系統ごとに入力トランジスタの直流特性チ
ェックとしてゲートリーク電流を測定する。測定は、図
外電源パッドを介して対象回路のみにテスト電圧を印加
し、リーク電流値が規格値以下であるか否かを検知して
良品判別を行う。組み立て品選別時には、ケース端子
（Ｔ３１、Ｔ３２、…）を介して同様のチェックを行
う。
体Ｒ３１、Ｒ３２がそれぞれケース端子Ｔ３１、Ｔ３２
とケース端子Ｔ３３との間に接続されており、ケース端
子Ｔ３３に外部から終端電位を加えることにより、入力
信号の終端を行う構成となっている。ウェハチェック時
には、パッド（Ｐ３１、Ｐ３２、…）にプロービングを
行い、各入力系統ごとに入力トランジスタの直流特性チ
ェックとしてゲートリーク電流を測定する。測定は、図
外電源パッドを介して対象回路のみにテスト電圧を印加
し、リーク電流値が規格値以下であるか否かを検知して
良品判別を行う。組み立て品選別時には、ケース端子
（Ｔ３１、Ｔ３２、…）を介して同様のチェックを行
う。
【０００５】図８に示す、終端抵抗体Ｒ４１、Ｒ４２を
半導体集積回路チップ上に形成した場合には、複数の入
力信号は、ケース端子Ｔ４１、Ｔ４２より入力され、パ
ッドＰ４１、Ｐ４２を経由して入力トランジスタである
ｎチャネルトランジスタｎ４１、ｎ４２のゲートに伝達
される。そして、ケース端子Ｔ４３に外部から終端電位
を加えることにより入力信号の終端を行う。ウェハチェ
ック時には、パッド（Ｐ４１、Ｐ４２、…）にプロービ
ングを行い、各入力系統ごとに入力トランジスタのゲー
トリーク電流を測定する。また、組立品選別時には、ケ
ース端子（Ｔ３１、Ｔ３２、…）を介して同様のチェッ
クを行う。
半導体集積回路チップ上に形成した場合には、複数の入
力信号は、ケース端子Ｔ４１、Ｔ４２より入力され、パ
ッドＰ４１、Ｐ４２を経由して入力トランジスタである
ｎチャネルトランジスタｎ４１、ｎ４２のゲートに伝達
される。そして、ケース端子Ｔ４３に外部から終端電位
を加えることにより入力信号の終端を行う。ウェハチェ
ック時には、パッド（Ｐ４１、Ｐ４２、…）にプロービ
ングを行い、各入力系統ごとに入力トランジスタのゲー
トリーク電流を測定する。また、組立品選別時には、ケ
ース端子（Ｔ３１、Ｔ３２、…）を介して同様のチェッ
クを行う。
【０００６】
【発明が解決しようとする課題】従来の信号終端回路で
は、ケース或いはチップ上に形成された終端抵抗体が複
数の入力トランジスタのゲートに接続され、かつ一端は
終端電位を与えるべく共通接続になっているため、ウェ
ハチェックおよび組立品選別でのゲートリークテストで
は、図７の従来例におけるウェハチェックの場合を除い
て、終端用電源が接続されたままの状態であると、終端
用電源の内部抵抗と終端抵抗の和が入力トランジスタの
ゲート入力抵抗に並列に入る。この抵抗値はＭＯＳトラ
ンジスタのゲート入力抵抗値に比べ一般的に極端に小さ
いため、測定したリーク電流は本来測定すべき入力トラ
ンジスタのゲートリークではなく、外部の終端回路に流
れる電流が大部分であり、テスト自体が無意味となる。
また、終端用電源を開放したとしても複数の入力トラン
ジスタのゲートが互いの終端抵抗体で接続されているた
め、個別のゲートリークテストを行うことができないと
いう欠点があった。本発明は、この点に鑑みてなされた
ものであって、その目的は、入力信号の終端を行うこと
ができるとともに、ウェハ段階および組み立て後のチェ
ックを正確に行いうるようにすることである。
は、ケース或いはチップ上に形成された終端抵抗体が複
数の入力トランジスタのゲートに接続され、かつ一端は
終端電位を与えるべく共通接続になっているため、ウェ
ハチェックおよび組立品選別でのゲートリークテストで
は、図７の従来例におけるウェハチェックの場合を除い
て、終端用電源が接続されたままの状態であると、終端
用電源の内部抵抗と終端抵抗の和が入力トランジスタの
ゲート入力抵抗に並列に入る。この抵抗値はＭＯＳトラ
ンジスタのゲート入力抵抗値に比べ一般的に極端に小さ
いため、測定したリーク電流は本来測定すべき入力トラ
ンジスタのゲートリークではなく、外部の終端回路に流
れる電流が大部分であり、テスト自体が無意味となる。
また、終端用電源を開放したとしても複数の入力トラン
ジスタのゲートが互いの終端抵抗体で接続されているた
め、個別のゲートリークテストを行うことができないと
いう欠点があった。本発明は、この点に鑑みてなされた
ものであって、その目的は、入力信号の終端を行うこと
ができるとともに、ウェハ段階および組み立て後のチェ
ックを正確に行いうるようにすることである。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、外部回路に接続される第１、第２
および第３のパッド（Ｐ１１、Ｐ１２；Ｐ１３；Ｐ１
４）と、前記第１のパッド（Ｐ１１、Ｐ１２）に制御電
極が接続された入力トランジスタ（ｎ１１、ｎ１２）
と、チャネルの一方が前記第１のパッドに、その他方が
前記第２のパッド（Ｐ１３）に接続され、制御ゲートが
前記第３のパッド（Ｐ１４）に接続されたアナログスイ
ッチ（Ｉ１１；ｎ１３、ｐ１１；ｎ１４、ｐ１２）と、
を備え、前記第２のパッドは所定の定電圧が与えられる
端子であり、かつ、前記アナログスイッチは、前記第３
のパッドに第１のレベルの信号が与えられたときに前記
入力トランジスタが接続される外部回路に対する終端抵
抗の抵抗値を示し、第２のレベルの信号が与えられたと
きにオフ状態となることを特徴とする半導体集積回路装
置、が提供される。
め、本発明によれば、外部回路に接続される第１、第２
および第３のパッド（Ｐ１１、Ｐ１２；Ｐ１３；Ｐ１
４）と、前記第１のパッド（Ｐ１１、Ｐ１２）に制御電
極が接続された入力トランジスタ（ｎ１１、ｎ１２）
と、チャネルの一方が前記第１のパッドに、その他方が
前記第２のパッド（Ｐ１３）に接続され、制御ゲートが
前記第３のパッド（Ｐ１４）に接続されたアナログスイ
ッチ（Ｉ１１；ｎ１３、ｐ１１；ｎ１４、ｐ１２）と、
を備え、前記第２のパッドは所定の定電圧が与えられる
端子であり、かつ、前記アナログスイッチは、前記第３
のパッドに第１のレベルの信号が与えられたときに前記
入力トランジスタが接続される外部回路に対する終端抵
抗の抵抗値を示し、第２のレベルの信号が与えられたと
きにオフ状態となることを特徴とする半導体集積回路装
置、が提供される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１実施例を示す回路図
であり、これは、ウェハ乃至チップ段階での状態を示し
ている。同図に示されるように、信号はパッドＰ１１、
Ｐ１２から入力トランジスタであるｎチャネルトランジ
スタｎ１１、ｎ１２のゲートに入力される。ｎチャネル
トランジスタｎ１１、ｎ１２のゲートには、それぞれｎ
チャネルトランジスタｎ１３のドレイン、ソースとｐチ
ャネルトランジスタｐ１１のソース、ドレインを互いに
接続したトランスミッションゲートと、ｎチャネルトラ
ンジスタｎ１４のドレイン、ソースとｐチャネルトラン
ジスタｐ１２のソース、ドレインを互いに接続したトラ
ンスミッションゲートのチャネルの一方が接続されてい
る。チャネルの他方は共通にパッドＰ１３に接続されて
おり、ここには外部より終端電位が加えられる。
て説明する。図１は、本発明の第１実施例を示す回路図
であり、これは、ウェハ乃至チップ段階での状態を示し
ている。同図に示されるように、信号はパッドＰ１１、
Ｐ１２から入力トランジスタであるｎチャネルトランジ
スタｎ１１、ｎ１２のゲートに入力される。ｎチャネル
トランジスタｎ１１、ｎ１２のゲートには、それぞれｎ
チャネルトランジスタｎ１３のドレイン、ソースとｐチ
ャネルトランジスタｐ１１のソース、ドレインを互いに
接続したトランスミッションゲートと、ｎチャネルトラ
ンジスタｎ１４のドレイン、ソースとｐチャネルトラン
ジスタｐ１２のソース、ドレインを互いに接続したトラ
ンスミッションゲートのチャネルの一方が接続されてい
る。チャネルの他方は共通にパッドＰ１３に接続されて
おり、ここには外部より終端電位が加えられる。
【０００９】２つのトランスミッションゲートのｎチャ
ネルトランジスタｎ１３、ｎ１４のゲートは共通にパッ
ドＰ１４に接続され、ｐチャネルトランジスタｐ１１、
ｐ１２のゲートは共通にインバータＩ１１の出力端子に
接続されている。インバータＩ１１の入力端子はパッド
Ｐ１４に接続されている。トランスミッションゲートと
インバータとの組み合わせにより、ここに２つのアナロ
グスイッチが構成される。パッドＰ１４には外部よりア
ナログスイッチ制御電位が加えられる。図１に示された
回路のチップがパッケージ内に組み込まれるとき、パッ
ドＰ１１〜Ｐ１４は、それぞれ対応するケース端子に接
続される。
ネルトランジスタｎ１３、ｎ１４のゲートは共通にパッ
ドＰ１４に接続され、ｐチャネルトランジスタｐ１１、
ｐ１２のゲートは共通にインバータＩ１１の出力端子に
接続されている。インバータＩ１１の入力端子はパッド
Ｐ１４に接続されている。トランスミッションゲートと
インバータとの組み合わせにより、ここに２つのアナロ
グスイッチが構成される。パッドＰ１４には外部よりア
ナログスイッチ制御電位が加えられる。図１に示された
回路のチップがパッケージ内に組み込まれるとき、パッ
ドＰ１１〜Ｐ１４は、それぞれ対応するケース端子に接
続される。
【００１０】次に、動作を説明する。パッドＰ１３に終
端電位を加え、パッドＰ１４にアナログスイッチがオン
する第１レベルの電位（例えば電源電圧ＶＤＤ）を加え
ると、２つのアナログスイッチはオンしてｎチャネルト
ランジスタｎ１３、ｎ１４とｐチャネルトランジスタｐ
１１、ｐ１２のレイアウト設計サイズにより決定される
チャネル抵抗値を示す。したがって、パッドＰ１１、Ｐ
１２に接続される伝送線路に対する終端抵抗値に等しく
なるようにあらかじめレイアウト設計しておけば、パッ
ドＰ１４の制御により入力トランジスタｎ１１、ｎ１２
のゲートに適切な終端回路が形成されることになる。
端電位を加え、パッドＰ１４にアナログスイッチがオン
する第１レベルの電位（例えば電源電圧ＶＤＤ）を加え
ると、２つのアナログスイッチはオンしてｎチャネルト
ランジスタｎ１３、ｎ１４とｐチャネルトランジスタｐ
１１、ｐ１２のレイアウト設計サイズにより決定される
チャネル抵抗値を示す。したがって、パッドＰ１１、Ｐ
１２に接続される伝送線路に対する終端抵抗値に等しく
なるようにあらかじめレイアウト設計しておけば、パッ
ドＰ１４の制御により入力トランジスタｎ１１、ｎ１２
のゲートに適切な終端回路が形成されることになる。
【００１１】また、パッドＰ１４にアナログスイッチが
オフする第２レベルの電位（例えばＧＮＤ）を加える
と、入力トランジスタｎ１１、ｎ１２のゲートは終端抵
抗が開放された状態となり、パッドＰ１１、Ｐ１２から
入力トランジスタｎ１１、ｎ１２のゲートリーク特性そ
のものを測定しうる状態になる。以上はウェハチェック
についての説明であったが、組み立て後の選別テストに
ついても、各パッドがそれぞれ対応するケース端子に接
続されているため、上記と同様の方法により実施するこ
とができる。
オフする第２レベルの電位（例えばＧＮＤ）を加える
と、入力トランジスタｎ１１、ｎ１２のゲートは終端抵
抗が開放された状態となり、パッドＰ１１、Ｐ１２から
入力トランジスタｎ１１、ｎ１２のゲートリーク特性そ
のものを測定しうる状態になる。以上はウェハチェック
についての説明であったが、組み立て後の選別テストに
ついても、各パッドがそれぞれ対応するケース端子に接
続されているため、上記と同様の方法により実施するこ
とができる。
【００１２】図２は、第１の実施例の回路において、オ
ン状態でのアナログスイッチのチャネル抵抗値即ち終端
抵抗値を検証するための電圧電流特性のシミュレーショ
ン結果である。同図は、終端電位として３．７Ｖを与
え、入力信号電位を４．２Ｖから３．２Ｖまで変化させ
たときの電圧電流特性であって、図よりチャネル抵抗値
としてほぼ５０Ωが得られていることが分かる。また、
図３は、アナログスイッチのｎチャネル、ｐチャネルト
ランジスタのレイアウト設計サイズを変更した場合の電
圧電流特性を示す図であって、同図よりほぼ１００Ωの
チャネル抵抗値が得られていることが分かる。
ン状態でのアナログスイッチのチャネル抵抗値即ち終端
抵抗値を検証するための電圧電流特性のシミュレーショ
ン結果である。同図は、終端電位として３．７Ｖを与
え、入力信号電位を４．２Ｖから３．２Ｖまで変化させ
たときの電圧電流特性であって、図よりチャネル抵抗値
としてほぼ５０Ωが得られていることが分かる。また、
図３は、アナログスイッチのｎチャネル、ｐチャネルト
ランジスタのレイアウト設計サイズを変更した場合の電
圧電流特性を示す図であって、同図よりほぼ１００Ωの
チャネル抵抗値が得られていることが分かる。
【００１３】さらに、図４は、アナログスイッチがオフ
状態での電圧電流特性のシミュレーション結果である。
同図に示されるように、この場合にはアナログスイッチ
にはリーク電流が流れず、この状態で入力トランジスタ
のゲートリーク特性が測定できることが分かる。図５
は、アナログスイッチの抵抗値を５０Ωとし、内部抵抗
０Ωの信号源より５０Ωの直列抵抗を介して５００ＭＨ
ｚのパルスを入力したときのパルス応答のシミュレーシ
ョン結果である。同図において、破線は、ジェネレータ
出口での信号波形であり、実線は、パッドＰ１１、Ｐ１
２での信号波形である。同図に示されるように、５０Ω
終端時に駆動波形と相似な入力波形が入力トランジスタ
のゲートに加わり、アナログスッチの周波数特性にも問
題がないことが分かる。
状態での電圧電流特性のシミュレーション結果である。
同図に示されるように、この場合にはアナログスイッチ
にはリーク電流が流れず、この状態で入力トランジスタ
のゲートリーク特性が測定できることが分かる。図５
は、アナログスイッチの抵抗値を５０Ωとし、内部抵抗
０Ωの信号源より５０Ωの直列抵抗を介して５００ＭＨ
ｚのパルスを入力したときのパルス応答のシミュレーシ
ョン結果である。同図において、破線は、ジェネレータ
出口での信号波形であり、実線は、パッドＰ１１、Ｐ１
２での信号波形である。同図に示されるように、５０Ω
終端時に駆動波形と相似な入力波形が入力トランジスタ
のゲートに加わり、アナログスッチの周波数特性にも問
題がないことが分かる。
【００１４】図６は、本発明の第２の実施例を示す回路
図である。この実施例では、同図に示されるように、差
動入力信号がパッドＰ２１、Ｐ２２から入力トランジス
タであるｎチャネルトランジスタｎ２１、ｎ２２に入力
され、両トランジスタは差動動作を行う。そして、ｎチ
ャネルトランジスタｎ２３とｐチャネルトランジスタｐ
２１とインバータＩ２１から成るアナログスイッチが終
端抵抗を構成する。パッドＰ２３には、アナログスイッ
チをオン／オフさせる制御電位が加えられる。パッドＰ
２３にオン電位が加えられるとき、アナログスイッチは
オンして終端抵抗値を示す。入力トランジスタの特性チ
ェック時には、パッドＰ２３にオフ電位を与えてアナロ
グスイッチをオフさせる。
図である。この実施例では、同図に示されるように、差
動入力信号がパッドＰ２１、Ｐ２２から入力トランジス
タであるｎチャネルトランジスタｎ２１、ｎ２２に入力
され、両トランジスタは差動動作を行う。そして、ｎチ
ャネルトランジスタｎ２３とｐチャネルトランジスタｐ
２１とインバータＩ２１から成るアナログスイッチが終
端抵抗を構成する。パッドＰ２３には、アナログスイッ
チをオン／オフさせる制御電位が加えられる。パッドＰ
２３にオン電位が加えられるとき、アナログスイッチは
オンして終端抵抗値を示す。入力トランジスタの特性チ
ェック時には、パッドＰ２３にオフ電位を与えてアナロ
グスイッチをオフさせる。
【００１５】
【発明の効果】以上説明したように、本発明による半導
体集積回路装置は、オン状態において伝送線路に対する
終端抵抗値を示すアナログスイッチにより終端抵抗体を
構成するものであるので、通常動作時には、アナログス
イッチをオンさせて終端抵抗体として動作させ、また、
半導体集積回路のウェハチェック時や組み立て品選別時
にはオフさせて、回路より終端回路を切り離すことがで
きる。したがって、本発明によれば、入力信号の終端が
必要な通常動作時にはこの要求を満たすことができると
ともに、チェック時には終端回路を入力トランジスタか
ら遮断して、精度の高い測定を行うことが可能になる。
体集積回路装置は、オン状態において伝送線路に対する
終端抵抗値を示すアナログスイッチにより終端抵抗体を
構成するものであるので、通常動作時には、アナログス
イッチをオンさせて終端抵抗体として動作させ、また、
半導体集積回路のウェハチェック時や組み立て品選別時
にはオフさせて、回路より終端回路を切り離すことがで
きる。したがって、本発明によれば、入力信号の終端が
必要な通常動作時にはこの要求を満たすことができると
ともに、チェック時には終端回路を入力トランジスタか
ら遮断して、精度の高い測定を行うことが可能になる。
【図１】 本発明の第１の実施例を示す等価回路図。
【図２】 図１の回路に用いられるアナログスイッチの
オン時のシミュレーション結果を示す特性図。
オン時のシミュレーション結果を示す特性図。
【図３】 図１の回路に用いられるアナログスイッチの
オン時のシミュレーション結果を示す特性図。
オン時のシミュレーション結果を示す特性図。
【図４】 図１の回路に用いられるアナログスイッチの
オフ時のシミュレーション結果を示す特性図。
オフ時のシミュレーション結果を示す特性図。
【図５】 図１の回路についての、駆動波形と入力波形
のシミュレーション結果を示す波形図。
のシミュレーション結果を示す波形図。
【図６】 本発明の第２の実施例を示す等価回路図。
【図７】 第１の従来例の等価回路図。
【図８】 第２の従来例の等価回路図。
ｎ１１〜ｎ１４、ｎ２１〜ｎ２３、ｎ３１、ｎ３２、ｎ
４１、ｎ４２ ｎチャネルトランジスタ ｐ１１、ｐ１２、ｐ２１ ｐチャネルトランジスタ Ｉ１１、Ｉ２１ インバータ Ｐ１１〜Ｐ１４、Ｐ２１〜Ｐ２３、Ｐ３１、Ｐ３２、Ｐ
４１〜Ｐ４３ パッド Ｔ３１〜Ｔ３３、Ｔ４１〜Ｔ４３ ケース端子 Ｒ３１、Ｒ３２、Ｒ４１、Ｒ４２ 終端抵抗体
４１、ｎ４２ ｎチャネルトランジスタ ｐ１１、ｐ１２、ｐ２１ ｐチャネルトランジスタ Ｉ１１、Ｉ２１ インバータ Ｐ１１〜Ｐ１４、Ｐ２１〜Ｐ２３、Ｐ３１、Ｐ３２、Ｐ
４１〜Ｐ４３ パッド Ｔ３１〜Ｔ３３、Ｔ４１〜Ｔ４３ ケース端子 Ｒ３１、Ｒ３２、Ｒ４１、Ｒ４２ 終端抵抗体
Claims (3)
- 【請求項１】 外部回路に接続される第１、第２および
第３のパッドと、前記第１のパッドに制御電極が接続さ
れた入力トランジスタと、チャネルの一方が前記第１の
パッドに、その他方が前記第２のパッドに接続され、制
御ゲートが前記第３のパッドに接続されたアナログスイ
ッチと、を備え、前記第２のパッドは所定の定電圧が与
えられる端子であり、かつ、前記アナログスイッチは、
前記第３のパッドに第１のレベルの信号が与えられたと
きに前記入力トランジスタが接続される外部回路に対す
る終端抵抗の抵抗値を示し、第２のレベルの信号が与え
られたときにオフ状態となることを特徴とする半導体集
積回路装置。 - 【請求項２】 外部回路に接続される第１、第２および
第３のパッドと、前記第１のパッドに制御電極が接続さ
れた第１の入力トランジスタと、前記第２のパッドに制
御電極が接続され、前記第１のトランジスタと差動的に
動作する第２の入力トランジスタと、チャネルの一方が
前記第１のパッドに、その他方が前記第２のパッドに接
続され、制御ゲートが前記第３のパッドに接続されたア
ナログスイッチと、を備え、前記アナログスイッチは、
前記第３のパッドに第１のレベルの信号が与えられたと
きに前記入力トランジスタが接続される外部回路に対す
る終端抵抗の抵抗値を示し、第２のレベルの信号が与え
られたときにオフ状態となることを特徴とする半導体集
積回路装置。 - 【請求項３】 前記アナログスイッチが、ＣＭＯＳ構成
のトランスミッションゲートとインバータとによって構
成されていることを特徴とする請求項１または２記載の
半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7035898A JP2746172B2 (ja) | 1995-02-02 | 1995-02-02 | 半導体集積回路装置 |
| US08/594,991 US5712576A (en) | 1995-02-02 | 1996-01-31 | Semiconductor integrated circuit device having input circuit without influence on reliability of diagnosis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7035898A JP2746172B2 (ja) | 1995-02-02 | 1995-02-02 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213437A true JPH08213437A (ja) | 1996-08-20 |
| JP2746172B2 JP2746172B2 (ja) | 1998-04-28 |
Family
ID=12454853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7035898A Expired - Lifetime JP2746172B2 (ja) | 1995-02-02 | 1995-02-02 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5712576A (ja) |
| JP (1) | JP2746172B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009025054A (ja) * | 2007-07-18 | 2009-02-05 | Panasonic Corp | 半導体検査回路、および半導体検査方法 |
| JPWO2015033476A1 (ja) * | 2013-09-09 | 2017-03-02 | 三菱電機株式会社 | スイッチング素子、半導体装置、半導体装置の製造方法 |
| JP2023044103A (ja) * | 2021-09-17 | 2023-03-30 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体ウェハ |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043672A (en) * | 1998-05-13 | 2000-03-28 | Lsi Logic Corporation | Selectable power supply lines for isolating defects in integrated circuits |
| US6407569B1 (en) | 1999-03-24 | 2002-06-18 | International Business Machines Corporation | Integrated circuit with in situ circuit arrangement for testing integrity of differential receiver inputs |
| JP4882572B2 (ja) * | 2005-11-16 | 2012-02-22 | 株式会社デンソー | 半導体集積回路 |
| US8339152B2 (en) * | 2010-03-30 | 2012-12-25 | Freescale Semiconductor, Inc. | Test structure activated by probe needle |
| JP2012026950A (ja) * | 2010-07-27 | 2012-02-09 | Sony Corp | 集積半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5934173A (ja) * | 1982-08-20 | 1984-02-24 | Mitsubishi Electric Corp | 半導体試験装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265829A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体集積回路 |
| US5485095A (en) * | 1994-11-10 | 1996-01-16 | International Business Machines Corporation | Fabrication test circuit and method for signalling out-of-spec resistance in integrated circuit structure |
-
1995
- 1995-02-02 JP JP7035898A patent/JP2746172B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-31 US US08/594,991 patent/US5712576A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5934173A (ja) * | 1982-08-20 | 1984-02-24 | Mitsubishi Electric Corp | 半導体試験装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009025054A (ja) * | 2007-07-18 | 2009-02-05 | Panasonic Corp | 半導体検査回路、および半導体検査方法 |
| JPWO2015033476A1 (ja) * | 2013-09-09 | 2017-03-02 | 三菱電機株式会社 | スイッチング素子、半導体装置、半導体装置の製造方法 |
| JP2023044103A (ja) * | 2021-09-17 | 2023-03-30 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体ウェハ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5712576A (en) | 1998-01-27 |
| JP2746172B2 (ja) | 1998-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61265829A (ja) | 半導体集積回路 | |
| US6873173B2 (en) | Test circuit arrangement and method for testing a multiplicity of transistors | |
| WO1996013731A1 (en) | Semiconductor test chip with on-wafer switching matrix | |
| US5467026A (en) | Pseudo-NMOS logic circuits with negligible static current during quiescent current testing | |
| JP2746172B2 (ja) | 半導体集積回路装置 | |
| US6489799B1 (en) | Integrated circuit device having process parameter measuring circuit | |
| US5796260A (en) | Parametric test circuit | |
| US6275055B1 (en) | Semiconductor integrated circuit | |
| EP2362233A1 (en) | Electrical interconnection integrated device with fault detecting module and electronic apparatus comprising the device | |
| US8648617B2 (en) | Semiconductor device and method of testing semiconductor device | |
| US5412337A (en) | Semiconductor device providing reliable conduction test of all terminals | |
| JP3161357B2 (ja) | 半導体集積回路装置 | |
| EP1977261B1 (en) | Device for evaluating a delay of an input/output circuit | |
| JPH01321382A (ja) | Ｍｏｓトランジスタの試験回路 | |
| JP2001305173A (ja) | 演算増幅器の測定回路及びその測定方法 | |
| JP3132635B2 (ja) | 半導体集積回路の試験方法 | |
| JP2968642B2 (ja) | 集積回路装置 | |
| KR0147453B1 (ko) | 반도체 집적회로 | |
| JPH03255968A (ja) | 回路素子の特性評価測定用回路 | |
| JP3236072B2 (ja) | テスト回路およびテスト方法 | |
| KR20020022202A (ko) | 패키지 상태에서의 반도체 소자의 전기적 특성 측정 수단및 그 방법 | |
| JP2896955B2 (ja) | 集積回路装置のテスト方法 | |
| JP2671832B2 (ja) | 入力レベル試験回路 | |
| JPH05297076A (ja) | 集積回路のテスト回路 | |
| JPH0231896B2 (ja) |