JPH08213575A - Ｃｍｏｓ集積回路装置 - Google Patents
Ｃｍｏｓ集積回路装置Info
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- JPH08213575A JPH08213575A JP30774595A JP30774595A JPH08213575A JP H08213575 A JPH08213575 A JP H08213575A JP 30774595 A JP30774595 A JP 30774595A JP 30774595 A JP30774595 A JP 30774595A JP H08213575 A JPH08213575 A JP H08213575A
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Abstract
(57)【要約】
【課題】 論理回路に応じて適切な配線領域を割り付
け、規則的な回路を高密度に構成する。 【解決手段】 基本セル１３ｄはＰチャネルＭＯＳトラ
ンジスタとＮチャネルＭＯＳトランジスタからなる相補
型ＭＯＳトランジスタ４組を有する。中央の隣接するＰ
チャネルトランジスタはソース又はドレイン２４を共有
する。これらはその左右の相補型トランジスタのＰチャ
ネルトランジスタとソース又はドレイン３２を共有す
る。中央の隣接するＮチャネルトランジスタはソース又
はドレイン２４′を共有し、これらはその左右のＮチャ
ネルトランジスタとソース又はドレイン３２′を共有す
る。各トランジスタのゲート２３、２３′、２５、２
５′、３１、３１′はそれぞれ分離して形成される。
け、規則的な回路を高密度に構成する。 【解決手段】 基本セル１３ｄはＰチャネルＭＯＳトラ
ンジスタとＮチャネルＭＯＳトランジスタからなる相補
型ＭＯＳトランジスタ４組を有する。中央の隣接するＰ
チャネルトランジスタはソース又はドレイン２４を共有
する。これらはその左右の相補型トランジスタのＰチャ
ネルトランジスタとソース又はドレイン３２を共有す
る。中央の隣接するＮチャネルトランジスタはソース又
はドレイン２４′を共有し、これらはその左右のＮチャ
ネルトランジスタとソース又はドレイン３２′を共有す
る。各トランジスタのゲート２３、２３′、２５、２
５′、３１、３１′はそれぞれ分離して形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、高密度で高速なＣ
ＭＯＳＬＳＩに関するものである。
ＭＯＳＬＳＩに関するものである。
【０００２】
【従来の技術】ＬＳＩは、高集積化・高速化とともにチ
ップ当たりの論理ゲートの増大、メモリの内蔵など高機
能化が進展し、多品種少量生産の傾向が一層強くなって
いる。このようなＬＳＩを短い設計・製造期間で開発・
生産しコスト低減を可能とする手法として、いわゆるマ
スタスライス方式がとられてきた。同時に低消費電力化
のため、ＣＭＯＳ集積回路が多用されるようになった。
最も一般的なマスタスライス方式のＣＭＯＳＬＳＩは、
図２０に示す等価回路の基本セルを図２１の平面図で示
した回路パターンで構成し、この基本セルを図２２に示
すように１次元に配列することによって、規則的かつ共
通的に形成される。その後、品種に対応して所定の配線
パターンを積層し、ＬＳＩチップとして完成される。
ップ当たりの論理ゲートの増大、メモリの内蔵など高機
能化が進展し、多品種少量生産の傾向が一層強くなって
いる。このようなＬＳＩを短い設計・製造期間で開発・
生産しコスト低減を可能とする手法として、いわゆるマ
スタスライス方式がとられてきた。同時に低消費電力化
のため、ＣＭＯＳ集積回路が多用されるようになった。
最も一般的なマスタスライス方式のＣＭＯＳＬＳＩは、
図２０に示す等価回路の基本セルを図２１の平面図で示
した回路パターンで構成し、この基本セルを図２２に示
すように１次元に配列することによって、規則的かつ共
通的に形成される。その後、品種に対応して所定の配線
パターンを積層し、ＬＳＩチップとして完成される。
【０００３】図２０、図２１で、１はＮ型半導体基板
（以下「Ｎ基板」と略称する）、１′はＮ基板１中に形
成された島状Ｐ型領域（以下「Ｐウェル」という）、
２、２′はそれぞれＮ基板、Ｐウェルと抵抗性接触（オ
ーミックコンタクト）を行って電源線ＶＤＤ、地気線Ｖ
ＳＳに接続される領域（以下それぞれ「基板コンタクト
領域」、「ウェルコンタクト領域」という）、３、４、
５はＰチャネル金属酸化物半導体トランジスタ（以下
「ＰＭＯＳトランジスタ」と略称する）８、９のソース
又はドレイン領域、３′、４′、５′は同じくＮチャネ
ル金属酸化物半導体トランジスタ（以下「ＮＭＯＳトラ
ンジスタ」と略称する）８′、９′のソース又はドレイ
ン領域、６はＰＭＯＳトランジスタ８およびＮＭＯＳト
ランジスタ８′の共通のゲート、７はＰＭＯＳトランジ
スタ９およびＮＭＯＳトランジスタ９′の共通のゲート
である。
（以下「Ｎ基板」と略称する）、１′はＮ基板１中に形
成された島状Ｐ型領域（以下「Ｐウェル」という）、
２、２′はそれぞれＮ基板、Ｐウェルと抵抗性接触（オ
ーミックコンタクト）を行って電源線ＶＤＤ、地気線Ｖ
ＳＳに接続される領域（以下それぞれ「基板コンタクト
領域」、「ウェルコンタクト領域」という）、３、４、
５はＰチャネル金属酸化物半導体トランジスタ（以下
「ＰＭＯＳトランジスタ」と略称する）８、９のソース
又はドレイン領域、３′、４′、５′は同じくＮチャネ
ル金属酸化物半導体トランジスタ（以下「ＮＭＯＳトラ
ンジスタ」と略称する）８′、９′のソース又はドレイ
ン領域、６はＰＭＯＳトランジスタ８およびＮＭＯＳト
ランジスタ８′の共通のゲート、７はＰＭＯＳトランジ
スタ９およびＮＭＯＳトランジスタ９′の共通のゲート
である。
【０００４】この基本セルでは、ソース又はドレイン領
域３、３′が２個のトランジスタに共通のソース又はド
レイン領域となっているのが特徴的であり、基本セルの
小型化に寄与している。なお、基本セルとして、共通ゲ
ート６、７を中央部で分離し、ＰＭＯＳトランジスタ
８、９、ＮＭＯＳトランジスタ８′、９′にそれぞれ個
別のゲートを設ける場合がある。具体的な論理機能は、
ソース、ドレインおよびゲートの両端又は中央の拡張部
分を金属配線で適宜結線することによって実現される。
すなわち、第１段階として、各種ＬＳＩに汎用的に使用
可能な論理機能として基本セル２０個程度以下の規模の
ものを抽出し、それぞれ所定の結線を１列に並べた基本
セル領域内で行う。これを以下「論理セル」と呼び、通
常数十種類に及ぶ。
域３、３′が２個のトランジスタに共通のソース又はド
レイン領域となっているのが特徴的であり、基本セルの
小型化に寄与している。なお、基本セルとして、共通ゲ
ート６、７を中央部で分離し、ＰＭＯＳトランジスタ
８、９、ＮＭＯＳトランジスタ８′、９′にそれぞれ個
別のゲートを設ける場合がある。具体的な論理機能は、
ソース、ドレインおよびゲートの両端又は中央の拡張部
分を金属配線で適宜結線することによって実現される。
すなわち、第１段階として、各種ＬＳＩに汎用的に使用
可能な論理機能として基本セル２０個程度以下の規模の
ものを抽出し、それぞれ所定の結線を１列に並べた基本
セル領域内で行う。これを以下「論理セル」と呼び、通
常数十種類に及ぶ。
【０００５】次に、第２段階として、多数の論理セルを
図２２の基本セル１３の配列上に配置して、その間を固
定的に領域が配分されている配線領域１４を利用して結
線する。最終的には図２２のように構成される。なお、
図２２で、１０はＬＳＩチップ、１１は上記論理セルと
セル間の結線によって構成される論理回路領域、１２は
チップ外部と論理回路との物理的・電気的インタフェー
スをとる周辺回路領域である。
図２２の基本セル１３の配列上に配置して、その間を固
定的に領域が配分されている配線領域１４を利用して結
線する。最終的には図２２のように構成される。なお、
図２２で、１０はＬＳＩチップ、１１は上記論理セルと
セル間の結線によって構成される論理回路領域、１２は
チップ外部と論理回路との物理的・電気的インタフェー
スをとる周辺回路領域である。
【０００６】
【発明が解決しようとする課題】上述の従来技術では、
論理セルの配置領域と結線領域が分離かつ固定して割り
付けられているため、論理機能により配線量が大幅に増
減する状況に対して最適な構成をとることが必ずしもで
きない。例えば、配線量が少ないＬＳＩの場合には配線
領域１４で空き領域が発生する。逆に配線量が多いＬＳ
Ｉの場合には、配線領域内に収容可能とするため、基本
セルの一部を未使用とすることにより配線密度を下げる
等の方法をとらなければならない。いずれにしても集積
度の低下となる欠点をもたらす。また、ＲＡＭ・ＲＯＭ
・乗算器等の規則的な回路を構成する場合には配線領域
１４は全く不要となり、性能の低下のみならず、極めて
大きな空き領域が発生する。すなわち、上述の従来技術
は、ＲＡＭ・ＲＯＭ・乗算器等の規則的な回路と一般的
な論理回路の混載が事実上不可能という重大な欠点を有
している。
論理セルの配置領域と結線領域が分離かつ固定して割り
付けられているため、論理機能により配線量が大幅に増
減する状況に対して最適な構成をとることが必ずしもで
きない。例えば、配線量が少ないＬＳＩの場合には配線
領域１４で空き領域が発生する。逆に配線量が多いＬＳ
Ｉの場合には、配線領域内に収容可能とするため、基本
セルの一部を未使用とすることにより配線密度を下げる
等の方法をとらなければならない。いずれにしても集積
度の低下となる欠点をもたらす。また、ＲＡＭ・ＲＯＭ
・乗算器等の規則的な回路を構成する場合には配線領域
１４は全く不要となり、性能の低下のみならず、極めて
大きな空き領域が発生する。すなわち、上述の従来技術
は、ＲＡＭ・ＲＯＭ・乗算器等の規則的な回路と一般的
な論理回路の混載が事実上不可能という重大な欠点を有
している。
【０００７】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、論理回路の配線量
の変化に対応して常に適切な配線領域を割り付け、かつ
規則的な回路を高密度に構成可能とするＣＭＯＳ集積回
路装置を得ることにある。
のであり、その目的とするところは、論理回路の配線量
の変化に対応して常に適切な配線領域を割り付け、かつ
規則的な回路を高密度に構成可能とするＣＭＯＳ集積回
路装置を得ることにある。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために本発明は、１個のＰチャネルＭＯＳトランジス
タと１個のＮチャネルＭＯＳトランジスタからなる相補
型ＭＯＳトランジスタ４組を有し、この４組の相補型Ｍ
ＯＳトランジスタを互いに平行に配置した基本セルを所
定の領域全体に敷き詰めようにしたものであって、上記
基本セルは、上記４組のうち中央に配置された２組の相
補型ＭＯＳトランジスタが互いにＰ又はＮチャネルＭＯ
Ｓトランジスタ毎にソース又はドレイン領域を共有する
ように形成されると共にその左および右に配置した相補
型ＭＯＳトランジスタとそれぞれＰ又はＮチャネルＭＯ
Ｓトランジスタ毎にソース又はドレイン領域を共有する
ように形成され、トランジスタの各ゲートがそれぞれ分
離して形成され、中央に配置された２組の相補型ＭＯＳ
トランジスタのチャネル幅とその左右に配置された相補
型ＭＯＳトランジスタのチャネル幅とに差が設けられた
ものであり、上記基本セル中の４つのＰチャネルＭＯＳ
トランジスタを構成するパターンがこれら４つのトラン
ジスタのチャネルに共通の中心線に対して対称となり、
４つのＮチャネルＭＯＳトランジスタを構成するパター
ンがこれら４つのトランジスタのチャネルに共通の中心
線に対して対称となるようにしたものである。こうし
て、本発明によるＣＭＯＳ集積回路装置においては、Ｒ
ＡＭ・ＲＯＭ・乗算器等の規則性のある回路と論理回路
との混載が可能となる。
るために本発明は、１個のＰチャネルＭＯＳトランジス
タと１個のＮチャネルＭＯＳトランジスタからなる相補
型ＭＯＳトランジスタ４組を有し、この４組の相補型Ｍ
ＯＳトランジスタを互いに平行に配置した基本セルを所
定の領域全体に敷き詰めようにしたものであって、上記
基本セルは、上記４組のうち中央に配置された２組の相
補型ＭＯＳトランジスタが互いにＰ又はＮチャネルＭＯ
Ｓトランジスタ毎にソース又はドレイン領域を共有する
ように形成されると共にその左および右に配置した相補
型ＭＯＳトランジスタとそれぞれＰ又はＮチャネルＭＯ
Ｓトランジスタ毎にソース又はドレイン領域を共有する
ように形成され、トランジスタの各ゲートがそれぞれ分
離して形成され、中央に配置された２組の相補型ＭＯＳ
トランジスタのチャネル幅とその左右に配置された相補
型ＭＯＳトランジスタのチャネル幅とに差が設けられた
ものであり、上記基本セル中の４つのＰチャネルＭＯＳ
トランジスタを構成するパターンがこれら４つのトラン
ジスタのチャネルに共通の中心線に対して対称となり、
４つのＮチャネルＭＯＳトランジスタを構成するパター
ンがこれら４つのトランジスタのチャネルに共通の中心
線に対して対称となるようにしたものである。こうし
て、本発明によるＣＭＯＳ集積回路装置においては、Ｒ
ＡＭ・ＲＯＭ・乗算器等の規則性のある回路と論理回路
との混載が可能となる。
【０００９】
【発明の実施の形態】本発明は、図１に示すように、基
本セルを２次元にすきまなく配列し、任意の列に論理セ
ルを配置できると同時に基本セルの１／２の高さを単位
として配線領域を増加できるようにしたことを特徴とす
る。さらに、論理セルおよびＲＡＭ・ＲＯＭ・乗算器等
の規則的回路を面積効率高く構成可能とすることを特徴
とする。従来の技術とは基本セルの等価回路、回路パタ
ーン、チップ上での配列条件、使用方法が異なり、以下
図面により詳細に説明する。
本セルを２次元にすきまなく配列し、任意の列に論理セ
ルを配置できると同時に基本セルの１／２の高さを単位
として配線領域を増加できるようにしたことを特徴とす
る。さらに、論理セルおよびＲＡＭ・ＲＯＭ・乗算器等
の規則的回路を面積効率高く構成可能とすることを特徴
とする。従来の技術とは基本セルの等価回路、回路パタ
ーン、チップ上での配列条件、使用方法が異なり、以下
図面により詳細に説明する。
【００１０】図２、図３は本発明の基本説明例であり、
図２はその等価回路を示す回路図、図３はその回路パタ
ーンの平面図である。図２および図３では同一の構成要
素には同一の番号を付与してある。これらの図におい
て、１３ａは基本セル、２０、２０′、２２、２２′、
２４、２４′、２６、２６′はＰＭＯＳトランジスタ、
ＮＭＯＳトランジスタのソース又はドレインであり、２
２、２２′と２４、２４′は隣接するトランジスタで共
用される。
図２はその等価回路を示す回路図、図３はその回路パタ
ーンの平面図である。図２および図３では同一の構成要
素には同一の番号を付与してある。これらの図におい
て、１３ａは基本セル、２０、２０′、２２、２２′、
２４、２４′、２６、２６′はＰＭＯＳトランジスタ、
ＮＭＯＳトランジスタのソース又はドレインであり、２
２、２２′と２４、２４′は隣接するトランジスタで共
用される。
【００１１】また、２１、２３、２５および２１′、２
３′、２５′はＰＭＯＳトランジスタおよびＮＭＯＳト
ランジスタのゲートであるが、ゲート２３と２３′、２
５と２５′は互いにまた上下の基本セルの対応ゲートと
も共通となる。この共通ゲートは、必要ならば、基本セ
ル内では位置２７で、上下の基本セルとは位置２８で切
断可能である。
３′、２５′はＰＭＯＳトランジスタおよびＮＭＯＳト
ランジスタのゲートであるが、ゲート２３と２３′、２
５と２５′は互いにまた上下の基本セルの対応ゲートと
も共通となる。この共通ゲートは、必要ならば、基本セ
ル内では位置２７で、上下の基本セルとは位置２８で切
断可能である。
【００１２】さらに、図３の２９ａ、２９ａ′、２９
ｂ、２９ｂ′は基板又はウェルコンタクト領域である。
以上のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを
構成するパターンは軸Ｘ１−Ｘ２、Ｘ１′−Ｘ２′に対
して対称であるとともに、基本セル１３ａは図２、図３
に示すように上下左右に連続してすきまなく敷き詰めら
れているため、上下を逆にすれば基本セルの領域として
１３ａ′の位置にとることも可能である。
ｂ、２９ｂ′は基板又はウェルコンタクト領域である。
以上のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを
構成するパターンは軸Ｘ１−Ｘ２、Ｘ１′−Ｘ２′に対
して対称であるとともに、基本セル１３ａは図２、図３
に示すように上下左右に連続してすきまなく敷き詰めら
れているため、上下を逆にすれば基本セルの領域として
１３ａ′の位置にとることも可能である。
【００１３】以上述べたように、本説明例は、図２０、
図２１の従来装置と比較し、同一の面積でＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタ各々１個多く設けられ
ているため、論理セルの横幅は例えば２入力アンド回路
で１／２、図４のＤ型フリップフロップ回路は図５、図
６（ａ）に示すように配線設計でき結果として２０／２
４にそれぞれ縮小可能であり、論理セルの高密度化、高
速化に寄与するところ大である。
図２１の従来装置と比較し、同一の面積でＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタ各々１個多く設けられ
ているため、論理セルの横幅は例えば２入力アンド回路
で１／２、図４のＤ型フリップフロップ回路は図５、図
６（ａ）に示すように配線設計でき結果として２０／２
４にそれぞれ縮小可能であり、論理セルの高密度化、高
速化に寄与するところ大である。
【００１４】さらに、論理セルの配置、配線領域の割付
けに対して自由度が大きいため、無駄な空き領域を最小
限に抑えることが可能である。このため、ＬＳＩチップ
の小型化、従って歩留まり向上による経済化が達成でき
る。なお、図４〜図６において、ＴＧ１〜ＴＧ４はトラ
ンスミッションゲート、ＣＫはクロック信号、Ｄは入力
データ、Ｑは出力データである。
けに対して自由度が大きいため、無駄な空き領域を最小
限に抑えることが可能である。このため、ＬＳＩチップ
の小型化、従って歩留まり向上による経済化が達成でき
る。なお、図４〜図６において、ＴＧ１〜ＴＧ４はトラ
ンスミッションゲート、ＣＫはクロック信号、Ｄは入力
データ、Ｑは出力データである。
【００１５】図７、図８は本発明の他の基本説明例であ
り、図２、図３の説明例に対してさらにＰＭＯＳトラン
ジスタおよびＮＭＯＳトランジスタが各々１個付加され
ている。すなわち、３０、３０′は付加トランジスタの
ソースまたはドレイン、３１、３１′は付加トランジス
タのゲート、３２、３２′は付加トランジスタと図２、
図３の説明例のトランジスタとが共用するソースまたは
ドレインである。
り、図２、図３の説明例に対してさらにＰＭＯＳトラン
ジスタおよびＮＭＯＳトランジスタが各々１個付加され
ている。すなわち、３０、３０′は付加トランジスタの
ソースまたはドレイン、３１、３１′は付加トランジス
タのゲート、３２、３２′は付加トランジスタと図２、
図３の説明例のトランジスタとが共用するソースまたは
ドレインである。
【００１６】本説明例の基本セル１３ｂを用いれば、規
則的回路として最も多用されるＲＡＭの主要構成要素で
あるメモリセルは図９（ａ）、（ｂ）に示すように基本
セル１個で構成可能であり（図９（ａ）のＭＣ参照）、
ＲＡＭの高密度化が達成できる。従って、ＲＡＭの記憶
容量が大きいＬＳＩに対して本説明例を適用すれば、そ
の効果は最も顕著となる。
則的回路として最も多用されるＲＡＭの主要構成要素で
あるメモリセルは図９（ａ）、（ｂ）に示すように基本
セル１個で構成可能であり（図９（ａ）のＭＣ参照）、
ＲＡＭの高密度化が達成できる。従って、ＲＡＭの記憶
容量が大きいＬＳＩに対して本説明例を適用すれば、そ
の効果は最も顕著となる。
【００１７】図１０、図１１は本説明例による基本セル
を有効に活用する各種手法を例示するものである。すな
わち、２入力ナンドゲートＮＡＮＤ（図１１（ａ）参
照）では例えばＧ１、Ｇ１′とＧ２、Ｇ２′を並列接続
し、トランジスタのゲート幅を増大することによって高
速化が可能となる。
を有効に活用する各種手法を例示するものである。すな
わち、２入力ナンドゲートＮＡＮＤ（図１１（ａ）参
照）では例えばＧ１、Ｇ１′とＧ２、Ｇ２′を並列接続
し、トランジスタのゲート幅を増大することによって高
速化が可能となる。
【００１８】また、２入力アンドゲートＡＮＤ（図１１
（ｂ）参照）ではナンドゲートの出力にＧ３、Ｇ３′、
Ｇ４′で構成しているインバータ回路を付加してアンド
ゲートとしている。ここでは、Ｇ３とＧ４のＰＭＯＳト
ランジスタを並列にしてゲート幅を増大することによ
り、出力端子Ｔ３の出力波形の立上がり時間を高速化
し、立下がり時間とほぼ同一にしている。なお、Ｇ３′
は使用しないトランジスタのゲートであり、コンタクト
ホールＣ１によりＶＳＳに接続して、このトランジスタ
を常時非動作状態としている。
（ｂ）参照）ではナンドゲートの出力にＧ３、Ｇ３′、
Ｇ４′で構成しているインバータ回路を付加してアンド
ゲートとしている。ここでは、Ｇ３とＧ４のＰＭＯＳト
ランジスタを並列にしてゲート幅を増大することによ
り、出力端子Ｔ３の出力波形の立上がり時間を高速化
し、立下がり時間とほぼ同一にしている。なお、Ｇ３′
は使用しないトランジスタのゲートであり、コンタクト
ホールＣ１によりＶＳＳに接続して、このトランジスタ
を常時非動作状態としている。
【００１９】図１０、図１１における第３の例は論理セ
ル内で例えば独立に動作するトランスファゲート付イン
バータとインバータと（図１０のセル内ゲートＣＧおよ
び図１１（ｃ）参照）を必要とする場合で、共通ゲート
をＳの位置でＧ５、Ｇ５′に分離し、コンタクトホール
Ｃ２、Ｃ２′でＶＤＤ、ＶＳＳに接続してＰＭＯＳトラ
ンジスタ、ＮＭＯＳトランジスタを常時非動作状態にす
る。これによりＧ５、Ｇ５′の左と右のトランジスタは
独立動作可能となり、上述の２種類の独立した回路を得
ることができる。なお、図１１（ａ）〜（ｃ）のＴ１、
Ｔ２、Ｔ４〜Ｔ８は端子である。
ル内で例えば独立に動作するトランスファゲート付イン
バータとインバータと（図１０のセル内ゲートＣＧおよ
び図１１（ｃ）参照）を必要とする場合で、共通ゲート
をＳの位置でＧ５、Ｇ５′に分離し、コンタクトホール
Ｃ２、Ｃ２′でＶＤＤ、ＶＳＳに接続してＰＭＯＳトラ
ンジスタ、ＮＭＯＳトランジスタを常時非動作状態にす
る。これによりＧ５、Ｇ５′の左と右のトランジスタは
独立動作可能となり、上述の２種類の独立した回路を得
ることができる。なお、図１１（ａ）〜（ｃ）のＴ１、
Ｔ２、Ｔ４〜Ｔ８は端子である。
【００２０】図１２、図１３は本説明例による基本セル
を用いてＤ型フリップフロップ回路を構成した例であ
り、図２、図３の説明例と同じ横幅で実現できる。図１
２、図１３において、ＴＧ１〜ＴＧ４はトランスミッシ
ョンゲート、ＣＫはクロック信号、Ｄは入力データ、Ｑ
は出力データである。
を用いてＤ型フリップフロップ回路を構成した例であ
り、図２、図３の説明例と同じ横幅で実現できる。図１
２、図１３において、ＴＧ１〜ＴＧ４はトランスミッシ
ョンゲート、ＣＫはクロック信号、Ｄは入力データ、Ｑ
は出力データである。
【００２１】図１４および図１５は本発明の他の基本説
明例であり、図７、図８の説明例に対してゲート４１、
４１′とゲート４３を接続するパターン４０、４０′を
ゲートと同じ工程で形成しておくことに特徴がある。こ
の接続パターン４０、４０′は他のゲートの切断工程と
同じ工程で位置４２、４２′および４２″で切断可能で
あり、独立したゲートとして利用することも可能であ
る。
明例であり、図７、図８の説明例に対してゲート４１、
４１′とゲート４３を接続するパターン４０、４０′を
ゲートと同じ工程で形成しておくことに特徴がある。こ
の接続パターン４０、４０′は他のゲートの切断工程と
同じ工程で位置４２、４２′および４２″で切断可能で
あり、独立したゲートとして利用することも可能であ
る。
【００２２】本説明例を具体的にＤ型フリップフロップ
回路の構成に適用すると、図１２、図１３に示したトラ
ンスミッションゲートＴＧ１〜ＴＧ４のクロック信号Ｃ
Ｋ用配線パターンＬ１、Ｌ２の第２金属配線とその両端
スルーホールおよびコンタクトホールＣ１、Ｃ２が不要
となり、結果として第２金属配線トラックＴ２−２、２
−３、２−４、２−５を論理セル内では未使用とでき
る。
回路の構成に適用すると、図１２、図１３に示したトラ
ンスミッションゲートＴＧ１〜ＴＧ４のクロック信号Ｃ
Ｋ用配線パターンＬ１、Ｌ２の第２金属配線とその両端
スルーホールおよびコンタクトホールＣ１、Ｃ２が不要
となり、結果として第２金属配線トラックＴ２−２、２
−３、２−４、２−５を論理セル内では未使用とでき
る。
【００２３】すなわち、図１２、図１３のＤ型フリップ
フロップ回路では基板コンタクト領域、ウェルコンタク
ト領域にある第２金属配線トラックＴ２−１〜Ｔ２−８
がすべて未使用となる。このため、常にこのトラックを
論理セル間の結線またはＶＤＤ線間、ＶＳＳ線間の縦方
向の結線のための配線トラックとして使用可能となり、
ＬＳＩチップの配置配線設計工数の削減、無駄スペース
の発生の抑制、電源系の特性向上が可能となる。
フロップ回路では基板コンタクト領域、ウェルコンタク
ト領域にある第２金属配線トラックＴ２−１〜Ｔ２−８
がすべて未使用となる。このため、常にこのトラックを
論理セル間の結線またはＶＤＤ線間、ＶＳＳ線間の縦方
向の結線のための配線トラックとして使用可能となり、
ＬＳＩチップの配置配線設計工数の削減、無駄スペース
の発生の抑制、電源系の特性向上が可能となる。
【００２４】図１６、図１７はＬＳＩチップ内における
論理セルの配置、セル間の配線およびＶＤＤ、ＶＤＤの
結線の概要を例示したものである。論理セル間の配線チ
ャネルは最少幅であり、第１金属配線用として４トラッ
ク使用可能である。論理セル配置領域Ｇ１０、Ｇ２０の
上下で各共通ゲートパターンは切断され、所定の論理セ
ル動作が可能となっている。ＶＤＤ、ＶＳＳの各線は、
横方向の第１金属配線および縦方向の第２金属配線で相
互に結ぶことにより電源系の電気的特性の向上を行って
いる。
論理セルの配置、セル間の配線およびＶＤＤ、ＶＤＤの
結線の概要を例示したものである。論理セル間の配線チ
ャネルは最少幅であり、第１金属配線用として４トラッ
ク使用可能である。論理セル配置領域Ｇ１０、Ｇ２０の
上下で各共通ゲートパターンは切断され、所定の論理セ
ル動作が可能となっている。ＶＤＤ、ＶＳＳの各線は、
横方向の第１金属配線および縦方向の第２金属配線で相
互に結ぶことにより電源系の電気的特性の向上を行って
いる。
【００２５】図１４、図１５の説明例による基本セルを
適用すれば、論理セル配置に全く制限をつけることなく
ＶＤＤ、ＶＳＳの縦方向結線トラックをあらかじめ決定
しておくことが可能となり、ＬＳＩチップの電源系パタ
ーン作成が容易となる利点をもたらす。なお、図１６の
ＷＣは配線チャネルである。
適用すれば、論理セル配置に全く制限をつけることなく
ＶＤＤ、ＶＳＳの縦方向結線トラックをあらかじめ決定
しておくことが可能となり、ＬＳＩチップの電源系パタ
ーン作成が容易となる利点をもたらす。なお、図１６の
ＷＣは配線チャネルである。
【００２６】図１８および図１９は本発明の第１の実施
の形態を示すＣＭＯＳ集積回路装置の回路図およびパタ
ーン図であり、図７、図８の説明例に対して、ゲート２
５と２５′、２３と２３′をあらかじめ分離して形成し
ておくことに特徴がある。これは、図７、図８の説明例
では共通ゲートを分離するためにポリシリコン切断用の
マスクがさらに一枚必要になっていたが、その代わりに
コンタクトホールとＡｌで接続しておきたいゲートを接
続するという考え方を取っている。
の形態を示すＣＭＯＳ集積回路装置の回路図およびパタ
ーン図であり、図７、図８の説明例に対して、ゲート２
５と２５′、２３と２３′をあらかじめ分離して形成し
ておくことに特徴がある。これは、図７、図８の説明例
では共通ゲートを分離するためにポリシリコン切断用の
マスクがさらに一枚必要になっていたが、その代わりに
コンタクトホールとＡｌで接続しておきたいゲートを接
続するという考え方を取っている。
【００２７】基本セル１３ｄのＰＭＯＳトランジスタ、
ＮＭＯＳトランジスタを構成するパターンは軸Ｘ１０−
Ｘ２０、Ｘ１０′−Ｘ２０′に対して対称であると共
に、図１９に示すように敷き詰められることから、今ま
で述べて来た特徴、すなわち無駄な空き領域を最小限に
抑えることが可能で、規則的回路特にＲＡＭの搭載も効
率良くできるという特徴を兼ね備えている。
ＮＭＯＳトランジスタを構成するパターンは軸Ｘ１０−
Ｘ２０、Ｘ１０′−Ｘ２０′に対して対称であると共
に、図１９に示すように敷き詰められることから、今ま
で述べて来た特徴、すなわち無駄な空き領域を最小限に
抑えることが可能で、規則的回路特にＲＡＭの搭載も効
率良くできるという特徴を兼ね備えている。
【００２８】また、Ａｌ配線の若干の増加はあるもの
の、マスク枚数を一枚削減できることから製造歩留まり
の向上が期待できる。なお、本実施の形態においては、
例えばゲート２３′、２５′と３１′、３２″とで示さ
れるように、中央に配置した２組の相補型ＭＯＳトラン
ジスタのチャネル幅が、その左右に配置した相補型ＭＯ
Ｓトランジスタのチャネル幅よりも長い。
の、マスク枚数を一枚削減できることから製造歩留まり
の向上が期待できる。なお、本実施の形態においては、
例えばゲート２３′、２５′と３１′、３２″とで示さ
れるように、中央に配置した２組の相補型ＭＯＳトラン
ジスタのチャネル幅が、その左右に配置した相補型ＭＯ
Ｓトランジスタのチャネル幅よりも長い。
【００２９】
【発明の効果】以上説明したように本発明は、基本セル
を所定の領域全体に敷き詰めるようにしたことにより、
第１種金属配線用配線トラック数が可変の配線チャネル
を割り付けることが可能となり、ＬＳＩの高速化、高集
積化に極めて効果が大きい。また、ＲＡＭ・ＲＯＭ・乗
算器等の規則性のある回路を高密度に構成可能なため、
論理回路とこれら規則性のある回路とが混載する高性能
かつ高機能なＬＳＩを経済的に実現可能となる効果があ
る。すなわち、本発明による基本セルを用いたマスタス
ライスＬＳＩは総合的に適用領域が広いため、多品種少
量生産が進むＬＳＩ化傾向に十分対応できるものであ
る。
を所定の領域全体に敷き詰めるようにしたことにより、
第１種金属配線用配線トラック数が可変の配線チャネル
を割り付けることが可能となり、ＬＳＩの高速化、高集
積化に極めて効果が大きい。また、ＲＡＭ・ＲＯＭ・乗
算器等の規則性のある回路を高密度に構成可能なため、
論理回路とこれら規則性のある回路とが混載する高性能
かつ高機能なＬＳＩを経済的に実現可能となる効果があ
る。すなわち、本発明による基本セルを用いたマスタス
ライスＬＳＩは総合的に適用領域が広いため、多品種少
量生産が進むＬＳＩ化傾向に十分対応できるものであ
る。
【図１】 本発明に係わる基本セル配置図である。
【図２】 本発明の基本説明例を示す等価回路図であ
る。
る。
【図３】 本発明の基本説明例を示すパターン図であ
る。
る。
【図４】 Ｄ型フリップフロップ回路の回路図である。
【図５】 図２、３の基本説明例を利用したＤ型フリッ
プフロップ回路のパターン図である。
プフロップ回路のパターン図である。
【図６】 図５のＤ型フリップフロップ回路の等価回路
図である。
図である。
【図７】 本発明の他の基本説明例を示す等価回路図で
ある。
ある。
【図８】 本発明の他の基本説明例を示すパターン図で
ある。
ある。
【図９】 図７、８の基本説明例を利用したメモリセル
のパターン図および等価回路図である。
のパターン図および等価回路図である。
【図１０】 図７、８の基本セルを利用した例を示すパ
ターン図である。
ターン図である。
【図１１】 図１０のパターンの等価回路図である。
【図１２】 図７、８の基本セルを利用したＤ型フリッ
プフロップ回路のパターン図である。
プフロップ回路のパターン図である。
【図１３】 図１２のＤ型フリップフロップ回路の等価
回路図である。
回路図である。
【図１４】 本発明の他の基本説明例を示す回路図であ
る。
る。
【図１５】 本発明の他の基本説明例を示すパターン図
である。
である。
【図１６】 本発明によるＬＳＩチップ内の配置配線例
を示すパターン図である。
を示すパターン図である。
【図１７】 図１６のパターンの回路図である。
【図１８】 本発明の第１の実施の形態を示すＣＭＯＳ
集積回路装置の回路図である。
集積回路装置の回路図である。
【図１９】 図１８のＣＭＯＳ集積回路装置のパターン
図である。
図である。
【図２０】 従来の基本セルの等価回路図である。
【図２１】 従来の基本セルのパターン図である。
【図２２】 従来の基本セルの配置図である。
１０…ＬＳＩチップ、１１…論理回路領域、１２…周辺
回路領域、１３、１３ａ〜１３ｄ…基本セル、２０、２
０′、２２、２２′、２４、２４′、２６、２６′、３
０、３０′、３２、３２′…ソース又はドレイン、２
１、２１′、２３、２３′、２５、２５′、３１、３
１′…ゲート、２７、２８…位置。
回路領域、１３、１３ａ〜１３ｄ…基本セル、２０、２
０′、２２、２２′、２４、２４′、２６、２６′、３
０、３０′、３２、３２′…ソース又はドレイン、２
１、２１′、２３、２３′、２５、２５′、３１、３
１′…ゲート、２７、２８…位置。
フロントページの続き (72)発明者 大西 登 千葉県浦安市弁天２丁目10番２号 (72)発明者 山本 富信 東京都東村山市恩多町１丁目24番29号 (72)発明者 保坂 務 東京都国立市北２丁目15番15号
Claims (1)
- 【請求項１】 １個のＰチャネルＭＯＳトランジスタと
１個のＮチャネルＭＯＳトランジスタからなる相補型Ｍ
ＯＳトランジスタ４組を有し、この４組の相補型ＭＯＳ
トランジスタを互いに平行に配置した基本セルを所定の
領域全体に敷き詰めたＣＭＯＳ集積回路装置であって、 前記基本セルは、前記４組のうち中央に配置された２組
の相補型ＭＯＳトランジスタが互いにＰ又はＮチャネル
ＭＯＳトランジスタ毎にソース又はドレイン領域を共有
するように形成されると共にその左および右に配置した
相補型ＭＯＳトランジスタとそれぞれＰ又はＮチャネル
ＭＯＳトランジスタ毎にソース又はドレイン領域を共有
するように形成され、トランジスタの各ゲートがそれぞ
れ分離して形成され、中央に配置された２組の相補型Ｍ
ＯＳトランジスタのチャネル幅とその左右に配置された
相補型ＭＯＳトランジスタのチャネル幅とに差が設けら
れたものであり、 前記基本セル中の４つのＰチャネルＭＯＳトランジスタ
を構成するパターンはこれら４つのトランジスタのチャ
ネルに共通の中心線に対して対称であると同時に、４つ
のＮチャネルＭＯＳトランジスタを構成するパターンは
これら４つのトランジスタのチャネルに共通の中心線に
対して対称であることを特徴とするＣＭＯＳ集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30774595A JPH08213575A (ja) | 1995-11-27 | 1995-11-27 | Ｃｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30774595A JPH08213575A (ja) | 1995-11-27 | 1995-11-27 | Ｃｍｏｓ集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62250020A Division JP2522678B2 (ja) | 1987-10-05 | 1987-10-05 | Ｃｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213575A true JPH08213575A (ja) | 1996-08-20 |
Family
ID=17972764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30774595A Pending JPH08213575A (ja) | 1995-11-27 | 1995-11-27 | Ｃｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08213575A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254631A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体集積回路 |
| JPS62128148A (ja) * | 1985-11-29 | 1987-06-10 | Hitachi Ltd | マスタスライス型半導体集積回路装置 |
| JPS62130538A (ja) * | 1985-11-30 | 1987-06-12 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓ集積回路装置 |
-
1995
- 1995-11-27 JP JP30774595A patent/JPH08213575A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254631A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体集積回路 |
| JPS62128148A (ja) * | 1985-11-29 | 1987-06-10 | Hitachi Ltd | マスタスライス型半導体集積回路装置 |
| JPS62130538A (ja) * | 1985-11-30 | 1987-06-12 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓ集積回路装置 |
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