JPH08213868A - 半導体移相器 - Google Patents
半導体移相器Info
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- JPH08213868A JPH08213868A JP1792195A JP1792195A JPH08213868A JP H08213868 A JPH08213868 A JP H08213868A JP 1792195 A JP1792195 A JP 1792195A JP 1792195 A JP1792195 A JP 1792195A JP H08213868 A JPH08213868 A JP H08213868A
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Abstract
(57)【要約】
【目的】 並列共振用線路の影響による特性の劣化を補
償し、反射、損失特性の良好なＦＥＴ移相器を得る。 【構成】 基準線路と基準線路の入力側に設置された第
１の半導体スイッチと基準線路の出力側に設置された第
２の半導体スイッチと、遅延線路と遅延線路の入力側に
第３の半導体スイッチと遅延線路の出力側に第４の半導
体スイッチと、第１と第２のスイッチを同時にオン・オ
フ制御し、第３と第４の半導体スイッチを同時に第１と
第２のスイッチとは逆モードでオフ・オン制御する駆動
回路と、入力点に設けられた第１、第３のスイッチのオ
ン時のインピーダンスを補償する第１のインピーダンス
補償用ショートスタブと、出力点に設けられた第２、第
４のスイッチのオン時のインピーダンスを補償する第２
のインピーダンス補償用ショートスタブとを備えた。
償し、反射、損失特性の良好なＦＥＴ移相器を得る。 【構成】 基準線路と基準線路の入力側に設置された第
１の半導体スイッチと基準線路の出力側に設置された第
２の半導体スイッチと、遅延線路と遅延線路の入力側に
第３の半導体スイッチと遅延線路の出力側に第４の半導
体スイッチと、第１と第２のスイッチを同時にオン・オ
フ制御し、第３と第４の半導体スイッチを同時に第１と
第２のスイッチとは逆モードでオフ・オン制御する駆動
回路と、入力点に設けられた第１、第３のスイッチのオ
ン時のインピーダンスを補償する第１のインピーダンス
補償用ショートスタブと、出力点に設けられた第２、第
４のスイッチのオン時のインピーダンスを補償する第２
のインピーダンス補償用ショートスタブとを備えた。
Description
【０００１】
【産業上の利用分野】この発明は、フェイズド・アレイ
・レーダ等のマイクロ波通信に用いる半導体移相器に関
するものである。
・レーダ等のマイクロ波通信に用いる半導体移相器に関
するものである。
【０００２】
【従来の技術】図１４は、例えば電子通信学会より昭和
５６年１０月２０日発効された通信用マイクロ波回路の
第３１５頁ないし第３１８頁に記載されている、従来の
スイッチドライン型移相器をマイクロ帯で使用した場合
のＦＥＴを用いた等価回路図である。図中、１はマイク
ロ波信号が入力される入力端子である。２は上記マイク
ロ波信号が出力される出力端子である。３はインピーダ
ンスＺ1 、角度θ1 を有する基準線路、４はインピーダ
ンスＺ2 、角度θ2 を有する遅延線路、５ａ〜５ｄは入
出力端子１、２に直列に装荷されたＦＥＴ、６ａ〜６ｄ
はＦＥＴ５ａ〜５ｄのソース電極とドレイン電極との間
に並列に接続されたインピーダンスＺ3 角度θ3 を有す
る並列共振用線路である。７、８はＦＥＴ５ａ、５ｂ及
び５ｃ、５ｄの各ゲート電極に共通にバイアス電圧を加
えるためのバイアス端子、９ａ〜９ｄはそれぞれ上記各
ゲート電極とバイアス端子７、８との間に接続された抵
抗、１０ａ、１０ｂはそれぞれバイアス端子７、８に接
続されたマイクロ波信号漏洩防止用コンデンサである。
５６年１０月２０日発効された通信用マイクロ波回路の
第３１５頁ないし第３１８頁に記載されている、従来の
スイッチドライン型移相器をマイクロ帯で使用した場合
のＦＥＴを用いた等価回路図である。図中、１はマイク
ロ波信号が入力される入力端子である。２は上記マイク
ロ波信号が出力される出力端子である。３はインピーダ
ンスＺ1 、角度θ1 を有する基準線路、４はインピーダ
ンスＺ2 、角度θ2 を有する遅延線路、５ａ〜５ｄは入
出力端子１、２に直列に装荷されたＦＥＴ、６ａ〜６ｄ
はＦＥＴ５ａ〜５ｄのソース電極とドレイン電極との間
に並列に接続されたインピーダンスＺ3 角度θ3 を有す
る並列共振用線路である。７、８はＦＥＴ５ａ、５ｂ及
び５ｃ、５ｄの各ゲート電極に共通にバイアス電圧を加
えるためのバイアス端子、９ａ〜９ｄはそれぞれ上記各
ゲート電極とバイアス端子７、８との間に接続された抵
抗、１０ａ、１０ｂはそれぞれバイアス端子７、８に接
続されたマイクロ波信号漏洩防止用コンデンサである。
【０００３】次に動作について説明する。このスイッチ
ドライン型ＦＥＴ移相器は、バイアス端子７、８にコン
プリメント信号（ＦＥＴのＯＮ、ＯＦＦ信号）を印加し
ＦＥＴのスイッチングを行うことにより、角度の異なる
二つの線路を切り替え、二つの線路差の移相を得る移相
器である。まず、ＦＥＴ部分に着目すると、ＦＥＴのＯ
Ｎ時及びＯＦＦ時の等価回路は図１５（ａ）、（ｂ）の
ようになる。ＯＮの時のソース・ドレイン間抵抗１１は
非常に小さい値となり、ソース・ドレイン間はほぼ短絡
状態となる。又、ＯＦＦ時には、ソース・ドレイン間抵
抗１２は非常に大きい値となるが抵抗１２と並列に容量
成分１３が発生し、マイクロ波信号が通過してしまうこ
とになるが、並列共振用線路６をＦＥＴと並列に付加
し、所望中心波数で共振させることにより所望帯域では
抵抗成分１２だけが残り、並列共振用線路を含めたＦＥ
ＴのＯＦＦ時のソース・ドレイン間はほぼ開放状態とな
る。
ドライン型ＦＥＴ移相器は、バイアス端子７、８にコン
プリメント信号（ＦＥＴのＯＮ、ＯＦＦ信号）を印加し
ＦＥＴのスイッチングを行うことにより、角度の異なる
二つの線路を切り替え、二つの線路差の移相を得る移相
器である。まず、ＦＥＴ部分に着目すると、ＦＥＴのＯ
Ｎ時及びＯＦＦ時の等価回路は図１５（ａ）、（ｂ）の
ようになる。ＯＮの時のソース・ドレイン間抵抗１１は
非常に小さい値となり、ソース・ドレイン間はほぼ短絡
状態となる。又、ＯＦＦ時には、ソース・ドレイン間抵
抗１２は非常に大きい値となるが抵抗１２と並列に容量
成分１３が発生し、マイクロ波信号が通過してしまうこ
とになるが、並列共振用線路６をＦＥＴと並列に付加
し、所望中心波数で共振させることにより所望帯域では
抵抗成分１２だけが残り、並列共振用線路を含めたＦＥ
ＴのＯＦＦ時のソース・ドレイン間はほぼ開放状態とな
る。
【０００４】従って、今、バイアス端子７にＦＥＴのＯ
Ｎ電圧及びバイアス端子８にＦＥＴのＯＦＦ電圧を加え
た場合は、入力端子１から入力されたマイクロ波信号
は、ＦＥＴ５ａがＯＮ、ＦＥＴ５ｃがＯＦＦ状態である
ため基準路線３へ入力される。更にＦＥＴ５ｂがＯＮ、
ＦＥＴ５ｄがＯＦＦ状態であるため、出力端子２へ出力
される。又、逆にバイアス端子７にＯＦＦ電圧、バイア
ス端子８にＯＮ電圧を加えた場合は、入力端子１から入
力されたマイクロ波信号は、遅延線路４を通り出力端子
２へ出力される。以上より、ＦＥＴを切り替えることに
より、基準線路３と遅延線４の移相差に相当する移相量
が出力として得られる。
Ｎ電圧及びバイアス端子８にＦＥＴのＯＦＦ電圧を加え
た場合は、入力端子１から入力されたマイクロ波信号
は、ＦＥＴ５ａがＯＮ、ＦＥＴ５ｃがＯＦＦ状態である
ため基準路線３へ入力される。更にＦＥＴ５ｂがＯＮ、
ＦＥＴ５ｄがＯＦＦ状態であるため、出力端子２へ出力
される。又、逆にバイアス端子７にＯＦＦ電圧、バイア
ス端子８にＯＮ電圧を加えた場合は、入力端子１から入
力されたマイクロ波信号は、遅延線路４を通り出力端子
２へ出力される。以上より、ＦＥＴを切り替えることに
より、基準線路３と遅延線４の移相差に相当する移相量
が出力として得られる。
【０００５】上記スイッチドライン型ＦＥＴ移相器は、
厳密にはＦＥＴがＯＮ時の場合はソース・ドレイン間は
ほぼ短絡状態となるが、ＯＦＦ時の並列共振用線路が残
ってしまう。このためたとえば入力信号が基準線路３側
を通過する場合の所望帯域における等価回路は図１６
（ａ）のようになる。更に並列共振用線路６ａ、６ｂは
等価的に角度が１／２の２本のオープンスタブに置き換
えることができるため等価的に図１６（ｂ）のようにな
る。従って、入力端子１と出力端子２との間には基準線
路３だけでなく、インピーダンスＺ3 、角度θ3 ／２の
２本のオープンスタブ１６がそれぞれ線路の両側に並列
に付加される形となる。このオープンスタブ１４ａ、１
４ｂにより帯域がずれて反射、損失特性が劣化すること
になる。但し、反射を打ち消すように基準線路３の角度
を変えてやると、反射特性は良好になるが、その場合、
ＦＥＴを切り替えて遅延線路４を通過するときに反射特
性が劣化することになる。特に移相量が９０度前後の場
合に劣化の度合いが著しくなる。
厳密にはＦＥＴがＯＮ時の場合はソース・ドレイン間は
ほぼ短絡状態となるが、ＯＦＦ時の並列共振用線路が残
ってしまう。このためたとえば入力信号が基準線路３側
を通過する場合の所望帯域における等価回路は図１６
（ａ）のようになる。更に並列共振用線路６ａ、６ｂは
等価的に角度が１／２の２本のオープンスタブに置き換
えることができるため等価的に図１６（ｂ）のようにな
る。従って、入力端子１と出力端子２との間には基準線
路３だけでなく、インピーダンスＺ3 、角度θ3 ／２の
２本のオープンスタブ１６がそれぞれ線路の両側に並列
に付加される形となる。このオープンスタブ１４ａ、１
４ｂにより帯域がずれて反射、損失特性が劣化すること
になる。但し、反射を打ち消すように基準線路３の角度
を変えてやると、反射特性は良好になるが、その場合、
ＦＥＴを切り替えて遅延線路４を通過するときに反射特
性が劣化することになる。特に移相量が９０度前後の場
合に劣化の度合いが著しくなる。
【０００６】今、一例として、所望中心周波数が１０Ｇ
ＨＺの場合の従来のスイッチドライン型ＦＥＴ移相器に
ついて、基準線路３側を通過する時に反射が良好になる
以下の第１のケースと、基準線路３と遅延線路４を通過
するときの反射特性が同程度になる以下の第２のケース
についてＳパラメータのシュミレーションを行った。 第１のケース 基準線路３：Ｚ1 ５０Ω、θ1 ＝６０度（ａｔ １０Ｇ
ＨＺ） 遅延線路４：Ｚ2 ５０Ω、θ2 ＝１４４度（ａｔ １０
ＧＨＺ） 並列共振用線路６ａ〜６ｄ：Ｚ3 ＝７０Ω、θ3 ＝５０
度（ａｔ １０ＧＨＺ） ＦＥＴ ＯＮ時ソース・ドレイン間抵抗１１：４Ω ＦＥＴ ＯＦＦ時ソース・ドレイン間抵抗１２：３ＫΩ ＦＥＴ ＯＦＦ時ソース・ドレイン間容量１３：０．３
ｐＦ ここで、遅延線路４の諸元において移相量が約９０度に
なる値としている。又、並列共振用線路６ａ〜６ｄは、
ＦＥＴ ＯＦＦ時のソース・ドレイン間容量１３と１０
ＧＨＺにおいて並列共振する値としている。又、ＦＥＴ
の抵抗、容量はゲート幅が１０００〜１５００μｍ相当
の値としてる。
ＨＺの場合の従来のスイッチドライン型ＦＥＴ移相器に
ついて、基準線路３側を通過する時に反射が良好になる
以下の第１のケースと、基準線路３と遅延線路４を通過
するときの反射特性が同程度になる以下の第２のケース
についてＳパラメータのシュミレーションを行った。 第１のケース 基準線路３：Ｚ1 ５０Ω、θ1 ＝６０度（ａｔ １０Ｇ
ＨＺ） 遅延線路４：Ｚ2 ５０Ω、θ2 ＝１４４度（ａｔ １０
ＧＨＺ） 並列共振用線路６ａ〜６ｄ：Ｚ3 ＝７０Ω、θ3 ＝５０
度（ａｔ １０ＧＨＺ） ＦＥＴ ＯＮ時ソース・ドレイン間抵抗１１：４Ω ＦＥＴ ＯＦＦ時ソース・ドレイン間抵抗１２：３ＫΩ ＦＥＴ ＯＦＦ時ソース・ドレイン間容量１３：０．３
ｐＦ ここで、遅延線路４の諸元において移相量が約９０度に
なる値としている。又、並列共振用線路６ａ〜６ｄは、
ＦＥＴ ＯＦＦ時のソース・ドレイン間容量１３と１０
ＧＨＺにおいて並列共振する値としている。又、ＦＥＴ
の抵抗、容量はゲート幅が１０００〜１５００μｍ相当
の値としてる。
【０００７】第２のケース 基準線路３：Ｚ1 ＝５０Ω、θ1 ＝１００度（ａｔ １
０ＧＨＺ） 基準線路４：Ｚ2 ＝５０Ω、θ2 ＝２１０度（ａｔ １
０ＧＨＺ） 他の値は、数１と同一諸元である。ここで、遅延線路４
の諸元は１０ＧＨＺにおいて移相量が約９０度になる値
としている。その結果をそれぞれ図１７ないし図２０に
示す。図において、横軸は周波数を示し、縦軸はＳパラ
メータを示している。図１７、図１８はそれぞれ反射及
び損失特性を示しており、図中Ｂ（Ｂａｓｉｃ）、Ｄ
（Ｄｅｌａｙ）はそれぞれ、基準線路３、遅延線路４側
を通る場合の特性を示している。又、図の横には、９．
７〜１０．２ＧＨＺにおける数値データを記した。デー
タ中ｐｈａｓｅｓｈｉｆｔは移相量を示している。尚、
シュミレーションには抵抗９ａ〜９ｄ及びコンデンサ１
０ａ、１０ｂは無視している。
０ＧＨＺ） 基準線路４：Ｚ2 ＝５０Ω、θ2 ＝２１０度（ａｔ １
０ＧＨＺ） 他の値は、数１と同一諸元である。ここで、遅延線路４
の諸元は１０ＧＨＺにおいて移相量が約９０度になる値
としている。その結果をそれぞれ図１７ないし図２０に
示す。図において、横軸は周波数を示し、縦軸はＳパラ
メータを示している。図１７、図１８はそれぞれ反射及
び損失特性を示しており、図中Ｂ（Ｂａｓｉｃ）、Ｄ
（Ｄｅｌａｙ）はそれぞれ、基準線路３、遅延線路４側
を通る場合の特性を示している。又、図の横には、９．
７〜１０．２ＧＨＺにおける数値データを記した。デー
タ中ｐｈａｓｅｓｈｉｆｔは移相量を示している。尚、
シュミレーションには抵抗９ａ〜９ｄ及びコンデンサ１
０ａ、１０ｂは無視している。
【０００８】
【発明が解決しようとする課題】従来のＦＥＴ移相器は
以上述べたように構成されている。従って基準線路３を
通過する図１７、図１８中のＢの場合は１０ＧＨＺにお
いて良好な特性が得られるが、遅延線路４側を通過する
場合のＤは、ＯＦＦ時の並列共振用線路６ｃ、ｄの影響
で、反射（Ｓ１１）、損失（Ｓ２１）共特性が劣化して
いる。又、図１９、図２０では、基準線路３、遅延線路
４のどちらを通過する場合も反射、損失特性共、さほど
良好な値とならない。以上のように、従来のスイッチ・
ドライン型ＦＥＴ移相器では、基準、遅延線路共良好な
特性を得ることが難しい。特に移相量が９０度前後の場
合は劣化が著しくなるという課題があった。図２１のス
ミスチャートを用いて説明すると、ケース１の諸元の場
合、オープンスタブ１４ａ、ｂにより反射特性はスミス
チャートの中心０点からＡ点まで移動する。そして、線
路３では中心０を中心として、右回りに６０×２＝１２
０度回り、Ｂ点まで移動する。その後、１４ｃ、ｄによ
り、ｃ点まで移動し、反射特性はＶＳＷＲ１．４以下と
なる。又、線路４側を通過する場合は、オープンスタブ
１４ａ、ｂによりＡ点まで移動し、その後、中心０を中
心とした右回りに１４４×２＝２８８度回り、Ｄ点まで
移動する。そして、１４ｃ、ｄにより、Ｅ点まで移動
し、反射特性は、ＶＳＷＲ３〜６となり、特性が劣化す
ることになる。この場合、オープンスタブ１４ａ、ｂの
影響で反射点が中心０（整合が取れた状態）からＡ点ま
で移動し、更にケース１は９０゜移相器であるためＢ点
とＤ点の位相差が１８０度（９０度×２）となりどちら
かに整合を取るようにすると、もう一方の特性が劣化す
るという結果になる。従って、線路３と４の位相差が小
さい場合はＢ点とＤ点の位置が近づくので、どちらの線
路を通過する場合も反射特性をある程度良好にすること
ができるが、９０度の場合は、ちょうど中心０に対し反
対の位置になるため、条件が最も悪くなるという課題が
あった。
以上述べたように構成されている。従って基準線路３を
通過する図１７、図１８中のＢの場合は１０ＧＨＺにお
いて良好な特性が得られるが、遅延線路４側を通過する
場合のＤは、ＯＦＦ時の並列共振用線路６ｃ、ｄの影響
で、反射（Ｓ１１）、損失（Ｓ２１）共特性が劣化して
いる。又、図１９、図２０では、基準線路３、遅延線路
４のどちらを通過する場合も反射、損失特性共、さほど
良好な値とならない。以上のように、従来のスイッチ・
ドライン型ＦＥＴ移相器では、基準、遅延線路共良好な
特性を得ることが難しい。特に移相量が９０度前後の場
合は劣化が著しくなるという課題があった。図２１のス
ミスチャートを用いて説明すると、ケース１の諸元の場
合、オープンスタブ１４ａ、ｂにより反射特性はスミス
チャートの中心０点からＡ点まで移動する。そして、線
路３では中心０を中心として、右回りに６０×２＝１２
０度回り、Ｂ点まで移動する。その後、１４ｃ、ｄによ
り、ｃ点まで移動し、反射特性はＶＳＷＲ１．４以下と
なる。又、線路４側を通過する場合は、オープンスタブ
１４ａ、ｂによりＡ点まで移動し、その後、中心０を中
心とした右回りに１４４×２＝２８８度回り、Ｄ点まで
移動する。そして、１４ｃ、ｄにより、Ｅ点まで移動
し、反射特性は、ＶＳＷＲ３〜６となり、特性が劣化す
ることになる。この場合、オープンスタブ１４ａ、ｂの
影響で反射点が中心０（整合が取れた状態）からＡ点ま
で移動し、更にケース１は９０゜移相器であるためＢ点
とＤ点の位相差が１８０度（９０度×２）となりどちら
かに整合を取るようにすると、もう一方の特性が劣化す
るという結果になる。従って、線路３と４の位相差が小
さい場合はＢ点とＤ点の位置が近づくので、どちらの線
路を通過する場合も反射特性をある程度良好にすること
ができるが、９０度の場合は、ちょうど中心０に対し反
対の位置になるため、条件が最も悪くなるという課題が
あった。
【０００９】本発明は上記のような課題を解消するため
になされたもので、入力信号周波数帯において、上記オ
フ時の並列共振用線路６の悪影響を補償し、反射、損失
特性が共に良好な半導体移相器を得ることを目的とす
る。
になされたもので、入力信号周波数帯において、上記オ
フ時の並列共振用線路６の悪影響を補償し、反射、損失
特性が共に良好な半導体移相器を得ることを目的とす
る。
【００１０】
【課題を解決するための手段】この発明に係る半導体移
相器は、基準線路とこの基準線路の入力側に設置された
第１の半導体スイッチと上記基準線路の出力側に設置さ
れた第２の半導体スイッチと、遅延線路とこの遅延線路
の入力側に上記第１のスイッチと入力点を合わせて設置
された第３の半導体スイッチと上記遅延線路の出力側に
上記第２のスイッチと出力点を合わせて設置された第４
の半導体スイッチと、これら第１と第２の半導体スイッ
チとを同時にオン・オフ制御し、第３と第４の半導体ス
イッチを同時に、また第１と第２のスイッチとは逆モー
ドでオフ・オン制御する駆動回路と、上記入力点に設け
られた上記第１または第３のスイッチのオン時のインピ
ーダンスを補償する第１のインピーダンス補償用ショー
トスタブと、上記出力点に設けられた上記第２または第
４のスイッチのオン時のインピーダンスを補償する第２
のインピーダンス補償用ショートスタブとを備えた。
相器は、基準線路とこの基準線路の入力側に設置された
第１の半導体スイッチと上記基準線路の出力側に設置さ
れた第２の半導体スイッチと、遅延線路とこの遅延線路
の入力側に上記第１のスイッチと入力点を合わせて設置
された第３の半導体スイッチと上記遅延線路の出力側に
上記第２のスイッチと出力点を合わせて設置された第４
の半導体スイッチと、これら第１と第２の半導体スイッ
チとを同時にオン・オフ制御し、第３と第４の半導体ス
イッチを同時に、また第１と第２のスイッチとは逆モー
ドでオフ・オン制御する駆動回路と、上記入力点に設け
られた上記第１または第３のスイッチのオン時のインピ
ーダンスを補償する第１のインピーダンス補償用ショー
トスタブと、上記出力点に設けられた上記第２または第
４のスイッチのオン時のインピーダンスを補償する第２
のインピーダンス補償用ショートスタブとを備えた。
【００１１】または、基準線路とこの基準線路の入力側
に設置された第１の半導体スイッチと上記基準線路の出
力側に設置された第２の半導体スイッチと、遅延線路と
この遅延線路の入力側に上記第１のスイッチと入力点を
合わせて設置された第３の半導体スイッチと上記遅延線
路の出力側に上記第２のスイッチと出力点を合わせて設
置された第４の半導体スイッチと、これら第１と第２の
半導体スイッチとを同時にオン・オフ制御し、第３と第
４の半導体スイッチを同時に、また上記第１と第２のス
イッチとは逆モードでオフ・オン制御する駆動回路と、
上記入力点と信号入力側との間に設けられた第１の分布
定数回路とこの第１の分布定数回路の信号入力側に設け
られた上記第１または第３のスイッチのオン時のインピ
ーダンスを補償する第１のインピーダンス補償用オープ
ンスタブと、上記入力点と信号出力側との間に設けられ
た第２の分布定数回路とこの第２の分布定数回路の上記
信号出力側に設けられた上記第２または第４のスイッチ
のオン時のインピーダンスを補償する第２のインピーダ
ンス補償用オープンスタブとを備えた。
に設置された第１の半導体スイッチと上記基準線路の出
力側に設置された第２の半導体スイッチと、遅延線路と
この遅延線路の入力側に上記第１のスイッチと入力点を
合わせて設置された第３の半導体スイッチと上記遅延線
路の出力側に上記第２のスイッチと出力点を合わせて設
置された第４の半導体スイッチと、これら第１と第２の
半導体スイッチとを同時にオン・オフ制御し、第３と第
４の半導体スイッチを同時に、また上記第１と第２のス
イッチとは逆モードでオフ・オン制御する駆動回路と、
上記入力点と信号入力側との間に設けられた第１の分布
定数回路とこの第１の分布定数回路の信号入力側に設け
られた上記第１または第３のスイッチのオン時のインピ
ーダンスを補償する第１のインピーダンス補償用オープ
ンスタブと、上記入力点と信号出力側との間に設けられ
た第２の分布定数回路とこの第２の分布定数回路の上記
信号出力側に設けられた上記第２または第４のスイッチ
のオン時のインピーダンスを補償する第２のインピーダ
ンス補償用オープンスタブとを備えた。
【００１２】または、基準線路とこの基準線路の入力側
に設置された第１の半導体スイッチと上記基準線路の出
力側に設置された第２の半導体スイッチと、遅延線路と
この遅延線路の入力側に第１の半導体スイッチと入力点
を合わせて設置された第３の半導体スイッチと上記遅延
線路の出力側に第２の半導体スイッチと出力点を合わせ
て設置された第４の半導体スイッチと、これら第１と第
２の半導体スイッチを同時にオン・オフ制御し、上記第
３と第４の半導体スイッチを同時に、また第１と第２の
半導体スイッチとは逆モードでオフ・オン制御する駆動
回路とを設け、上記入力点に設けられた第１または第３
の半導体スイッチのパターン幅と上記出力点に設けられ
た第２または第４の半導体スイッチの並列共振用線路の
インピーダンスを、８０Ω以上にした。
に設置された第１の半導体スイッチと上記基準線路の出
力側に設置された第２の半導体スイッチと、遅延線路と
この遅延線路の入力側に第１の半導体スイッチと入力点
を合わせて設置された第３の半導体スイッチと上記遅延
線路の出力側に第２の半導体スイッチと出力点を合わせ
て設置された第４の半導体スイッチと、これら第１と第
２の半導体スイッチを同時にオン・オフ制御し、上記第
３と第４の半導体スイッチを同時に、また第１と第２の
半導体スイッチとは逆モードでオフ・オン制御する駆動
回路とを設け、上記入力点に設けられた第１または第３
の半導体スイッチのパターン幅と上記出力点に設けられ
た第２または第４の半導体スイッチの並列共振用線路の
インピーダンスを、８０Ω以上にした。
【００１３】または、基準線路とこの基準線路の入力側
に設置された第１の半導体スイッチと上記基準線路の出
力側に設置された第２の半導体スイッチと、遅延線路と
この遅延線路の入力側に第１の半導体スイッチと入力点
を合わせて設置された第３の半導体スイッチと上記遅延
線路の出力側に第２の半導体スイッチと出力点を合わせ
て設置された第４の半導体スイッチと、これら第１と第
２の半導体スイッチを同時にオン・オフ制御し、第３と
第４の半導体スイッチを同時に、また第１と第２の半導
体スイッチとは逆モードでオフ・オン制御する駆動回路
とを設け、上記入力点に設けられた第１または第３の半
導体スイッチと上記出力点に設けられた第２または第４
の半導体スイッチを電界効果型トランジスタ（ＦＥＴ）
とし、かつＦＥＴを集中定数で扱える範囲でゲート幅を
広くした。
に設置された第１の半導体スイッチと上記基準線路の出
力側に設置された第２の半導体スイッチと、遅延線路と
この遅延線路の入力側に第１の半導体スイッチと入力点
を合わせて設置された第３の半導体スイッチと上記遅延
線路の出力側に第２の半導体スイッチと出力点を合わせ
て設置された第４の半導体スイッチと、これら第１と第
２の半導体スイッチを同時にオン・オフ制御し、第３と
第４の半導体スイッチを同時に、また第１と第２の半導
体スイッチとは逆モードでオフ・オン制御する駆動回路
とを設け、上記入力点に設けられた第１または第３の半
導体スイッチと上記出力点に設けられた第２または第４
の半導体スイッチを電界効果型トランジスタ（ＦＥＴ）
とし、かつＦＥＴを集中定数で扱える範囲でゲート幅を
広くした。
【００１４】また更に、上記半導体移相器において、第
１、第２、第３と第４の半導体スイッチを電界効果型ト
ランジスタ（ＦＥＴ）とした。
１、第２、第３と第４の半導体スイッチを電界効果型ト
ランジスタ（ＦＥＴ）とした。
【００１５】
【作用】この発明による半導体移相器は、第１と第２の
半導体スイッチがオンになり、入力信号が基準線路を通
る場合に、第１と第２の半導体スイッチがオンになって
形成する入力側、出力側の並列共振用線路（オープンス
タブ・インピーダンス）と、それぞれ補償用に設けられ
たショートスタブ・インピーダンスとが、入力信号周波
数において反射を打ち消し合う。
半導体スイッチがオンになり、入力信号が基準線路を通
る場合に、第１と第２の半導体スイッチがオンになって
形成する入力側、出力側の並列共振用線路（オープンス
タブ・インピーダンス）と、それぞれ補償用に設けられ
たショートスタブ・インピーダンスとが、入力信号周波
数において反射を打ち消し合う。
【００１６】または、第１と第２の半導体スイッチがオ
ンになり、入力信号が基準線路を通る場合に、第１と第
２の半導体スイッチがオンになって形成する入力側、出
力側の並列共振用線路（オープンスタブ・インピーダン
ス）と、それぞれ入力側と出力側に設けられた第１と第
２の分布定数回路と補償用に設けられた第１と第２のオ
ープンスタブ・インピーダンスとが、入力信号周波数に
おいて反射を打ち消し合う。
ンになり、入力信号が基準線路を通る場合に、第１と第
２の半導体スイッチがオンになって形成する入力側、出
力側の並列共振用線路（オープンスタブ・インピーダン
ス）と、それぞれ入力側と出力側に設けられた第１と第
２の分布定数回路と補償用に設けられた第１と第２のオ
ープンスタブ・インピーダンスとが、入力信号周波数に
おいて反射を打ち消し合う。
【００１７】または、第１と第２の半導体スイッチがオ
ンになり、入力信号が基準線路を通る場合に、第１と第
２の半導体スイッチがオンになって形成する入力側、出
力側の並列共振用線路（オープンスタブ・インピーダン
ス）は、そのパターン幅が小さいためにインピーダンス
値が大きいため長さが短かくなることにより、入力信号
周波数において反射が小さい。
ンになり、入力信号が基準線路を通る場合に、第１と第
２の半導体スイッチがオンになって形成する入力側、出
力側の並列共振用線路（オープンスタブ・インピーダン
ス）は、そのパターン幅が小さいためにインピーダンス
値が大きいため長さが短かくなることにより、入力信号
周波数において反射が小さい。
【００１８】または、第１と第２のＦＥＴスイッチがオ
ンになり、入力信号が基準線路を通る場合に、第１と第
２のＦＥＴスイッチがオンになって形成する入力側、出
力側の並列共振用線路（オープンスタブ・インピーダン
ス）は、そのＦＥＴスイッチのソース・ドレイン間のキ
ャパシタ容量が大きいためにインダクタンス成分が小さ
くて、入力信号周波数において反射が小さい。
ンになり、入力信号が基準線路を通る場合に、第１と第
２のＦＥＴスイッチがオンになって形成する入力側、出
力側の並列共振用線路（オープンスタブ・インピーダン
ス）は、そのＦＥＴスイッチのソース・ドレイン間のキ
ャパシタ容量が大きいためにインダクタンス成分が小さ
くて、入力信号周波数において反射が小さい。
【００１９】また更に、半導体スイッチはＦＥＴスイッ
チとしたので、オフ制御時の半導体スイッチのインピー
ダンス値が大きな値になる。
チとしたので、オフ制御時の半導体スイッチのインピー
ダンス値が大きな値になる。
【００２０】
実施例１．まず、オン時のスイッチのインピーダンスを
補償するショートスタブの例を説明する。以下、この発
明の実施例１を図に基づいて説明する。図１はこの発明
の実施例１の移相器の等価回路図であり、図１４の従来
のものと同一もしくは相当部分には同一符号を付してそ
の説明を省略する。図１において、１５ａ、１５ｂは、
本発明に基づいて新規に設けたインピーダンスＺ4 角度
θ4 を有するショートスタブである。図２はＦＥＴ５
ｃ、５ｄがオフ時の移相器の等価回路図である。図２に
おいて、ＦＥＴ５ａのＯＦＦ時のアイソレーション用と
して装荷した並列共振用線路による２本のオープンスタ
ブ１４ａ、１４ｂの反射量を打ち消すように補償用のシ
ョートスタブ１５ａを装荷し、又、ＦＥＴ５ｂのＯＦＦ
時のアイソレーション用として装荷した並列共振用線路
による２本のオープンスタブ１４ｃ、ｄの反射量を打ち
消すようにショートスタブ１５ｂを装荷するものであ
る。それぞれのスタブ１４ａ、ｂ、１５ａ及び１４ｃ、
ｄ、１５ｂで整合がとれており、整合のとれたものを線
路３で接続するだけであるから良好な反射特性を得るこ
とができる。又、整合がとれたものを単につなぐだけで
あるので線路３と線路４との位相差（角度差）９０度に
さえしておけば、いかなる角度についても整合がとれる
ことになる。たとえば極端な例としてθ1 ＝０度、θ2
＝９０度の場合は、全体の寸法がかなり小さくなり、小
型化が図れる。
補償するショートスタブの例を説明する。以下、この発
明の実施例１を図に基づいて説明する。図１はこの発明
の実施例１の移相器の等価回路図であり、図１４の従来
のものと同一もしくは相当部分には同一符号を付してそ
の説明を省略する。図１において、１５ａ、１５ｂは、
本発明に基づいて新規に設けたインピーダンスＺ4 角度
θ4 を有するショートスタブである。図２はＦＥＴ５
ｃ、５ｄがオフ時の移相器の等価回路図である。図２に
おいて、ＦＥＴ５ａのＯＦＦ時のアイソレーション用と
して装荷した並列共振用線路による２本のオープンスタ
ブ１４ａ、１４ｂの反射量を打ち消すように補償用のシ
ョートスタブ１５ａを装荷し、又、ＦＥＴ５ｂのＯＦＦ
時のアイソレーション用として装荷した並列共振用線路
による２本のオープンスタブ１４ｃ、ｄの反射量を打ち
消すようにショートスタブ１５ｂを装荷するものであ
る。それぞれのスタブ１４ａ、ｂ、１５ａ及び１４ｃ、
ｄ、１５ｂで整合がとれており、整合のとれたものを線
路３で接続するだけであるから良好な反射特性を得るこ
とができる。又、整合がとれたものを単につなぐだけで
あるので線路３と線路４との位相差（角度差）９０度に
さえしておけば、いかなる角度についても整合がとれる
ことになる。たとえば極端な例としてθ1 ＝０度、θ2
＝９０度の場合は、全体の寸法がかなり小さくなり、小
型化が図れる。
【００２１】次に動作について説明する。このように構
成されたスイッチドライン型ＦＥＴ移相器の動作につい
ては、先に述べた従来のＦＥＴ移相器の場合と同様であ
るが、この実施例１によれば、入力端子１及び出力端子
２部分にショートスタブ１５ａ、１５ｂを接続すること
により、入力信号が基準線路３側を通過する場合の所望
帯域における等価回路が図２のようになる。今、一例と
して、以下のケース３で記載以外の値は従来のケース１
のシュミレーション時と同一諸元とした場合、入力信号
周波数帯での反射、損失特性のシュミレーション結果を
図３と図４に示す。図３は反射特性を図４は損失特性を
示している。
成されたスイッチドライン型ＦＥＴ移相器の動作につい
ては、先に述べた従来のＦＥＴ移相器の場合と同様であ
るが、この実施例１によれば、入力端子１及び出力端子
２部分にショートスタブ１５ａ、１５ｂを接続すること
により、入力信号が基準線路３側を通過する場合の所望
帯域における等価回路が図２のようになる。今、一例と
して、以下のケース３で記載以外の値は従来のケース１
のシュミレーション時と同一諸元とした場合、入力信号
周波数帯での反射、損失特性のシュミレーション結果を
図３と図４に示す。図３は反射特性を図４は損失特性を
示している。
【００２２】ケース３ 遅延線路４：Ｚ2 ＝５０Ω、θ2 ＝１５０度（ａｔ １
０ＧＨＺ） ショートスタブ１５ａ、１５ｂ：Ｚ4 ＝７０Ω、θ4 ＝
３６度（ａｔ １０ＧＨＺ） ここで、遅延線路４の諸元は１０ＧＨＺにおいて移相量
が約９０度になる値としている。図において、所望帯域
では基準線路３側を通過する場合（図中、Ｂ）だけでな
く、遅延線路４側を通過する場合（図中、Ｄ）も反射、
損失特性が良好となっていることが判る。又、この場
合、基準線路３の角度に関係なく特性が良好となるた
め、基準線路３及び遅延線路４の角度を小さくし、小型
化を図ることができるという利点もある。
０ＧＨＺ） ショートスタブ１５ａ、１５ｂ：Ｚ4 ＝７０Ω、θ4 ＝
３６度（ａｔ １０ＧＨＺ） ここで、遅延線路４の諸元は１０ＧＨＺにおいて移相量
が約９０度になる値としている。図において、所望帯域
では基準線路３側を通過する場合（図中、Ｂ）だけでな
く、遅延線路４側を通過する場合（図中、Ｄ）も反射、
損失特性が良好となっていることが判る。又、この場
合、基準線路３の角度に関係なく特性が良好となるた
め、基準線路３及び遅延線路４の角度を小さくし、小型
化を図ることができるという利点もある。
【００２３】これを図５のスミスチャートを用いて説明
すると、図５において、ケース３の場合、オープンスタ
ブ１４ａ、ｂにより反射特性はスミスチャートの中心０
点からＡ点まで移動する。これをショートスタブ１５ａ
により、再度中心に戻してやることになる。そして、線
路３では、反射特性が変化せず位相のみ変化することに
なるが、中心０にある場合は移動しない。その後、１４
ｃ、ｄにより、反射特性は、またＡ点まで移動するが、
それを１５ｂにより中心に戻している。このようにして
全体の反射特性は中心０点となり、良好な特性が得られ
る。今、線路３側を通過する場合の反射特性について示
したが、線路４側を通過する場合についても、角度が１
５０度になるが、１４ａ、ｂ、１５ａにより反射特性が
中心０点にある場合は、角度に関係なく中心０点から動
かないので、線路３同様良好な反射特性を得ることがで
きる。
すると、図５において、ケース３の場合、オープンスタ
ブ１４ａ、ｂにより反射特性はスミスチャートの中心０
点からＡ点まで移動する。これをショートスタブ１５ａ
により、再度中心に戻してやることになる。そして、線
路３では、反射特性が変化せず位相のみ変化することに
なるが、中心０にある場合は移動しない。その後、１４
ｃ、ｄにより、反射特性は、またＡ点まで移動するが、
それを１５ｂにより中心に戻している。このようにして
全体の反射特性は中心０点となり、良好な特性が得られ
る。今、線路３側を通過する場合の反射特性について示
したが、線路４側を通過する場合についても、角度が１
５０度になるが、１４ａ、ｂ、１５ａにより反射特性が
中心０点にある場合は、角度に関係なく中心０点から動
かないので、線路３同様良好な反射特性を得ることがで
きる。
【００２４】ショートスタブのＺ4 、θ4 の範囲は、概
略以下のようになる。即ち、オープンスタブ１４ａ、ｂ
のアドミタンスと、ショートスタブ１５ａのアドミタン
スが打ち消される条件としてＹ1 ＋Ｙ2 ＝０より、（２
／Ｚ3 ）・ｔａｎ（θ3 ／２）＝（１／Ｚ4 ）・ｃｏｔ
θ4 を満足するＺ4 、θ4 を選ぶ。 但し、Ｙ1 ：オープンスタブ１４ａ、ｂのアドミタンス Ｙ2 ：ショートスタブ１５ａのアドミタンス
略以下のようになる。即ち、オープンスタブ１４ａ、ｂ
のアドミタンスと、ショートスタブ１５ａのアドミタン
スが打ち消される条件としてＹ1 ＋Ｙ2 ＝０より、（２
／Ｚ3 ）・ｔａｎ（θ3 ／２）＝（１／Ｚ4 ）・ｃｏｔ
θ4 を満足するＺ4 、θ4 を選ぶ。 但し、Ｙ1 ：オープンスタブ１４ａ、ｂのアドミタンス Ｙ2 ：ショートスタブ１５ａのアドミタンス
【００２５】実施例２．ここでは並列共振用線路での反
射の補償として、オープンスタブを用いる例を説明す
る。図６は実施例２の移相器の等価回路図である。本実
施例の移相器は、入力端子１及び出力端子２部分に分布
定数線路１６ａ、１６ｂとオープンスタブ１７ａ、１７
ｂを接続したものである。図７は、入力信号が基準線路
３側を通過する場合の所望帯域における等価回路を示し
たものである。図において、２本のオープンスタブ１４
ａ、１４ｂ及び１４ｃ、１４ｄの反射を打ち消すように
分布定数線路１６ａ、１６ｂ及びオープンスタブ１７
ａ、１７ｂのインピーダンスＺ5 、Ｚ6 角度θ5 、θ6
を選定する。
射の補償として、オープンスタブを用いる例を説明す
る。図６は実施例２の移相器の等価回路図である。本実
施例の移相器は、入力端子１及び出力端子２部分に分布
定数線路１６ａ、１６ｂとオープンスタブ１７ａ、１７
ｂを接続したものである。図７は、入力信号が基準線路
３側を通過する場合の所望帯域における等価回路を示し
たものである。図において、２本のオープンスタブ１４
ａ、１４ｂ及び１４ｃ、１４ｄの反射を打ち消すように
分布定数線路１６ａ、１６ｂ及びオープンスタブ１７
ａ、１７ｂのインピーダンスＺ5 、Ｚ6 角度θ5 、θ6
を選定する。
【００２６】以下、ケース４として以下の値を選定す
る。それ以外は実施例１と同様の値とする。 ケース４ 遅延線路４：Ｚ2 ＝５０Ω、θ2 ＝１５０度（ａｔ １
０ＧＨＺ） 分布定数線路１６ａ、１６ｂ：Ｚ5 ＝５０Ω、θ6 ＝６
５度（ａｔ １０ＧＨＺ） オープンスタブ：Ｚ6 ＝７０Ω、θ6 ＝５０度（ａｔ
１０ＧＨＺ） ここで、遅延線路４の諸元は１０ＧＨＺにおいて移相量
が約９０度になる値としている。上記ケース４の値に基
づくシュミレーション結果を図８、図９に示す。図８は
反射特性を、図９は損失特性を示している。図から基準
線路３を通過する場合及び遅延線路４を通過する場合
共、反射、損失特性が良好であることが分かる。又、こ
の場合も、基準線路３の角度に関係なく特性が良好とな
るため、基準線路３及び遅延線路４の角度を小さくし、
小型化を図ることができるという利点がある。
る。それ以外は実施例１と同様の値とする。 ケース４ 遅延線路４：Ｚ2 ＝５０Ω、θ2 ＝１５０度（ａｔ １
０ＧＨＺ） 分布定数線路１６ａ、１６ｂ：Ｚ5 ＝５０Ω、θ6 ＝６
５度（ａｔ １０ＧＨＺ） オープンスタブ：Ｚ6 ＝７０Ω、θ6 ＝５０度（ａｔ
１０ＧＨＺ） ここで、遅延線路４の諸元は１０ＧＨＺにおいて移相量
が約９０度になる値としている。上記ケース４の値に基
づくシュミレーション結果を図８、図９に示す。図８は
反射特性を、図９は損失特性を示している。図から基準
線路３を通過する場合及び遅延線路４を通過する場合
共、反射、損失特性が良好であることが分かる。又、こ
の場合も、基準線路３の角度に関係なく特性が良好とな
るため、基準線路３及び遅延線路４の角度を小さくし、
小型化を図ることができるという利点がある。
【００２７】これを実施例１で用いたスミスチャートで
説明する。図５のスミスチャートで、２本のオープンス
タブ（Ｚ3 、θ3 ／２）により、反射点が０点からＡ点
まで移動する。これを、分布定数回路（Ｚ5 、θ5 ）に
よりＢ点までもってくる。この場合、通常規格化インピ
ーダンスＺ0 が５０ΩであるのでＺ5 、θ5 は次のよう
になる。 Ｚ5 ＝５０Ω θ5 ＝（１８０−１０９）＝７１度 次に、オープンスタブＺ6 、θ6 でＢ点から０点にもっ
てくると、整合がとれることになる。これは、次式とな
る。 ２／Ｚ3 ｔａｎ（θ3 ／２）＝１／Ｚ6 ｔａｎθ6 今、Ｚ6 ＝Ｚ3 ＝７０Ωとすると、 θ6 ＝ｔａｎ-1（２ｔａｎ（θ3 ／２））＝４３度 となり概略値が算出できる。上記θ6 のケース４中の値
との誤差の原因は並列共振用線路６を２本のオープンス
タブと等価としたことによるもので、実際はＦＥＴのソ
ース・ドレイン間の抵抗値が０とならないため多少差が
生じている。
説明する。図５のスミスチャートで、２本のオープンス
タブ（Ｚ3 、θ3 ／２）により、反射点が０点からＡ点
まで移動する。これを、分布定数回路（Ｚ5 、θ5 ）に
よりＢ点までもってくる。この場合、通常規格化インピ
ーダンスＺ0 が５０ΩであるのでＺ5 、θ5 は次のよう
になる。 Ｚ5 ＝５０Ω θ5 ＝（１８０−１０９）＝７１度 次に、オープンスタブＺ6 、θ6 でＢ点から０点にもっ
てくると、整合がとれることになる。これは、次式とな
る。 ２／Ｚ3 ｔａｎ（θ3 ／２）＝１／Ｚ6 ｔａｎθ6 今、Ｚ6 ＝Ｚ3 ＝７０Ωとすると、 θ6 ＝ｔａｎ-1（２ｔａｎ（θ3 ／２））＝４３度 となり概略値が算出できる。上記θ6 のケース４中の値
との誤差の原因は並列共振用線路６を２本のオープンス
タブと等価としたことによるもので、実際はＦＥＴのソ
ース・ドレイン間の抵抗値が０とならないため多少差が
生じている。
【００２８】実施例３．次に補償用スタブを用いずに特
性を改善する例を説明する。実施例３の回路構成は、図
１４に示す従来のＦＥＴ移相器の等価回路と同一である
が、並列共振用線路６ａ〜６ｄのインピーダンスＺ3 を
できる限り高くし、角度θ3 を小さくする。即ち、入力
信号が基準線路側を通る場合、共振線路のインダクタン
スはｊＺ3ｔａｎθ3 となり、これと、オフ側のスイッ
チのキャパシタンス成分（ｊｗｃとする）とが中心周波
数において並列共振するように値を決めるものである。
このとき共振周波数は次のようになる。 ｆR ＝１／（２πｃＺ3 ｔａｎθ3 ） 上式において、ｆR を変えないようにできるだけＺ3 を
大きくし、θ3 が小さくなるように設定すると、オープ
ンスタブ１４ａ〜ｄの反射の寄与量が小さくなり、図２
１のスミスチャートのＡ点の位置が中心０に近づくため
最終的にＣ点、Ｅ点も中心０に近づき、反射特性が改善
される。オープンスタブの寄与量は次式の通り（スタブ
１本当たり）。 １／Ｚ3 ×ｔａｎ（θ3 ／２）
性を改善する例を説明する。実施例３の回路構成は、図
１４に示す従来のＦＥＴ移相器の等価回路と同一である
が、並列共振用線路６ａ〜６ｄのインピーダンスＺ3 を
できる限り高くし、角度θ3 を小さくする。即ち、入力
信号が基準線路側を通る場合、共振線路のインダクタン
スはｊＺ3ｔａｎθ3 となり、これと、オフ側のスイッ
チのキャパシタンス成分（ｊｗｃとする）とが中心周波
数において並列共振するように値を決めるものである。
このとき共振周波数は次のようになる。 ｆR ＝１／（２πｃＺ3 ｔａｎθ3 ） 上式において、ｆR を変えないようにできるだけＺ3 を
大きくし、θ3 が小さくなるように設定すると、オープ
ンスタブ１４ａ〜ｄの反射の寄与量が小さくなり、図２
１のスミスチャートのＡ点の位置が中心０に近づくため
最終的にＣ点、Ｅ点も中心０に近づき、反射特性が改善
される。オープンスタブの寄与量は次式の通り（スタブ
１本当たり）。 １／Ｚ3 ×ｔａｎ（θ3 ／２）
【００２９】例えば回路をＭＭＩＣ（Ｍｏｎｏｌｉｔｈ
ｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃ
ｉｒｃｕｉｔ）で構成する場合、構造としては通常マイ
クロストリップ構造となる。この場合、ＧａＡｓの厚み
を１５０μｍとした時パターンとしては、おおよそ１０
μ位まで細くできるものとすると、インピーダンスとし
ては約８５Ωとなる。又、回路をＨＭＩＣ（Ｈｙｂｒｉ
ｄ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉ
ｒｃｕｉｔ）で構成した場合、構造としては、上記Ｇａ
Ａｓと同様、マイクロストリップ構造となり、基板材は
通常Ａｌ2 Ｏ3 （εｒ≒９．５）を使用する。この場
合、基板の厚みを４００μｍ、パターン幅を５０μｍと
すると、インピーダンスは約１００Ωとなる。インピー
ダンスは、（パターン幅／基板の厚み）に反比例するの
で基板の厚みを厚くすると、インピーダンスは更に上が
る。特に、インピーダンスを８０Ω以上にすると有効で
ある。
ｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃ
ｉｒｃｕｉｔ）で構成する場合、構造としては通常マイ
クロストリップ構造となる。この場合、ＧａＡｓの厚み
を１５０μｍとした時パターンとしては、おおよそ１０
μ位まで細くできるものとすると、インピーダンスとし
ては約８５Ωとなる。又、回路をＨＭＩＣ（Ｈｙｂｒｉ
ｄ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉ
ｒｃｕｉｔ）で構成した場合、構造としては、上記Ｇａ
Ａｓと同様、マイクロストリップ構造となり、基板材は
通常Ａｌ2 Ｏ3 （εｒ≒９．５）を使用する。この場
合、基板の厚みを４００μｍ、パターン幅を５０μｍと
すると、インピーダンスは約１００Ωとなる。インピー
ダンスは、（パターン幅／基板の厚み）に反比例するの
で基板の厚みを厚くすると、インピーダンスは更に上が
る。特に、インピーダンスを８０Ω以上にすると有効で
ある。
【００３０】以下に示すケース５の値を選択し、ケース
５以外の値は従来のシュミレーション時と同一諸元とし
た場合のシュミレーション結果を示す。 ケース５ 基準線路３：Ｚ1 ＝５０Ω、θ1 ＝１１８度（ａｔ １
０ＧＨＺ） 遅延線路４：Ｚ2 ＝５０Ω、θ2 ＝２１２度（ａｔ １
０ＧＨＺ） 並列共振用線路６ａ〜６ｄ：Ｚ3 ＝１００Ω、θ3 ＝３
２度（ａｔ １０ＧＨＺ） ここで、基準線路３及び遅延線路４の諸元については、
反射、損失特性が同程度になり、かつ、１０ＧＨＺにお
いて移相量が約９０度になる値としている。図１０は反
射特性を、図１１は損失特性を示している。図から実施
例１、２に比べると反射特性が若干劣るものの、並列共
振用線路６ａ〜６ｄの影響を低減することができ、所望
帯域では、反射損失特性が良好であることが判る。
５以外の値は従来のシュミレーション時と同一諸元とし
た場合のシュミレーション結果を示す。 ケース５ 基準線路３：Ｚ1 ＝５０Ω、θ1 ＝１１８度（ａｔ １
０ＧＨＺ） 遅延線路４：Ｚ2 ＝５０Ω、θ2 ＝２１２度（ａｔ １
０ＧＨＺ） 並列共振用線路６ａ〜６ｄ：Ｚ3 ＝１００Ω、θ3 ＝３
２度（ａｔ １０ＧＨＺ） ここで、基準線路３及び遅延線路４の諸元については、
反射、損失特性が同程度になり、かつ、１０ＧＨＺにお
いて移相量が約９０度になる値としている。図１０は反
射特性を、図１１は損失特性を示している。図から実施
例１、２に比べると反射特性が若干劣るものの、並列共
振用線路６ａ〜６ｄの影響を低減することができ、所望
帯域では、反射損失特性が良好であることが判る。
【００３１】実施例４．補償用スタブを用いないで特性
を向上する他の例を説明する。実施例４の回路構成は、
図１４に示す従来のＦＥＴ移相器の等価回路と同一であ
るが、ＦＥＴ５ａ〜５ｄのゲート幅をできる限り広げ、
図１５（ｂ）のソース・ドレイン間容量１３を大きくす
る。そうすることにより並列共振用線路６ａ〜６ｄのイ
ンダクタンス成分は小さくなり、特性の劣化が低減され
る。但し、この場合、ＦＥＴ ＯＮ時のソース・ドレイ
ン間抵抗１１も容量１３に反比例して変化する。
を向上する他の例を説明する。実施例４の回路構成は、
図１４に示す従来のＦＥＴ移相器の等価回路と同一であ
るが、ＦＥＴ５ａ〜５ｄのゲート幅をできる限り広げ、
図１５（ｂ）のソース・ドレイン間容量１３を大きくす
る。そうすることにより並列共振用線路６ａ〜６ｄのイ
ンダクタンス成分は小さくなり、特性の劣化が低減され
る。但し、この場合、ＦＥＴ ＯＮ時のソース・ドレイ
ン間抵抗１１も容量１３に反比例して変化する。
【００３２】今一例として、以下に示すケース６の値を
選択し、ケース６以外の値は従来のシュミレーション時
と同一諸元とした場合のシュミレーション結果を示す。 ケース６ 基準線路３：Ｚ1 =５０Ω、θ1 ＝１１５度（ａｔ １
０ＧＨＺ） 遅延線路４：Ｚ1 =５０Ω、θ1 ＝２０８度（ａｔ １
０ＧＨＺ） ＦＥＴ ＯＮ時のソース・ドレイン間抵抗１１：４／３
Ω ＦＥＴ ＯＦＦ時のソース・ドレイン間抵抗１３：０．
３×３ＰＦ ここで、基準線路３及び遅延線路４の諸元については、
反射、損失特性が同程度になり、かつ、１０ＧＨＺにお
いて移相量が約９０度になる値としている。図１２は反
射特性を、図１３は損失特性を示している。図から実施
例１、２に比べると反射特性が若干劣り、帯域がやや狭
帯域となるものの、並列共振用線路６ａ〜６ｄの影響を
低減することができ、所望帯域では、反射損失特性が良
好であることが分かる。
選択し、ケース６以外の値は従来のシュミレーション時
と同一諸元とした場合のシュミレーション結果を示す。 ケース６ 基準線路３：Ｚ1 =５０Ω、θ1 ＝１１５度（ａｔ １
０ＧＨＺ） 遅延線路４：Ｚ1 =５０Ω、θ1 ＝２０８度（ａｔ １
０ＧＨＺ） ＦＥＴ ＯＮ時のソース・ドレイン間抵抗１１：４／３
Ω ＦＥＴ ＯＦＦ時のソース・ドレイン間抵抗１３：０．
３×３ＰＦ ここで、基準線路３及び遅延線路４の諸元については、
反射、損失特性が同程度になり、かつ、１０ＧＨＺにお
いて移相量が約９０度になる値としている。図１２は反
射特性を、図１３は損失特性を示している。図から実施
例１、２に比べると反射特性が若干劣り、帯域がやや狭
帯域となるものの、並列共振用線路６ａ〜６ｄの影響を
低減することができ、所望帯域では、反射損失特性が良
好であることが分かる。
【００３３】実施例５．上記実施例１〜４ではＦＥＴを
用いたが、他の半導体スイッチ、即ちダイオードで構成
してもよい。この場合、ＤＣバイアス回路が付加される
が、容易に類推可能なので詳細回路構成と、その動作の
記述は省略する。
用いたが、他の半導体スイッチ、即ちダイオードで構成
してもよい。この場合、ＤＣバイアス回路が付加される
が、容易に類推可能なので詳細回路構成と、その動作の
記述は省略する。
【００３４】
【発明の効果】以上説明したようにこの発明によれば、
入力点と出力点にインピーダンス補償用ショートスタブ
を備えたので、半導体スイッチのオフ時のインピーダン
スによる特性の劣化が補償されて性能が向上する効果が
ある。
入力点と出力点にインピーダンス補償用ショートスタブ
を備えたので、半導体スイッチのオフ時のインピーダン
スによる特性の劣化が補償されて性能が向上する効果が
ある。
【００３５】また、入力点と信号入力側間と、出力点と
信号出力側間に分布定数回路と、インピーダンス補償用
オープンスタブを備えたので、半導体スイッチのオフ時
のインピーダンスによる特性の劣化が補償されて性能が
向上する効果がある。
信号出力側間に分布定数回路と、インピーダンス補償用
オープンスタブを備えたので、半導体スイッチのオフ時
のインピーダンスによる特性の劣化が補償されて性能が
向上する効果がある。
【００３６】また、半導体スイッチの並列共振用線路の
インピーダンスを８０Ω以上としたので、半導体スイッ
チのオフ時のインピーダンスによる特性の劣化が抑えら
れて良好な反射及び損失性能が得られる効果がある。
インピーダンスを８０Ω以上としたので、半導体スイッ
チのオフ時のインピーダンスによる特性の劣化が抑えら
れて良好な反射及び損失性能が得られる効果がある。
【００３７】また、半導体スイッチをＦＥＴとし、かつ
そのゲート幅を広くしたので、半導体スイッチのオン時
のインピーダンスによる特性の劣化が抑えられて良好な
反射及び損失性能が得られる効果がある。
そのゲート幅を広くしたので、半導体スイッチのオン時
のインピーダンスによる特性の劣化が抑えられて良好な
反射及び損失性能が得られる効果がある。
【００３８】また更に、半導体スイッチはＦＥＴスイッ
チとしたので、オフ制御時の半導体スイッチのインピー
ダンス値が大きく、基準線路の信号と遅延線路の信号が
よく分離できる効果がある。
チとしたので、オフ制御時の半導体スイッチのインピー
ダンス値が大きく、基準線路の信号と遅延線路の信号が
よく分離できる効果がある。
【図１】 本発明の実施例１の半導体移相器の等価回路
図である。
図である。
【図２】 実施例１の半導体移相器において信号が基準
線路側を通る場合の等価回路図である。
線路側を通る場合の等価回路図である。
【図３】 実施例１の移相器においてケース３の値でシ
ミュレーションした反射特性図である。
ミュレーションした反射特性図である。
【図４】 実施例１の移相器においてケース３の値でシ
ミュレーションした損失特性図である。
ミュレーションした損失特性図である。
【図５】 実施例１の移相器の補償特性を説明するスミ
スチャート図である。
スチャート図である。
【図６】 本発明の実施例２の半導体移相器の等価回路
図である。
図である。
【図７】 実施例２の半導体移相器において信号が基準
線路側を通る場合の等価回路図である。
線路側を通る場合の等価回路図である。
【図８】 実施例２の移相器においてケース４の値でシ
ミュレーションした反射特性図である。
ミュレーションした反射特性図である。
【図９】 実施例２の移相器においてケース４の値でシ
ミュレーションした損失特性図である。
ミュレーションした損失特性図である。
【図１０】 実施例３の移相器においてケース５の値で
シミュレーションした反射特性図である。
シミュレーションした反射特性図である。
【図１１】 実施例３の移相器においてケース５の値で
シミュレーションした損失特性図である。
シミュレーションした損失特性図である。
【図１２】 実施例４の移相器においてケース６の値で
シミュレーションした反射特性図である。
シミュレーションした反射特性図である。
【図１３】 実施例４の移相器においてケース６の値で
シミュレーションした損失特性図である。
シミュレーションした損失特性図である。
【図１４】 従来のＦＥＴ移相器の等価回路図である。
【図１５】 従来のＦＥＴ移相器でＦＥＴがオン・オフ
する場合のスイッチの等価回路図である。
する場合のスイッチの等価回路図である。
【図１６】 従来のＦＥＴ移相器で信号が基準線路側を
通る場合の等価回路図である。
通る場合の等価回路図である。
【図１７】 従来の移相器においてケース１の値でシミ
ュレーションした反射特性図である。
ュレーションした反射特性図である。
【図１８】 従来の移相器においてケース１の値でシミ
ュレーションした損失特性図である。
ュレーションした損失特性図である。
【図１９】 従来の移相器においてケース２の値でシミ
ュレーションした反射特性図である。
ュレーションした反射特性図である。
【図２０】 従来の移相器においてケース２の値でシミ
ュレーションした損失特性図である。
ュレーションした損失特性図である。
【図２１】 従来の移相器の特性劣化を説明するスミス
チャート図である。
チャート図である。
【符号の説明】 １ 入力端子、２ 出力端子、３ 基準線路、４ 遅延
線路、５ ＦＥＴ、６並列共振用線路、１３ ソース・
ドレイン間容量、１５ａ、１５ｂ ショートスタブ、１
６ａ、１６ｂ 分布定数回路、１７ａ、１７ｂ オープ
ンスタブ。
線路、５ ＦＥＴ、６並列共振用線路、１３ ソース・
ドレイン間容量、１５ａ、１５ｂ ショートスタブ、１
６ａ、１６ｂ 分布定数回路、１７ａ、１７ｂ オープ
ンスタブ。
Claims (5)
- 【請求項１】 基準線路と該基準線路の入力側に設置さ
れた第１の半導体スイッチと上記基準線路の出力側に設
置された第２の半導体スイッチと、 遅延線路と該遅延線路の入力側に上記第１のスイッチと
入力点を合わせて設置された第３の半導体スイッチと上
記遅延線路の出力側に上記第２のスイッチと出力点を合
わせて設置された第４の半導体スイッチと、 上記第１と第２の半導体スイッチとを同時にオン・オフ
制御し、上記第３と第４の半導体スイッチを同時に、ま
た上記第１と第２のスイッチとは逆モードでオフ・オン
制御する駆動回路と、 上記入力点に設けられた上記第１または第３のスイッチ
のオン時のインピーダンスを補償する第１のインピーダ
ンス補償用ショートスタブと、上記出力点に設けられた
上記第２または第４のスイッチのオン時のインピーダン
スを補償する第２のインピーダンス補償用ショートスタ
ブとを備えた半導体移相器。 - 【請求項２】 基準線路と該基準線路の入力側に設置さ
れた第１の半導体スイッチと上記基準線路の出力側に設
置された第２の半導体スイッチと、 遅延線路と該遅延線路の入力側に上記第１のスイッチと
入力点を合わせて設置された第３の半導体スイッチと上
記遅延線路の出力側に上記第２のスイッチと出力点を合
わせて設置された第４の半導体スイッチと、 上記第１と第２の半導体スイッチとを同時にオン・オフ
制御し、上記第３と第４の半導体スイッチを同時に、ま
た上記第１と第２のスイッチとは逆モードでオフ・オン
制御する駆動回路と、 上記入力点と信号入力側との間に設けられた第１の分布
定数回路と該第１の分布定数回路の上記信号入力側に設
けられた上記第１または第３のスイッチのオン時のイン
ピーダンスを補償する第１のインピーダンス補償用オー
プンスタブと、 上記入力点と信号出力側との間に設けられた第２の分布
定数回路と該第２の分布定数回路の上記信号出力側に設
けられた上記第２または第４のスイッチのオン時のイン
ピーダンスを補償する第２のインピーダンス補償用オー
プンスタブとを備えた半導体移相器。 - 【請求項３】 基準線路と該基準線路の入力側に設置さ
れた第１の半導体スイッチと上記基準線路の出力側に設
置された第２の半導体スイッチと、 遅延線路と該遅延線路の入力側に上記第１の半導体スイ
ッチと入力点を合わせて設置された第３の半導体スイッ
チと上記遅延線路の出力側に上記第２の半導体スイッチ
と出力点を合わせて設置された第４の半導体スイッチ
と、 上記第１と第２の半導体スイッチとを同時にオン・オフ
制御し、上記第３と第４の半導体スイッチを同時に、ま
た上記第１と第２の半導体スイッチとは逆モードでオフ
・オン制御する駆動回路とを設け、 上記入力点に設けられた上記第１または第３の半導体ス
イッチのパターン幅と上記出力点に設けられた上記第２
または第４の半導体スイッチの並列共振用線路のインピ
ーダンスを、８０Ω以上にした半導体移相器。 - 【請求項４】 基準線路と該基準線路の入力側に設置さ
れた第１の半導体スイッチと上記基準線路の出力側に設
置された第２の半導体スイッチと、 遅延線路と該遅延線路の入力側に上記第１の半導体スイ
ッチと入力点を合わせて設置された第３の半導体スイッ
チと上記遅延線路の出力側に上記第２の半導体スイッチ
と出力点を合わせて設置された第４の半導体スイッチ
と、 上記第１と第２の半導体スイッチとを同時にオン・オフ
制御し、上記第３と第４の半導体スイッチを同時に、ま
た上記第１と第２の半導体スイッチとは逆モードでオフ
・オン制御する駆動回路とを設け、 上記入力点に設けられた上記第１または第３の半導体ス
イッチと上記出力点に設けられた上記第２または第４の
半導体スイッチを電界効果型トランジスタ（ＦＥＴ）と
し、かつ上記ＦＥＴを集中定数で扱える範囲でゲート幅
を広くした半導体移相器。 - 【請求項５】 第１、第２、第３と第４の半導体スイッ
チを電界効果型トランジスタ（ＦＥＴ）としたことを特
徴とする請求項１ないし請求項４記載の半導体移相器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1792195A JPH08213868A (ja) | 1995-02-06 | 1995-02-06 | 半導体移相器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1792195A JPH08213868A (ja) | 1995-02-06 | 1995-02-06 | 半導体移相器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213868A true JPH08213868A (ja) | 1996-08-20 |
Family
ID=11957239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1792195A Pending JPH08213868A (ja) | 1995-02-06 | 1995-02-06 | 半導体移相器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08213868A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100652232B1 (ko) * | 2004-06-30 | 2006-12-01 | 엔이씨 일렉트로닉스 가부시키가이샤 | 이상기 |
| US7764142B2 (en) | 2007-02-02 | 2010-07-27 | Nec Electronics Corporation | Series connected bit phase shifter having first and second impedance adjusting circuits |
| US8212632B2 (en) | 2008-11-07 | 2012-07-03 | Renesas Electronics Corporation | FET phase shifter for selectively phase shifting signals between different filtering characteristics |
| WO2020188677A1 (ja) * | 2019-03-18 | 2020-09-24 | 三菱電機株式会社 | 移相器、移相器の製造方法 |
-
1995
- 1995-02-06 JP JP1792195A patent/JPH08213868A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100652232B1 (ko) * | 2004-06-30 | 2006-12-01 | 엔이씨 일렉트로닉스 가부시키가이샤 | 이상기 |
| US7764142B2 (en) | 2007-02-02 | 2010-07-27 | Nec Electronics Corporation | Series connected bit phase shifter having first and second impedance adjusting circuits |
| US8212632B2 (en) | 2008-11-07 | 2012-07-03 | Renesas Electronics Corporation | FET phase shifter for selectively phase shifting signals between different filtering characteristics |
| WO2020188677A1 (ja) * | 2019-03-18 | 2020-09-24 | 三菱電機株式会社 | 移相器、移相器の製造方法 |
| JPWO2020188677A1 (ja) * | 2019-03-18 | 2021-12-09 | 三菱電機株式会社 | 移相器、移相器の製造方法 |
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