JPH0821606B2 - Semiconductor device test jig - Google Patents
Semiconductor device test jigInfo
- Publication number
- JPH0821606B2 JPH0821606B2 JP2148208A JP14820890A JPH0821606B2 JP H0821606 B2 JPH0821606 B2 JP H0821606B2 JP 2148208 A JP2148208 A JP 2148208A JP 14820890 A JP14820890 A JP 14820890A JP H0821606 B2 JPH0821606 B2 JP H0821606B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- semiconductor device
- electrode
- frame
- insulating base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ICなどの半導体装置の電気特性テストを行
う際に用いるテスト治具およびテストトレーに関する。Description: TECHNICAL FIELD The present invention relates to a test jig and a test tray used when performing an electrical characteristic test of a semiconductor device such as an IC.
第６図に半導体装置の複数個を整列装填してテストを
受けるよう構成した従来のテストトレーの全体外観が、
また、第７図にそのテスト形態を示す要部の構成がそれ
ぞれ示されている。図の例では、半導体装置として面実
装形QFP（Quad Flat Package）タイプを例に挙げてい
る。FIG. 6 shows the overall appearance of a conventional test tray configured to load a plurality of semiconductor devices in an array and to receive a test.
Further, FIG. 7 shows the configuration of the main part showing the test form. In the example of the figure, a surface mount type QFP (Quad Flat Package) type is taken as an example of the semiconductor device.
これらの図において、31は耐熱性プラスチックからな
るテストトレーであり、テストトレー31の上面には、平
面視ほぼ四角形状の仕切壁34が所定ピッチおきに縦横に
整列して設けられており、これら各仕切壁34の中央部分
には半導体装置２が搭載される受け台32がそれぞれ形成
され、仕切壁34の内周部分には受け台32を外囲する周溝
33が形成されている。このテストトレー31では、各受け
台32上に半導体装置２のパッケージ部分を搭載すること
で位置決めがなされ、同時にその状態でもって半導体装
置２に備える端子８群が周溝33に臨むようになってい
る。In these figures, 31 is a test tray made of heat-resistant plastic, and partition walls 34 having a substantially rectangular shape in plan view are provided on the upper surface of the test tray 31 at predetermined pitches vertically and horizontally. A pedestal 32 on which the semiconductor device 2 is mounted is formed in a central portion of each partition wall 34, and a peripheral groove surrounding the pedestal 32 is formed in an inner peripheral portion of the partition wall 34.
33 are formed. In this test tray 31, positioning is performed by mounting the package portion of the semiconductor device 2 on each pedestal 32, and at the same time, the group of terminals 8 included in the semiconductor device 2 faces the circumferential groove 33 in that state. There is.
上記半導体装置２の電気特性などのテストを行うテス
ト装置は、第７図に示すように、テストトレー31の受け
台32に所定の姿勢で搭載された半導体装置２の上方に配
備されるものであり、半導体装置２の端子８群のそれぞ
れに対応して配列された多数の板バネからなるプローブ
接触子35が上下一対の絶縁体36を介して支持板37に取付
けられるとともに、各プローブ接触子35がソケット38、
中継基板39およびテストボード40およびスプリングプロ
ーブ41等を介してテストヘッド42に電気的に接続された
ものに構成され、テストヘッド42と図外のテスト回路部
とが配線接続されている。As shown in FIG. 7, the test device for testing the electrical characteristics of the semiconductor device 2 is arranged above the semiconductor device 2 mounted in a predetermined posture on the receiving table 32 of the test tray 31. Yes, the probe contactor 35 composed of a large number of leaf springs arranged corresponding to each of the terminals 8 of the semiconductor device 2 is attached to the support plate 37 via a pair of upper and lower insulators 36, and each probe contactor is attached. 35 is socket 38,
It is configured to be electrically connected to a test head 42 via a relay board 39, a test board 40, a spring probe 41, etc., and the test head 42 and a test circuit unit (not shown) are connected by wiring.
ところで、テストに関しては、上記したテストトレー
31を複数枚、上下に重ねた状態でローダー部にセット
し、このローダー部から一枚ずつテストトレー31を取出
して、上記したテスト装置の存在する位置まで搬送する
ことによって、順次、複数枚のテストトレー31について
処理するようにしている。By the way, regarding the test,
A plurality of 31 sheets are set in the loader unit in a state where they are vertically stacked, and the test trays 31 are taken out from the loader unit one by one and conveyed to the position where the above-mentioned test apparatus exists, so that a plurality of sheets can be sequentially transferred. The test tray 31 is processed.
そして、テストトレー31がテスト装置の直下位置まで
搬送されて位置決めセットされると、テスト装置のプロ
ーブ接触子35がテストトレー31上の一つの仕切壁34内に
臨むようにテスト装置を下降し、テストトレー31の受け
台32の中央に形成した上下方向の貫通孔43の下方より突
上げピン44を挿入して、半導体装置２を上方に押上げる
ことにより、半導体装置２の端子８群をそれぞれ対応す
るプローブ接触子35に接触させる。この状態でテスト回
路部は所定のプログラムに基づいて各端子８における電
気計測を行いテスト情報の収集を行う。Then, when the test tray 31 is conveyed to a position directly below the test device and positioned and set, the probe contactor 35 of the test device descends the test device so as to face one partition wall 34 on the test tray 31, By inserting the push-up pin 44 from below the through hole 43 formed in the center of the pedestal 32 of the test tray 31 in the vertical direction and pushing up the semiconductor device 2, the terminals 8 of the semiconductor device 2 are respectively grouped. The corresponding probe contact 35 is brought into contact. In this state, the test circuit section performs electrical measurement at each terminal 8 based on a predetermined program and collects test information.
一つの半導体装置２のテストが終了すると、突上ピン
44の下降、テスト装置の上昇、テストトレー１の定ピッ
チ搬送を行い、次の半導体装置２のテストに移り、順
次、上記した動作を繰り返してテストトレー１上の総て
の半導体装置２をテストする。When the test of one semiconductor device 2 is completed,
44 is lowered, the test device is raised, the test tray 1 is conveyed at a constant pitch, and the next semiconductor device 2 is tested. By repeating the above operation, all the semiconductor devices 2 on the test tray 1 are tested. To do.
一つのテストトレー31についてのテストが終了する
と、このテストトレー31を搬送し、次のテストトレー31
をローダー部から取出し、上記処理を繰り返す。When the test for one test tray 31 is completed, this test tray 31 is transported and the next test tray 31
Is taken out from the loader section, and the above processing is repeated.
上記従来のテスト装置では、プローブ接触子35を半導
体装置２の端子８に直接接触させる形態を採用している
ために、半導体装置２の端子８群のピッチが例えば1.27
mmと比較的大きい場合であれば、これと同ピッチで配列
するプローブ接触子35の干渉も生じないが、0.8mm,0.65
mm,0.5mmというようにピッチ寸法のシュリンク化が進ん
だものの場合では、プローブ接触子35群と半導体装置２
の端子８群との相対位置合わせを極めて精度良く行わな
い限り、対応するものどうしを正確に接触させるのが困
難となり、対応しないプローブ接触子35と半導体装置２
の端子８とが干渉するなどして、テストが不可能となる
おそれがある。In the above-mentioned conventional test apparatus, since the probe contactor 35 is brought into direct contact with the terminals 8 of the semiconductor device 2, the pitch of the terminals 8 of the semiconductor device 2 is, for example, 1.27.
If it is relatively large in mm, interference of the probe contacts 35 arranged at the same pitch as this does not occur, but 0.8 mm, 0.65
In the case of shrinking pitch dimensions such as mm and 0.5 mm, the probe contactor group 35 and the semiconductor device 2
Unless the relative alignment with the group of terminals 8 is extremely accurately made, it becomes difficult to bring the corresponding ones into accurate contact with each other, and the non-corresponding probe contactor 35 and the semiconductor device 2 are connected.
There is a possibility that the test becomes impossible due to interference with the terminal 8 of the.
ところで、シュリンク化の進んだ半導体装置２をテス
トするには、図示しないが、テストトレー31から半導体
装置２を個々に取り出して専用のテストソケットに装着
することが行われるが、この場合、半導体装置２を一つ
ずつハンドリングする必要があり、その際に半導体装置
２の端子８を変形させる危険性が大である。By the way, in order to test the semiconductor device 2 having advanced shrinking, although not shown, the semiconductor device 2 is individually taken out from the test tray 31 and mounted in a dedicated test socket. It is necessary to handle the two one by one, and at that time, there is a great risk of deforming the terminals 8 of the semiconductor device 2.
本発明はこのような事情に鑑みて創案されたものであ
って、シュリンク化の進んだ半導体装置であっても、端
子の変形といったトラブルを招くことなく、容易にテス
トが行えるようにするテスト治具の提供を目的としてい
る。The present invention has been devised in view of the above circumstances, and it is a test method that enables even a semiconductor device with advanced shrinking to be easily tested without causing trouble such as deformation of terminals. The purpose is to provide ingredients.
この発明に係る半導体装置のテスト治具は、上端面に
半導体装置を係入保持する周溝を有する絶縁基台の外周
面に並設される複数の縦仕切りと、一端が縦仕切りの上
端部に複数配設され、半導体装置の各端子と接触すると
ともに、他端が縦仕切りの下端部に位置する第１電極
と、絶縁基台の外周を囲むように設けられる角筒状の枠
と、この枠の上下に貫通するとともに、この枠の周方向
に第１電極の配列ピッチよりも大きく設定される第２電
極と、この第２電極と第１電極とを接続する導電体と設
けたものである。A test jig for a semiconductor device according to the present invention comprises a plurality of vertical partitions arranged side by side on an outer peripheral surface of an insulating base having a peripheral groove for holding and holding the semiconductor device, and an upper end portion of the vertical partition at one end. A plurality of first electrodes, each of which is in contact with each terminal of the semiconductor device and has the other end located at the lower end of the vertical partition; and a rectangular tubular frame provided so as to surround the outer periphery of the insulating base. What is provided with a second electrode which penetrates the frame vertically and is set to be larger than the arrangement pitch of the first electrodes in the circumferential direction of the frame, and a conductor which connects the second electrode and the first electrode. Is.
また、上記テスト治具を複数個単一基板上に設けて、
テストトレーを構成してもよい。Also, by providing the above test jigs on a single substrate,
A test tray may be configured.
この発明における半導体装置のテスト治具は、上端面
に半導体装置を係入保持する周溝を有する絶縁基台の外
周面に並設される複数の縦仕切りと、一端が縦仕切りの
上端部に複数配設され、半導体装置の各端子と接触する
とともに、他端が縦仕切りの下端部に位置する第１電極
と、絶縁基台の外周を囲むように設けられる角筒状の枠
と、この枠の上下に貫通するとともに、この枠の周方向
に第１電極の配列ピッチよりも大きく設定される第２電
極と、この第２電極と第１電極とを接続する導電体と設
けたことにより、半導体試験時に上記第２電極の下端部
に上記プローブ接触端子を圧接させることができる。A test jig for a semiconductor device according to the present invention comprises a plurality of vertical partitions arranged side by side on an outer peripheral surface of an insulating base having a peripheral groove for holding and holding the semiconductor device in an upper end surface, and one end being an upper end portion of the vertical partition. A plurality of first electrodes, each of which is provided in contact with each terminal of the semiconductor device and has the other end located at the lower end of the vertical partition; and a rectangular tubular frame provided so as to surround the outer periphery of the insulating base. By providing the second electrode penetrating up and down the frame and being set to be larger than the arrangement pitch of the first electrodes in the circumferential direction of the frame, and the conductor connecting the second electrode and the first electrode. During the semiconductor test, the probe contact terminal can be pressed against the lower end of the second electrode.
以下、本発明を図面に示す実施例に基づいて詳細に説
明する。Hereinafter, the present invention will be described in detail based on embodiments shown in the drawings.
第１図ないし第５図に本発明の一実施例を示してい
る。第１図はテスト治具の縦断面図、第２図はその平面
図、第３図はその斜視図、第４図はテストトレーの斜視
図、第５図はテスト形態を示す一部切欠き側面図であ
る。1 to 5 show one embodiment of the present invention. 1 is a longitudinal sectional view of a test jig, FIG. 2 is a plan view thereof, FIG. 3 is a perspective view thereof, FIG. 4 is a perspective view of a test tray, and FIG. 5 is a partial cutaway showing a test form. It is a side view.
ここでは、第４図に示すように、耐熱性プラスチック
からなる基板１の上面に複数のテスト治具Ａを所定ピッ
チおきに縦横に配列装備してテストトレーを構成したも
のを例に挙げている。Here, as shown in FIG. 4, a test tray is formed by arranging a plurality of test jigs A on a top surface of a substrate 1 made of heat-resistant plastic at predetermined pitches in a matrix to form a test tray. .
個々のテスト治具Ａは、第１図ないし第３図に示すよ
うに、絶縁基台３と、角筒状の枠11と、第１電極９と、
第２電極13とからなる。As shown in FIGS. 1 to 3, each test jig A includes an insulating base 3, a rectangular tube-shaped frame 11, a first electrode 9,
It is composed of the second electrode 13.
絶縁基台３は、上方に延出する角筒状の支持壁４を有
し、この支持壁４の上端面には半導体装置２のパッケー
ジ部分を一定姿勢に係入保持する周溝4aが形成されてお
り、支持壁４で囲まれる窪みにはバネ５で支持された浮
動板６が上下動可能に組み込まれている。そして、絶縁
基台３の外周面には、多数の縦仕切り７が並設されてい
て、各縦仕切り７の間には、上下に弾性屈曲可能にバネ
材を成形してなる第１電極９が介装されている。前記支
持壁４に半導体装置２を支持させた状態にて、半導体装
置２の各端子８が各縦仕切り７の間に係入して第１電極
９の上端面に非接触で対向するようになっている。この
周溝4aが請求項に記載の保持部に相当する。The insulating base 3 has a support wall 4 in the shape of a rectangular tube extending upward, and a peripheral groove 4a for holding the package portion of the semiconductor device 2 in a fixed posture is formed on the upper end surface of the support wall 4. The floating plate 6 supported by the spring 5 is incorporated in the recess surrounded by the support wall 4 so as to be vertically movable. A large number of vertical partitions 7 are arranged side by side on the outer peripheral surface of the insulating base 3, and a first electrode 9 formed by molding a spring material vertically elastically bendable between the vertical partitions 7. Is installed. In a state in which the semiconductor device 2 is supported by the support wall 4, the terminals 8 of the semiconductor device 2 are engaged between the vertical partitions 7 so as to face the upper end surface of the first electrode 9 in a non-contact manner. Has become. The circumferential groove 4a corresponds to the holding portion described in the claims.
また、枠11は、その下端外周部に径方向外向きに延出
するフランジを有し、このフランジを介してテストトレ
ーを構成する基板１に対してねじ止めされる。この枠11
の下方開口には絶縁板10が装着されており、この絶縁板
10に上記絶縁基台３が固定されているとともに上記第１
電極９が植設されている。また、この枠11の周方向数ケ
所には筒状の導電ピン12が上下に貫通するよう埋設され
ており、この導電ピン12の上下端にフランジ付き筒状の
第２電極13がそれぞれ嵌入装着されている。この第１、
第２電極９、13は半導体装置２の端子８と同数設けられ
ており、第１電極９の配列ピッチは半導体装置２の端子
８のピッチP1とほぼ同じに設定されているが、第２電極
13の配列ピッチP2は半導体装置２の端子８のピッチP1よ
り大きく設定されている。Further, the frame 11 has a flange extending outward in the radial direction on the outer peripheral portion of the lower end thereof, and is screwed to the substrate 1 constituting the test tray via the flange. This frame 11
An insulating plate 10 is attached to the lower opening of the insulating plate.
The insulation base 3 is fixed to 10 and the first
The electrode 9 is implanted. Further, tubular conductive pins 12 are embedded in the frame 11 at several positions in the circumferential direction so as to vertically penetrate therethrough, and tubular second electrodes 13 with flanges are fitted and mounted on the upper and lower ends of the conductive pins 12, respectively. Has been done. This first,
The second electrodes 9 and 13 are provided in the same number as the terminals 8 of the semiconductor device 2, and the arrangement pitch of the first electrodes 9 is set to be substantially the same as the pitch P 1 of the terminals 8 of the semiconductor device 2. electrode
The arrangement pitch P 2 of 13 is set larger than the pitch P 1 of the terminals 8 of the semiconductor device 2.
そして、第１電極９は、導電ピン12および導電性ワイ
ヤを介して第２電極13に対して接続されている。The first electrode 9 is connected to the second electrode 13 via the conductive pin 12 and the conductive wire.
次に、上記のテスト治具Ａを用いた半導体装置２のテ
スト動作を第５図に基づいて説明する。Next, the test operation of the semiconductor device 2 using the above test jig A will be described with reference to FIG.
テストされる半導体装置２はロット単位に第４図に示
すテストトレー上のテスト治具Ａに装着され、テスト工
程に至る。The semiconductor devices 2 to be tested are mounted on the test jig A on the test tray shown in FIG.
テスト工程では、複数枚のテストトレーが図示しない
テスト装置のローダー部に重ねた状態でセットされる。
この段積みしたテストトレーのうちの最下段のものが取
出され、図示しない定ピッチ搬送機構で搬送され、テス
ト第１番目のテスト治具Ａがテスト位置にセットされ
る。In the test process, a plurality of test trays are set in a state of being stacked on a loader section of a test device (not shown).
The lowest one of the stacked test trays is taken out and conveyed by a constant pitch conveying mechanism (not shown), and the test first test jig A is set at the test position.
テストトレーが停止すると、テスト治具Ａの上方に配
備されるシリンダ14が下降し、その下端に備えられたウ
レタンゴム15が半導体装置２のパッケージ部分を上面か
ら押圧し、浮動板６がバネ５に抗して沈むことで各端子
８が対応する第１電極９を少し弾性的に撓ませて接触す
る。When the test tray stops, the cylinder 14 arranged above the test jig A descends, the urethane rubber 15 provided at the lower end thereof presses the package portion of the semiconductor device 2 from the upper surface, and the floating plate 6 causes the spring 5 to move. When the terminals 8 sink against each other, each terminal 8 slightly flexes the corresponding first electrode 9 to make a contact.
この状態において、テスト治具Ａの下方に位置するプ
ローブ支持板17が昇降プレート16によって上昇させられ
る。それにより、プローブ支持板17に対して上下スライ
ド自在に貫通支持されかつバネ18で上方に付勢されたプ
ローブ接触子19が、テスト治具Ａに備える下方の第２電
極13の下面に弾性的に圧接される。In this state, the probe support plate 17 located below the test jig A is raised by the elevating plate 16. As a result, the probe contactor 19 penetratingly supported by the probe supporting plate 17 in a vertically slidable manner and biased upward by the spring 18 is elastically attached to the lower surface of the lower second electrode 13 provided in the test jig A. Is pressed against.
各プローブ接触子19は信号線20、ソケット21、中継基
板22、テストボード23、およびスプリングプローブ24等
を介してテストヘッド25に接続されており、このプロー
ブ接触子19を介して半導体装置２の電気測定が、テスト
ヘッド25に備える所定のテストプログラムに基づいて行
われる。Each probe contact 19 is connected to a test head 25 via a signal line 20, a socket 21, a relay board 22, a test board 23, a spring probe 24, etc., and the semiconductor device 2 of the semiconductor device 2 is connected via this probe contact 19. The electrical measurement is performed based on a predetermined test program included in the test head 25.
このようにして各半導体装置２のテスト情報の収集が
完了すると、プローブ支持板17を下降させるとともにシ
リンダ14を上昇させてから、テストトレーを定ピッチ搬
送して、テスト第２番目のテスト治具Ａを所定のテスト
位置にセットする。以下、上記処理を繰り返してテスト
トレーごとのテストが行われる。なお、一枚のテストト
レーのテストが終了すると、収集記憶された各半導体装
置２の良否データに合わせて、各テストトレーが分類さ
れる。When the collection of the test information of each semiconductor device 2 is completed in this way, the probe support plate 17 is lowered and the cylinder 14 is raised, and then the test tray is conveyed at a constant pitch to test the second test jig. Set A to the predetermined test position. Hereinafter, the above process is repeated to perform the test for each test tray. When the test of one test tray is completed, each test tray is classified according to the collected and stored pass / fail data of each semiconductor device 2.
なお、上記実施例ではプローブ接触子19をテスト治具
Ａの下方の第２電極13に作用させるようにしているが、
上方の第２電極13に作用させる形態で実施することもで
きる。また、各テスト治具Ａに、枠11の上方開口を閉塞
する蓋を設け、この蓋を上記のシリンダ14の代わりとし
て機能させるようにしてもよい。この蓋は半導体装置２
を保護するのに役立つ。Although the probe contact 19 is made to act on the second electrode 13 below the test jig A in the above embodiment,
It can also be implemented in a form in which it acts on the upper second electrode 13. Further, each test jig A may be provided with a lid that closes the upper opening of the frame 11, and this lid may function as a substitute for the cylinder 14. This lid is the semiconductor device 2
Help to protect.
以上のように、この発明によれば、上端面に半導体装
置を係入保持する周溝を有する絶縁基台の外周面に並設
される複数の縦仕切りと、一端が縦仕切りの上端部に複
数配設され、半導体装置の各端子と接触するとともに、
他端が縦仕切りの下端部に位置する第１電極と、絶縁基
台の外周を囲むように設けられる角筒状の枠と、この枠
の上下に貫通するとともに、この枠の周方向に第１電極
の配列ピッチよりも大きく設定される第２電極と、この
第２電極と第１電極とを接続する導電体とを設ける構成
としたので、端子ピッチが小さな半導体装置について
も、テストプローブとの電気的導通が簡単にかつ正確に
行えるようになるとともに、従来のようなハンドリング
時のトラブルを招くこともない。As described above, according to the present invention, a plurality of vertical partitions arranged side by side on the outer peripheral surface of the insulating base having the peripheral groove for holding and holding the semiconductor device in the upper end surface, and one end being the upper end portion of the vertical partition. A plurality of them are arranged, contacting each terminal of the semiconductor device,
A first electrode whose other end is located at the lower end of the vertical partition, a rectangular cylindrical frame provided so as to surround the outer periphery of the insulating base, and a top and bottom of this frame, and a first electrode in the circumferential direction of this frame. Since the second electrode set to be larger than the arrangement pitch of the one electrode and the conductor connecting the second electrode and the first electrode are provided, the semiconductor device having a small terminal pitch can be used as the test probe. The electrical conduction can be performed easily and accurately, and there is no problem in the conventional handling.
第１図ないし第５図は本発明の一実施例に係り、第１図
はテスト治具の縦断面図、第２図はテスト治具の平面
図、第３図はテスト治具の斜視図、第４図はテストトレ
ーの斜視図、第５図はテスト形態を示す一部切欠き側面
図である。 また、第６図および第７図は従来例に係り、第６図はテ
スト治具の斜視図、第７図はテスト形態を示す部分構成
図である。 Ａ……テスト治具、２……半導体装置 ３……絶縁基台、４……支持壁 4a……周溝（保持部）、８……半導体装置の端子 ９……第１電極、11……枠 13……第２電極1 to 5 relate to an embodiment of the present invention. FIG. 1 is a vertical sectional view of a test jig, FIG. 2 is a plan view of the test jig, and FIG. 3 is a perspective view of the test jig. FIG. 4 is a perspective view of the test tray, and FIG. 5 is a partially cutaway side view showing a test mode. Further, FIGS. 6 and 7 relate to a conventional example, FIG. 6 is a perspective view of a test jig, and FIG. 7 is a partial configuration diagram showing a test mode. A ... Test jig, 2 ... Semiconductor device 3 ... Insulating base, 4 ... Support wall 4a ... Circumferential groove (holding part), 8 ... Semiconductor device terminal 9 ... First electrode, 11 ... … Frame 13 …… Second electrode
Claims (1)
端子と半導体試験回路部とを接続し、上記半導体装置の
試験を実行する時に使用されるテストトレー上に複数配
設される半導体装置のテスト治具において、上記テスト
トレー上に設けられ、上端面に上記半導体装置を係入保
持する周溝を有する絶縁基台と、この絶縁基台の外周面
に並設される複数の縦仕切りと、一端が上記縦仕切りの
上端部に複数配設され、上記半導体装置の各端子と接触
するとともに、他端が上記縦仕切りの下端部に位置する
第１電極と、上記絶縁基台の外周を囲むように設けられ
る角筒状の枠と、この枠の上下に貫通するとともに、こ
の枠の周方向に上記第１電極の配列ピッチよりも大きく
設定される第２電極と、この第２電極と上記第１電極と
を接続する導電体とを設け、半導体試験時に上記第２電
極の下端部に上記プローブ接触端子を圧接されることを
特徴とする半導体装置のテスト治具。1. A plurality of semiconductor devices arranged on a test tray used to execute a test of the semiconductor device by connecting each terminal of the semiconductor device to a semiconductor test circuit section through a probe contact terminal. In a test jig, an insulating base provided on the test tray and having a peripheral groove for holding and holding the semiconductor device in an upper end surface thereof, and a plurality of vertical partitions arranged side by side on the outer peripheral surface of the insulating base. , A plurality of one ends of which are arranged at the upper end of the vertical partition to contact the terminals of the semiconductor device and the other end of which is located at the lower end of the vertical partition and the outer periphery of the insulating base. A rectangular tubular frame provided so as to surround it, a second electrode penetrating in the vertical direction of the frame and set to be larger than the arrangement pitch of the first electrodes in the circumferential direction of the frame, and the second electrode. Conductor for connecting to the first electrode The provided test jig wherein a is pressed against the probe contact terminal at a lower end portion of the second electrode during the semiconductor test.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148208A JPH0821606B2 (en) | 1990-06-05 | 1990-06-05 | Semiconductor device test jig |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148208A JPH0821606B2 (en) | 1990-06-05 | 1990-06-05 | Semiconductor device test jig |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0439949A JPH0439949A (en) | 1992-02-10 |
| JPH0821606B2 true JPH0821606B2 (en) | 1996-03-04 |
Family
ID=15447684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2148208A Expired - Lifetime JPH0821606B2 (en) | 1990-06-05 | 1990-06-05 | Semiconductor device test jig |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821606B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4819004B2 (en) | 2007-08-10 | 2011-11-16 | シャープ株式会社 | Solar cell array and solar cell module |
| DE112009000200B4 (en) | 2008-02-15 | 2013-05-16 | Multitest Elektronische Systeme Gmbh | Actuating devices for a device and a method for aligning and holding a plurality of singulated semiconductor devices in receiving pockets of a clamp carrier |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6137776A (en) * | 1984-07-30 | 1986-02-22 | Mitsubishi Chem Ind Ltd | Method for producing 5-arylidenehydantoins |
| JPH0611222B2 (en) * | 1985-07-03 | 1994-02-16 | 日清製粉株式会社 | Manufacturing method of soy sauce seasoning |
| JPS62298781A (en) * | 1986-06-18 | 1987-12-25 | Mitsubishi Electric Corp | Handler for measuring device characteristic |
-
1990
- 1990-06-05 JP JP2148208A patent/JPH0821606B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0439949A (en) | 1992-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2889781B2 (en) | Contact assembly for automatic test handler | |
| KR910004624B1 (en) | IC chip testing device | |
| KR100393316B1 (en) | Semiconductor device testing apparatus | |
| US5180976A (en) | Integrated circuit carrier having built-in circuit verification | |
| US6709279B2 (en) | Contact pin module and testing device provided with the same | |
| US5578919A (en) | Method of testing semiconductor device and test apparatus for the same | |
| US5247246A (en) | Testing of integrated circuit devices on loaded printed circuit boards | |
| US20050146338A1 (en) | Ultra-short low-force vertical probe test head and method | |
| JP3095807B2 (en) | Inspection equipment for semiconductor devices | |
| JPH0821606B2 (en) | Semiconductor device test jig | |
| JP3225685B2 (en) | Function test method for contact unit and IC semiconductor device | |
| JP2002373748A (en) | Socket for semiconductor device | |
| JPH11344521A (en) | Laminated connector device and circuit board inspection device | |
| JP2724675B2 (en) | IC measuring jig | |
| JP2705332B2 (en) | IC device electrical characteristics measurement device | |
| JP4334684B2 (en) | Substrate inspection sensor and substrate inspection apparatus | |
| JPS62298781A (en) | Handler for measuring device characteristic | |
| JP3094779B2 (en) | Circuit board inspection apparatus and inspection method | |
| JP2993093B2 (en) | Test equipment for integrated circuit devices | |
| JPH05215814A (en) | Semiconductor device inspecting device | |
| JPS5918681Y2 (en) | Semiconductor chip container | |
| JP3172305B2 (en) | Method for manufacturing semiconductor device | |
| US5124637A (en) | Testing apparatus having a part guide | |
| JPH0572231A (en) | Circuit board inspection electrode device and inspection method | |
| JPH02281165A (en) | Semiconductor inspection apparatus |