JPH0821633B2 - ラッチアップ保護回路 - Google Patents
ラッチアップ保護回路Info
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- JPH0821633B2 JPH0821633B2 JP62182697A JP18269787A JPH0821633B2 JP H0821633 B2 JPH0821633 B2 JP H0821633B2 JP 62182697 A JP62182697 A JP 62182697A JP 18269787 A JP18269787 A JP 18269787A JP H0821633 B2 JPH0821633 B2 JP H0821633B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/02—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess current
- H02H9/023—Current limitation using superconducting elements
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- Y02E40/60—Superconducting electric elements or equipment; Power systems integrating superconducting elements or equipment
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- Y10S505/85—Protective circuit
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-
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はCMOS回路に存在する寄生サイリスタがター
ンオンするラッチアップ現象を防止するための保護回路
に関する。
ンオンするラッチアップ現象を防止するための保護回路
に関する。
［従来の技術］ 従来のCMOS回路においては、同一の半導体基板表面に
ＰチャネルMOSトランジスタとＮチャネルMOSトランジス
タとが形成されるため、必然的に寄生サイリスタ構造が
存在する。この寄生サイリスタはCMOS回路の２種類の電
源電位間に形成されるので、寄生サイリスタが電源配線
上のサージなどによりターンオンすると、電源配線に大
きな電流が流れることになり、電力消費の増大やひいて
は大きな電源電流による発熱により回路が破壊されるな
どの問題が生じる。このような寄生サイリスタ構造がタ
ーンオン状態になるいわゆるラッチアップ現象はCMOS回
路が高集積化されるに伴って顕著となってきており、こ
れがCMOS回路の信頼性の低下や集積度の低下を招いてい
た。以下、図面を参照して寄生サイリスタ構造のラッチ
アップ現象について説明する。
ＰチャネルMOSトランジスタとＮチャネルMOSトランジス
タとが形成されるため、必然的に寄生サイリスタ構造が
存在する。この寄生サイリスタはCMOS回路の２種類の電
源電位間に形成されるので、寄生サイリスタが電源配線
上のサージなどによりターンオンすると、電源配線に大
きな電流が流れることになり、電力消費の増大やひいて
は大きな電源電流による発熱により回路が破壊されるな
どの問題が生じる。このような寄生サイリスタ構造がタ
ーンオン状態になるいわゆるラッチアップ現象はCMOS回
路が高集積化されるに伴って顕著となってきており、こ
れがCMOS回路の信頼性の低下や集積度の低下を招いてい
た。以下、図面を参照して寄生サイリスタ構造のラッチ
アップ現象について説明する。
第５図は従来の典型的なCMOS（相補型MOS）回路の構
成を示す図である。第５図においては、CMOS回路10は、
Ｎ型半導体基板11の所定領域に形成されるＰチャネルMO
Sトランジスタ領域とＮチャネルMOSトランジスタ領域と
を有する。
成を示す図である。第５図においては、CMOS回路10は、
Ｎ型半導体基板11の所定領域に形成されるＰチャネルMO
Sトランジスタ領域とＮチャネルMOSトランジスタ領域と
を有する。
ＰチャネルMOSトランジスタは、半導体基板11表面の
所定領域に形成されるＰ型不純物拡散領域（ソース領
域）12と、Ｐ型不純物拡散領域13（ドレイン）と、Ｐ型
不純物拡散領域12,13の間の半導体基板11表面上に絶縁
膜（図示せず）を介在させて形成されるゲート電極14と
を備える。
所定領域に形成されるＰ型不純物拡散領域（ソース領
域）12と、Ｐ型不純物拡散領域13（ドレイン）と、Ｐ型
不純物拡散領域12,13の間の半導体基板11表面上に絶縁
膜（図示せず）を介在させて形成されるゲート電極14と
を備える。
一方、ＮチャネルMOSトランジスタは、Ｎ型半導体基
板11表面に形成されたＰ型ウェル21内に形成される。す
なわちＮチャネルMOSトランジスタはＰ型ウェル21表面
に形成されたＮ型不純物拡散領域（ソース）22と、Ｎ型
不純物拡散領域23（ドレイン）と、Ｎ型不純物拡散領域
22,23の間のＰ型ウェル21表面上に絶縁膜を介在させて
形成されるゲート電極24とから形成される。
板11表面に形成されたＰ型ウェル21内に形成される。す
なわちＮチャネルMOSトランジスタはＰ型ウェル21表面
に形成されたＮ型不純物拡散領域（ソース）22と、Ｎ型
不純物拡散領域23（ドレイン）と、Ｎ型不純物拡散領域
22,23の間のＰ型ウェル21表面上に絶縁膜を介在させて
形成されるゲート電極24とから形成される。
ＰチャネルMOSトランジスタ領域には、Ｎ型半導体基
板11に電気的接続を与えるためのＮ型不純物拡散領域15
が設けられる。またＰ型ウェル21内には、Ｐ型ウェル21
に電気的コンタクトを与えるためのＰ型不純物拡散領域
25が設けられる。これらの基板11およびウェル21に電気
的接続を与えるＮ型不純物拡散領域15およびＰ型不純物
拡散領域25はそれぞれ基板バイアスを与え、それにより
基板およびウェル電位を安定させる。
板11に電気的接続を与えるためのＮ型不純物拡散領域15
が設けられる。またＰ型ウェル21内には、Ｐ型ウェル21
に電気的コンタクトを与えるためのＰ型不純物拡散領域
25が設けられる。これらの基板11およびウェル21に電気
的接続を与えるＮ型不純物拡散領域15およびＰ型不純物
拡散領域25はそれぞれ基板バイアスを与え、それにより
基板およびウェル電位を安定させる。
また、Ｎ型不純物拡散領域15およびＰ型不純物拡散領
域12はともに電源電位Vccに端子16を介して接続され
る。一方ＮチャネルMOSトランジスタのＮ型不純物拡散
領域23およびＰ型不純物拡散領域25は端子26を介して接
地電位GNDに接続される。また半導体基板11は基板抵抗1
7を有しＰ型ウェル21はウェル抵抗27を有している。
域12はともに電源電位Vccに端子16を介して接続され
る。一方ＮチャネルMOSトランジスタのＮ型不純物拡散
領域23およびＰ型不純物拡散領域25は端子26を介して接
地電位GNDに接続される。また半導体基板11は基板抵抗1
7を有しＰ型ウェル21はウェル抵抗27を有している。
通常CMOS回路は第５図に示されるように同一の半導体
基板表面にＮチャネルトランジスタおよびＰチャネルト
ランジスタが形成される構成となっている。したがって
この構成においては電源電位Vccと接地電位GNDとの間に
寄生サイリスタが必然的に形成されてしまう。
基板表面にＮチャネルトランジスタおよびＰチャネルト
ランジスタが形成される構成となっている。したがって
この構成においては電源電位Vccと接地電位GNDとの間に
寄生サイリスタが必然的に形成されてしまう。
第６図は第５図に示されるCMOS回路に存在する寄生サ
イリスタの等価回路を示す図である。第６図において、
寄生サイリスタは寄生バイポーラトランジスタ30と寄生
バイポーラトランジスタ31とから構成される。
イリスタの等価回路を示す図である。第６図において、
寄生サイリスタは寄生バイポーラトランジスタ30と寄生
バイポーラトランジスタ31とから構成される。
寄生バイポーラトランジスタ30は、Ｐ型不純物拡散領
域12とＮ型半導体基板11とＰ型ウェル21とから形成され
る。
域12とＮ型半導体基板11とＰ型ウェル21とから形成され
る。
もう１つの寄生バイポーラトランジスタ31は、Ｎ型半
導体基板11とＰ型ウェル21とＮ型不純物拡散領域23とか
ら形成される。この構成において、寄生バイポーラトラ
ンジスタのベースと寄生バイポーラトランジスタ31のコ
レクタとがＮ型半導体基板11により形成され、一方寄生
バイポーラトランジスタ30のコレクタと寄生バイポーラ
トランジスタ31のベースがＰ型ウェル21により形成され
る。寄生バイポーラトランジスタ30のベースと電源電位
Vccとの間には基板抵抗17（抵抗値R1）が存在し、一方
寄生バイポーラトランジスタ31のベースと接地電位GND
との間にはＰ型ウェル抵抗27（抵抗値R2）が存在する。
基板抵抗17が寄生バイポーラトランジスタのベースとエ
ミッタとの間に接続される構成となるのは、基板抵抗17
がＮ型不純物拡散領域15を介して電源電位Vccに接続さ
れるからである。また、ウェル抵抗27が寄生バイポーラ
トランジスタ31のベースとエミッタとの間に接続される
構成となるのは、ウェル21がＰ型不純物拡散領域25を介
して接地電位GNDに接続されるからである。通常、寄生
バイポーラトランジスタ30,31は非導通状態となるよう
にバイアスされているが、半導体基板11およびＰ型ウェ
ル21内において横方向に電流が流れる場合には、抵抗17
および27の両端部間に電位差が形成され、その結果寄生
トランジスタ30および31が導通状態となる。次に寄生サ
イリスタがターンオン状態となるラッチアップ現象につ
いて説明する。今、端子26が接地電位GNDに接続されか
つ端子16は正の電源電位Vcc（典型的には5V）に接続さ
れている。抵抗17はPNPトランジスタ30のエミッタ12と
ベース11との間に接続されているため、ベース11はエミ
ッタ12よりも常に低い電位状態にある。したがって、寄
生PNPトランジスタ30がオン状態となると、正の電圧がN
PNトランジスタ31のベース21へ印加されることになる。
トランジスタ31のエミッタは接地されているので、トラ
ンジスタ31がオン状態となり、これにより端子16に印加
された正の電源電位Vccが抵抗17を介して接地端子26へ
電流が流れる。この結果、抵抗17の両端部における電圧
降下が増加し、応じてPNPトランジスタ30のエミッター
ベース間の電圧が上昇し、それによりトランジスタ30が
より強くオン状態となる。これに応答してトランジスタ
NPNトランジスタ31のベースには、より高い電圧が印加
されることになり、トランジスタ31もより強いオン状態
となる。この結果寄生トランジスタ30,31（すなわち寄
生サイリスタ）を介して端子16に印加された正の電源電
位Vccから接地電位GNDへ電流が流れる。このような寄生
サイリスタのターンオン状態がラッチアップと呼ばれ、
CMOS回路装置において著しい電力消費を発生させる原因
となり、これらの寄生トランジスタ（サイリスタ）を介
して発生される電力消費により発生される熱によってCM
OS回路が破壊されることもある。このようなラッチアッ
プ現象を防止する対策として従来、 （１）Ｎチャネルトランジスタ領域とＰチャネルトラン
ジスタ領域との間に高不純物領域のN+不純物拡散領域ま
たはP+不純物拡散領域（ガードバンド）を設け、ウェル
電位の安定化（ウェル領域における電位分布をなくす）
および少数キャリアをそこで吸収して少数キャリアの寿
命を低減させることにより、ラッチアップ耐性を増加さ
せる。
導体基板11とＰ型ウェル21とＮ型不純物拡散領域23とか
ら形成される。この構成において、寄生バイポーラトラ
ンジスタのベースと寄生バイポーラトランジスタ31のコ
レクタとがＮ型半導体基板11により形成され、一方寄生
バイポーラトランジスタ30のコレクタと寄生バイポーラ
トランジスタ31のベースがＰ型ウェル21により形成され
る。寄生バイポーラトランジスタ30のベースと電源電位
Vccとの間には基板抵抗17（抵抗値R1）が存在し、一方
寄生バイポーラトランジスタ31のベースと接地電位GND
との間にはＰ型ウェル抵抗27（抵抗値R2）が存在する。
基板抵抗17が寄生バイポーラトランジスタのベースとエ
ミッタとの間に接続される構成となるのは、基板抵抗17
がＮ型不純物拡散領域15を介して電源電位Vccに接続さ
れるからである。また、ウェル抵抗27が寄生バイポーラ
トランジスタ31のベースとエミッタとの間に接続される
構成となるのは、ウェル21がＰ型不純物拡散領域25を介
して接地電位GNDに接続されるからである。通常、寄生
バイポーラトランジスタ30,31は非導通状態となるよう
にバイアスされているが、半導体基板11およびＰ型ウェ
ル21内において横方向に電流が流れる場合には、抵抗17
および27の両端部間に電位差が形成され、その結果寄生
トランジスタ30および31が導通状態となる。次に寄生サ
イリスタがターンオン状態となるラッチアップ現象につ
いて説明する。今、端子26が接地電位GNDに接続されか
つ端子16は正の電源電位Vcc（典型的には5V）に接続さ
れている。抵抗17はPNPトランジスタ30のエミッタ12と
ベース11との間に接続されているため、ベース11はエミ
ッタ12よりも常に低い電位状態にある。したがって、寄
生PNPトランジスタ30がオン状態となると、正の電圧がN
PNトランジスタ31のベース21へ印加されることになる。
トランジスタ31のエミッタは接地されているので、トラ
ンジスタ31がオン状態となり、これにより端子16に印加
された正の電源電位Vccが抵抗17を介して接地端子26へ
電流が流れる。この結果、抵抗17の両端部における電圧
降下が増加し、応じてPNPトランジスタ30のエミッター
ベース間の電圧が上昇し、それによりトランジスタ30が
より強くオン状態となる。これに応答してトランジスタ
NPNトランジスタ31のベースには、より高い電圧が印加
されることになり、トランジスタ31もより強いオン状態
となる。この結果寄生トランジスタ30,31（すなわち寄
生サイリスタ）を介して端子16に印加された正の電源電
位Vccから接地電位GNDへ電流が流れる。このような寄生
サイリスタのターンオン状態がラッチアップと呼ばれ、
CMOS回路装置において著しい電力消費を発生させる原因
となり、これらの寄生トランジスタ（サイリスタ）を介
して発生される電力消費により発生される熱によってCM
OS回路が破壊されることもある。このようなラッチアッ
プ現象を防止する対策として従来、 （１）Ｎチャネルトランジスタ領域とＰチャネルトラン
ジスタ領域との間に高不純物領域のN+不純物拡散領域ま
たはP+不純物拡散領域（ガードバンド）を設け、ウェル
電位の安定化（ウェル領域における電位分布をなくす）
および少数キャリアをそこで吸収して少数キャリアの寿
命を低減させることにより、ラッチアップ耐性を増加さ
せる。
（２）半導体基板やウェル領域へ不純物や中性子を注入
して寄生サイリスタの各トランジスタ30,31の電流利得
を減少させ、それによりこれらの寄生トランジスタを介
して流れる電流を小さくする。
して寄生サイリスタの各トランジスタ30,31の電流利得
を減少させ、それによりこれらの寄生トランジスタを介
して流れる電流を小さくする。
（３）Ｐ型ウェルを深く形成する、あるいはＰ型ウェル
領域における不純物濃度を増加させることなどにより、
ウェル領域の抵抗を低減して基板ウェル電位の安定化を
図る。
領域における不純物濃度を増加させることなどにより、
ウェル領域の抵抗を低減して基板ウェル電位の安定化を
図る。
などの様々な対策が講じられている。上述の方法の他に
も、たとえば特開昭58-130557号公報に示されるよう
に、電源電位Vccと寄生バイポーラトランジスタのソー
ス領域との間に電圧降下手段を設ける方法も考えられて
いる。
も、たとえば特開昭58-130557号公報に示されるよう
に、電源電位Vccと寄生バイポーラトランジスタのソー
ス領域との間に電圧降下手段を設ける方法も考えられて
いる。
［発明が解決しようとする問題点］ 従来のCMOS回路におけるラッチアップ防止方法はいず
れも不純物等の注入やガードバンドを設けるなど製造プ
ロセスの複雑化や集積度の低下をもたらすなどの欠点を
伴っていた。したがって、CMOS回路を集積化する上で集
積度の低下や半導体製造プロセスの複雑化等を伴うこと
なくラッチアップ現象を防止することができるラッチア
ップ保護回路が必要とされていた。
れも不純物等の注入やガードバンドを設けるなど製造プ
ロセスの複雑化や集積度の低下をもたらすなどの欠点を
伴っていた。したがって、CMOS回路を集積化する上で集
積度の低下や半導体製造プロセスの複雑化等を伴うこと
なくラッチアップ現象を防止することができるラッチア
ップ保護回路が必要とされていた。
それゆえ、この発明の目的は上述のような従来技術の
問題点を解消し、CMOS回路の集積度の低下や製造プロセ
スの複雑化等を伴うことなく容易にCMOS回路をラッチア
ップフリーにすることのできるラッチアップ保護回路を
提供することである。
問題点を解消し、CMOS回路の集積度の低下や製造プロセ
スの複雑化等を伴うことなく容易にCMOS回路をラッチア
ップフリーにすることのできるラッチアップ保護回路を
提供することである。
［問題点を解決するための手段］ この発明に係るラッチアップ保護回路は、CMOS回路を
電源電位に接続する配線材料の少なくとも一部に、この
配線を流れる電流がラッチアップホールド電流以上とな
ると急激に抵抗が増大する材料手段を用いて構成したも
のである。この材料手段は、所定の電流値を臨界点とし
てその物理的性質が変化し、この物理的性質の変化によ
り抵抗値が急激に増大する電流感応型材料手段で構成さ
れる。
電源電位に接続する配線材料の少なくとも一部に、この
配線を流れる電流がラッチアップホールド電流以上とな
ると急激に抵抗が増大する材料手段を用いて構成したも
のである。この材料手段は、所定の電流値を臨界点とし
てその物理的性質が変化し、この物理的性質の変化によ
り抵抗値が急激に増大する電流感応型材料手段で構成さ
れる。
好ましくは電源配線材料として少なくともその一部
に、その臨界値電流がラッチアップホールド電流よりも
小さな超伝導体を用いる。
に、その臨界値電流がラッチアップホールド電流よりも
小さな超伝導体を用いる。
［作用］ CMOS回路においてラッチアップ現象が発生すると電源
配線に大きな電流が流れる。このラッチアップ現象はこ
の電源配線を流れる電流がラッチアップホールド電流や
ラッチアップホールド電圧以下にすると解除される。し
たがって電源配線材料として電源配線にラッチアップホ
ールド電流以上の電流が流れると急激に抵抗値が増大す
る材料を用いれば、ラッチアップ時に電源配線を流れる
電流が減少してラッチアップホールド電流値以下にまで
減少し、ラッチアップの原因となる寄生サイリスタをタ
ーンオフし、ラッチアップが起こり得ないようにするこ
とができる。また、この材料手段は、電流感応型である
ため、何ら発熱現象を介在させて抵抗値が変化するので
はなく、電流増加によりその物理的性質が変化するた
め、高速でラッチアップホールド電流以上の電流が流れ
るとその抵抗値が急激に増大するため、ラッチアップ現
象発生に対し高速に応答してこのラッチアップホールド
電流を低減することができ、確実にラッチアップフリー
のCMOS回路を実現することができる。
配線に大きな電流が流れる。このラッチアップ現象はこ
の電源配線を流れる電流がラッチアップホールド電流や
ラッチアップホールド電圧以下にすると解除される。し
たがって電源配線材料として電源配線にラッチアップホ
ールド電流以上の電流が流れると急激に抵抗値が増大す
る材料を用いれば、ラッチアップ時に電源配線を流れる
電流が減少してラッチアップホールド電流値以下にまで
減少し、ラッチアップの原因となる寄生サイリスタをタ
ーンオフし、ラッチアップが起こり得ないようにするこ
とができる。また、この材料手段は、電流感応型である
ため、何ら発熱現象を介在させて抵抗値が変化するので
はなく、電流増加によりその物理的性質が変化するた
め、高速でラッチアップホールド電流以上の電流が流れ
るとその抵抗値が急激に増大するため、ラッチアップ現
象発生に対し高速に応答してこのラッチアップホールド
電流を低減することができ、確実にラッチアップフリー
のCMOS回路を実現することができる。
［発明の実施例］ まず本発明の実施例を説明する前にこの発明の原理に
ついて説明する。
ついて説明する。
第３図はラッチアップ発生時において電源配線を流れ
る電流と寄生サイリスタに印加される電圧との関係を示
すものである。以下、第３図を参照してラッチアップ現
象について定性的に説明する。ラッチアップが発生して
いない通常状態においては、CMOS回路は電源電圧Vccが
印加された低電流動作点Ａで動作している。このとき、
電源端子からのサージ印加や、CMOS回路への内部動作に
より少数キャリアの注入により寄生サイリスタ構造がト
リガされてターンオン状態になると、電源配線には大き
な電流が流れ、動作点Ｂに移行する。この状態で電源電
圧Vccをそのままの値にしておくと、CMOS回路には大電
流が流れ続け、遂には発熱等により回路素子の破壊に至
る。このようなラッチアップ状態（動作点Ｂ）から電源
電圧を下げていくと、或る動作点Ｃ（電圧VH,電流IH）
でラッチアップ状態が解除され、寄生サイリスタがター
ンオフし、元の通常動作点Ａに復帰することが可能であ
る。このことは、CMOS回路に印加される電流電圧がVH以
下であるかまたはCMOS回路に供給され得る電源電流がIH
以下である場合には、そもそもラッチアップが生じ得な
いことを意味する。ここで、電圧VHをラッチアップホー
ルド電圧、電流IHをラッチアップホールド電流と呼ぶ。
る電流と寄生サイリスタに印加される電圧との関係を示
すものである。以下、第３図を参照してラッチアップ現
象について定性的に説明する。ラッチアップが発生して
いない通常状態においては、CMOS回路は電源電圧Vccが
印加された低電流動作点Ａで動作している。このとき、
電源端子からのサージ印加や、CMOS回路への内部動作に
より少数キャリアの注入により寄生サイリスタ構造がト
リガされてターンオン状態になると、電源配線には大き
な電流が流れ、動作点Ｂに移行する。この状態で電源電
圧Vccをそのままの値にしておくと、CMOS回路には大電
流が流れ続け、遂には発熱等により回路素子の破壊に至
る。このようなラッチアップ状態（動作点Ｂ）から電源
電圧を下げていくと、或る動作点Ｃ（電圧VH,電流IH）
でラッチアップ状態が解除され、寄生サイリスタがター
ンオフし、元の通常動作点Ａに復帰することが可能であ
る。このことは、CMOS回路に印加される電流電圧がVH以
下であるかまたはCMOS回路に供給され得る電源電流がIH
以下である場合には、そもそもラッチアップが生じ得な
いことを意味する。ここで、電圧VHをラッチアップホー
ルド電圧、電流IHをラッチアップホールド電流と呼ぶ。
したがって、電源配線にラッチアップホールド電流以
下の電流しか流れないように構成すれば、ラッチアップ
フリーのCMOS回路を実現することが可能となることがわ
かる。
下の電流しか流れないように構成すれば、ラッチアップ
フリーのCMOS回路を実現することが可能となることがわ
かる。
第４図は一般的な超伝導体の性質を示す図である。第
４図に示されるように、超伝導体に電流を流す場合、一
般にその電気抵抗が零となる超伝導状態を保つことので
きる電流密度には上限があり、その電流密度がこの上限
Icを超えると抵抗を生じて常伝導状態に移行する。すな
わち、超伝導体においては或る電流密度Ic（臨界電流密
度）までは電気抵抗が零の超伝導電流が流れるが、この
臨界電流密度を超えると電気抵抗が生じ、したがって電
圧が発生することになる。したがってこのような性質を
もつ超伝導体を電源配線の一部に用いてその臨界電流密
度を電源配線にラッチアップホールド電流以下の電流し
か流さないような値に設定すれば、ラッチアップが生じ
ることのないラッチアップフリーのCMOS回路を実現する
ことが可能となる。
４図に示されるように、超伝導体に電流を流す場合、一
般にその電気抵抗が零となる超伝導状態を保つことので
きる電流密度には上限があり、その電流密度がこの上限
Icを超えると抵抗を生じて常伝導状態に移行する。すな
わち、超伝導体においては或る電流密度Ic（臨界電流密
度）までは電気抵抗が零の超伝導電流が流れるが、この
臨界電流密度を超えると電気抵抗が生じ、したがって電
圧が発生することになる。したがってこのような性質を
もつ超伝導体を電源配線の一部に用いてその臨界電流密
度を電源配線にラッチアップホールド電流以下の電流し
か流さないような値に設定すれば、ラッチアップが生じ
ることのないラッチアップフリーのCMOS回路を実現する
ことが可能となる。
第１図はこの発明の一実施例であるラッチアップ保護
回路の構成の一例を示す図である。第１図においては、
電源電位VccをCMOS回路系2,3へ供給するための電源配線
１の少なくとも一部が超伝導体S1,S2で形成される。こ
こでCMOS回路系2,3はそれぞれその内部に電源端子と接
地端子との間に直列に接続されるＰチャネルMOSトラン
ジスタとＮチャネルMOSトランジスタを有している。こ
のCMOS回路2,3の構成は、どのようなものでもよく、ま
たそのCMOS回路2,3の数も１個以上であればよい。第１
図においては、例示的に２個のCMOS回路が示されてい
る。この超伝導体S1,S2…の各々は、第2A図に示される
ように少なくともその一部にその断面積が最小となる領
域を有する。この最小断面積領域が、ラッチアップホー
ルド電流以上の電流が流れると常伝導体に遷移して電気
的抵抗を発生する。この超伝導体配線Ｓの最小断面積Ａ
（第2A図参照）は、次に述べるような条件を満足するよ
うに設定される。
回路の構成の一例を示す図である。第１図においては、
電源電位VccをCMOS回路系2,3へ供給するための電源配線
１の少なくとも一部が超伝導体S1,S2で形成される。こ
こでCMOS回路系2,3はそれぞれその内部に電源端子と接
地端子との間に直列に接続されるＰチャネルMOSトラン
ジスタとＮチャネルMOSトランジスタを有している。こ
のCMOS回路2,3の構成は、どのようなものでもよく、ま
たそのCMOS回路2,3の数も１個以上であればよい。第１
図においては、例示的に２個のCMOS回路が示されてい
る。この超伝導体S1,S2…の各々は、第2A図に示される
ように少なくともその一部にその断面積が最小となる領
域を有する。この最小断面積領域が、ラッチアップホー
ルド電流以上の電流が流れると常伝導体に遷移して電気
的抵抗を発生する。この超伝導体配線Ｓの最小断面積Ａ
（第2A図参照）は、次に述べるような条件を満足するよ
うに設定される。
上述のように超伝導体を流れる電流密度が臨界電流密
度を超えると電気的抵抗が生じ、電圧が生じる。このと
き、電源配線を流れる臨界電流は、（その超伝導体Ｓの
最小断面積Ａ）×（臨界電流密度Ic）で与えられる。こ
の電源配線を流れる臨界電流は最小断面積Ａを変えるこ
とにより最適値に調節することができる。またこの臨界
電流密度は超伝導体材料によっても異なる。
度を超えると電気的抵抗が生じ、電圧が生じる。このと
き、電源配線を流れる臨界電流は、（その超伝導体Ｓの
最小断面積Ａ）×（臨界電流密度Ic）で与えられる。こ
の電源配線を流れる臨界電流は最小断面積Ａを変えるこ
とにより最適値に調節することができる。またこの臨界
電流密度は超伝導体材料によっても異なる。
ここで、上述の説明から、たとえば超伝導配線S1が、 臨界電流＜CMOS回路２つのラッチアップホールド電流
IH、 超伝導配線S1の常伝導遷移時における超伝導配線S1の
抵抗（Ｒ）による電圧降下により CMOS回路２に印加される電流電圧＜CMOS回路２のラッチ
アップホールド電圧VH、 すなわち、Vcc−Ｒ・IH＜VH、 または、（Vcc−VH）/R＜IH… （１） という２つの条件を満足する場合には、CMOS回路２にお
いてはラッチアップ現象が発生し得ないことになる。
IH、 超伝導配線S1の常伝導遷移時における超伝導配線S1の
抵抗（Ｒ）による電圧降下により CMOS回路２に印加される電流電圧＜CMOS回路２のラッチ
アップホールド電圧VH、 すなわち、Vcc−Ｒ・IH＜VH、 または、（Vcc−VH）/R＜IH… （１） という２つの条件を満足する場合には、CMOS回路２にお
いてはラッチアップ現象が発生し得ないことになる。
さらに必要な条件として、通常動作時において、 CMOS回路２の通常動作時に流れる最大電流密度IMと超伝
導臨界電流密度Icとの間に、IM＜Ic なる条件も満足する必要がある。
導臨界電流密度Icとの間に、IM＜Ic なる条件も満足する必要がある。
上述の〜の条件を満足する超伝導材料の選択およ
びこれを用いた電源供給配線の寸法の設定が必要となる
が、これらの条件を満足しやすい超伝導材料としては、 （ｉ）超伝導臨界電流密度が高いこと、 （ii）常伝導遷移時における常伝導抵抗率が比較的高い
こと、 が条件となる。
びこれを用いた電源供給配線の寸法の設定が必要となる
が、これらの条件を満足しやすい超伝導材料としては、 （ｉ）超伝導臨界電流密度が高いこと、 （ii）常伝導遷移時における常伝導抵抗率が比較的高い
こと、 が条件となる。
近年開発されている高いTc（超伝導への遷移温度）を
有する酸化物セラミック系の超伝導体においては、 臨界電流密度＝104A/cm2 常伝導抵抗率＝10-2〜10-1Ω・cm 程度のものが実現されている。一方、通常のCMOS回路に
おいては、たとえば、 通常電源電流＝5mA、 ラッチアップホールド電圧VH＝2V（電源電圧Vcc＝5Vの
とき）、 ラッチアップホールド電流IV＝50mA、 が典型例である。
有する酸化物セラミック系の超伝導体においては、 臨界電流密度＝104A/cm2 常伝導抵抗率＝10-2〜10-1Ω・cm 程度のものが実現されている。一方、通常のCMOS回路に
おいては、たとえば、 通常電源電流＝5mA、 ラッチアップホールド電圧VH＝2V（電源電圧Vcc＝5Vの
とき）、 ラッチアップホールド電流IV＝50mA、 が典型例である。
上述の値を用いると通常電源電流を超伝導電流により
CMOS回路に供給するために必要とされる超伝導電源配線
の最小断面積としては、 ５（mA）/103〜104（A/cm2）＝５×12-8cm2＝５μm2 の程度以上の値が必要である。今上述の値を、最小断面
積領域の厚さを１μｍ、幅10μｍ、長さ20μｍの超伝導
配線で実現する（他の領域における配線の大きさは厚さ
１μｍ、幅50〜100μｍ程度）と、そのときの最小断面
積領域における常伝導抵抗値は、 ｛20μm/（１μｍ×10μｍ）｝×10-2〜10-1Ω・cm＝20
0〜2000Ω の値となる。これらの値を式（１）に代入すると、電源
電圧Vcc＝5Vのとき、左辺＝（5V−2VC）／（200〜2000
Ω）＝1.5〜15mA＜IH となり、ラッチアップホールド電流IHが50mAであるから
式（１）は十分に成り立つ。
CMOS回路に供給するために必要とされる超伝導電源配線
の最小断面積としては、 ５（mA）/103〜104（A/cm2）＝５×12-8cm2＝５μm2 の程度以上の値が必要である。今上述の値を、最小断面
積領域の厚さを１μｍ、幅10μｍ、長さ20μｍの超伝導
配線で実現する（他の領域における配線の大きさは厚さ
１μｍ、幅50〜100μｍ程度）と、そのときの最小断面
積領域における常伝導抵抗値は、 ｛20μm/（１μｍ×10μｍ）｝×10-2〜10-1Ω・cm＝20
0〜2000Ω の値となる。これらの値を式（１）に代入すると、電源
電圧Vcc＝5Vのとき、左辺＝（5V−2VC）／（200〜2000
Ω）＝1.5〜15mA＜IH となり、ラッチアップホールド電流IHが50mAであるから
式（１）は十分に成り立つ。
したがって、その少なくとも一部に上述の条件を満足
する最小断面積Ａを有する超伝導電源配線を用いること
によりCMOS回路系におけるラッチアップ現象の発生を防
止することができる。
する最小断面積Ａを有する超伝導電源配線を用いること
によりCMOS回路系におけるラッチアップ現象の発生を防
止することができる。
以上のようにこのような構成においては超伝導体を流
れる電流密度が臨界電流密度Icより小さくなると再び超
伝導状態に遷移するため、CMOS回路においては電源電圧
Vccが供給されることになり、ラッチアップの発生を伴
うことなく、通常動作を持続することが可能となる。
れる電流密度が臨界電流密度Icより小さくなると再び超
伝導状態に遷移するため、CMOS回路においては電源電圧
Vccが供給されることになり、ラッチアップの発生を伴
うことなく、通常動作を持続することが可能となる。
以上のように超伝導体の超伝導←→常伝導遷移を利用
して、電源配線が、“ラッチアップ保持電流を供給する
ためには常伝導状態に遷移することが必要でありかつ常
伝導状態に遷移すると、その抵抗のためにラッチアップ
保持電流を供給することが不可能となる”ように超伝導
電源配線の寸法を設定することによりCMOS回路をラッチ
アップフリーにすることが可能となる。
して、電源配線が、“ラッチアップ保持電流を供給する
ためには常伝導状態に遷移することが必要でありかつ常
伝導状態に遷移すると、その抵抗のためにラッチアップ
保持電流を供給することが不可能となる”ように超伝導
電源配線の寸法を設定することによりCMOS回路をラッチ
アップフリーにすることが可能となる。
なお上記実施例においては電源配線に超伝導体を用い
てその超伝導体の少なくとも一部に最小断面積が存在す
るように構成したが、この超伝導体を用いた配線の形状
として第2A図に示されるものに限定されるものではな
い。すなわち、第１図における電源配線１をたとえばア
ルミニウムなどの常伝導体を用いてその一部にのみ最小
断面積のみからなる超伝導体（すなわちくびれ領域を持
たない形状の超伝導体）を用いて電源配線を構成しても
よい。
てその超伝導体の少なくとも一部に最小断面積が存在す
るように構成したが、この超伝導体を用いた配線の形状
として第2A図に示されるものに限定されるものではな
い。すなわち、第１図における電源配線１をたとえばア
ルミニウムなどの常伝導体を用いてその一部にのみ最小
断面積のみからなる超伝導体（すなわちくびれ領域を持
たない形状の超伝導体）を用いて電源配線を構成しても
よい。
また、第2B図に示されるように超伝導体電源配線を臨
界電流密度が異なる２種類の超伝導体SA,SBを用いて構
成し、超伝導体SBの臨界電流密度を超伝導体SAの臨界電
流密度より小さな値にしておけば、第2A図に示される最
小断面積領域と同様の機能を超伝導体SBの領域が果たす
ことになり、上記実施例と同様の効果を得ることができ
る。
界電流密度が異なる２種類の超伝導体SA,SBを用いて構
成し、超伝導体SBの臨界電流密度を超伝導体SAの臨界電
流密度より小さな値にしておけば、第2A図に示される最
小断面積領域と同様の機能を超伝導体SBの領域が果たす
ことになり、上記実施例と同様の効果を得ることができ
る。
また第2C図に示されるように、超伝導体電源配線Ｓの
少なくとも一部に近接して電流を供給する配線40を設
け、ここに電流IAを流すことにより発生する磁界Ｈによ
りその磁界が印加される領域の超伝導体Ｓの臨界電流密
度を低下させるように構成しても上記実施例と同様の効
果を得ることができる。
少なくとも一部に近接して電流を供給する配線40を設
け、ここに電流IAを流すことにより発生する磁界Ｈによ
りその磁界が印加される領域の超伝導体Ｓの臨界電流密
度を低下させるように構成しても上記実施例と同様の効
果を得ることができる。
さらに、第2D図に示されるように、超伝導体配線Ｓの
少なくとも一部の領域に常伝導体41を接触して設ける
と、その接触領域における超伝導体配線の臨界電流密度
が低下するため、上記実施例と同様の効果を得ることが
可能となる。
少なくとも一部の領域に常伝導体41を接触して設ける
と、その接触領域における超伝導体配線の臨界電流密度
が低下するため、上記実施例と同様の効果を得ることが
可能となる。
さらに、超伝導体電源配線の少なくとも一部の領域の
温度を他の領域よりも高く設定することによりその温度
の高い領域の臨界電流密度を小さくすることができるた
め、上記実施例と同様の効果を得ることが可能となる。
温度を他の領域よりも高く設定することによりその温度
の高い領域の臨界電流密度を小さくすることができるた
め、上記実施例と同様の効果を得ることが可能となる。
上述のような構成にすれば、超伝導体領域を流れる臨
界電流密度を容易に制御することが可能となるため、設
計の自由度を増加させることが可能となる。
界電流密度を容易に制御することが可能となるため、設
計の自由度を増加させることが可能となる。
なお、上記実施例においては、電源配線として超伝導
体を用いた場合について説明したが、電源配線材料とし
てはこれに限定されず、他のたとえばラッチアップホー
ルド電流以上の電流が流れるとその抵抗値が急激に増大
するような材料であれば上記実施例と同様の効果を得る
ことが可能となる。また、電源配線として電源電位Vcc
供給用の配線について説明したが、接地電位側の電源配
線についても同様の議論が成立する。
体を用いた場合について説明したが、電源配線材料とし
てはこれに限定されず、他のたとえばラッチアップホー
ルド電流以上の電流が流れるとその抵抗値が急激に増大
するような材料であれば上記実施例と同様の効果を得る
ことが可能となる。また、電源配線として電源電位Vcc
供給用の配線について説明したが、接地電位側の電源配
線についても同様の議論が成立する。
［発明の効果］ 以上のようにこの発明によれば、CMOS回路の電源供給
線の少なくとも一部に、ラッチアップホールド電源以上
の電流が流れるとこの電流増加に感応して所定の電流値
を臨界点として物理的性質が変化し、これによりその抵
抗値が急激に増大する材料を用いているため、極めて容
易にCMOS回路をラッチアップフリーとすることのできる
ラッチアップ保護回路を構成することができ、CMOS回路
の信頼性の向上および集積度向上を図ることが可能とな
る。
線の少なくとも一部に、ラッチアップホールド電源以上
の電流が流れるとこの電流増加に感応して所定の電流値
を臨界点として物理的性質が変化し、これによりその抵
抗値が急激に増大する材料を用いているため、極めて容
易にCMOS回路をラッチアップフリーとすることのできる
ラッチアップ保護回路を構成することができ、CMOS回路
の信頼性の向上および集積度向上を図ることが可能とな
る。
第１図はこの発明の一実施例であるラッチアップ保護回
路の構成の一例を示す図である。第2A図は超伝導電源配
線の形状の一例を示す図である。第2B図は超伝導電源配
線の他の構成の一例を示す図である。第2C図は超伝導電
源配線のさらに他の構成を示す図である。第2D図は超伝
導電源配線の第４の実施例の構成を示す図である。第３
図はラッチアップ現象を説明するための図であり、ラッ
チアップ時においてCMOS回路に印加される電源電流と電
源電圧との関係を示す図である。第４図は超伝導体にお
ける電流密度と電圧との関係を示す図である。第５図は
従来からの通常のCMOS回路装置の構成の一例を示す図で
ある。第６図はCMOS回路装置に形成される寄生サイリス
タの等価回路を示す図である。 図において、１は電源配線、2,3はCMOS回路、S,S1,S2,S
A,SBは超伝導体配線である。 なお、図中、同一符号は同一または相当部分を示す。
路の構成の一例を示す図である。第2A図は超伝導電源配
線の形状の一例を示す図である。第2B図は超伝導電源配
線の他の構成の一例を示す図である。第2C図は超伝導電
源配線のさらに他の構成を示す図である。第2D図は超伝
導電源配線の第４の実施例の構成を示す図である。第３
図はラッチアップ現象を説明するための図であり、ラッ
チアップ時においてCMOS回路に印加される電源電流と電
源電圧との関係を示す図である。第４図は超伝導体にお
ける電流密度と電圧との関係を示す図である。第５図は
従来からの通常のCMOS回路装置の構成の一例を示す図で
ある。第６図はCMOS回路装置に形成される寄生サイリス
タの等価回路を示す図である。 図において、１は電源配線、2,3はCMOS回路、S,S1,S2,S
A,SBは超伝導体配線である。 なお、図中、同一符号は同一または相当部分を示す。
Claims (7)
- 【請求項１】半導体基板の所定領域に形成された少なく
とも１個のPMOSトランジスタと少なくとも１個のNMOSト
ランジスタとを有し、前記PMOSトランジスタが形成され
た半導体領域と前記NMOSトランジスタが形成された半導
体領域にわたって寄生サイリスタが形成されるCMOS回路
のラッチアップを防止するための回路であって、前記寄
生サイリスタは第１の電源電位と第２の電源電位との間
に形成されかつ、前記ラッチアップは前記寄生サイリス
タを流れる電流がホールド電流以下になると解除される
ものであって、 前記CMOS回路に前記第１の電源電位と前記第２の電源電
位を供給する電源配線の少なくとも一方の電源配線の少
なくとも一部に設けられ、電流増加に感応して所定の電
流値を臨界点として物理的性質が変化し、これにより該
電源配線を流れる電流が前記ラッチアップホールド電流
以上になるとその抵抗値が急激に増大する電流感応型材
料手段を備える、ラッチアップ保護回路。 - 【請求項２】前記材料手段は、その臨界電流値が前記ラ
ッチアップホールド電流値よりも小さな超伝導体であ
る、特許請求の範囲第１項記載のラッチアップ保護回
路。 - 【請求項３】前記超伝導体材料手段は、少なくともその
一部に断面積が最小となる領域を有する、特許請求の範
囲第２項記載のラッチアップ保護回路。 - 【請求項４】前記最小断面積の値は、前記超伝導体材料
手段の超伝導状態および常伝導体状態の両方の状態にお
いて、該電源配線を流れる電流がともに前記ラッチアッ
プホールド電流値以下となるように設定される、特許請
求の範囲第３項記載のラッチアップ保護回路。 - 【請求項５】前記超伝導体材料手段は、互いに臨界電流
値の異なる複数種類の超伝導体材料を直列に接続して構
成される、特許請求の範囲第２項記載のラッチアップ保
護回路。 - 【請求項６】前記超伝導体材料手段の少なくとも一部に
常伝導体材料手段が接触して設けられる、特許請求の範
囲第２項記載のラッチアップ保護回路。 - 【請求項７】前記電流感応型材料手段は、前記超伝導体
材料手段の少なくとも一部に近接して設けられ、自身を
流れる電流により磁界を発生して前記超伝導体材料手段
に該発生した磁界を与える磁界印加手段を備える、特許
請求の範囲第２項記載のラッチアップ保護回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62182697A JPH0821633B2 (ja) | 1987-07-21 | 1987-07-21 | ラッチアップ保護回路 |
| US07/165,802 US4922367A (en) | 1987-07-21 | 1988-03-09 | Circuit for preventing latch-up of parasitic thyristor formed in CMOS integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62182697A JPH0821633B2 (ja) | 1987-07-21 | 1987-07-21 | ラッチアップ保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6425456A JPS6425456A (en) | 1989-01-27 |
| JPH0821633B2 true JPH0821633B2 (ja) | 1996-03-04 |
Family
ID=16122851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62182697A Expired - Fee Related JPH0821633B2 (ja) | 1987-07-21 | 1987-07-21 | ラッチアップ保護回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4922367A (ja) |
| JP (1) | JPH0821633B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5300765A (en) * | 1990-03-19 | 1994-04-05 | Mitsubishi Denki Kabushiki Kaisha | Memory card with latch-up protection |
| FR2676870B1 (fr) * | 1991-05-24 | 1994-12-23 | Sgs Thomson Microelectronics | Structure de protection dans un circuit cmos contre le verrouillage. |
| US5563438A (en) * | 1994-10-26 | 1996-10-08 | Alliedsignal Inc. | Rugged CMOS output stage design |
| EP0756366A1 (en) * | 1995-07-24 | 1997-01-29 | HE HOLDINGS, INC. dba HUGHES ELECTRONICS | Electrostatic discharge protection using high temperature superconductors |
| JP3741789B2 (ja) * | 1996-08-30 | 2006-02-01 | 株式会社ルネサステクノロジ | 電流バイパス回路付半導体集積回路 |
| US6657241B1 (en) | 1998-04-10 | 2003-12-02 | Cypress Semiconductor Corp. | ESD structure having an improved noise immunity in CMOS and BICMOS semiconductor devices |
| US9842629B2 (en) | 2004-06-25 | 2017-12-12 | Cypress Semiconductor Corporation | Memory cell array latchup prevention |
| US7773442B2 (en) * | 2004-06-25 | 2010-08-10 | Cypress Semiconductor Corporation | Memory cell array latchup prevention |
| US7196925B1 (en) | 2004-08-26 | 2007-03-27 | Cypress Semiconductor Corporation | Memory array with current limiting device for preventing particle induced latch-up |
| JP5135815B2 (ja) * | 2006-02-14 | 2013-02-06 | ミツミ電機株式会社 | 半導体集積回路装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3251715A (en) * | 1961-06-13 | 1966-05-17 | Little Inc A | Method of forming a laminar superconductor |
| US3268373A (en) * | 1963-05-21 | 1966-08-23 | Westinghouse Electric Corp | Superconductive alloys |
| US3703664A (en) * | 1970-10-05 | 1972-11-21 | Ite Imperial Corp | Fault current limiter using superconductive element |
| US3925707A (en) * | 1973-10-17 | 1975-12-09 | Westinghouse Electric Corp | High voltage current limiting circuit breaker utilizing a super conductive resistance element |
| JPS60113651U (ja) * | 1984-01-09 | 1985-08-01 | 日本電気株式会社 | ラツチアツプ保護回路 |
-
1987
- 1987-07-21 JP JP62182697A patent/JPH0821633B2/ja not_active Expired - Fee Related
-
1988
- 1988-03-09 US US07/165,802 patent/US4922367A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6425456A (en) | 1989-01-27 |
| US4922367A (en) | 1990-05-01 |
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