JPH08221375A - 情報処理システム - Google Patents

Abstract

(57)【要約】 【目的】複数のプロセッサで構成されるマルチプロセッ
サシステムにおいて、障害発生時に障害を生成したプロ
セッサを切り放し正常動作するプロセッサのみを選択し
て再起動するリセット処理を実施する。 【構成】システムボード30上にディスエイブルレジスタ
41を設け、前記レジスタの各プロセッサの有効/無効を
設定するビット情報とすべてのプロセッサに共通のリセ
ット信号421との論理和を各プロセッサに入力するリセ
ット信号に割り当てる。また、前記レジスタは、標準バ
ス32から設定及び読み出しが可能な構成とする。 【効果】前記ディスエイブルレジスタのビット情報が1
にセットされているプロセッサへのリセット信号は常
に"H"レベル状態となり、処理を開始できず切り放され
た状態となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の分野】本発明は、複数のプロセッサで構成さ
れるマルチプロセッサシステムにおいて任意の障害を起
こしたプロセッサを切り放して再起動する情報処理シス
テムに関する。

【０００２】

【従来の技術】クライアントサーバシステムにおけるサ
ーバにおいては、高性能および高信頼性が重要である。
例えばサーバがある障害を起こしてダウンした場合、そ
の障害及びサーバのダウンを何らかの方法で検出し、サ
ーバをリセットすることにより再起動させ、短時間のう
ちにサーバを正常な稼働状態に復旧させることが重要で
ある。更にサーバをリセットする前に前記障害の内容を
記憶装置に記録しておけば、サーバ復旧後、管理者ある
いはサーバ上で動作する管理ツールが前記障害の内容を
解析し、同様な障害が今後発生しないように何らかの処
置を行うことが可能となる。このような障害発生時のサ
ーバの再起動及び障害の解析に関する具体的な方式に関
しては、例えば特開平5-257914号公報に示されている。

【０００３】一方近年のサーバにおいては、複数のプロ
セッサに処理を分散させることにより高性能を引き出す
マルチプロセッササーバが広く知られている。マルチプ
ロセッササーバに関しても障害発生時のサーバの再起動
は重要な機能である。例えばマルチプロセッサシステム
においてある特定のプロセッサが障害を起こした場合、
単にサーバを再起動するだけでは再び同じプロセッサの
障害が繰り返される可能性がある。従って障害を起こし
たプロセッサを切り放してサーバの再起動を行えば同じ
障害の繰り返しを防ぐことができるため信頼性が向上す
る。このように障害を起こしたプロセッサを切り放して
システムを再起動するためには、障害を起こしたプロセ
ッサの処理を停止させ、正常に動作するプロセッサのみ
を選択してリセットする方式が必要となる。

【０００４】複数のプロセッサで構成されるシステムの
リセット方式に関しては、例えば特開平4-217060号公報
に示されている。特開平4-217060号公報では、リセット
制御レジスタを備えることにより、リセット処理の対象
となるプロセッサのみを選択してリセットする方式を提
供している。

【０００５】

【発明が解決しようとする課題】上記従来技術のマルチ
プロセッサシステムのリセット方式においては、特定の
プロセッサを選択してリセットすることは可能である
が、選択されなかったプロセッサの処理を停止させ、そ
れらを電気的に切り放す処理については示されていな
い。例えば前記マルチプロセッサシステムにおいてある
特定のプロセッサが障害を起こした場合、その障害を起
こしたプロセッサを停止させない限りシステムが暴走す
る可能性が生じる。

【０００６】本発明の目的は、複数のプロセッサで構成
されるマルチプロセッサシステムにおいて、ある特定の
プロセッサが障害を起こした場合、その障害を起こした
プロセッサの処理を停止させ、電気的に切り放して正常
に動作するプロセッサのみをリセットし再起動すること
により縮退運転の提供を行うことができる情報処理シス
テムを提供することである。

【０００７】

【課題を解決するための手段】上記目的を達成するため
には、まずプロセッサの障害生成を検出する手段が必要
となる。そこで図2に示すように各スロットに装着され
る各々のプロセッサから出力されるエラー信号(図2の場
合は負論理信号)を観測することにより、任意のプロセ
ッサのエラー生成を検出する手段を提供した。また、エ
ラーを生成したプロセッサを切り放して縮退運転するた
めには、複数あるプロセッサの中のどのプロセッサがエ
ラーを生成したかを識別する必要があるため、図3に示
すような前記各々のプロセッサのエラー信号を保持し、
その内容を標準バス経由で読み出すことが可能なエラー
ロギングレジスタを提供した。更に前記エラーロギング
レジスタの読み出しにより識別されたエラー生成プロセ
ッサを切り放して正常なプロセッサだけで縮退運転によ
る再起動を行うためには、エラーを生成したプロセッサ
を識別した後、そのエラー生成プロセッサの処理を停止
させ、切り放す手段が必要になる。そこで図1に示すよ
うなシステムを提供した。図1のシステムは、どのプロ
セッサを有効にし、そのプロセッサを無効にして切り放
すかを示すレジスタ(本明細書では以下これをディスエ
イブルレジスタと呼ぶことにする)を提供し、前記レジ
スタの各プロセッサに該当するビット情報とすべてのプ
ロセッサへの共通のリセット信号との論理和をとった結
果を各プロセッサを装着するスロットに入力する構成と
なっている。図1に示すシステムにおいてディスエイブ
ルレジスタのある特定のプロセッサに該当するビット情
報がプロセッサ無効を示す状態になっている場合、すべ
てのプロセッサへの共通のリセット信号の状態とは無関
係に該当するプロセッサのスロットに入力されるリセッ
ト信号は常に有効な状態を継続する。つまり図1のシス
テムでは切り放しの対象となるプロセッサへのリセット
信号を有効にし続けることにより、処理を停止した状態
を継続させ、結果的に切り放された状態を実現すること
になる。なおここでいうリセット信号における有効な状
態とは、例えば米国インテル社のマイクロプロセッサで
あるペンティアムプロセッサのリセット信号の場合は"
H"レベルであることを示す。前記プロセッサの場合リセ
ット信号が有効すなわち"H"レベル状態が継続する限り
処理を停止し続ける。前記ペンティアムプロセッサのリ
セット処理に関しては「PentiumTM Processor Family U
ser's Manual Volume1:PentiumTM Processor Family Da
ta Book(Order Number 241428-003)」に示されている。
Pentiumは米国インテル社の商標である。

【０００８】

【作用】各プロセッサから出力されるエラー信号の論理
和を観測するエラー検出手段は、任意のプロセッサの内
の何れか１つでもエラーを生成するとそのエラー生成を
検出し、システムボード上の何れかのプロセッサに割り
込み命令を発行する。その割り込み命令を受けたプロセ
ッサは、図3に示すような各プロセッサのエラー信号の
出力結果を保持するエラーロギングレジスタを読み出す
ことにより、どのプロセッサがエラーを生成したかを認
識する。そして図1に示すプロセッサの有効、無効を設
定するレジスタにおける、エラー生成プロセッサに該当
するビット情報をプロセッサ無効を示す状態にし、再起
動したいプロセッサに該当するビット情報をプロセッサ
有効を示す状態にしてシステムの再起動命令を発行し、
その結果前記有効、無効を設定するレジスタの該当ビッ
トが有効に設定されているプロセッサのみがリセット信
号を認識し、再起動を開始する。前記有効、無効を設定
するレジスタの該当ビットがプロセッサ無効を示す状態
に設定されたプロセッサに対しては、入力されるリセッ
ト信号が常に有効な状態を継続するため処理を停止した
ままとなる。以上のように障害を生成したプロセッサを
切り放して正常動作するプロセッサのみをリセットする
ことにより、縮退運転による再起動が実行される。

【０００９】

【実施例】図1に本発明を実現する第一の実施例のブロ
ック構成図を示す。30はマルチプロセッサシステムのシ
ステムボード、CS1、CS2、CS3、・・・CSNはN個のプロ
セッサで構成されるシステムボード30に各プロセッサを
装着するためのプロセッサスロット、46は各プロセッサ
スロットCS1、CS2、CS3、・・・CSNが接続されるプロセ
ッサバスである。以下Nは任意の自然数とする。41は各
プロセッサの有効、無効を標準バス32経由で設定するレ
ジスタ(本明細書ではディスエイブルレジスタと呼ぶ)で
あり、レジスタ41の内部のビット情報bit0、bit1、bit
2、・・・bitNはそれぞれプロセッサスロットCS1、CS
2、CS3、・・・CSNに装着されるプロセッサに対応する
有効/無効を示すビットであり、1の場合は無効、0の場
合は有効とする。またレジスタ41の設定状況は標準バス
32経由で読み出し可能な構成になっている。451はプロ
セッサスロットCS1に装着するプロセッサに該当する前
記ディスエイブルレジスタ41の有効無効情報と、リセッ
ト信号生成部42から生成されるすべてのプロセッサへの
共通の正論理リセット信号421との論理和をORゲート441
で生成した結果を反映する、プロセッサスロットCS1へ
のリセット信号であり、同様に442、452はプロセッサス
ロットCS2に、443、453はプロセッサスロットCS3に、44
N、45NはプロセッサスロットCSNにそれぞれ該当する論
理和ゲート及びリセット信号である。ここで各プロセッ
サに入力されるリセット信号が負論理有効信号の場合
は、前記441、442、443、・・・44Nは論理積ゲート回路
になり、前記ディスエイブルレジスタのビット情報bit
0、bit1、bit2、・・・bitNの設定方法としては、０の
場合は有効、１の場合は無効とする。標準バス32として
は例えばEISA(Extended Industry Standard Architectu
re)に代表されるものが該当する。EISAに関しては例え
ばEISA SPECIFICATION Version 3.12 (BCPRService, In
c.)に示されている。40は各プロセッサの内部で生成さ
れる障害を検出する手段である。図2は図1の実施例にお
ける障害検出手段40が各プロセッサの内部で生成される
障害を検出する手段の実施例のブロック構成を示す図で
ある。図2において801、802、803、・・・80Nはそれぞ
れ各プロセッサスロットCS1、CS2、CS3、CSNに装着され
るプロセッサから生成される負論理("L"レベル時に有
効)の内部エラー信号である。これらのプロセッサ内部
エラー信号に関しては、例えば米国インテル社のペンテ
ィアムプロセッサの場合はIERR#という信号名で定義さ
れているエラー信号に該当する。前記エラー信号IERR#
については例えば「PentiumTM Processor Family User'
s ManualVolume 1:PentiumTM Processor Family Data B
ook(Order Number 241428-003)」に示されている。Pent
iumは米国インテル社の商標である。図2において851は
論理積ゲート回路85によって801、802、803、・・・80N
の負論理エラー信号の論理積をとった結果出力される信
号であり、N個のプロセッサの何れか1つがエラーを生成
した際に"L"レベルに変化する。841、842、843、・・・
・84Nは各プロセッサスロットCS1、CS2、CS3、・・・CS
Nに装着されるプロセッサへの割り込み信号である。こ
の割り込み信号としては例えば米国インテル社のペンテ
ィアムプロセッサの場合はINTRあるいはNMIという信号
名で定義されるものが該当する。前記ペンティアムプロ
セッサの割り込み信号に関しては例えば「PentiumTM Pr
ocessor Family User's Manual Volume 1:PentiumTMPro
cessor Family Data Book(Order Number 241428-003)」
に示されている。Pentiumは米国インテル社の商標であ
る。図3は図1に示される実施例において何れかのプロセ
ッサが内部エラーを生成した場合、どのプロセッサがエ
ラーを生成したかを認識するための手段を提供する実施
例を示す図である。図3において8はどのプロセッサがエ
ラーを生成したかを標準バス32経由で読み出すことが可
能なエラーロギングレジスタである。エラーロギングレ
ジスタ8内部の811、812、813、・・・81Nはプロセッサ
内部エラー信号801、802、803、・・・80Nが有効になっ
た際にその状態を保持する素子であり、83はプロセッサ
内部エラーの生成を保持する素子811、812、813、・・
・81Nの内容を標準バスのデータバスに出力するための
バッファ、82は811、812、813、・・・81Nに保持されて
いる内容をリセットするクリア信号、84はバッファ83の
開閉を制御する信号である。81は信号82及び84を制御す
るロギングレジスタ制御部であり、標準バス32を介して
制御される。エラーロギングレジスタ8は標準バス32に
接続されているため、標準バス32に接続される任意の処
理装置にから読み出し処理及びリセット処理が可能であ
る。

【００１０】例えばN個のプロセッサのうちのある特定
のプロセッサが内部エラーを生成した場合(801、802、8
03、・・・80Nの何れかが有効("L"レベル)に変化した場
合)、851が"L"レベルに変化し、障害検出手段40にプロ
セッサ内部エラーが生成されたことを通報する。障害検
出手段40はプロセッサ内部エラー生成を認識すると、標
準バス32経由でロギングレジスタ制御部81を制御し、エ
ラーロギングレジスタ8の内容を標準バス32経由で読み
出し、どのプロセッサがエラーを生成したかを認識す
る。障害検出手段はエラーを生成したプロセッサを除く
正常なプロセッサのうちの何れか１つを選び、そのプロ
セッサのスロットに対応する割り込み信号(841、842、8
43、・・・84Nの何れか)を有効にする。尚前記正常なプ
ロセッサのうちの何れか１つを選ぶ方法は任意であり、
本発明の主旨とは直接関係しないため省略する。図4に
図1、図2、図3の実施例において割り込み信号を受けた
プロセッサの割り込み処理ルーチンの処理フロー例を示
す。割り込みを受けたプロセッサはプロセッサバス46、
ブリッジ52、標準バス32を経由してロギングレジスタ8
の内容を読み出し、どのプロセッサが障害を生成したか
を認識する(step1)。ロギングレジスタ8の内容を読み出
した後はプロセッサの障害情報をファイルシステム90に
保持し、レジスタ8をリセットする(step2)。そしてプロ
セッサバス46、ブリッジ52、標準バス32を経由してディ
スエイブルレジスタ41の障害を生成したプロセッサに該
当するビット情報をプロセッサ無効を示す状態すなわち
1に、残りの正常に動作するプロセッサに該当するビッ
ト情報を有効を示す状態すなわち0に設定する(step3)。
例えばプロセッサスロットCS1に装着されるプロセッサ
が内部エラーを生成した場合はロギングレジスタ8のbit
0を1にし、それ以外のビット情報をすべて0にする。前
記ディスエイブルレジスタ41の設定が完了すると、プロ
セッサバス46、ブリッジ52経由でリセット信号生成部42
にリセット命令を発行する(step4)。521はリセット信号
生成部42へのリセット起動信号である。ディスエイブル
レジスタ41及び論理和ゲート回路により障害を生成した
プロセッサへのリセット信号は常に有効の状態を継続し
続けるため、そのプロセッサは処理を停止し、リセット
後も動作を開始しない。従ってリセット信号421が発行
された後はディスエイブルレジスタ41のビット情報がプ
ロセッサ有効を示す状態になっているプロセッサのみに
前記リセット信号421が反映され、前記有効を示す状態
になっているプロセッサのみが再起動を開始する。

【００１１】図5は図1のディスエイブルレジスタ41への
リセット信号の構成を示すブロック図である。ディスエ
イブルレジスタ41はプロセッサへのリセット信号421と
は独立である必要があるため、リセット信号421とは別
系統でリセットされる必要がある。図5において72はデ
ィスエイブルレジスタ41の負論理リセット信号(本実施
例の場合は"L"レベルでリセット有効とする)、61は電源
ユニット系60から生成される電源ONの際に生成される電
源OK信号、70はリセットスイッチ、71はリセットスイッ
チ70から出力される負論理リセットスイッチ信号であ
る。リセット信号72は論理積ゲート素子62によりリセッ
トスイッチ信号71と電源OK信号61の論理積をとった出力
信号である。電源OK信号61は電源がONされた後電源ユニ
ットからシステムボード30上のすべての装置あるいは素
子への電源供給が安定するまで一定時間負論理を継続す
る仕様になっており、電源ON時にはこの信号がディスエ
イブルレジスタ41のリセット信号72に反映され必ずディ
スエイブルレジスタ41はリセットされる。この電源OK信
号に関しては例えば「82430 PCIset Cache/Memory Subs
ystem 82434LX/82434NXPCI,CACHE AND MEMORY CONTROLL
ER(PCMC)(Order Number:290479-003)」に示されてい
る。一方ディスエイブルレジスタ41は図5の構成により
リセットスイッチ70によってもリセットされる。このよ
うな構成にすることで、例えばシステムの暴走などによ
りディスエイブルレジスタのすべてのプロセッサのビッ
ト情報がプロセッサ無効を示す状態すなわちすべて1に
セットされた場合でも、リセットスイッチ70により復旧
することが可能になる。

【００１２】図6は図1、図2、図3に示される本発明の第
一の実施例におけるプロセッサ内部の障害検出、ディス
エイブルレジスタ41、エラーロギングレジスタ8の読み
出しや設定、リセット信号421の起動等を専用に行うサ
ービスプロセッサボード10に実行させる第二の実施例を
示すブロック構成である。図6において障害検出手段40
がプロセッサ内部エラーを検出する方式やエラーロギン
グレジスタ8の構成は図2、図3と同様であるためここで
は省略する。図6においてサービスプロセッサボード10
は24時間通電電源100によりシステムボード30とは別に2
4時間通電状態である。図6において障害検出手段40がプ
ロセッサ内部エラーを検出した場合、障害モニタ部14に
対してプロセッサ内部エラー生成通報信号401を発行す
る。CPU11は障害モニタ14を介してシステムボード30上
の何れかのプロセッサの内部エラー生成を認識すると、
システムボードリセット処理ルーチンを実行する。図7
に前記システムボードリセット処理ルーチンの処理フロ
ーを示す。CPU11はバスインタフェース12、コネクタ3
1、標準バス32を介してエラーロギングレジスタ8の内容
を読み出す(step5)。ロギングレジスタ8の内容を読み出
した後はプロセッサの障害情報をサービスプロセッサボ
ード10上の障害情報記憶部25に保持し、バスインタフェ
ース12、コネクタ31、標準バス32を介してレジスタ8を
リセットする(step6)。そしてバスインタフェース12、
コネクタ31、標準バス32を経由してディスエイブルレジ
スタ41の障害を生成したプロセッサに該当するビット情
報をプロセッサ無効を示す状すなわち1に、残りの正常
に動作するプロセッサに該当するビット情報を有効を示
す状態すなわち0に設定する(step7)。ディスエイブルレ
ジスタ41の設定方法は図1の実施例と同様である。前記
ディスエイブルレジスタ41の設定が完了すると、リセッ
ト制御部24にシステムボード30のリセット起動命令を発
行する(step8)。リセット制御部24は前記リセット起動
命令を認識すると、リセット信号生成部42にリセット起
動信号521を発行する。その後の各プロセッサへのリセ
ット信号の動作内容は図1の実施例と同様であるため省
略する。尚、図6の実施例ではディスエイブルレジスタ4
1のリセットはサービスプロセッサボード10上のCPU11が
リセット制御部24に命令を発行し、その命令を受けたリ
セット制御部24がリセット信号72を発行することにより
実行される。このような構成にすることで、例えばシス
テムの暴走などによりディスエイブルレジスタ41のすべ
てのプロセッサのビット情報がプロセッサ無効を示す状
態すなわちすべて1にセットされた場合でも、CPU11が標
準バス32、コネクタ31、バスインタフェース12を介して
レジスタ41の内容を認識し、リセットスイッチ72により
レジスタ41をリセットすることにより復旧することが可
能になる。

【００１３】図8は本発明の第三の実施例を示すブロッ
ク構成図である。図8において411、412、413、・・・41
NはそれぞれプロセッサスロットCS1、CS2、CS3、・・・
CSNへのプロセッサ無効化信号である。この場合の無効
化信号はプロセッサをテストモードすなわちプロセッサ
のすべての出力信号をハイインピーダンスにするモード
に設定する信号である。例えば米国インテル社のマイク
ロプロセッサであるペンティアムプロセッサでは、正論
理のリセット信号(信号名RESET)が"H"レベルから"L"レ
ベルに変化する際にプロセッサ内部のキャッシュメモリ
の制御信号の１つである信号名FLUSH#で定義される信号
が"L"レベルになっていることを認識すると、前記ペン
ティアムプロセッサは次のリセット信号が生成されるま
ですべての出力信号をハイインピーダンス状態に保つ機
能を有する。従って前記ペンティアムプロセッサを使用
する際は前記プロセッサ無効化信号を前記FLUSH#信号に
反映させることでシステムボードリセット時に特定のプ
ロセッサの切り放しが可能になる。図9は図8の各プロセ
ッサスロットに装着する、前記インテル社のマイクロプ
ロセッサであるペンティアムプロセッサを搭載するプロ
セッサボードの構成を示すブロック図である。図9にお
いて1はマイクロプロセッサ、2はマイクロプロセッサ1
を搭載するプロセッサボード、3はマイクロプロセッサ3
に入力されるキャッシュメモリフラッシュ信号、4は論
理積ゲート回路、5は、システムボード30からプロセッ
サボード2へのキャッシュメモリフラッシュ信号、421は
システムボード30から生成される各プロセッサへの共通
のリセット信号、41Mはシステムボード30からプロセッ
サボード2へのプロセッサ無効化信号である(Mは1〜Nま
での任意の整数)。例えばこのプロセッサボードを図8の
プロセッサスロットCS1に装着する際は41Mは411に、同
様にCS2に装着する際は412に、CSNに装着する際は41Nに
該当する。図9においてマイクロプロセッサ1が前記米国
インテル社のペンティアムプロセッサの場合、プロセッ
サ無効化信号41Mが"L"レベル状態ならば論理積ゲート回
路4によりシステムボードからのキャッシュメモリフラ
ッシュ信号5の状態とは無関係にマイクロプロセッサ1へ
のキャッシュメモリフラッシュ信号3は常に"L"レベルと
なる。この状態でシステムボード30からのリセット信号
421が"H"レベルから"L"レベルに変化すると、マイクロ
プロセッサはすべての出力信号をハイインピーダンスに
するモードに設定される。なおここで述べるキャッシュ
メモリフラッシュ信号とは前記ペンティアムプロセッサ
の場合は信号名FLUSH#で定義される制御信号であり、こ
れに関する詳細については「PentiumTM ProcessorFamil
y User's Manual Volume1:PentiumTM Processor Family
Data Book(OrderNumber 241428-003)」に示されてい
る。Pentiumは米国インテル社の商標である。また、図9
の実施例においては論理積ゲート回路はプロセッサボー
ド2に搭載されているが、システムボード30上に搭載し
てもよい。以上述べてきたように、図8のディスエイブ
ルレジスタの無効化したいプロセッサに該当するビット
情報を0に、それ以外の有効化したいプロセッサに該当
するビット情報を1に設定してリセット信号421を制御す
れば無効化したいプロセッサのすべての出力信号がハイ
インピーダンス状態となって電気的に切り放され、有効
化されたプロセッサのみが起動することになる。図8の
実施例においてはディスエイブルレジスタのビット情報
の設定は図1の実施例の設定パターンとは逆である(1、0
の設定が逆)であるが、プロセッサ内部障害の検出、障
害内容の保持、ディスエイブルレジスタ41の制御、リセ
ット信号421の起動といった一連の処理フローは図1の実
施例と同様であるためここでは省略する。なお、図9の
実施例においては、キャッシュメモリフラッシュ信号3
をプロセッサの無効化に使用しているが、同様に米国イ
ンテル社のペンティアムプロセッサの場合はある特定の
出力信号をハイインピーダンスにするための信号(BOFF#
という信号名で定義)を使用することによっても可能で
ある。基本構成は図9と全く同様なブロック構成となる
ため(3にマイクロプロセッサ1へのBOFF#信号を、5にシ
ステムボードからのBOFF#要求信号を割り当てる)ここで
は省略する。BOFF#信号の詳細仕様については同様に「P
entiumTM Processor Family User's Manual Volume1:Pe
ntiumTM Processor Family Data Book(Order Number 24
1428-003)」に示されている。Pentiumは米国インテル社
の商標である。また、図8の実施例におけるディスエイ
ブルレジスタ41のリセット処理についは、図5に示す方
式及び図6に示すようにサービスプロセッサボード10に
実行させる方式のいずれもが同様に採用できる。

【００１４】図11は本発明の第四の実施例を示す図であ
る。図11において13はCPU11のプロセッサバス、15はデ
ィスエイブルレジスタ制御部、16はディスエイブルレジ
スタ41を制御するディスエイブルレジスタ制御部15から
出力される制御信号群である。図11の実施例では、ディ
スエイブルレジスタ41がサービスプロセッサボード10上
に搭載され、CPU11がプロセッサバス13、ディスエイブ
ルレジスタ制御部15を介して制御する構成になってい
る。ディスエイブルレジスタ41の制御をCPU11のみが行
う点以外は図1の実施例及び図6の実施例と同様であるた
め、プロセッサの障害検出や障害情報の保持、プロセッ
サの有効、無効ビット情報の設定、リセット処理といっ
たシーケンスについては省略する。図11の実施例によ
り、ディスエイブルレジスタ41をシステムボード30上の
プロセッサが実行するオペレーティングシステムやアプ
リケーションプログラム、ユーザ等が誤って更新するこ
とを防止できる。また、システムボード30上の任意のプ
ロセッサは標準バス32とバスインタフェース12を介して
CPU11と通信することにより間接的にディスエイブルレ
ジスタ41の情報を読み出したり更新したりする処理が可
能になる。

【００１５】図12は本発明の第五の実施例において、図
1のシステムボードに装着するプロセッサボード2の構成
の概略を示す図である。プロセッサボード2において、7
はマイクロプロセッサ1から生成される内部エラーを観
測する処理装置であり、80Mはマイクロプロセッサ1が内
部エラーを生成した際に有効に変化するプロセッサ内部
エラー信号、84Mはマイクロプロセッサ1への割り込み信
号である。処理装置7は内部にマイクロプロセッサ1から
読み出せる固有のIDを有し、システムボード30上のCS
1、CS2、CS3、・・・CSNに装着される各々のプロセッサ
ボード上のマイクロプロセッサ1は前記IDを読み出すこ
とによりどのスロットに装着されているかを認識できる
構成とする。マイクロプロセッサ1が内部エラーを生成
することにより80Mが有効に変化すると、前記マイクロ
プロセッサ内部エラー生成を示す情報がエラーロギング
レジスタ9に保持され、エラー処理装置7は内部エラーを
生成したマイクロプロセッサ1への割り込み信号84Mを有
効にする。図13は前記割り込み信号を受けたマイクロプ
ロセッサ1の処理フローを示す図である。マイクロプロ
セッサ1は、エラーロギングレジスタ9の内容を読み出
し、マイクロプロセッサの内部エラー生成を認識する(s
tep9)。次にエラー処理装置7からプロセッサ固有のIDを
読み出し、そのIDとエラー生成の内容を標準バス32を介
して表示装置17に出力する(step10)。次に前記障害情報
及び障害生成プロセッサのID情報をファイルシステム90
に保持した後、エラーロギングレジスタ9をリセットす
る(step11)。そしてプロセッサバス46、ブリッジ52、標
準バス32を経由してディスエイブルレジスタ41の前記ID
に該当するプロセッサに対応したビット情報をプロセッ
サ無効を示す状態すなわち1に、残りの正常に動作する
プロセッサに該当するビット情報を有効を示す状態すな
わち0に設定する(step12)。これらのビット情報の設定
方法については図1の実施例と同様であるためここでは
省略する。前記ビット情報設定後、ブリッジ52経由でリ
セット信号生成部42にリセット命令を発行する(step1
3)。521はリセット信号生成部42へのリセット起動信号
である。ディスエイブルレジスタ41及び論理和ゲート回
路により内部エラーを生成したプロセッサへのリセット
信号は常に有効の状態を継続し続けるため、そのプロセ
ッサは処理を停止し、リセット後も動作を開始しない。
従ってリセット信号421が発行された後はディスエイブ
ルレジスタ41のビット情報がプロセッサ有効を示す状態
になっているプロセッサのみに前記リセット信号421が
反映され、前記有効なプロセッサのみが再起動を開始す
る。

【００１６】

【発明の効果】図1、図2、図3の実施例により、複数の
プロセッサで構成されるマルチプロセッサシステムにお
いて任意のプロセッサの障害を検出することができ、更
にどのプロセッサが障害を生成したかを識別することも
可能になる。また、任意の組み合わせで、処理を停止さ
せ切り放すプロセッサと、リセット処理により再起動さ
せるプロセッサの設定が可能になるため、プロセッサが
障害を起こした場合、障害を生成したプロセッサを切り
放し正常に動作するプロセッサのみを再起動することに
より、正常動作するプロセッサのみによる縮退運転が実
施可能となる。また、図1に示すように従来のシステム
にディスエイブルレジスタ41と論理和ゲート素子441、4
42、443、・・・44Nを追加するだけて簡単にプロセッサ
の切り放しが実現できる。更に図3に示す実施例では、
前記プロセッサに限らずど標準バス32に接続される任意
のデバイスが障害を生成したプロセッサの識別が可能と
なる。また、図2に示す実施例では図3に示すエラーロギ
ングレジスタ8の情報より障害生成プロセッサを認識し
た後、正常に動作するプロセッサを選んで割り込み要求
を発行することができるため、障害情報の保持や再起動
処理を正常に動作するプロセッサに実行させることが可
能となり、システム再起動時の信頼性が向上する。

【００１７】図5に示す実施例ではディスエイブルレジ
スタ41は電源ONの際にリセットされるのみで、プロセッ
サの有効、無効情報がレジスタ41を意図的に更新しない
限り保持し続けることが可能となり、障害生成プロセッ
サの切り放し状態が維持できるため、ユーザの無意識の
リセット処理による切り放し状態の解除を防ぐことが可
能となる。また、図5の実施例に示すリセットスイッチ7
0により、ユーザやアプリケーションが誤ってディスエ
イブルレジスタ41の内容を更新し、正常に動作するプロ
セッサをも切り放してしまった場合でも、ディスエイブ
ルレジスタの内容をすべてリセットすることにより復旧
することが可能になる。

【００１８】図6に示す実施例では、プロセッサの障害
検出、プロセッサの有効、無効の設定、障害内容の保
持、システムボード30のリセット処理といった一連の復
旧処理をサービスプロセッサボード10がシステムボード
30上のプロセッサとは独立に行うため、システムボード
30上のプロセッサが実行するオペレーティングシステム
やBIOSプログラムを一切変更せずに障害生成プロセッサ
の切り放しと再起動による縮退運転が実現できる。ま
た、図6の実施例では、ディスエイブルレジスタ41のリ
セット信号72はサービスプロセッサボード10が制御する
ため、アプリケーションやユーザによるディスエイブル
レジスタ41の誤った更新を防ぐことが可能となる。

【００１９】図8及び図9の実施例では、各プロセッサに
入力するリセット信号を有効の状態に固定する代わりに
プロセッサ周辺回路のチェックやテスト用として備わる
すべての出力信号をハイインピーダンスにする機能をプ
ロセッサの切り放し処理に利用している点が異なるだけ
で、基本的な効果は図1や図6の実施例と同様である。

【００２０】図11の実施例では、ディスエイブルレジス
タ41はサービスプロッサボード10上に存在するため、シ
ステムボード30上のプロセッサが実行するオペレーティ
ングシステムやアプリケーションプログラム、ユーザ等
が誤って更新することを防止できる。また、システムボ
ード30上の任意のプロセッサは標準バス32とバスインタ
フェース12を介してCPU11と通信することにより間接的
にディスエイブルレジスタ41の情報を読み出したり更新
したりすることが可能になる。

【００２１】図12及び図13の実施例は、各プロセッサボ
ード2毎に、搭載マイクロプロセッサ1の内部エラー信号
80Mを観測し、エラー生成時には前記エラー生成情報を
エラーロギングレジスタ9に保持し、前記エラー生成を
生成したマイクロプロセッサ1に割り込みを生成するこ
とによりエラーを生成したプロセッサにエラー生成を通
報し、エラー情報の出力、保持、再起動等の復旧処理を
させる構成になっている。この構成によりシステムボー
ド30上に各プロセッサ毎のエラー生成保持手段や割り込
み信号を生成する手段を備える必要がなく、システムボ
ード30の構成が単純になる。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示すブロック図であ
る。

【図２】障害検出手段40のブロック構成を示す図であ
る。

【図３】何れかのプロセッサが内部エラーを生成した場
合、どのプロセッサがエラーを生成したかを認識するた
めの手段を提供する実施例を示す図である。

【図４】割り込み信号を受けたプロセッサの割り込み処
理ルーチンの処理フロー例を示す図である。

【図５】ディスエイブルレジスタ41へのリセット信号の
構成を示すブロック図である。

【図６】本発明の第二の実施例を示すブロック構成であ
る。

【図７】CPU11によるシステムボードリセット処理ルー
チンの処理フローを示す図である。

【図８】本発明の第三の実施例を示すブロック構成図で
ある。

【図９】図8の実施例におけるプロセッサボード2の構成
を示すブロック図である。

【図１０】米国インテル社のペンティアムプロセッサの
リセット信号のタイミング図を示す。

【図１１】本発明の第四の実施例を示す図である。

【図１２】本発明の第五の実施例におけるプロセッサボ
ード2の概略図である。

【図１３】本発明の第五の実施例におけるプロセッサボ
ード2に搭載されるマイクロプロセッサ1の処理フローを
示す図である。

【符号の説明】

1・・・マイクロプロセッサ 2・・・プロセッサボード 3・・・マイクロプロセッサ1へ入力されるキャッシュメ
モリフラッシュ信号 4・・・論理積ゲート回路 5・・・システムボード30からプロセッサボード2へのキ
ャッシュメモリフラッシュ信号 6・・・プロセッサバス 7・・・エラー監視回路 8、9・・・プロセッサ内部エラーロギングレジスタ 10・・・サービスプロセッサボード 11・・・CPU 12・・・バスインタフェース 13・・・CPU11のプロセッサバス 14・・・障害要素モニタ部 15・・・ディスエイブルレジスタ制御部 16・・・ディスエイブルレジスタ制御信号群 17・・・表示装置 24・・・リセット制御部 30・・・システムボード 31・・・コネクタ 32・・・バス 40・・・障害検出手段 41・・・ディスエイブルレジスタ 42・・・リセット信号生成部 46・・・プロセッサバス 52・・・ブリッジ 60・・・電源ユニット系 61・・・パワーONリセット 70・・・リセットスイッチ 71・・・リセットスイッチからの出力信号 72・・・ディスエイブルレジスタ41リセット信号 81・・・プロセッサ内部エラーロギングレジスタ制御部 82・・・プロセッサ内部エラーロギングレジスタクリア
信号 83・・・プロセッサ内部エラー情報出力バッファ 84・・・プロセッサ内部エラー情報出力バッファ制御信
号 85・・・論理積ゲート素子 90・・・ファイルシステム 100・・・24時間通電電源 401・・・プロセッサ内部エラー生成通報信号 411・・・プロセッサスロット1への無効化信号 412・・・プロセッサスロット2への無効化信号 413・・・プロセッサスロット3への無効化信号 41M・・・プロセッサスロットMへの無効化信号 41N・・・プロセッサスロットNへの無効化信号 421・・・リセット信号 62、441、442、443、44N・・・ANDゲート 451・・・プロセッサスロット1へのリセット信号 452・・・プロセッサスロット2へのリセット信号 453・・・プロセッサスロット3へのリセット信号 45N・・・プロセッサスロットNへのリセット信号 521・・・リセット生成信号生成部42へのリセット起動
信号 801・・・プロセッサスロット1からのエラー信号 802・・・プロセッサスロット2からのエラー信号 803・・・プロセッサスロット3からのエラー信号 80M・・・マイクロプロセッサからのエラー信号 80N・・・プロセッサスロットNからのエラー信号 811・・・プロセッサスロット1からのエラー信号ラッチ
回路 812・・・プロセッサスロット2からのエラー信号ラッチ
回路 813・・・プロセッサスロット3からのエラー信号ラッチ
回路 81N・・・プロセッサスロットNからのエラー信号ラッチ
回路 841・・・プロセッサスロット1への割り込み信号 842・・・プロセッサスロット2への割り込み信号 843・・・プロセッサスロット3への割り込み信号 84M・・・マイクロプロセッサ1への割り込み信号 84N・・・プロセッサスロットNへの割り込み信号 851・・・プロセッサ内部エラー信号 CS1・・・プロセッサスロット1 CS2・・・プロセッサスロット2 CS3・・・プロセッサスロット3 CSN・・・プロセッサスロットN step1・・・ロギングレジスタ8の内容を読み出す状態を
示す step2・・・プロセッサの障害情報をファイルシステム9
0に保持し、レジスタ8をリセットする状態を示す。 step3・・・ディスエイブルレジスタ41の障害生成プロ
セッサのビット情報を1、それ以外のビット情報を0に設
定する状態を示す。 step4・・・リセット命令を発行する状態を示す。 step5・・・CPU11がエラーロギングレジスタ8の内容を
読み出す状態を示す。 step6・・・プロセッサの障害情報をサービスプロセッ
サボード10上の障害情報記憶部25に保持し、レジスタ8
をリセットする状態を示す。 step7・・・ディスエイブルレジスタ41の障害生成プロ
セッサのビット情報を1、それ以外のビット情報を0に設
定する状態を示す。 step8・・・リセット起動命令を発行する状態を示す。 step9・・・エラーロギングレジスタ9の内容を読み出す
状態を示す。 step10・・・プロセッサ固有のIDを読み出し、そのIDと
エラー生成の内容を表示装置17に出力する状態を示す。 step11・・・プロセッサの障害情報及び障害生成プロセ
ッサのID情報をファイルシステム90に保持しエラーロギ
ングレジスタ9をリセットする状態を示す。 step12・・・ディスエイブルレジスタ41を設定する状態
を示す。 step13・・・リセット命令を発行する状態を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 足立 茂美 愛知県尾張市晴丘町池上１番地株式会社日 立製作所オフィスシステム事業部内 (72)発明者 久田 義明 愛知県尾張市晴丘町池上１番地株式会社日 立製作所オフィスシステム事業部内

Claims (20)

【特許請求の範囲】
1. 【請求項１】複数のリセット処理の対象となる処理装置
   で構成される情報処理システムにおいて、 前記各処理装置への共通のリセット信号を生成するリセ
   ット信号生成手段と、前記各処理装置の有効、無効を示
   す情報を任意に設定可能なレジスタとを有し、 前記レジスタの設定により該当する情報が無効に設定さ
   れる処理装置は処理を停止し、有効に設定される処理装
   置のみが処理を継続する構成であることを特徴とした情
   報処理システム。
2. 【請求項２】請求項１記載の情報処理システムにおい
   て、 前記レジスタに無効を示す信号が設定されて処理を停止
   した前記処理装置は前記レジスタの該当する情報が有効
   を示す情報に更新されるまで前記リセット信号生成手段
   により生成される共通のリセット信号の状態とは無関係
   に処理を停止した状態を継続することを特徴とした情報
   処理システム。
3. 【請求項３】請求項１記載の情報処理システムにおい
   て、 前記レジスタの該当する情報が無効に設定されている処
   理装置に入力するリセット信号を、前記共通のリセット
   信号の状態に関わらず常に有効な状態に保持することを
   特徴とした請求項1記載の情報処理システム。
4. 【請求項４】複数のリセット処理の対象となる処理装置
   で構成される情報処理システムにおいて、 前記各処理装置への共通のリセット信号を生成するリセ
   ット信号生成手段と、 前記各処理装置の有効、無効を示す情報を任意に設定可
   能なレジスタとを有し、 前記レジスタの設定により該当する情報が無効を示す状
   態に設定される処理装置は前記共通のリセット信号が有
   効になった際に処理を停止し、前記レジスタが有効を示
   す状態に設定される処理装置のみが前記リセット信号に
   より再起動を実施する構成であることを特徴とした情報
   処理システム。
5. 【請求項５】請求項１あるいは請求項４記載の情報処理
   システムにおいて、 前記レジスタの該当する情報が無効を示す状態に設定さ
   れている処理装置に対しては前記処理装置の出力信号を
   ハイインピーダンスにする信号を使用することを特徴と
   した請求項1あるいは請求項3記載の情報処理システム。
6. 【請求項６】請求項１あるいは請求項４記載の情報処理
   システムにおいて、 前記レジスタが接続される標準バスと、前記レジスタは
   各処理装置の有効、無効を示す情報を任意に設定可能で
   あり、前記標準バスに接続される任意の処理装置から読
   み出し及び書き込み可能な構成であることを特徴とした
   情報処理システム。
7. 【請求項７】請求項１あるいは請求項４記載の情報処理
   システムにおいて、 前記処理装置はエラー信号を出力するエラー信号出力手
   段を有し、前記エラー信号出力手段を有する任意の処理
   装置からの各々のエラー信号の出力結果を保持するエラ
   ー信号保持手段を有し、前記エラー信号保持手段の保持
   内容を前記標準バスを介して読み出す手段を有すること
   を特徴とした情報処理システム。
8. 【請求項８】請求項7記載の情報処理システムにおい
   て、 前記エラー信号出力手段を有する任意の処理装置からの
   各々のエラー信号を観測し、前記エラー信号のうちの少
   なくとも１つが有効になった場合、前記処理装置のうち
   の何れか1つの処理装置にエラー発生を通報する手段を
   有することを特徴とする情報処理システム。
9. 【請求項９】請求項7記載の情報処理システムにおい
   て、 前記エラー信号出力手段を有する任意の処理装置からの
   各々のエラー信号を観測し、前記エラー信号のうちの少
   なくとも１つが有効になった場合、前記エラー信号保持
   手段の内容を前記標準バスを介して読み出し、その情報
   に基づいてエラーを生成していない処理装置を識別し、
   前記エラー未生成処理装置のうちの何れか1つにエラー
   発生を通報する手段を有することを特徴とする情報処理
   システム。
10. 【請求項１０】請求項８及または請求項９記載の情報処
    理システムにおいて、 前記エラー発生を通報する手段が、前記処理装置への割
    込み信号により通報を行うことを特徴とする情報処理シ
    ステム。
11. 【請求項１１】請求項１あるいは請求項４記載の情報処
    理システムにおいて、 前記レジスタが、前記情報処理システムに電源を供給す
    る情報処理システム用供給電源装置から前記システム内
    部の装置あるいは素子への電源供給が安定するまで一定
    時間無効状態を継続し、前記電源供給が安定すると有効
    状態に変化する仕様の、前記情報処理システム内部電源
    監視回路から提供される信号が無効状態の際にリセット
    される構成であることを特徴とする情報処理システム。
12. 【請求項１２】請求項１あるいは請求項４記載の情報処
    理システムにおいて、 前記レジスタがリセットスイッチによりリセットされる
    構成であることを特徴とした情報処理システム。
13. 【請求項１３】請求項9記載の情報処理システムにおい
    て、 エラーを生成していない処理装置のうちの何れか1つに
    エラー発生を通報する手段により、エラー発生の通報を
    受けた処理装置は、前記エラー信号保持手段の内容を前
    記標準バスを介して読み出し、次にそのエラー情報を記
    憶装置に保持した後、前記レジスタにおける前記エラー
    情報によりエラーを生成したと判別された処理装置に該
    当する部分を無効に、それ以外の処理装置に該当する部
    分を有効に設定し、前記設定が完了した後に前記共通の
    リセット信号を有効にする処理を実施することを特徴と
    する情報処理システム。
14. 【請求項１４】請求項１あるいは請求項４記載の情報処
    理システムにおいて、 前記処理装置とは別に前記標準バスに接続され、前記情
    報処理システムの状態監視や管理を専用に行う監視処理
    装置(以下これをサービスプロセッサと呼ぶ)を有し、前
    記レジスタの制御を、前記サービスプロセッサが専用に
    行うことを特徴とする情報処理システム。
15. 【請求項１５】請求項7記載の情報処理システムにおい
    て、 前記情報処理システムは前記標準バスに接続されてお
    り、前記情報処理システムの状態監視や管理を専用に行
    なう処理装置(サービスプロセッサ)と、前記エラー信号
    出力手段を有する任意の処理装置からの各々のエラー信
    号を観測し、前記エラー信号の内少なくとも1つが有効
    になった場合、前記サービスプロセッサにエラー発生を
    通報する手段を有することを特徴とする情報処理システ
    ム。
16. 【請求項１６】請求項15記載の情報処理システムにおい
    て、 前記エラー信号出力手段からのエラー発生の通報を受け
    ると、前記エラー信号保持手段の内容を前記標準バスを
    介して読みだし、次にそのエラー情報を記憶装置にした
    後、前記レジスタにおける前記エラー情報によりエラー
    を生成したと判別された処理装置に該当する部分を無効
    にし、それ以外の処理装置に該当する部分を有効練っ
    て、完了した後に前記共通のリセット信号を有効にする
    処理を実施することを特徴とする情報処理システム。
17. 【請求項１７】請求項１３記載の情報処理システムにお
    いて、 前記記憶装置が不揮発性の記憶装置であることを特徴と
    する情報処理システム。
18. 【請求項１８】請求項１４記載の情報処理システムにお
    いて、 前記レジスタが、前記サービスプロセッサに搭載されて
    いることを特徴とした情報処理システム。
19. 【請求項１９】請求工18記載の譲歩処理システムにおい
    て、前記標準バスに接続される任意の前記処理装置が前
    記標準バスを介して前記サービスプロセッサと通信する
    ことをにより、前記各処理装置の有効、無効を示す情報
    を任意に設定可能なレジスタの読みだしや書き込みを間
    接的に実施することを特徴とした情報処理システム。
20. 【請求項２０】請求項１あるいは請求項４記載の情報処
    理システムにおいて、 ある処理装置が内部エラーを生成した際には前記内部エ
    ラーを生成した処理装置に対して割り込み信号が生成さ
    れ、前記割り込み信号が生成されると前記エラー生成情
    報及び前記固有のIDに関する情報を表示装置あるいは記
    憶装置に出力し、前記レジスタにおける前記内部エラー
    を生成した処理装置に該当する情報を無効を示す状態
    に、それ以外の処理装置に該当する情報を有効を示す状
    態に設定し、前記共通のリセット信を有効にしシステム
    の再起動を実施することを特徴とした情報処理システ
    ム。