JPH08221460A - 回路シミュレーション方法および配線間容量抽出装置 - Google Patents

Abstract

(57)【要約】 【目的】 回路シミュレーション方法に関し，微細な回
路パターンに基づく回路シミュレーションを高速にかつ
正確な行うことを目的とする。 【構成】 回路設計手段と，回路シミュレーションを行
う回路シミュレーション手段と，回路レイアウト作成手
段と，回路レイアウトから配線容量を算出する回路抽出
手段と，シミュレーション結果を出力する出力手段とを
備えた回路シミュレーションシステムにおいて，回路設
計手段により回路を作成し，作成した回路に対してシミ
ュレーション手段により回路シミュレーションを行い，
作成した回路に基づいて回路レイアウトを作成し，回路
抽出手段により回路レイアウトの幾何学的形状と信号の
位相に基づいて配線容量を求め，該配線容量を基に回路
を作成し，回路シミュレーションを行う構成を持つ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，集積回路，プリント基
板等の配線間容量を抽出し，回路設計を行うための回路
シミュレーション方法に関する。

【０００２】集積回路，プリント基板等の開発では設計
回路に対して回路シミュレーションを行い，シミュレー
ション結果に基づいて回路修正をすることにより最適回
路を得るようにしている。

【０００３】ＬＳＩ，プリント基板は，製造技術の微細
化，素子数の増大化が進み，配線の幅，配線どうしの間
隔はますます小さくなっている。それにともない，微細
な回路パターンに基づく回路シミュレーションを高速に
行い，正確な回路設計ができる回路シミュレーションシ
ステムが要求されている。また，クロック周波数の高速
化にともないタイミングの制約が厳しくなり，回路設計
において，実際の回路を反映した正確な回路シミュレー
ションが要求されている。

【０００４】

【従来の技術】従来の回路シミュレーション方法は，配
線幅，配線間隔等の回路レイアウトに基づいて配線間容
量を求め，回路シミュレーションに反映させていたが，
配線間の信号位相を考慮して配線間容量を正確に考慮す
ることはなされていなかった。

【０００５】図１２は，従来の回路シミュレーション方
法の説明図である。 Ｓ１ 回路設計手段（ＣＡＤ）により回路設計をする。 Ｓ２ 回路シミュレーション手段を使用して，設計回路
に対して回路シミュレーションを行う。その結果，回路
設計に変更を必要とするならＳ１に戻り，回路設計を修
正する。

【０００６】Ｓ３ 回路シミュレーションの結果，回路
が決定されたら回路レイアウト作成手段により回路レイ
アウトを求める。 Ｓ４ 回路レイアウトの配置，形状等の情報に基づいて
配線間容量，ネットリストを求める。その結果，ＭＯＳ
トランジスタのサイズ（集積回路の開発では通常，ゲー
ト長は一定とされるのでゲート幅を回路設計において決
定する）等の回路設計を変更する必要があればＳ１以降
の処理を繰り返す。

【０００７】Ｓ５ 回路設計レイアウトにより生じる配
線間容量を考慮したネットリストの回路に対して回路シ
ミュレーションを行う。その結果，回路設計を変更する
必要があればＳ１以降の処理を繰り返す。最適設計が得
られたら処理を終了する。

【０００８】図１３は従来の配線間容量抽出手段（図１
２のＳ４の手段）のフローチャートである。 Ｓ１ 回路レイアウトから配線形状，配線配置を求め
る。

【０００９】Ｓ２ 配線形状，配線配置の幾何学的形状
を抽出する。 Ｓ３ シミュレーションネットリスト（回路の接続情
報）を求める。 Ｓ４ 配線間容量等の回路設計用容量値を求める。

【００１０】図１４は，従来の配線間容量の算出方法を
示す。図１４ (a)は配線構造の例を示す。図１４ (b)は
図１４ (a)のＡーＢの断面である。図１４ (c)は図１４
(b)のネットリストである。

【００１１】図１４において，２１，２２，２３，２４
はインバータである。３２は配線Ａである。

【００１２】３３は配線Ｂである。Ｃ₅ ，Ｃ₆ ，Ｃ₇ は
配線Ａ(32)と端子０（接地）間の容量である。Ｃ₈ ，Ｃ
₉ ，Ｃ₁₀は配線Ｂ(33)と端子０（接地）間の容量であ
る。

【００１３】Ｃ₁₁は配線Ａ(32)と配線Ｂ(32)の間の容量
である。図１４（c)において，Ｃ０１，Ｃ０２，Ｃ０３
は配線間容量の番号であり，Ｃ０１は端子３２と端子０
の間の総合配線間容量である。Ｃ₃₂ｐＦはその容量値で
あり，容量値Ｃ₃₂＝Ｃ₅ ＋Ｃ₆ ＋Ｃ₇ である。

【００１４】Ｃ０２は端子３３と端子０の間の総合配線
間容量である。Ｃ₃₃ｐＦはその容量値であり，容量値Ｃ
₃₃＝Ｃ₈ ＋Ｃ₉ ＋Ｃ₁₀である。Ｃ０３は配線Ａと配線Ｂ
の間の容量Ｃ₁₁であり，その容量値はＣ₃₄ｐＦであり，
容量値Ｃ₃₄＝Ｃ₁₁である。

【００１５】図１４ (c)のネットリストの意味は，番号
Ｃ０１の容量は端子３２と端子０に接続され，容量値が
Ｃ₃₂ｐＦであることを表す。また，番号Ｃ０２の容量は
端子３３と端子０に接続され，容量値がＣ₃₃ｐＦである
ことを表す。番号Ｃ０３の容量は端子３３と端子３４に
接続され，容量値がＣ₃₄ｐＦであることを表す。

【００１６】

【発明が解決しようとする課題】配線間の実質的な容量
は，その間の電位により変化する。もし隣合う配線を伝
播する信号の位相が同じなら，配線間に電気力線は生じ
ないので動作中の実質的な容量は０となる。また，逆に
隣合う信号の位相が逆であれば，電位の変化が電位差の
２倍になるので動作中の実質的な配線間容量は幾何学的
な構造からもとめた容量の２倍になる。しかし，従来の
配線間容量の算出には，このように隣合う配線を伝播す
る信号の位相を考慮していなかったので回路設計が正確
でなかった。また，シミュレーション回路に無駄な素子
を付加することとなり，シミュレーション動作時間を長
くしていた。

【００１７】本発明は，配線間容量を正確に考慮して高
速な回路シミュレーションを行うことのできる回路シミ
ュレーション方法および配線間容量抽出装置を提供する
ことを目的とする。

【００１８】

【課題を解決するための手段】本発明は，回路設計手段
と，回路シミュレーションを行う回路シミュレーション
手段と，回路レイアウト手段と，回路レイアウトから配
線間容量を算出する回路抽出手段と，シミュレーション
結果を出力する出力手段とを備えた回路シミュレーショ
ンシステムにおいて，回路設計手段により回路を作成
し，作成した回路に対して回路シミュレーション手段に
より回路シミュレーションを行い，作成した回路に基づ
いて回路レイアウトを作成し，回路抽出手段により回路
レイアウトの幾何学的形状と信号の位相に基づいて配線
間容量を求め，該配線間容量を基に回路を作成し，回路
シミュレーションと回路設計を行うようにした。

【００１９】図１は本発明の基本構成を示す。図１にお
いて，１は回路設計手段であって，回路接続データ，Ｍ
ＯＳトランジスタのゲートサイズ等の部品データ等を入
力し，回路設計をするものである。

【００２０】２はネットリストであって，回路設計手段
１により作成されたネットリストである。２’は回路抽
出手段により求められたネットリストである。ネットリ
スト２’はネットリスト２に配線間容量等が付加された
ものであり，実際の回路に近いネットリストである。

【００２１】３は回路シミュレーション手段であって，
回路設計手段１で作成されたネットリスト２に基づいて
回路シミュレーションを行うものである。４は回路シミ
ュレーションの結果得られた回路特性である。

【００２２】５は回路レイアウト作成手段であって，回
路に基づいて回路部品の配置，配線接続，配線の幾何学
的形状等の回路レイアウトを作成するものである。６は
作成された回路レイアウトである。

【００２３】７は回路抽出手段であって，回路レイアウ
トにより作成された配線の幾何学的形状形状および配置
（配線レイアウト），信号位相に基づいて配線間容量を
求めるとともに，配線間容量，また必要とあらば配線抵
抗を含めた回路全体のネットリストを作成するものであ
る。

【００２４】１１は配線間容量抽出装置であって，回路
レイアウトから配線間容量を求める処理をするものであ
る。１１’はトランジスタ等の抽出処理であって，トラ
ンジスタ等を抽出する処理を表す。

【００２５】１２は信号位相を解析し，１１の処理で求
めた配線間容量を削除したり，配線間容量値を修正する
処理である。１３はネットリストの作成処理である。

【００２６】

【作用】図１の本発明の基本構成の動作を説明する前
に，図２，図３により本発明の原理を説明する。

【００２７】図２は隣合う配線の信号位相が同相の場合
であり，図３は逆相の場合である。図２ (a)は配線構造
の例であり，図２ (b)は断面構造と配線間容量の関係で
あり，図２ (c)は図２ (b)のネットリストである。

【００２８】図２ (a)，図２ (b)において，２１は配線
Ａ(32)の入力インバータである。２２は配線Ｂ(33)の入
力インバータである。

【００２９】２３は配線Ａ(32)の出力インバータであ
る。２４は配線Ｂ(33)の出力インバータである。４２は
配線Ａ(32)の信号である。

【００３０】４３は配線Ｂ(33)の信号である。なお，イ
ンバータ２１，インバータ２３，インバータ２２，イン
バータ２４は，例であって，他の回路（ＡＮＤ回路，論
理回路等）でもよい。

【００３１】配線Ａ(32)の信号４２と配線Ｂ(33)の信号
４３は位相が同相である。図２ (b)は，図２ (a)のＸＹ
の断面構造と配線間容量を示す。Ｃ₅ ，Ｃ₆ ，Ｃ₇ は配
線Ａ(32)（端子３２）と接地点（端子０）との間の容量
である。

【００３２】Ｃ₈ ，Ｃ₉ ，Ｃ₁₀は配線Ｂ(33)（端子３
３）と接地点（端子０）との間の容量である。配線Ａ(3
2)と配線Ｂ(33)の信号が同相であって，両者の間に電位
差はないので動作している時の実質的な配線間容量は０
である。従って，配線Ａ(32)と配線Ｂ(33)の配線間容量
は図２ (b)に示すようなそれぞれの配線と端子０の間の
容量のみである。

【００３３】図２ (c)は， (b)図のネットリストであ
る。番号Ｃ０１は端子３２（配線３２）と端子０との間
の容量であり，容量値がＣ ₃₂ｐＦであることを表す。Ｃ
₃₂＝Ｃ₅ ＋Ｃ₆ ＋Ｃ₇ である。

【００３４】番号Ｃ０２は端子３３（配線３３）と端子
０との間の容量であり，容量値がＣ ₃₃ｐＦであることを
表す。Ｃ₃₃＝Ｃ₈ ＋Ｃ₉ ＋Ｃ₁₀である。図３ (a)は配線
構造の例であり，図３ (b)は断面構造と配線間容量の関
係であり，図３ (c)は図３ (b)のネットリストである。

【００３５】図３は，配線Ａ(32)と配線Ｂ(33)に加えら
れる信号の位相が図２と異なるのみである。４２は配線
Ａ(32)の信号であり，４３は配線Ｂ(33)の信号であっ
て，両者の信号の位相は１８０°ずれた逆相の関係にあ
る。

【００３６】図３ (b)は，図３ (a)のＸＹの断面構造と
配線間容量を示す。Ｃ₅ ，Ｃ₆ ，Ｃ₇ は配線Ａ(32)と接
地点との間の容量である。Ｃ₈ ，Ｃ₉ ，Ｃ₁₀は配線Ｂ(3
3)と接地点との間の容量である。

【００３７】Ｃ₁₁は配線Ａ(32)と配線Ｂ(33)の間の容量
である。なお回路設計時には，配線Ａ(32)と配線Ｂ(33)
の信号の位相が逆相であるので，動作時における配線Ａ
(32)と，配線Ｂ(33)の間の実質的な容量は配線Ａ(32)と
配線Ｂ(33)の配線レイアウトに基づいて求めた容量の２
倍の容量とする。

【００３８】図３ (c)は， (b)図のネットリストであ
る。番号Ｃ０１は端子３２（配線３２）と端子０との間
の容量であり，容量値がＣ ₃₂ｐＦであることを表す。Ｃ
₃₂＝Ｃ₅ ＋Ｃ₆ ＋Ｃ₇ である。

【００３９】番号Ｃ０２は端子３３（配線３３）と端子
０との間の容量であり，容量値がＣ ₃₃ｐＦであることを
表す。Ｃ₃₃＝Ｃ₈ ＋Ｃ₉ ＋Ｃ₁₀である。番号Ｃ０３は端
子３２（配線Ａ）と端子３３（配線Ｂ）の間の容量を表
し容量値がＣ₃₄’であることを表す。回路設計時には，
配線Ａ(32)と配線Ｂ(33)の配線レイアウトに基づいて算
出した容量をＣ₃₄とするとＣ₃₄’＝２Ｃ₃₄とする。

【００４０】次に，図１の本発明の基本構成の動作を説
明する。回路設計手段１に，ＭＯＳトランジスタのゲー
トサイズ等の部品情報，回路接続データ等を入力し，回
路設計をする。

【００４１】回路設計して得られたネットリスト２に対
して回路シミュレーション手段３により回路シミュレー
ションを行い，回路特性４を求める。必要な回路特性が
得られなかったら，再度，回路設計を修正する。

【００４２】必要な回路特性が得られたら，回路レイア
ウト作成手段５により回路の部品配置，配線接続，配線
形状等の回路レイアウト６を作成する。次に，回路抽出
手段７により，回路レイアウト６から配線を抽出し，そ
の配線レイアウトにより配線と接地点の間の容量および
配線間容量を求める。そして，信号位相を解析し，信号
が常に同相の配線間の容量は削除し，信号が常に逆位相
の配線間の容量を２倍する（配線間容量を２倍にするの
は回路設計を行う時だけであって，回路シミュレーショ
ンではそのままの値でする）。信号位相の関係が一定し
ない配線間の容量は配線レイアウトから求めた配線間容
量とする。

【００４３】そのようにして求めた配線間容量を考慮し
たネットリスト２’を出力する。そのネットリスト２’
により，再度，回路シミュレーション手段３を使用して
回路シミュレーションを行う。回路シミュレーションで
は，同相の配線間容量は削除し逆相あるいは一定しない
場合にはそのままの容量でシミュレーションする。得ら
れた回路特性４を参考にして回路設計手段１によりＭＯ
Ｓトランジスタのゲートサイズを変更する等の回路修正
を行う。

【００４４】上記の処理を繰り返し，最適な回路特性の
設計が得られるまで回路シミュレーションと設計回路の
修正を繰り返す。なお，上記において，配線間容量は配
線が同一層内にある場合だけでなく，上下の２層間の配
線間容量に対しても適用でき，その他，なんらかの形で
配線間容量が生じる場合全てに適用できる。

【００４５】本発明によれば，信号位相を考慮すること
により，実際に回路が動作するときの実質的な容量で回
路設計を行うので配線間容量を正確に反映した回路設計
が可能になり，理想に近い特性の回路を容易に設計でき
るようになる。

【００４６】また，回路シミュレーションにおいて配線
間容量数を低減でき，回路シミュレーションに必要なフ
ァイル容量を削減できる。また一般に，回路シミュレー
ションに要する時間は素子数のｎ乗（ｎ＝１．３〜１．
４程度）であるとされているので，回路シミュレーショ
ン速度も高速化される。

【００４７】

【実施例】図４は本発明のシステム構成の実施例であ
る。図４において，１は回路設計手段である。

【００４８】３は回路シミュレーション手段である。
３’は回路シミュレーション手段３のもつ部品特性（部
品の入出力特性）である。

【００４９】５は回路レイアウト作成手段である。７は
回路抽出手段である。７’は配線間容量抽出手段である
（配線間容量抽出手段７’，ＣＰＵ４１，メモリ４２に
よって配線間容量抽出装置を構成する）。

【００５０】７”は信号解析手段である。１４はネット
リストである。１５は回路特性のデータである。

【００５１】１６は回路レイアウト作成手段である。１
７は信号データであって，信号位相の解析用データであ
る。４１はＣＰＵである。

【００５２】４２はメモリである。４３は入力装置であ
って，キーボード等である。４４はディスプレイであ
る。

【００５３】４５はプリンタである。４６は磁気ディス
ク装置である。図４の構成の動作を説明する。

【００５４】入力装置４３により回路データ（ＭＯＳト
ランジスタのゲートサイズ，配線接続情報等）を回路設
計手段１に入力することにより，回路設計をし，ネット
リスト１４を作成する。回路シミュレーション手段３
は，ネットリスト１４と部品特性３’により回路シミュ
レーションを行い回路特性１５を得る。

【００５５】次に，ネットリスト１４を基に回路レイア
ウト作成手段５により回路レイアウト１６を作成する。
回路抽出手段７は回路レイアウト作成手段１６のデータ
により配線間容量を計算する。そして，信号データ１７
により配線間の信号位相を分析し，配線間容量の削除，
修正（逆位相の配線間の容量を２倍する）を行い，修正
されたネットリスト１４を作成する。修正されたネット
リスト１４は，逆相の配線間容量を２倍にした回路設計
用のリストをそのままの値とした回路シミュレーション
用リストである。

【００５６】信号解析は，クロック配線のように予め信
号の位相が分かっている場合には，回路抽出時にその配
線の位相情報を与えることができる。まて，データパス
等の予め位相の関係が簡単に分からない配線の場合は，
テストパターンを流して位相を調べることができる。例
えば，信号解析手段７”により２つの配線の信号値の排
他的論理和をとり，常にその値が０の場合には，位相が
同相であることが分かる。実際には常に同じ値を示すこ
とは少ないクロック以外の配線では，例えば全体の９０
％以上が０の場合は同相とみなす等の処理を行う。

【００５７】図５は本発明の回路抽出手段のフローチャ
ートおよび信号解析手段の例を示す図である。７は回路
抽出手段である。

【００５８】７”は信号解析手段である。７''' は排他
的論理和手段であって，配線Ａと配線Ｂの信号を入力
し，排他的論理和をとり，その演算結果に従った配線Ａ
と配線Ｂの信号位相の関係について判定するものであ
る。

【００５９】Ｓ１ 回路レイアウトのデータ（部品配置
座標，配線の端点の座標等）に基づいて配線形状，配線
位置を入力する。 Ｓ２ 配線形状のデータに基づいて配線間容量を求め
る。

【００６０】Ｓ３ 信号解析手段７”により配線間の信
号の電圧位相を解析する。同相であればＳ４に進み，回
路設計用ネットリストを求める場合で逆相であればＳ５
に進む。回路シミュレーション用ネットリストを求める
場合，逆相であればＳ６に進む。ランダムであればＳ
６，Ｓ７に進む。

【００６１】Ｓ４ 電圧位相が同相であるので，配線間
容量を削除する。 Ｓ５ 電圧位相が逆相であるので，配線間容量を２倍に
する。 Ｓ６ 回路シミュレーション用ネットリストを出力す
る。

【００６２】Ｓ７ 回路設計用容量値を出力する。 図６は本発明の実施例の説明図である。図６ (a)は単独
インバータ列の例である。図６ (b)は配線が隣合う２つ
のインバータ列の例である。

【００６３】図６ (a)において，５０は配線の信号であ
って，インバータ列５１に入力される信号である。５１
は入力側のインバータ列（Ｉ₅₁）である。

【００６４】５２は出力側のインバータ列（Ｉ₅₂）であ
る。５３は出力負荷容量であって，容量が０．２ｐＦで
ある。５４は配線であって，長さＬ＝３００μｍ，幅Ｗ
＝１μｍである。

【００６５】図６ (b)において，６１は配線Ａ(66)の入
力側のインバータ列（Ｉ₆₁）である。６２は配線Ａ(66)
の出力側のインバータ列（Ｉ₆₂）である。

【００６６】６３は配線Ｂ(67)の入力側のインバータ列
（Ｉ₆₃）である。６４は配線Ｂ(67)の出力側のインバー
タ列（Ｉ₆₄）である。６６は配線Ａであって，長さＬ＝
３００μｍ，幅Ｗ＝１μｍである。

【００６７】６７は配線Ｂであって，長さＬ＝３００μ
ｍ，幅Ｗ＝１μｍである。６８はインバータ列(62)の出
力負荷容量であって，０．２ｐＦである。６９はインバ
ータ列(64)の出力負荷容量であって，０．２ｐＦであ
る。

【００６８】配線Ａ(66)と配線Ｂ(67)の間隔は１．１μ
ｍである。図７は本発明と従来技術との比較結果を表す
図であって，図６の本発明の実施例の説明図のインバー
タ列，配線の回路について本発明と従来技術との場合を
比較したものである。

【００６９】図７ (a)は図６ (a)の単独のインバータ列
の例の場合のインバータ列のサイズ（ゲートの幅）であ
る。図６ (a)の配線の場合，インバータ列５１（Ｉ₅₁）
は配線５４の配線間容量が負荷となりサイズは１２．５
であり，インバータ列５２（Ｉ₅₂）は出力負荷容量５３
が負荷となりサイズは２０である。

【００７０】図７ (b)は図６ (b)の配線が隣合う２つの
インバータ列のサイズについて本発明と従来技術を比較
したものである。配線Ａ(66)と配線Ｂ(67)に印加される
信号が同相の場合，従来技術では配線Ａ(66)と配線Ｂ(6
7)のそれぞれの配線間容量に配線間容量が含まれるの
で，負荷が大きくなる。そのため，インバータ列６１
（Ｉ₆₁）のサイズは従来技術では１３．５であるのに対
し，本発明では配線間容量は含まれないので，１２．５
となり小さいサイズで良いことが示される。

【００７１】インバータ列６２（Ｉ₆₂）の負荷は出力負
荷容量６８であるので，従来技術の場合と本発明の場合
とでサイズは同じであり，いずれも２０である。配線Ａ
(66)と配線Ｂ(67)に印加される信号が逆相の場合，本発
明では配線Ａ(66)と配線Ｂ(67)の配線間容量は従来技術
の場合の２倍にする。そのため，本発明の場合の負荷が
大きくなり，インバータ列６１（Ｉ₆₁）のサイズは従来
技術では１３．５であるのに対し，本発明では１４．６
と大きくなる。

【００７２】インバータ列６２（Ｉ₆₂）の負荷は出力負
荷容量６８であるので，従来技術の場合と本発明の場合
とでサイズは同じであり，いずれも２０である。配線Ｂ
(67)のインバータ列６３（Ｉ₆₃），インバータ列６４
（Ｉ₆₄）も同様である。

【００７３】図８は，本発明の回路シミュレーションの
ための入力信号の例である。図８は位相が同相の場合の
シミュレーションのための入力信号である。図９は，本
発明の回路シミュレーション結果である。

【００７４】図９は，図６ (a)のインバータ列５１に図
８の信号を入力した時のＰ点の出力，および図６ (b)の
配線が隣合う２つのインバータ列６１とインバータ列６
３に図８の信号を入力した時のＱ点での出力を表す。実
線はＰ点（単独インバータ列）の出力であり，点線は従
来技術のＱ点の出力である。本発明のＱ点の出力（一点
鎖線）はＰ点（単独）に重複している。

【００７５】本発明では，インバータ列が単独の場合と
隣合う場合とで遅延時間が一致しているのに対し，従来
の方法ではインバータ列が隣り合う場合にはＭＯＳトラ
ンジスタのゲートサイズを大きく取り過ぎているので単
独の場合より１２ｐｓ速く出力されている。信号が同相
の場合にはインバータ列が隣り合っていてもインバータ
列が単独の場合と出力は同じである必要があるので，本
発明により求めたＭＯＳトランジスタのインバータ列は
理想的な回路特性を得るために必要な正確なサイズであ
る。

【００７６】図１０は本発明の回路シミュレーションの
ための信号の例であり，位相が逆相の場合である。図１
１は，図６ (a)のインバータ列５１に図１０の信号Ｓを
入力した時のＰ点の出力，および図６ (b)の隣り合うイ
ンバータのインバータ列６１に信号Ｓ，インバータ列６
３に信号Ｔを入力したときのＱ点の出力を表す。

【００７７】実線はＰ点（単独インバータ列）の出力で
ある。一点鎖線は本発明のＱ点の出力であり，点線は従
来技術のＱ点の出力である。本発明では，インバータ列
が単独の場合と隣り合う場合とで遅延時間が２ｐｓのず
れはあるもののほぼ一致している。従来の方法で求めた
ＭＯＳトランジスタのサイズによる場合には，２２ｐｓ
遅く出力されている。隣り合うインバータ列に入力され
る信号が逆相でもインバータ列出力は，単独インバータ
列の場合と同じである必要があるので，本発明により求
めたＭＯＳトランジスタのサイズは理想的な回路特性を
得るために必要なサイズを表している。

【００７８】

【発明の効果】本発明によれば，配線間容量を正確に反
映した回路設計が可能になり，理想に近い特性の回路を
容易に設計できる。また，回路シミュレーションにおい
て配線間容量数を低減できるので回路シミュレーション
に必要なファイル容量を削減でき，シミュレーション時
間も高速化される。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図である。

【図２】本発明の原理説明図（同相）である。

【図３】本発明の原理説明図（逆相）である。

【図４】本発明のシステム構成の実施例を示す図であ
る。

【図５】本発明の回路抽出手段のフローチャートおよび
信号解析手段の例を示す図である。

【図６】本発明の実施例の説明図である。

【図７】本発明の実施例の説明図である。

【図８】本発明の回路シミュレーションのための入力信
号（同相の場合）を示す図である。

【図９】本発明の回路シミュレーション結果を示す図で
ある。

【図１０】本発明の回路シミュレーションのための入力
信号（逆相の場合）を示す図である。

【図１１】本発明の回路シミュレーション結果を示す図
である。

【図１２】従来の回路シミュレーション方法を示す図で
ある。

【図１３】従来の配線間容量抽出手段のフローチャート
である。

【図１４】従来の配線間容量の算出方法を示す図であ
る。

【符号の説明】

１：回路設計手段 ２：ネットリスト ２’：ネットリスト ３：回路シミュレーション手段 ４：回路特性 ５：回路レイアウト作成手段 ６：回路レイアウト ７：回路抽出手段 １１：配線間容量抽出装置 １１’：トランジスタ等抽出処理 １２：信号位相を解析し，配線間容量削除，修正の処理 １３：ネットリストを作成する処理

Claims (4)

【特許請求の範囲】
1. 【請求項１】 回路設計手段と，回路シミュレーション
   を行う回路シミュレーション手段と，回路レイアウト作
   成手段と，回路レイアウトから配線間容量を算出する回
   路抽出手段と，シミュレーション結果を出力する出力手
   段とを備えた回路シミュレーションシステムにおいて，
   回路設計手段により回路を作成し，作成した回路に対し
   てシミュレーション手段により回路シミュレーションを
   し，作成した回路に基づいて回路レイアウトを作成し，
   回路抽出手段により回路レイアウトの幾何学的形状と信
   号の位相に基づいて配線間容量を求め，該配線間容量を
   基に回路を作成し，回路シミュレーションを行うことを
   特徴とする回路シミュレーション方法。
2. 【請求項２】 配線レイアウトに基づいて求められた配
   線間容量のうち，信号位相が同相の配線どうしの配線間
   容量を削除することを特徴とする請求項１に記載の回路
   シミュレーション方法。
3. 【請求項３】 回路抽出手段は配線どうしに入力される
   信号の排他的論理和をとる信号解析手段を備え，排他的
   論理和に基づいて信号位相を判定することを特徴とする
   請求項１に記載の回路シミュレーション方法。
4. 【請求項４】 回路の配線レイアウトに基づいて配線間
   容量を求める配線間容量抽出装置において，配線間の信
   号位相が同相の場合には，配線間容量を削除し，配線間
   の信号位相が逆相の場合には配線間容量を配線レイアウ
   トに基づいて求めた配線間容量の２倍にすることを特徴
   とする配線間容量抽出装置。