JPH08221981A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- JPH08221981A JPH08221981A JP7013048A JP1304895A JPH08221981A JP H08221981 A JPH08221981 A JP H08221981A JP 7013048 A JP7013048 A JP 7013048A JP 1304895 A JP1304895 A JP 1304895A JP H08221981 A JPH08221981 A JP H08221981A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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Abstract
(57)【要約】
【目的】 データの書込を高周波で容易に行なうことが
できる同期型半導体記憶装置を提供する。 【構成】 １つのメモリアレイ１ａに対して、２系統の
グローバル信号入出力線対ＧＩＯおよびＧＩＯ′と、グ
ローバルＩＯ線対ＧＩＯまたはＧＩＯ′を１クロックサ
イクルずつ交互にライトバッファ群６０ａに接続するた
めの切換スイッチ３ａと、グローバルＩＯ線対ＧＩＯ′
またはＧＩＯを１クロックサイクルずつ交互にイコライ
ズ回路６１ａに接続するための切換スイッチ４ａとが設
けられる。１クロックサイクルの間に、一方のグローバ
ルＩＯ線対ＧＩＯを介してのデータの書込と他方のグロ
ーバルＩＯ線対ＧＩＯ′のイコライズとを並列に行なう
ことができる。
できる同期型半導体記憶装置を提供する。 【構成】 １つのメモリアレイ１ａに対して、２系統の
グローバル信号入出力線対ＧＩＯおよびＧＩＯ′と、グ
ローバルＩＯ線対ＧＩＯまたはＧＩＯ′を１クロックサ
イクルずつ交互にライトバッファ群６０ａに接続するた
めの切換スイッチ３ａと、グローバルＩＯ線対ＧＩＯ′
またはＧＩＯを１クロックサイクルずつ交互にイコライ
ズ回路６１ａに接続するための切換スイッチ４ａとが設
けられる。１クロックサイクルの間に、一方のグローバ
ルＩＯ線対ＧＩＯを介してのデータの書込と他方のグロ
ーバルＩＯ線対ＧＩＯ′のイコライズとを並列に行なう
ことができる。
Description
【０００１】
【産業上の利用分野】この発明は同期型半導体記憶装置
に関し、特に、外部クロック信号に同期して制御信号、
アドレス信号およびデータ信号を含む外部信号を取込む
同期型半導体記憶装置に関する。
に関し、特に、外部クロック信号に同期して制御信号、
アドレス信号およびデータ信号を含む外部信号を取込む
同期型半導体記憶装置に関する。
【０００２】
【従来の技術】主記憶として用いられるダイナミックラ
ンダムアクセスメモリ（以下、ＤＲＡＭと称す。）は高
速化されているものの、その動作速度は依然マイクロプ
ロセッサ（以下、ＭＰＵと称す。）の動作速度に追随す
ることができない。このため、ＤＲＡＭのアクセスタイ
ムおよびサイクルタイムがボトルネックとなり、システ
ム全体の性能が低下するということがよく言われる。近
年高速ＭＰＵのための主記憶としてクロック信号に同期
して動作する同期型ＤＲＡＭ（シンクロナスＤＲＡＭ；
以下、ＳＤＲＡＭと称す。）を用いることが提案されて
いる。高井らは１ビットごとにデータの書込を行なうパ
イプライン動作のＳＤＲＡＭを発表し（1993 Symposium
on VLSI circuit) 、Choiらは２ビットごとにデータの
書込を行なう２ビットプリフェッチのＳＤＲＡＭを発表
した（1993 Symposium on VLSI circuit) 。以下、パイ
プライン動作のＳＤＲＡＭと２ビットプリフェッチのＳ
ＤＲＡＭを順に説明する。
ンダムアクセスメモリ（以下、ＤＲＡＭと称す。）は高
速化されているものの、その動作速度は依然マイクロプ
ロセッサ（以下、ＭＰＵと称す。）の動作速度に追随す
ることができない。このため、ＤＲＡＭのアクセスタイ
ムおよびサイクルタイムがボトルネックとなり、システ
ム全体の性能が低下するということがよく言われる。近
年高速ＭＰＵのための主記憶としてクロック信号に同期
して動作する同期型ＤＲＡＭ（シンクロナスＤＲＡＭ；
以下、ＳＤＲＡＭと称す。）を用いることが提案されて
いる。高井らは１ビットごとにデータの書込を行なうパ
イプライン動作のＳＤＲＡＭを発表し（1993 Symposium
on VLSI circuit) 、Choiらは２ビットごとにデータの
書込を行なう２ビットプリフェッチのＳＤＲＡＭを発表
した（1993 Symposium on VLSI circuit) 。以下、パイ
プライン動作のＳＤＲＡＭと２ビットプリフェッチのＳ
ＤＲＡＭを順に説明する。
【０００３】図１９は従来のパイプライン動作のＳＤＲ
ＡＭの主要部の構成を機能的に示すブロック図である。
図１９においては、×８ビット構成のＳＤＲＡＭの１ビ
ットの入出力データに関連する機能的部分の構成が示さ
れる。データ入出力端子ＤＱｉに関連するアレイ部分
は、バンク＃１を構成するメモリアレイ５１ａと、バン
ク＃２を構成するメモリアレイ５１ｂを含む。
ＡＭの主要部の構成を機能的に示すブロック図である。
図１９においては、×８ビット構成のＳＤＲＡＭの１ビ
ットの入出力データに関連する機能的部分の構成が示さ
れる。データ入出力端子ＤＱｉに関連するアレイ部分
は、バンク＃１を構成するメモリアレイ５１ａと、バン
ク＃２を構成するメモリアレイ５１ｂを含む。
【０００４】バンク＃１のメモリアレイ５１ａに対して
は、アドレス信号Ｘ０〜Ｘｊをデコードしてメモリアレ
イ５１ａの対応の行を選択する複数のロウデコーダを含
むＸデコーダ群５２ａと、列アドレス信号Ｙ３〜Ｙｋを
デコードしてメモリアレイ５１ａの対応の列を選択する
列選択信号を発生する複数のコラムデコーダを含むＹデ
コーダ群５３ａと、メモリアレイ５１ａの選択された行
に接続されるメモリセルのデータを検知し増幅するセン
スアンプ群５４ａとが設けられる。
は、アドレス信号Ｘ０〜Ｘｊをデコードしてメモリアレ
イ５１ａの対応の行を選択する複数のロウデコーダを含
むＸデコーダ群５２ａと、列アドレス信号Ｙ３〜Ｙｋを
デコードしてメモリアレイ５１ａの対応の列を選択する
列選択信号を発生する複数のコラムデコーダを含むＹデ
コーダ群５３ａと、メモリアレイ５１ａの選択された行
に接続されるメモリセルのデータを検知し増幅するセン
スアンプ群５４ａとが設けられる。
【０００５】Ｘデコーダ群５２ａは、メモリアレイ５１
ａの各ワード線に対応して設けられるロウデコーダを含
む。アドレス信号Ｘ０〜Ｘｊに従って対応のロウデコー
ダが選択状態となり、選択状態とされたロウデコーダに
対して設けられたワード線が選択状態となる。
ａの各ワード線に対応して設けられるロウデコーダを含
む。アドレス信号Ｘ０〜Ｘｊに従って対応のロウデコー
ダが選択状態となり、選択状態とされたロウデコーダに
対して設けられたワード線が選択状態となる。
【０００６】Ｙデコーダ群５３ａは、メモリアレイ５１
ａの列選択線それぞれに対して設けられるコラムデコー
ダを含む。１本の列選択線は、８対のビット線を選択状
態とする。Ｘデコーダ群５２ａおよびＹデコーダ群５３
ａにより、メモリアレイ５１ａにおいて８ビットのメモ
リセルが同時に選択状態とされる。Ｘデコーダ群５２ａ
およびＹデコーダ群５３ａは、それぞれバンク指定信号
Ｂ１により活性化されるように示される。
ａの列選択線それぞれに対して設けられるコラムデコー
ダを含む。１本の列選択線は、８対のビット線を選択状
態とする。Ｘデコーダ群５２ａおよびＹデコーダ群５３
ａにより、メモリアレイ５１ａにおいて８ビットのメモ
リセルが同時に選択状態とされる。Ｘデコーダ群５２ａ
およびＹデコーダ群５３ａは、それぞれバンク指定信号
Ｂ１により活性化されるように示される。
【０００７】バンク＃１には、さらに、センスアンプ群
５４ａにより検知増幅されたデータを伝達するとともに
書込データをメモリアレイ５１ａの選択されたメモリセ
ルへ伝達するための内部データ伝達線（グローバルＩＯ
線）のバスＧＩＯが設けられる。グローバルＩＯ線バス
ＧＩＯは同時に選択された８ビットのメモリセルと同時
にデータの授受を行なうために８対のグローバルＩＯ線
を含む。
５４ａにより検知増幅されたデータを伝達するとともに
書込データをメモリアレイ５１ａの選択されたメモリセ
ルへ伝達するための内部データ伝達線（グローバルＩＯ
線）のバスＧＩＯが設けられる。グローバルＩＯ線バス
ＧＩＯは同時に選択された８ビットのメモリセルと同時
にデータの授受を行なうために８対のグローバルＩＯ線
を含む。
【０００８】データ読出のために、バンク＃１において
グローバルＩＯ線バスＧＩＯ上のデータをプリアンプ活
性化信号φＰＡ１に応答して活性化されて増幅するプリ
アンプ群５５ａと、プリアンプ群５５ａで増幅されたデ
ータを格納するためのリード用レジスタ５６ａと、リー
ド用レジスタ５６ａに格納されたデータを順次出力する
ための出力バッファ５７ａとが設けられる。
グローバルＩＯ線バスＧＩＯ上のデータをプリアンプ活
性化信号φＰＡ１に応答して活性化されて増幅するプリ
アンプ群５５ａと、プリアンプ群５５ａで増幅されたデ
ータを格納するためのリード用レジスタ５６ａと、リー
ド用レジスタ５６ａに格納されたデータを順次出力する
ための出力バッファ５７ａとが設けられる。
【０００９】プリアンプ群５５ａおよびリード用レジス
タ５６ａは、８対のグローバルＩＯ線に対応してそれぞ
れ８ビット幅の構成を備える。リード用レジスタ５６ａ
は、レジスタ活性化信号φＲｒ１に応答してプリアンプ
群５５ａの出力するデータをラッチしかつ順次出力す
る。
タ５６ａは、８対のグローバルＩＯ線に対応してそれぞ
れ８ビット幅の構成を備える。リード用レジスタ５６ａ
は、レジスタ活性化信号φＲｒ１に応答してプリアンプ
群５５ａの出力するデータをラッチしかつ順次出力す
る。
【００１０】出力バッファ５７ａは、出力イネーブル信
号φＯＥ１に応答して、リード用レジスタ５６ａから順
次出力される８ビットのデータをデータ入出力端子ＤＱ
ｉへ伝達する。図１９においては、データ入出力端子Ｄ
Ｑｉを介してデータ入力およびデータ出力が行なわれる
ように示される。このデータ入力およびデータ出力は別
々の端子を介して行なわれる構成であってもよい。
号φＯＥ１に応答して、リード用レジスタ５６ａから順
次出力される８ビットのデータをデータ入出力端子ＤＱ
ｉへ伝達する。図１９においては、データ入出力端子Ｄ
Ｑｉを介してデータ入力およびデータ出力が行なわれる
ように示される。このデータ入力およびデータ出力は別
々の端子を介して行なわれる構成であってもよい。
【００１１】データの書込を行なうために、入力バッフ
ァ活性化信号φＤＢ１に応答して活性化され、データ入
出力端子ＤＱｉに与えられた入力データから内部書込デ
ータを生成する１ビット幅の入力バッファ５８ａと、レ
ジスタ活性化信号φＲｗ１に応答して活性化され、入力
バッファ５８ａから伝達された書込データを順次（ラッ
プアドレスに従って）格納するライト用レジスタ５９ａ
と、書込バッファ活性化信号φＷＢ１に応答して活性化
され、ライト用レジスタ５９ａに格納されたデータを増
幅してグローバルＩＯ線対バスＧＩＯへ伝達するライト
バッファ群６０ａと、イコライズ回路活性化信号φＥＱ
１に応答して活性化され、グローバルＩＯ線対バスＧＩ
Ｏのイコライズを行なうイコライズ回路群６１ａとが設
けられる。
ァ活性化信号φＤＢ１に応答して活性化され、データ入
出力端子ＤＱｉに与えられた入力データから内部書込デ
ータを生成する１ビット幅の入力バッファ５８ａと、レ
ジスタ活性化信号φＲｗ１に応答して活性化され、入力
バッファ５８ａから伝達された書込データを順次（ラッ
プアドレスに従って）格納するライト用レジスタ５９ａ
と、書込バッファ活性化信号φＷＢ１に応答して活性化
され、ライト用レジスタ５９ａに格納されたデータを増
幅してグローバルＩＯ線対バスＧＩＯへ伝達するライト
バッファ群６０ａと、イコライズ回路活性化信号φＥＱ
１に応答して活性化され、グローバルＩＯ線対バスＧＩ
Ｏのイコライズを行なうイコライズ回路群６１ａとが設
けられる。
【００１２】ライトバッファ群６０ａおよびライトレジ
スタ５９ａはそれぞれ８ビット幅を有する。
スタ５９ａはそれぞれ８ビット幅を有する。
【００１３】バンク＃２も同様に、メモリアレイ５１
ｂ、Ｘデコーダ群５２ｂ、Ｙデコーダ群５３ｂ、センス
アンプ活性化信号φＳＡ２に応答して活性化されるセン
スアンプ群５４ｂ、プリアンプ活性化信号φＰＡ２に応
答して活性化されるプリアンプ群５５ｂ、レジスタ活性
化信号φＲｒ２に応答して活性化されるリード用レジス
タ５６ｂ、出力イネーブル信号φＯＥ２に応答して活性
化される出力バッファ５７ｂ、イコライズ回路活性化信
号φＥＱ２に応答して活性化されるイコライズ回路群６
１ｂ、バッファ活性化信号φＷＢ２に応答して活性化さ
れるライトバッファ群６０ｂ、レジスタ活性化信号φＲ
ｗに応答して活性化されるライト用レジスタ５９ｂ、お
よびバッファ活性化信号φＤＢ２に応答して活性化され
る入力バッファ５８ｂを含む。
ｂ、Ｘデコーダ群５２ｂ、Ｙデコーダ群５３ｂ、センス
アンプ活性化信号φＳＡ２に応答して活性化されるセン
スアンプ群５４ｂ、プリアンプ活性化信号φＰＡ２に応
答して活性化されるプリアンプ群５５ｂ、レジスタ活性
化信号φＲｒ２に応答して活性化されるリード用レジス
タ５６ｂ、出力イネーブル信号φＯＥ２に応答して活性
化される出力バッファ５７ｂ、イコライズ回路活性化信
号φＥＱ２に応答して活性化されるイコライズ回路群６
１ｂ、バッファ活性化信号φＷＢ２に応答して活性化さ
れるライトバッファ群６０ｂ、レジスタ活性化信号φＲ
ｗに応答して活性化されるライト用レジスタ５９ｂ、お
よびバッファ活性化信号φＤＢ２に応答して活性化され
る入力バッファ５８ｂを含む。
【００１４】バンク＃１の構成とバンク＃２の構成は同
一である。リード用レジスタ５６ａおよび５６ｂならび
にライト用レジスタ５９ａおよび５９ｂを設けることに
より１つのデータ入出力端子ＤＱｉに対し高速のクロッ
ク信号に同期してデータの入出力を行なうことが可能と
なる。
一である。リード用レジスタ５６ａおよび５６ｂならび
にライト用レジスタ５９ａおよび５９ｂを設けることに
より１つのデータ入出力端子ＤＱｉに対し高速のクロッ
ク信号に同期してデータの入出力を行なうことが可能と
なる。
【００１５】バンク＃１および＃２に対する各制御信号
については、バンク指定信号Ｂ１およびＢ２に従ってい
ずれか一方のバンクに対する制御信号のみが発生され
る。
については、バンク指定信号Ｂ１およびＢ２に従ってい
ずれか一方のバンクに対する制御信号のみが発生され
る。
【００１６】図１９に示す機能ブロック３００が各デー
タ入出力端子に対して設けられる。×８ビット構成のＳ
ＤＲＡＭの場合、機能ブロック３００を８個含む。
タ入出力端子に対して設けられる。×８ビット構成のＳ
ＤＲＡＭの場合、機能ブロック３００を８個含む。
【００１７】バンク＃１および＃２をほぼ同一構成と
し、バンク指定信号Ｂ１およびＢ２により一方のみを選
択することにより、バンク＃１および＃２は互いにほぼ
完全に独立して動作することが可能となる。
し、バンク指定信号Ｂ１およびＢ２により一方のみを選
択することにより、バンク＃１および＃２は互いにほぼ
完全に独立して動作することが可能となる。
【００１８】データ読出用レジスタ５６ａおよび５６ｂ
とデータ書込用のレジスタ５９ａおよび５９ｂとを別々
に設けるとともにそれぞれバンク＃１および＃２に対し
て設けることにより、データ読出および書込の動作モー
ド切換時およびバンク切換時においてデータが衝突する
ことがなく、正確なデータの読出および書込を実行する
ことができる。
とデータ書込用のレジスタ５９ａおよび５９ｂとを別々
に設けるとともにそれぞれバンク＃１および＃２に対し
て設けることにより、データ読出および書込の動作モー
ド切換時およびバンク切換時においてデータが衝突する
ことがなく、正確なデータの読出および書込を実行する
ことができる。
【００１９】バンク＃１および＃２をそれぞれ独立に駆
動するための制御系として、第１の制御信号発生回路６
２、第２の制御信号発生回路６３およびクロックカウン
タ６４が設けられる。
動するための制御系として、第１の制御信号発生回路６
２、第２の制御信号発生回路６３およびクロックカウン
タ６４が設けられる。
【００２０】第２の制御信号発生回路６２は、外部から
与えられる制御信号、すなわち、外部ロウアドレススト
ローブ信号ｅｘｔ．／ＲＡＳ、外部コラムアドレススト
ローブ信号ｅｘｔ．／ＣＡＳ、外部出力イネーブル信号
ｅｘｔ．／ＯＥ、外部書込イネーブル信号（書込許可信
号）ｅｘｔ．／ＷＥおよびマスク指示信号ＷＭをたとえ
ばシステムクロックである外部クロック信号ＣＬＫに同
期して取込み、内部制御信号φｘａ、φｙａ、φＷ、φ
Ｏ、φＲ、およびφＣを発生する。
与えられる制御信号、すなわち、外部ロウアドレススト
ローブ信号ｅｘｔ．／ＲＡＳ、外部コラムアドレススト
ローブ信号ｅｘｔ．／ＣＡＳ、外部出力イネーブル信号
ｅｘｔ．／ＯＥ、外部書込イネーブル信号（書込許可信
号）ｅｘｔ．／ＷＥおよびマスク指示信号ＷＭをたとえ
ばシステムクロックである外部クロック信号ＣＬＫに同
期して取込み、内部制御信号φｘａ、φｙａ、φＷ、φ
Ｏ、φＲ、およびφＣを発生する。
【００２１】第２の制御信号発生回路６３は、バンク指
定信号Ｂ１およびＢ２と、内部制御信号φＷ、φＯ、φ
ＲおよびφＣとクロックカウンタ６４の出力に応答して
バンク＃１および＃２をそれぞれ独立に駆動するための
制御信号、すなわち、イコライズ回路活性化信号φＥＱ
１、φＥＱ２、センスアンプ活性化信号φＳＡ１、φＳ
Ａ２、プリアンプ活性化信号φＰＡ１、φＰＡ２、ライ
トバッファ活性化信号φＷＢ１、φＷＢ２、入力バッフ
ァ活性化信号φＤＢ１、φＤＢ２、および出力バッファ
活性化信号φＯＥ１、φＯＥ２を発生する。
定信号Ｂ１およびＢ２と、内部制御信号φＷ、φＯ、φ
ＲおよびφＣとクロックカウンタ６４の出力に応答して
バンク＃１および＃２をそれぞれ独立に駆動するための
制御信号、すなわち、イコライズ回路活性化信号φＥＱ
１、φＥＱ２、センスアンプ活性化信号φＳＡ１、φＳ
Ａ２、プリアンプ活性化信号φＰＡ１、φＰＡ２、ライ
トバッファ活性化信号φＷＢ１、φＷＢ２、入力バッフ
ァ活性化信号φＤＢ１、φＤＢ２、および出力バッファ
活性化信号φＯＥ１、φＯＥ２を発生する。
【００２２】ＳＤＲＡＭはさらに、周辺回路として、内
部制御信号φｘａに応答して外部アドレス信号ｅｘｔ．
／Ａ０ないしｅｘｔ．／Ａｉを取込み、内部アドレス信
号Ｘ０〜Ｘｊとバンク選択信号Ｂ１およびＢ２を発生す
るＸアドレスバッファ６５と、内部制御信号φｙａに応
答して活性化され、列選択線を指定するための列選択信
号Ｙ３〜Ｙｋと、連続アクセス時における最初のビット
線対（列）を指定するラップアドレス用ビットＹ０〜Ｙ
２と、バンク指定信号Ｂ１およびＢ２を発生するＹアド
レスバッファ６６と、ラップアドレスＷＹ０〜ＷＹ７と
リード用レジスタ５６ａおよび５６ｂを制御するための
レジスタ駆動用信号φＲｒ１およびφＲ２ならびにライ
ト用レジスタ５９ａおよび５９ｂを駆動するための制御
信号φＲｗ１およびφＲｗ２を発生するレジスタ制御回
路６７を含む。
部制御信号φｘａに応答して外部アドレス信号ｅｘｔ．
／Ａ０ないしｅｘｔ．／Ａｉを取込み、内部アドレス信
号Ｘ０〜Ｘｊとバンク選択信号Ｂ１およびＢ２を発生す
るＸアドレスバッファ６５と、内部制御信号φｙａに応
答して活性化され、列選択線を指定するための列選択信
号Ｙ３〜Ｙｋと、連続アクセス時における最初のビット
線対（列）を指定するラップアドレス用ビットＹ０〜Ｙ
２と、バンク指定信号Ｂ１およびＢ２を発生するＹアド
レスバッファ６６と、ラップアドレスＷＹ０〜ＷＹ７と
リード用レジスタ５６ａおよび５６ｂを制御するための
レジスタ駆動用信号φＲｒ１およびφＲ２ならびにライ
ト用レジスタ５９ａおよび５９ｂを駆動するための制御
信号φＲｗ１およびφＲｗ２を発生するレジスタ制御回
路６７を含む。
【００２３】レジスタ制御回路６７へは、またバンク指
定信号Ｂ１およびＢ２が与えられ、選択されたバンクに
対してのみレジスタ駆動用信号が発生される。
定信号Ｂ１およびＢ２が与えられ、選択されたバンクに
対してのみレジスタ駆動用信号が発生される。
【００２４】図２０は、従来のＳＤＲＡＭのチップレイ
アウトを示す図である。図２０においては、一例とし
て、２Ｍワード×８ビット構成の１６ＭビットＳＤＲＡ
Ｍのチップレイアウトが示される。
アウトを示す図である。図２０においては、一例とし
て、２Ｍワード×８ビット構成の１６ＭビットＳＤＲＡ
Ｍのチップレイアウトが示される。
【００２５】ＳＤＲＡＭは、各々が４Ｍビットの記憶容
量を有する４つのメモリマットＭＭ１ないしＭＭ４を含
む。メモリマットＭＭ１ないしＭＭ４の各々は、それぞ
れ２５６Ｋビットの記憶容量を有する１６個のメモリア
レイＭＡ１〜ＭＡ１６を含む。
量を有する４つのメモリマットＭＭ１ないしＭＭ４を含
む。メモリマットＭＭ１ないしＭＭ４の各々は、それぞ
れ２５６Ｋビットの記憶容量を有する１６個のメモリア
レイＭＡ１〜ＭＡ１６を含む。
【００２６】メモリマットＭＭ１ないしＭＭ４の一方側
にチップ長辺方向に沿ってロウデコーダＲＤ１ないしＲ
Ｄ４がそれぞれ配置される。また、メモリマットＭＭ１
ないしＭＭ４のチップ中央側に、短辺方向に沿ってコラ
ムデコーダＣＤ１ないしＣＤ４がそれぞれ配置される。
コラムデコーダＣＤ（コラムデコーダＣＤ１ないしＣＤ
４を総称的に示す場合、符号ＣＤを用いる）の出力に
は、それぞれ、対応のメモリマットＭＭ（メモリマット
ＭＭ１ないしＭＭ４を総称的に示す場合、ＭＭを用い
る）の各アレイを横切って延びる列選択線ＣＳＬが配置
される。１本の列選択線ＣＳＬは、４対のビット線を同
時に選択状態とする。
にチップ長辺方向に沿ってロウデコーダＲＤ１ないしＲ
Ｄ４がそれぞれ配置される。また、メモリマットＭＭ１
ないしＭＭ４のチップ中央側に、短辺方向に沿ってコラ
ムデコーダＣＤ１ないしＣＤ４がそれぞれ配置される。
コラムデコーダＣＤ（コラムデコーダＣＤ１ないしＣＤ
４を総称的に示す場合、符号ＣＤを用いる）の出力に
は、それぞれ、対応のメモリマットＭＭ（メモリマット
ＭＭ１ないしＭＭ４を総称的に示す場合、ＭＭを用い
る）の各アレイを横切って延びる列選択線ＣＳＬが配置
される。１本の列選択線ＣＳＬは、４対のビット線を同
時に選択状態とする。
【００２７】内部データを伝達するためのグローバルＩ
Ｏ線対ＧＩＯがまた、メモリマットＭＭの長辺方向に沿
って各アレイを横切るように配置される。
Ｏ線対ＧＩＯがまた、メモリマットＭＭの長辺方向に沿
って各アレイを横切るように配置される。
【００２８】メモリマットＭＭ１ないしＭＭ４のそれぞ
れに対して、チップ中央側に、選択されたメモリセルが
読出されたデータの増幅を行なうためのプリアンプＰＡ
と選択されたメモリセルへの書込データを伝達するため
のライトバッファＷＢとからなる入出力回路ＰＷ１ない
しＰＷ４が配置される。
れに対して、チップ中央側に、選択されたメモリセルが
読出されたデータの増幅を行なうためのプリアンプＰＡ
と選択されたメモリセルへの書込データを伝達するため
のライトバッファＷＢとからなる入出力回路ＰＷ１ない
しＰＷ４が配置される。
【００２９】チップ中央部には、アドレス信号を発生す
るための回路および制御信号を発生するための回路など
を含む周辺回路ＰＨが配置される。
るための回路および制御信号を発生するための回路など
を含む周辺回路ＰＨが配置される。
【００３０】図２０に示すＳＤＲＡＭは、図１９に示す
ように、互いに独立にプリチャージ動作および活性化動
作（ワード線選択およびセンス動作ならびに列選択動
作）を行なうことのできる２つのバンク＃１および＃２
を備える。バンク＃１は、メモリマットＭＭ１およびＭ
Ｍ２を含み、バンク＃２はメモリマットＭＭ３およびＭ
Ｍ４を含む。このバンクの数は、変更可能である。
ように、互いに独立にプリチャージ動作および活性化動
作（ワード線選択およびセンス動作ならびに列選択動
作）を行なうことのできる２つのバンク＃１および＃２
を備える。バンク＃１は、メモリマットＭＭ１およびＭ
Ｍ２を含み、バンク＃２はメモリマットＭＭ３およびＭ
Ｍ４を含む。このバンクの数は、変更可能である。
【００３１】メモリマットＭＭ１ないしＭＭ４の各々
は、２つのアレイブロック（記憶容量２Ｍビット）を備
える。１つのアレイブロックはメモリアレイＭＡ１ない
しＭＡ８から構成され、他方のアレイブロックはメモリ
アレイＭＡ９ないしＭＡ１６から構成される。１つのア
レイブロックにおいて最大１つのメモリアレイが選択さ
れる。
は、２つのアレイブロック（記憶容量２Ｍビット）を備
える。１つのアレイブロックはメモリアレイＭＡ１ない
しＭＡ８から構成され、他方のアレイブロックはメモリ
アレイＭＡ９ないしＭＡ１６から構成される。１つのア
レイブロックにおいて最大１つのメモリアレイが選択さ
れる。
【００３２】同時に活性化されるメモリアレイの数は４
個である。すなわち、選択されたバンクにおいて、各メ
モリマットの各アレイブロックから１つのメモリアレイ
が選択される。たとえば、メモリアレイＭＡ１６とＭＡ
７、ＭＡ１５とＭＡ８、ＭＡ１４とＭＡ５、ＭＡ１３と
ＭＡ６、ＭＡ１２とＭＡ３、ＭＡ１１とＭＡ４、ＭＡ１
０とＭＡ１、ＭＡ９とＭＡ２がペアで活性化される。図
１８においては、メモリマットＭＭ３のメモリアレイＭ
Ａ７およびＭＡ１６と、メモリマットＭＭ４のメモリア
レイＭＡ７およびＭＡ１６が活性化された状態が示され
る。
個である。すなわち、選択されたバンクにおいて、各メ
モリマットの各アレイブロックから１つのメモリアレイ
が選択される。たとえば、メモリアレイＭＡ１６とＭＡ
７、ＭＡ１５とＭＡ８、ＭＡ１４とＭＡ５、ＭＡ１３と
ＭＡ６、ＭＡ１２とＭＡ３、ＭＡ１１とＭＡ４、ＭＡ１
０とＭＡ１、ＭＡ９とＭＡ２がペアで活性化される。図
１８においては、メモリマットＭＭ３のメモリアレイＭ
Ａ７およびＭＡ１６と、メモリマットＭＭ４のメモリア
レイＭＡ７およびＭＡ１６が活性化された状態が示され
る。
【００３３】同時に選択される列選択線ＣＳＬの数は２
本である。１本の列選択線ＣＳＬは４対のビット線を選
択する。したがって、同時に２×４＝８ビットのメモリ
セルが選択される。
本である。１本の列選択線ＣＳＬは４対のビット線を選
択する。したがって、同時に２×４＝８ビットのメモリ
セルが選択される。
【００３４】入出力回路ＰＷは、対応のメモリマットＭ
Ｍの各メモリアレイに対し共通に利用される。１つの入
出力回路ＰＷに含まれるプリアンプＰＡおよびライトバ
ッファＷＢの数は、それぞれ４個であり、ＳＤＲＡＭ全
体ではそれぞれ１６個（＝４×４）である。
Ｍの各メモリアレイに対し共通に利用される。１つの入
出力回路ＰＷに含まれるプリアンプＰＡおよびライトバ
ッファＷＢの数は、それぞれ４個であり、ＳＤＲＡＭ全
体ではそれぞれ１６個（＝４×４）である。
【００３５】チップ中央側に集中的に配置されるプリア
ンプＰＡおよびライトバッファＷＢ（入出力回路ＰＷ）
は、周辺回路ＰＨに含まれる制御回路により駆動され
る。これにより、プリアンプＰＡおよびライトバッファ
ＷＢの動作を制御するための信号線が短くなり、したが
って、信号線の負荷が小さくなり、高速動作を実現する
ことができる。
ンプＰＡおよびライトバッファＷＢ（入出力回路ＰＷ）
は、周辺回路ＰＨに含まれる制御回路により駆動され
る。これにより、プリアンプＰＡおよびライトバッファ
ＷＢの動作を制御するための信号線が短くなり、したが
って、信号線の負荷が小さくなり、高速動作を実現する
ことができる。
【００３６】また、周辺回路ＰＨをチップ中央部に集中
的に配置することにより、データの入出力がこのチップ
中央部を介して行なわれることとなり、パッケージ実装
時におけるピン配置としては、データ入出力端子がパッ
ケージ中央部に配置されることになる。したがって、周
辺回路ＰＨとデータ入出力端子との距離が短くなり、高
速でデータの入出力を行なうことができる。
的に配置することにより、データの入出力がこのチップ
中央部を介して行なわれることとなり、パッケージ実装
時におけるピン配置としては、データ入出力端子がパッ
ケージ中央部に配置されることになる。したがって、周
辺回路ＰＨとデータ入出力端子との距離が短くなり、高
速でデータの入出力を行なうことができる。
【００３７】図２１は、図２０に示すＳＤＲＡＭのＩＯ
線の配置を具体的に示す図である。図２１において、２
つの２ＭビットメモリアレイＭＳＡ１およびＭＳＡ２が
示される。２ＭビットメモリアレイＭＳＡ２は、チップ
中央部から遠い位置に配置される２Ｍビットアレイブロ
ックであり、２ＭビットメモリアレイＭＳＡ１は、チッ
プ中央部に近い２Ｍビットアレイブロックを示す。
線の配置を具体的に示す図である。図２１において、２
つの２ＭビットメモリアレイＭＳＡ１およびＭＳＡ２が
示される。２ＭビットメモリアレイＭＳＡ２は、チップ
中央部から遠い位置に配置される２Ｍビットアレイブロ
ックであり、２ＭビットメモリアレイＭＳＡ１は、チッ
プ中央部に近い２Ｍビットアレイブロックを示す。
【００３８】２ＭビットメモリアレイＭＳＡ１およびＭ
ＳＡ２は、ともに、８行８列に配置された６４個の３２
ＫビットメモリアレイＭＫを含む。ワード線ＷＬの方向
に沿って隣接する３２ＫビットメモリアレイＭＫの間に
はワード線シャント領域ＷＳが設けられる。通常、ＤＲ
ＡＭにおいては、ワード線の抵抗を下げるためにポリシ
リコンで構成されるワード線ＷＬと平行にアルミニウム
などの低抵抗の金属配線を配置し、このポリシリコンワ
ード線と低抵抗の金属配線とを所定の間隔で電気的に接
続する。このポリシリコンワード線と低抵抗の金属配線
とを接続するための領域をワード線シャント領域と称す
る。このワード線シャント領域においては、ビット線Ｂ
Ｌの下層に存在するポリシリコンワード線とビット線の
上層に存在する低抵抗の金属配線層とを接続する必要が
あるため、この領域においてはビット線すなわちメモリ
セルが存在しない。
ＳＡ２は、ともに、８行８列に配置された６４個の３２
ＫビットメモリアレイＭＫを含む。ワード線ＷＬの方向
に沿って隣接する３２ＫビットメモリアレイＭＫの間に
はワード線シャント領域ＷＳが設けられる。通常、ＤＲ
ＡＭにおいては、ワード線の抵抗を下げるためにポリシ
リコンで構成されるワード線ＷＬと平行にアルミニウム
などの低抵抗の金属配線を配置し、このポリシリコンワ
ード線と低抵抗の金属配線とを所定の間隔で電気的に接
続する。このポリシリコンワード線と低抵抗の金属配線
とを接続するための領域をワード線シャント領域と称す
る。このワード線シャント領域においては、ビット線Ｂ
Ｌの下層に存在するポリシリコンワード線とビット線の
上層に存在する低抵抗の金属配線層とを接続する必要が
あるため、この領域においてはビット線すなわちメモリ
セルが存在しない。
【００３９】メモリマットＭＭの長辺に沿って１つのグ
ローバルＩＯ線対ＧＩＯが配置される。また、図２１に
示される７つのワード線シャント領域ＷＳ１ないしＷＳ
７のうちの３つのワード線シャント領域ＷＳ２、ＷＳ４
およびＷＳ６の各々にグローバルＩＯ線対が１つずつ配
置される。２つのグローバルＩＯ線対が１つの２Ｍビッ
トメモリアレイＭＳＡにより利用される。
ローバルＩＯ線対ＧＩＯが配置される。また、図２１に
示される７つのワード線シャント領域ＷＳ１ないしＷＳ
７のうちの３つのワード線シャント領域ＷＳ２、ＷＳ４
およびＷＳ６の各々にグローバルＩＯ線対が１つずつ配
置される。２つのグローバルＩＯ線対が１つの２Ｍビッ
トメモリアレイＭＳＡにより利用される。
【００４０】グローバルＩＯ線対ＧＩＯと選択された２
５６ＫビットメモリアレイＭＡとを接続するためにロー
カルＩＯ線対ＬＩＯが設けられる。１つの２５６Ｋビッ
トメモリアレイＭＡに対して、一方側に配設されるロー
カルＩＯ線対ＬＩＯと他方側に配設されるローカルＩＯ
線対ＬＩＯと合計２対のローカルＩＯ線対ＬＩＯが配置
される。ローカルＩＯ線対ＬＩＯは、隣接する２つの２
５６ＫビットメモリアレイＭＡによって共有される。
５６ＫビットメモリアレイＭＡとを接続するためにロー
カルＩＯ線対ＬＩＯが設けられる。１つの２５６Ｋビッ
トメモリアレイＭＡに対して、一方側に配設されるロー
カルＩＯ線対ＬＩＯと他方側に配設されるローカルＩＯ
線対ＬＩＯと合計２対のローカルＩＯ線対ＬＩＯが配置
される。ローカルＩＯ線対ＬＩＯは、隣接する２つの２
５６ＫビットメモリアレイＭＡによって共有される。
【００４１】グローバルＩＯ線対ＧＩＯとローカルＩＯ
線対ＬＩＯとを接続するためにブロック選択スイッチＢ
Ｓが配置される。ブロック選択スイッチＢＳは、メモリ
マットＭＭの端部と３つのワード線シャント領域ＷＳ
２、ＷＳ４およびＷＳ６に順に１つずつ配置される。
線対ＬＩＯとを接続するためにブロック選択スイッチＢ
Ｓが配置される。ブロック選択スイッチＢＳは、メモリ
マットＭＭの端部と３つのワード線シャント領域ＷＳ
２、ＷＳ４およびＷＳ６に順に１つずつ配置される。
【００４２】コラムデコーダからの列選択信号を伝達す
る列選択線ＣＳＬは、メモリマットＭＭにおいて１本が
選択状態とされる。１本の列選択線ＣＳＬはチップ中央
部から遠い２ＭビットメモリアレイＭＳＡ２において２
つのビット線対ＢＬＰを選択して対応のローカルＩＯ線
対ＬＩＯへ接続しかつチップ中央部に近い２Ｍビットメ
モリアレイＭＳＡ１において２つのビット線対ＢＬＰを
選択して対応のローカルＩＯ線対ＬＩＯへ接続する。
る列選択線ＣＳＬは、メモリマットＭＭにおいて１本が
選択状態とされる。１本の列選択線ＣＳＬはチップ中央
部から遠い２ＭビットメモリアレイＭＳＡ２において２
つのビット線対ＢＬＰを選択して対応のローカルＩＯ線
対ＬＩＯへ接続しかつチップ中央部に近い２Ｍビットメ
モリアレイＭＳＡ１において２つのビット線対ＢＬＰを
選択して対応のローカルＩＯ線対ＬＩＯへ接続する。
【００４３】すなわち、１本の列選択線ＣＳＬにより４
つのビット線対ＢＬＰが選択状態とされ、ローカルＩＯ
線対ＬＩＯを介して４つのグローバルＩＯ線対ＧＩＯに
接続される。２つのメモリマットＭＭが選択され、かつ
１つのメモリマットＭＭにおいて４つのビット線対ＢＬ
Ｐが選択されるため、合計８つのビット線対ＢＬＰが選
択されることになり、全体で合計８ビットのメモリセル
に同時にアクセスすることが可能である。
つのビット線対ＢＬＰが選択状態とされ、ローカルＩＯ
線対ＬＩＯを介して４つのグローバルＩＯ線対ＧＩＯに
接続される。２つのメモリマットＭＭが選択され、かつ
１つのメモリマットＭＭにおいて４つのビット線対ＢＬ
Ｐが選択されるため、合計８つのビット線対ＢＬＰが選
択されることになり、全体で合計８ビットのメモリセル
に同時にアクセスすることが可能である。
【００４４】図２２は図２１のＺ部拡大図である。図２
２において、メモリアレイは、いわゆる交互配置型シェ
アードセンスアンプ構成を備える。すなわち、メモリア
レイＭＫ１とＭＫ２で共用されるローカルＩＯ線対ＬＩ
Ｏ２とセンスアンプ列ＳＡＣ２がメモリアレイＭＫ１と
ＭＫ２の間の領域に設けられる。センスアンプ列ＳＡＣ
２のセンスアンプＳＡは、メモリアレイＭＫ１およびＭ
ＭＫ２のたとえば偶数番のビット線対ＢＬＰに対応して
設けられる。
２において、メモリアレイは、いわゆる交互配置型シェ
アードセンスアンプ構成を備える。すなわち、メモリア
レイＭＫ１とＭＫ２で共用されるローカルＩＯ線対ＬＩ
Ｏ２とセンスアンプ列ＳＡＣ２がメモリアレイＭＫ１と
ＭＫ２の間の領域に設けられる。センスアンプ列ＳＡＣ
２のセンスアンプＳＡは、メモリアレイＭＫ１およびＭ
ＭＫ２のたとえば偶数番のビット線対ＢＬＰに対応して
設けられる。
【００４５】また、メモリアレイＭＫ２とＭＫ３で共用
されるローカルＩＯ線対ＬＩＯ３とセンスアンプ列ＳＡ
Ｃ３がメモリアレイＭＫ２とＭＫ３の間の領域に設けら
れる。センスアンプ列ＳＡＣ２のセンスアンプＳＡは、
メモリアレイＭＫ２およびＭＫ３のたとえば奇数番のビ
ット線対ＢＬＰに対応して設けられる。
されるローカルＩＯ線対ＬＩＯ３とセンスアンプ列ＳＡ
Ｃ３がメモリアレイＭＫ２とＭＫ３の間の領域に設けら
れる。センスアンプ列ＳＡＣ２のセンスアンプＳＡは、
メモリアレイＭＫ２およびＭＫ３のたとえば奇数番のビ
ット線対ＢＬＰに対応して設けられる。
【００４６】たとえばメモリアレイＭＫ２が選択された
場合は、図２２に示すように、センスアンプ列ＳＡＣ２
およびＳＡＣ３の各センスアンプＳＡはメモリアレイＭ
Ｋ２の対応のビット線対と接続される。センスアンプ列
ＳＡＣ２のうちの選択された列に対応するセンスアンプ
ＳＡはローカルＩＯ線対ＬＩＯ２に接続され、さらにブ
ロック選択スイッチＢＳを介してグローバルＩＯ線対Ｇ
ＩＯに接続される。また、センスアンプ列ＳＡＣ３のう
ちの選択された列に対応するセンスアンプＳＡはローカ
ルＩＯ線対ＬＩＯ３に接続され、さらに図示しないブロ
ック選択スイッチＢＳを介して図示しないグローバルＩ
Ｏ線対ＧＩＯに接続される。
場合は、図２２に示すように、センスアンプ列ＳＡＣ２
およびＳＡＣ３の各センスアンプＳＡはメモリアレイＭ
Ｋ２の対応のビット線対と接続される。センスアンプ列
ＳＡＣ２のうちの選択された列に対応するセンスアンプ
ＳＡはローカルＩＯ線対ＬＩＯ２に接続され、さらにブ
ロック選択スイッチＢＳを介してグローバルＩＯ線対Ｇ
ＩＯに接続される。また、センスアンプ列ＳＡＣ３のう
ちの選択された列に対応するセンスアンプＳＡはローカ
ルＩＯ線対ＬＩＯ３に接続され、さらに図示しないブロ
ック選択スイッチＢＳを介して図示しないグローバルＩ
Ｏ線対ＧＩＯに接続される。
【００４７】図２３は、１つの３２Ｋビットメモリアレ
イＭＫ２に関連する部分の構成を示す一部省略した回路
図である。図２３においては、簡単化のため、メモリア
レイＭＫ２のうちローカルＩＯ線対ＬＩＯ２およびセン
スアンプ列ＳＡＣ２に関連する部分のみが示され、ロー
カルＩＯ線対ＬＩＯ３およびセンスアンプ列ＳＡＣ３に
関連する部分は省略される。
イＭＫ２に関連する部分の構成を示す一部省略した回路
図である。図２３においては、簡単化のため、メモリア
レイＭＫ２のうちローカルＩＯ線対ＬＩＯ２およびセン
スアンプ列ＳＡＣ２に関連する部分のみが示され、ロー
カルＩＯ線対ＬＩＯ３およびセンスアンプ列ＳＡＣ３に
関連する部分は省略される。
【００４８】図２３を参照して、３２Ｋビットメモリア
レイＭＫ２は、ロウデコーダからの行選択信号が伝達さ
れるワード線ＷＬと、このワード線ＷＬと交差する方向
に配置されるビット線対ＢＬＰと、ワード線ＷＬとビッ
ト線対ＢＬＰとの交差部に対応して配置されるダイナミ
ック型メモリセルＭＣを含む。
レイＭＫ２は、ロウデコーダからの行選択信号が伝達さ
れるワード線ＷＬと、このワード線ＷＬと交差する方向
に配置されるビット線対ＢＬＰと、ワード線ＷＬとビッ
ト線対ＢＬＰとの交差部に対応して配置されるダイナミ
ック型メモリセルＭＣを含む。
【００４９】メモリセルＭＣは、アクセス用のトランジ
スタと、情報記憶用のキャパシタとを含む。ビット線対
ＢＬＰは、互いに相補な信号が伝達されるビット線ＢＬ
および／ＢＬを含む。図２３においては、ビット線ＢＬ
とワード線ＷＬとの交差部に対応してメモリセルＭＣが
配置されている状態が示される。
スタと、情報記憶用のキャパシタとを含む。ビット線対
ＢＬＰは、互いに相補な信号が伝達されるビット線ＢＬ
および／ＢＬを含む。図２３においては、ビット線ＢＬ
とワード線ＷＬとの交差部に対応してメモリセルＭＣが
配置されている状態が示される。
【００５０】図示しないメモリアレイＭＫ１のローカル
ＩＯ線対ＬＩＯ２側の端部にアレイ選択ゲートＳＡＧ１
が配置され、メモリアレイＭＫ２のローカルＩＯ線対Ｌ
ＩＯ２側の端部にアレイ選択ゲートＳＡＧ２が配置され
る。アレイ選択ゲートＳＡＧ１は、アレイ選択信号φＡ
１に応答して導通状態となり、アレイ選択ゲートＳＡＧ
２はアレイ選択信号φＡ２に応答して導通状態となる。
メモリアレイＭＫ１およびＭＫ２のビット線対ＢＬＰが
それぞれアレイ選択ゲートＳＡＧ１およびＳＡＧ２を介
してセンスアンプ列ＳＡＣ２のセンスアンプＳＡに接続
される。センスアンプＳＡはセンスアンプ活性化信号Ｓ
０Ｎによって活性化される。
ＩＯ線対ＬＩＯ２側の端部にアレイ選択ゲートＳＡＧ１
が配置され、メモリアレイＭＫ２のローカルＩＯ線対Ｌ
ＩＯ２側の端部にアレイ選択ゲートＳＡＧ２が配置され
る。アレイ選択ゲートＳＡＧ１は、アレイ選択信号φＡ
１に応答して導通状態となり、アレイ選択ゲートＳＡＧ
２はアレイ選択信号φＡ２に応答して導通状態となる。
メモリアレイＭＫ１およびＭＫ２のビット線対ＢＬＰが
それぞれアレイ選択ゲートＳＡＧ１およびＳＡＧ２を介
してセンスアンプ列ＳＡＣ２のセンスアンプＳＡに接続
される。センスアンプＳＡはセンスアンプ活性化信号Ｓ
０Ｎによって活性化される。
【００５１】各センスアンプＳＡに対し、このセンスア
ンプＳＡに接続されたビット線ＢＬ，／ＢＬにプリチャ
ージ電位Ｖｃｃ／２を与えるためのビット線イコライズ
回路ＥＱＢ２が設けられる。ビット線イコライズ回路Ｅ
ＱＢ２は、データ読出動作時においてセンスアンプＳＡ
が活性化される前の期間に、ビット線イコライズ信号Ｂ
ＬＥＱによって活性化される。
ンプＳＡに接続されたビット線ＢＬ，／ＢＬにプリチャ
ージ電位Ｖｃｃ／２を与えるためのビット線イコライズ
回路ＥＱＢ２が設けられる。ビット線イコライズ回路Ｅ
ＱＢ２は、データ読出動作時においてセンスアンプＳＡ
が活性化される前の期間に、ビット線イコライズ信号Ｂ
ＬＥＱによって活性化される。
【００５２】また、各センスアンプＳＡに対してこのセ
ンスアンプＳＡにより検知増幅されたデータをローカル
ＩＯ線対ＬＩＯ２へ伝達するための列選択ゲートＣＳＧ
２が設けられる。ローカルＩＯ線対ＬＩＯにプリチャー
ジ電位Ｖｃｃを与えるためのローカルＩＯ線イコライズ
回路ＥＱＬ２が設けられる。ローカルＩＯ線対イコライ
ズ回路ＥＱＬ２は、データ書込動作時においてライトバ
ッファＷＢが活性化される前の期間に、ローカルＩＯ線
イコライズ信号ＬＩＯＥＱによって活性化される。ロー
カルＩＯ線対ＬＩＯ２とグローバルＩＯ線対ＧＩＯとの
間に、ブロック選択信号φＢに応答して導通するブロッ
ク選択スイッチＢＳが設けられる。
ンスアンプＳＡにより検知増幅されたデータをローカル
ＩＯ線対ＬＩＯ２へ伝達するための列選択ゲートＣＳＧ
２が設けられる。ローカルＩＯ線対ＬＩＯにプリチャー
ジ電位Ｖｃｃを与えるためのローカルＩＯ線イコライズ
回路ＥＱＬ２が設けられる。ローカルＩＯ線対イコライ
ズ回路ＥＱＬ２は、データ書込動作時においてライトバ
ッファＷＢが活性化される前の期間に、ローカルＩＯ線
イコライズ信号ＬＩＯＥＱによって活性化される。ロー
カルＩＯ線対ＬＩＯ２とグローバルＩＯ線対ＧＩＯとの
間に、ブロック選択信号φＢに応答して導通するブロッ
ク選択スイッチＢＳが設けられる。
【００５３】次に、動作について簡単に説明する。選択
されたワード線ＷＬがメモリアレイＭＫ２に含まれる場
合、アレイ選択信号φＡ２が活性状態となり、メモリア
レイＭＫ２に含まれるビット線対ＢＬＰがセンスアンプ
列ＳＡＣ２のセンスアンプＳＡに接続される。メモリア
レイＭＫ１に対して設けられたアレイ選択ゲートＳＡＧ
１は非導通状態となる。メモリアレイＭＫ１はプリチャ
ージ状態を維持する。
されたワード線ＷＬがメモリアレイＭＫ２に含まれる場
合、アレイ選択信号φＡ２が活性状態となり、メモリア
レイＭＫ２に含まれるビット線対ＢＬＰがセンスアンプ
列ＳＡＣ２のセンスアンプＳＡに接続される。メモリア
レイＭＫ１に対して設けられたアレイ選択ゲートＳＡＧ
１は非導通状態となる。メモリアレイＭＫ１はプリチャ
ージ状態を維持する。
【００５４】メモリアレイＭＫ２においては、各ビット
線対ＢＬＰにおいてメモリセルデータが現われた後、セ
ンスアンプＳＡが活性化され、このメモリセルデータを
検知し増幅する。
線対ＢＬＰにおいてメモリセルデータが現われた後、セ
ンスアンプＳＡが活性化され、このメモリセルデータを
検知し増幅する。
【００５５】次いで、列選択線ＣＳＬ上の信号が活性状
態の「Ｈ」レベルに立上がると、対応の列選択ゲートＣ
ＳＧ２が導通し、センスアンプＳＡで検知増幅されたデ
ータがローカルＩＯ線対ＬＩＯ２へ伝達される。
態の「Ｈ」レベルに立上がると、対応の列選択ゲートＣ
ＳＧ２が導通し、センスアンプＳＡで検知増幅されたデ
ータがローカルＩＯ線対ＬＩＯ２へ伝達される。
【００５６】続いてまたは同時にブロック選択信号φＢ
が活性状態の「Ｈ」レベルとなり、ローカルＩＯ線対Ｌ
ＩＯ２がグローバルＩＯ線対ＧＩＯへ接続される。デー
タ読出時においては、このグローバルＩＯ線対のデータ
がプリアンプＰＡを介して増幅されて読出用レジスタに
格納された後に順次出力される。データ書込時において
は、ライトバッファＷＢから与えられた書込データがグ
ローバルＩＯ線対ＧＩＯ、およびローカルＩＯ線対ＬＩ
Ｏを介して選択されたビット線対ＢＬＰへ伝達され、メ
モリセルへのデータの書込が実行される。
が活性状態の「Ｈ」レベルとなり、ローカルＩＯ線対Ｌ
ＩＯ２がグローバルＩＯ線対ＧＩＯへ接続される。デー
タ読出時においては、このグローバルＩＯ線対のデータ
がプリアンプＰＡを介して増幅されて読出用レジスタに
格納された後に順次出力される。データ書込時において
は、ライトバッファＷＢから与えられた書込データがグ
ローバルＩＯ線対ＧＩＯ、およびローカルＩＯ線対ＬＩ
Ｏを介して選択されたビット線対ＢＬＰへ伝達され、メ
モリセルへのデータの書込が実行される。
【００５７】ブロック選択信号φＢは、選択ワード線Ｗ
Ｌが属するメモリアレイＭＫ２に対してのみ活性状態と
なる。アレイ選択信号φＡ１およびφＡ２も同様であ
る。ブロック選択信号φＢならびにアレイ選択信号φＡ
およびφＡ２は、行アドレス信号の所定数のビット（た
とえば４ビット）を用いて生成することができる。
Ｌが属するメモリアレイＭＫ２に対してのみ活性状態と
なる。アレイ選択信号φＡ１およびφＡ２も同様であ
る。ブロック選択信号φＢならびにアレイ選択信号φＡ
およびφＡ２は、行アドレス信号の所定数のビット（た
とえば４ビット）を用いて生成することができる。
【００５８】図２４は、このようなＳＤＲＡＭにおいて
連続して８ビットのデータを読出す動作を行なうときの
外部信号の状態を示すタイミングチャートである。な
お、連続的に読出されまたは書込まれるデータのビット
数はバースト長と呼ばれ、ＳＤＲＡＭではモードレジス
タによって変更することが可能である。
連続して８ビットのデータを読出す動作を行なうときの
外部信号の状態を示すタイミングチャートである。な
お、連続的に読出されまたは書込まれるデータのビット
数はバースト長と呼ばれ、ＳＤＲＡＭではモードレジス
タによって変更することが可能である。
【００５９】ＳＤＲＡＭにおいては、たとえばシステム
クロックである外部からのクロック信号ＣＬＫの立上が
りエッジで外部からの制御信号やアドレス信号Ａｄｄな
どが取込まれる。アドレス信号Ａｄｄは、時分割的に多
重化された行アドレス信号Ｘと列アドレス信号Ｙを含
む。
クロックである外部からのクロック信号ＣＬＫの立上が
りエッジで外部からの制御信号やアドレス信号Ａｄｄな
どが取込まれる。アドレス信号Ａｄｄは、時分割的に多
重化された行アドレス信号Ｘと列アドレス信号Ｙを含
む。
【００６０】サイクル１におけるクロック信号ＣＬＫの
立上がりエッジにおいて、外部ロウアドレスストローブ
信号ｅｘｔ．／ＲＡＳが活性化状態の「Ｌ」レベル、外
部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳおよ
び外部ライトイネーブル信号ｅｘｔ．／ＷＥが「Ｈ」レ
ベルであれば、そのときのアドレス信号Ａｄｄが行アド
レス信号Ｘａとして取込まれる。
立上がりエッジにおいて、外部ロウアドレスストローブ
信号ｅｘｔ．／ＲＡＳが活性化状態の「Ｌ」レベル、外
部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳおよ
び外部ライトイネーブル信号ｅｘｔ．／ＷＥが「Ｈ」レ
ベルであれば、そのときのアドレス信号Ａｄｄが行アド
レス信号Ｘａとして取込まれる。
【００６１】次いで、サイクル４におけるクロック信号
ＣＬＫの立上がりエッジにおいて、外部コラムアドレス
ストローブ信号ｅｘｔ．／ＣＡＳが活性化状態である
「Ｌ」レベルにあれば、そのときのアドレス信号Ａｄｄ
が列アドレス信号Ｙｂとして取込まれる。この取込まれ
た行アドレス信号Ｘａおよび列アドレス信号Ｙｂに従っ
てＳＤＲＡＭ内において行および列選択動作が実施され
る。外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳ
が「Ｌ」レベルに立下がってから所定のクロック期間
（図２４においては６クロックサイクル）が経過した
後、最初のデータｂ０が出力される。以後、クロック信
号ＣＬＫの立下がりに応答してデータｂ１〜ｂ７が出力
される。
ＣＬＫの立上がりエッジにおいて、外部コラムアドレス
ストローブ信号ｅｘｔ．／ＣＡＳが活性化状態である
「Ｌ」レベルにあれば、そのときのアドレス信号Ａｄｄ
が列アドレス信号Ｙｂとして取込まれる。この取込まれ
た行アドレス信号Ｘａおよび列アドレス信号Ｙｂに従っ
てＳＤＲＡＭ内において行および列選択動作が実施され
る。外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳ
が「Ｌ」レベルに立下がってから所定のクロック期間
（図２４においては６クロックサイクル）が経過した
後、最初のデータｂ０が出力される。以後、クロック信
号ＣＬＫの立下がりに応答してデータｂ１〜ｂ７が出力
される。
【００６２】図２５は、ＳＤＲＡＭにおいて連続して８
ビットのデータを書込む動作を行なうときの外部信号の
状態を示すタイミングチャートである。
ビットのデータを書込む動作を行なうときの外部信号の
状態を示すタイミングチャートである。
【００６３】書込動作においては、行アドレス信号Ｘａ
の取込みはデータ読出時と同様である。すなわち、サイ
クル１におけるクロック信号ＣＬＫの立上がりエッジに
おいて信号ｅｘｔ．／ＲＡＳが活性化状態の「Ｌ」レベ
ル、信号ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥが
「Ｈ」レベルであれば、そのときのアドレス信号Ａｄｄ
が行アドレス信号Ｘａとして取込まれる。サイクル３に
おけるクロック信号ＣＬＫの立上がりエッジにおいて信
号ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥがともに活性
状態の「Ｌ」レベルであれば、列アドレス信号Ｙｂが取
込まれるとともに、そのときに与えられていたデータｂ
０が最初の書込データとして取込まれる。この信号ｅｘ
ｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳの立上がりエッジ
に応答してＳＤＲＡＭ内部において行および列選択動作
が実行される。クロック信号ＣＬＫに同期して順次入力
データｂ１〜ｂ７が取込まれる。順次メモリセルにこの
入力データが書込まれる。
の取込みはデータ読出時と同様である。すなわち、サイ
クル１におけるクロック信号ＣＬＫの立上がりエッジに
おいて信号ｅｘｔ．／ＲＡＳが活性化状態の「Ｌ」レベ
ル、信号ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥが
「Ｈ」レベルであれば、そのときのアドレス信号Ａｄｄ
が行アドレス信号Ｘａとして取込まれる。サイクル３に
おけるクロック信号ＣＬＫの立上がりエッジにおいて信
号ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥがともに活性
状態の「Ｌ」レベルであれば、列アドレス信号Ｙｂが取
込まれるとともに、そのときに与えられていたデータｂ
０が最初の書込データとして取込まれる。この信号ｅｘ
ｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳの立上がりエッジ
に応答してＳＤＲＡＭ内部において行および列選択動作
が実行される。クロック信号ＣＬＫに同期して順次入力
データｂ１〜ｂ７が取込まれる。順次メモリセルにこの
入力データが書込まれる。
【００６４】図２６は、ＳＤＲＡＭの書込動作時に活性
化されるイコライズ回路ＥＱＧおよびライトバッファＷ
Ｂの具体的な構成を示す回路ブロック図である。図２６
ではバンク＃１のイコライズ回路ＥＱＧおよびライトバ
ッファＷＢが示される。
化されるイコライズ回路ＥＱＧおよびライトバッファＷ
Ｂの具体的な構成を示す回路ブロック図である。図２６
ではバンク＃１のイコライズ回路ＥＱＧおよびライトバ
ッファＷＢが示される。
【００６５】図２６を参照して、イコライズ回路ＥＱＧ
は、ＮチャネルＭＯＳトランジスタＴｒ１、Ｔｒ２およ
びＴｒ３を含む。ＭＯＳトランジスタＴｒ１のソースは
グローバルＩＯ線ＧＩＯＬに接続され、そのドレインは
電源電位Ｖｃｃを受ける。ＭＯＳトランジスタＴｒ２の
ソースはグローバルＩＯ線／ＧＩＯＬに接続され、その
ドレインは電源電位Ｖｃｃを受ける。ＭＯＳトランジス
タＴｒ３はグローバルＩＯ線ＧＩＯＬと／ＧＩＯＬの間
に接続される。ＭＯＳトランジスタＴｒ１、Ｔｒ２およ
びＴｒ３のゲートはともにイコライズ回路活性化信号φ
ＥＱ１を受ける。
は、ＮチャネルＭＯＳトランジスタＴｒ１、Ｔｒ２およ
びＴｒ３を含む。ＭＯＳトランジスタＴｒ１のソースは
グローバルＩＯ線ＧＩＯＬに接続され、そのドレインは
電源電位Ｖｃｃを受ける。ＭＯＳトランジスタＴｒ２の
ソースはグローバルＩＯ線／ＧＩＯＬに接続され、その
ドレインは電源電位Ｖｃｃを受ける。ＭＯＳトランジス
タＴｒ３はグローバルＩＯ線ＧＩＯＬと／ＧＩＯＬの間
に接続される。ＭＯＳトランジスタＴｒ１、Ｔｒ２およ
びＴｒ３のゲートはともにイコライズ回路活性化信号φ
ＥＱ１を受ける。
【００６６】また、ライトバッファＷＢは、Ｎチャネル
ＭＯＳトランジスタＴｒ４、Ｔｒ５およびＴｒ６を含
む。ＭＯＳトランジスタＴｒ４のドレインはグローバル
ＩＯ線ＧＩＯＬに接続され、そのソースはノードＮ１に
接続され、そのゲートはライト用レジスタ５９ａの一方
出力ノードＷＲａに接続される。ＭＯＳトランジスタＴ
ｒ５のドレインはグローバルＩＯ線／ＧＩＯＬに接続さ
れ、そのソースはノードＮ１に接続され、そのゲートは
ライト用レジスタ５９ａの他方出力ノードＷＲｂに接続
される。ＭＯＳトランジスタＴｒ６のドレインはノード
Ｎ１に接続され、そのソースは接地され、そのゲートは
ライトバッファ活性化信号φＷＢ１を受ける。
ＭＯＳトランジスタＴｒ４、Ｔｒ５およびＴｒ６を含
む。ＭＯＳトランジスタＴｒ４のドレインはグローバル
ＩＯ線ＧＩＯＬに接続され、そのソースはノードＮ１に
接続され、そのゲートはライト用レジスタ５９ａの一方
出力ノードＷＲａに接続される。ＭＯＳトランジスタＴ
ｒ５のドレインはグローバルＩＯ線／ＧＩＯＬに接続さ
れ、そのソースはノードＮ１に接続され、そのゲートは
ライト用レジスタ５９ａの他方出力ノードＷＲｂに接続
される。ＭＯＳトランジスタＴｒ６のドレインはノード
Ｎ１に接続され、そのソースは接地され、そのゲートは
ライトバッファ活性化信号φＷＢ１を受ける。
【００６７】図２７は、図２６に示した回路の連続書込
動作（バースト長＝４）を示すタイミングチャートであ
る。図２６および図２７を参照して、図２６の回路の動
作について説明する。予め信号φＥＱ１が所定の時間だ
け活性化状態の「Ｈ」レベルになってイコライズ回路Ｅ
ＱＧのＭＯＳトランジスタＴｒ１、Ｔｒ２およびＴｒ３
がともに導通状態となり、グローバルＩＯ線ＧＩＯＬお
よび／ＧＩＯＬが所定の電位Ｖｃｃ−Ｖｔｈ（ただし、
ＶｔｈはＭＯＳトランジスタのしきい値電圧である。）
に充電される。
動作（バースト長＝４）を示すタイミングチャートであ
る。図２６および図２７を参照して、図２６の回路の動
作について説明する。予め信号φＥＱ１が所定の時間だ
け活性化状態の「Ｈ」レベルになってイコライズ回路Ｅ
ＱＧのＭＯＳトランジスタＴｒ１、Ｔｒ２およびＴｒ３
がともに導通状態となり、グローバルＩＯ線ＧＩＯＬお
よび／ＧＩＯＬが所定の電位Ｖｃｃ−Ｖｔｈ（ただし、
ＶｔｈはＭＯＳトランジスタのしきい値電圧である。）
に充電される。
【００６８】信号／ＣＡＳが活性状態の「Ｌ」レベルと
なって連続書込コマンドが与えられたことに応じて、信
号φＷＢ１が活性化状態の「Ｈ」レベルになるとライト
バッファＷＢのＭＯＳトランジスタＴｒ６が導通状態と
なる。このときライト用レジスタ５９ａが信号φＲｗ１
によって活性化され、外部から与えられたデータ信号に
応じて２つの出力ノードＷＲａおよびＷＲｂのうちの一
方に「Ｈ」レベルを出力すると、ライトバッファＷＢの
ＭＯＳトランジスタＴｒ４またはＴｒ５が導通状態とな
り、グローバルＩＯ線ＧＩＯＬまたは／ＧＩＯＬを接地
させる。グローバルＩＯ線対ＧＩＯの電位は、選択され
たローカルＩＯ線対ＬＩＯおよびビット線対ＢＬを介し
て所望のアドレスのメモリセルＭＣに書込まれる。
なって連続書込コマンドが与えられたことに応じて、信
号φＷＢ１が活性化状態の「Ｈ」レベルになるとライト
バッファＷＢのＭＯＳトランジスタＴｒ６が導通状態と
なる。このときライト用レジスタ５９ａが信号φＲｗ１
によって活性化され、外部から与えられたデータ信号に
応じて２つの出力ノードＷＲａおよびＷＲｂのうちの一
方に「Ｈ」レベルを出力すると、ライトバッファＷＢの
ＭＯＳトランジスタＴｒ４またはＴｒ５が導通状態とな
り、グローバルＩＯ線ＧＩＯＬまたは／ＧＩＯＬを接地
させる。グローバルＩＯ線対ＧＩＯの電位は、選択され
たローカルＩＯ線対ＬＩＯおよびビット線対ＢＬを介し
て所望のアドレスのメモリセルＭＣに書込まれる。
【００６９】次いで、信号φＥＱ１が活性状態の「Ｈ」
レベルとなり、グローバルＩＯ線対ＧＩＯのイコライズ
が行なわれる。書込およびイコライズは１クロックサイ
クルで行なわれる。ただし、１ビット目は外部アドレス
信号を内部アドレス信号にデコードする必要があるの
で、１ビット目の書込時間は２ビット目以降の書込時間
よりも短くなる。バンク＃２のイコライズ回路ＥＱＧお
よびライトバッファＷＢも同様である。
レベルとなり、グローバルＩＯ線対ＧＩＯのイコライズ
が行なわれる。書込およびイコライズは１クロックサイ
クルで行なわれる。ただし、１ビット目は外部アドレス
信号を内部アドレス信号にデコードする必要があるの
で、１ビット目の書込時間は２ビット目以降の書込時間
よりも短くなる。バンク＃２のイコライズ回路ＥＱＧお
よびライトバッファＷＢも同様である。
【００７０】図２８は、ランダム書込動作時における外
部信号およびグローバルＩＯ線対ＧＩＯの電位の変化を
示すタイミングチャートである。ランダム書込動作にお
いては、信号／ＣＡＳが「Ｌ」レベルになるたびに独立
にアドレス信号Ａｄｄおよびデータ信号などが取込ま
れ、各アドレス信号Ａｄｄに応じたアドレスのメモリセ
ルＭＣにデータが書込まれる。ランダム書込動作時にお
いても、連続書込動作時と同様、書込およびイコライズ
は１クロックサイクルで行なわれる。
部信号およびグローバルＩＯ線対ＧＩＯの電位の変化を
示すタイミングチャートである。ランダム書込動作にお
いては、信号／ＣＡＳが「Ｌ」レベルになるたびに独立
にアドレス信号Ａｄｄおよびデータ信号などが取込ま
れ、各アドレス信号Ａｄｄに応じたアドレスのメモリセ
ルＭＣにデータが書込まれる。ランダム書込動作時にお
いても、連続書込動作時と同様、書込およびイコライズ
は１クロックサイクルで行なわれる。
【００７１】上述のように、ＳＤＲＡＭはクロック信号
ＣＬＫの立上がりエッジで外部制御信号ｅｘｔ．／ＲＡ
Ｓ、ｅｘｔ．／ＣＡＳ、アドレス信号Ａｄｄ、データ信
号などを取込んで動作するので、外部制御信号ｅｘｔ．
／ＲＡＳ、ｅｘｔ．／ＣＡＳなどに同期してアドレスや
データなどを取込み動作していた従来のＤＲＡＭに比べ
てアドレスなどのスキュー（タイミングのずれ）による
データ入出力のマージンを確保せずに済み、サイクルタ
イムを高速化できるという利点を有する。また、システ
ムによっては連続した数ビットにアクセスする頻度が高
い場合があり、この連続アクセスタイムを高速にするこ
とによって、平均アクセスタイムをスタティックランダ
ムアクセスメモリ（ＳＲＡＭ）に匹敵させることができ
る。
ＣＬＫの立上がりエッジで外部制御信号ｅｘｔ．／ＲＡ
Ｓ、ｅｘｔ．／ＣＡＳ、アドレス信号Ａｄｄ、データ信
号などを取込んで動作するので、外部制御信号ｅｘｔ．
／ＲＡＳ、ｅｘｔ．／ＣＡＳなどに同期してアドレスや
データなどを取込み動作していた従来のＤＲＡＭに比べ
てアドレスなどのスキュー（タイミングのずれ）による
データ入出力のマージンを確保せずに済み、サイクルタ
イムを高速化できるという利点を有する。また、システ
ムによっては連続した数ビットにアクセスする頻度が高
い場合があり、この連続アクセスタイムを高速にするこ
とによって、平均アクセスタイムをスタティックランダ
ムアクセスメモリ（ＳＲＡＭ）に匹敵させることができ
る。
【００７２】図２９は、従来の２ビットプリフェッチの
ＳＤＲＡＭの主要部の構成を機能的に示す図であって、
図１９と対比される図である。このＳＤＲＡＭにおいて
もバンク♯１と♯２は全く同じ構成であるので、バンク
♯１に関連する部分のみを説明する。また、図面の簡単
化のため図１９で示した制御信号発生回路６２などは省
略される。
ＳＤＲＡＭの主要部の構成を機能的に示す図であって、
図１９と対比される図である。このＳＤＲＡＭにおいて
もバンク♯１と♯２は全く同じ構成であるので、バンク
♯１に関連する部分のみを説明する。また、図面の簡単
化のため図１９で示した制御信号発生回路６２などは省
略される。
【００７３】図２９を参照して、このＳＤＲＡＭでは、
各機能ブロック４００において２系統のグローバルＩＯ
線対ＧＩＯおよびＧＩＯ′を備えたメモリアレイ７１ａ
が設けられる。一方のグローバルＩＯ線対ＧＩＯに対応
してプリアンプ群５５ａおよびリード用レジスタ５６ａ
が設けられ、他方のグローバルＩＯ線対ＧＩＯ′に対応
してプリアンプ群５５ａ′およびリード用レジスタ５６
ａ′が設けられる。２つのリード用レジスタ５６ａおよ
び５６ａ′の出力を切換えて出力バッファ５７ａに与え
るためのセレクタ６８ａが設けられる。セレクタ６８ａ
は、制御信号発生回路６３から出力されるセレクタ制御
信号φＳＥｒ１によって制御される。
各機能ブロック４００において２系統のグローバルＩＯ
線対ＧＩＯおよびＧＩＯ′を備えたメモリアレイ７１ａ
が設けられる。一方のグローバルＩＯ線対ＧＩＯに対応
してプリアンプ群５５ａおよびリード用レジスタ５６ａ
が設けられ、他方のグローバルＩＯ線対ＧＩＯ′に対応
してプリアンプ群５５ａ′およびリード用レジスタ５６
ａ′が設けられる。２つのリード用レジスタ５６ａおよ
び５６ａ′の出力を切換えて出力バッファ５７ａに与え
るためのセレクタ６８ａが設けられる。セレクタ６８ａ
は、制御信号発生回路６３から出力されるセレクタ制御
信号φＳＥｒ１によって制御される。
【００７４】また、一方のグローバルＩＯ線対ＧＩＯに
対応してライト用レジスタ５９ａおよびライトバッファ
群６０ａが設けられ、他方のグローバルＩＯ線対ＧＩ
Ｏ′に対応してライト用レジスタ５９ａ′およびライト
バッファ群６０ａ′が設けられる。入力バッファ５８ａ
の出力を切換えて２つのライト用レジスタ５９ａまたは
５９ａ′に与えるためのセレクタ６９ａが設けられる。
セレクタ６９ａは、制御信号発生回路６３から出力され
るセレクタ制御信号φＳＥｗ１によって制御される。イ
コライズ回路群６１ａは、２系統のグローバルＩＯ線対
ＧＩＯおよびＧＩＯ′に共通に設けられる。
対応してライト用レジスタ５９ａおよびライトバッファ
群６０ａが設けられ、他方のグローバルＩＯ線対ＧＩ
Ｏ′に対応してライト用レジスタ５９ａ′およびライト
バッファ群６０ａ′が設けられる。入力バッファ５８ａ
の出力を切換えて２つのライト用レジスタ５９ａまたは
５９ａ′に与えるためのセレクタ６９ａが設けられる。
セレクタ６９ａは、制御信号発生回路６３から出力され
るセレクタ制御信号φＳＥｗ１によって制御される。イ
コライズ回路群６１ａは、２系統のグローバルＩＯ線対
ＧＩＯおよびＧＩＯ′に共通に設けられる。
【００７５】図３０は、図２９で示したＳＤＲＡＭのＩ
Ｏ線の配置を具体的に示す図であって、図２１と対比さ
れる図である。このＳＤＲＡＭでは、メモリマットＭＭ
の長辺に沿って２組のグローバルＩＯ線対ＧＩＯおよび
ＧＩＯ′が配置され、３つのワード線シャント領域ＷＳ
２、ＷＳ４およびＷＳ６のそれぞれに２組のグローバル
ＩＯ線対ＧＩＯおよびＧＩＯ′が配置される。
Ｏ線の配置を具体的に示す図であって、図２１と対比さ
れる図である。このＳＤＲＡＭでは、メモリマットＭＭ
の長辺に沿って２組のグローバルＩＯ線対ＧＩＯおよび
ＧＩＯ′が配置され、３つのワード線シャント領域ＷＳ
２、ＷＳ４およびＷＳ６のそれぞれに２組のグローバル
ＩＯ線対ＧＩＯおよびＧＩＯ′が配置される。
【００７６】２組のグローバルＩＯ線対ＧＩＯおよびＧ
ＩＯ′と選択された２５６ＫビットメモリアレイＭＡを
接続するために２組のローカルＩＯ線対ＬＩＯおよびＬ
ＩＯ′が設けられる。１つの２５６Ｋビットメモリアレ
イＭＡに対して、一方側に配設される２組のローカルＩ
Ｏ線対ＬＩＯおよびＬＩＯ′と他方側に配設される２組
のローカルＩＯ線対ＬＩＯおよびＬＩＯ′と合計４組の
ローカルＩＯ線対が配設される。２組のローカルＩＯ線
対ＬＩＯおよびＬＩＯ′は、隣接する２つの２５６Ｋビ
ットメモリアレイＭＡによって共用される。
ＩＯ′と選択された２５６ＫビットメモリアレイＭＡを
接続するために２組のローカルＩＯ線対ＬＩＯおよびＬ
ＩＯ′が設けられる。１つの２５６Ｋビットメモリアレ
イＭＡに対して、一方側に配設される２組のローカルＩ
Ｏ線対ＬＩＯおよびＬＩＯ′と他方側に配設される２組
のローカルＩＯ線対ＬＩＯおよびＬＩＯ′と合計４組の
ローカルＩＯ線対が配設される。２組のローカルＩＯ線
対ＬＩＯおよびＬＩＯ′は、隣接する２つの２５６Ｋビ
ットメモリアレイＭＡによって共用される。
【００７７】グローバルＩＯ線対ＧＩＯとローカルＩＯ
線対ＬＩＯとを接続するためにブロック選択スイッチＢ
Ｓが配置される。また、グローバルＩＯ線対ＧＩＯ′と
ローカルＩＯ線対ＬＩＯ′とを接続するためにブロック
選択スイッチＢＳ′が配置される。２組のブロック選択
スイッチＢＳおよびＢＳ′は、メモリマットＭＭの端部
と３つのワード線シャント領域ＷＳ２、ＷＳ４およびＷ
Ｓ６に順に配置される。
線対ＬＩＯとを接続するためにブロック選択スイッチＢ
Ｓが配置される。また、グローバルＩＯ線対ＧＩＯ′と
ローカルＩＯ線対ＬＩＯ′とを接続するためにブロック
選択スイッチＢＳ′が配置される。２組のブロック選択
スイッチＢＳおよびＢＳ′は、メモリマットＭＭの端部
と３つのワード線シャント領域ＷＳ２、ＷＳ４およびＷ
Ｓ６に順に配置される。
【００７８】図３１は、１つの３２Ｋビットメモリアレ
イＭＫに関連する部分の構成を示す一部省略した回路ブ
ロック図であって、図２３と対比される図である。図３
１を参照して、このＳＤＲＡＭでは、上述のとおり２組
のグローバルＩＯ線対ＧＩＯおよびＧＩＯ′、ローカル
ＩＯ線対ＬＩＯ２およびＬＩＯ２′、ならびにブロック
選択スイッチＢＳおよびＢＳ′が設けられる。２組のロ
ーカルＩＯ線対ＬＩＯ２およびＬＩＯ２′に対応して２
組のローカルＩＯ線対イコライズ回路ＥＱＬ２およびＥ
ＱＬ２′が設けられる。
イＭＫに関連する部分の構成を示す一部省略した回路ブ
ロック図であって、図２３と対比される図である。図３
１を参照して、このＳＤＲＡＭでは、上述のとおり２組
のグローバルＩＯ線対ＧＩＯおよびＧＩＯ′、ローカル
ＩＯ線対ＬＩＯ２およびＬＩＯ２′、ならびにブロック
選択スイッチＢＳおよびＢＳ′が設けられる。２組のロ
ーカルＩＯ線対ＬＩＯ２およびＬＩＯ２′に対応して２
組のローカルＩＯ線対イコライズ回路ＥＱＬ２およびＥ
ＱＬ２′が設けられる。
【００７９】２組のビット線対ＢＬＰに対応して１本の
列選択線ＣＳＬが配置される。１本の列選択線ＣＳＬに
よって選択される２組のビット線対ＢＬＰは、列選択ゲ
ートＣＳＧ２を介して２組のローカルＩＯ線対ＬＩＯ２
およびＬＩＯ２′に接続される。
列選択線ＣＳＬが配置される。１本の列選択線ＣＳＬに
よって選択される２組のビット線対ＢＬＰは、列選択ゲ
ートＣＳＧ２を介して２組のローカルＩＯ線対ＬＩＯ２
およびＬＩＯ２′に接続される。
【００８０】図３２は、図２９に示したＳＤＲＡＭの書
込動作に関連する部分の構成を具体的に示す回路ブロッ
ク図であって、図２６と対比される図である。
込動作に関連する部分の構成を具体的に示す回路ブロッ
ク図であって、図２６と対比される図である。
【００８１】図３２を参照して、このＳＤＲＡＭでは、
グローバルＩＯ線対ＧＩＯに対応してライトバッファＷ
Ｂおよびイコライズ回路ＥＱＧが設けられ、グローバル
ＩＯ線対ＧＩＯ′に対応してライトバッファＷＢ′およ
びイコライズ回路ＥＱＧ′が設けられる。ライトバッフ
ァＷＢおよびＷＢ′は、それぞれ信号φＷＢ１およびφ
ＷＢ１′によって活性化される。イコライズ回路ＥＱＧ
およびＥＱＧ′は、ともに信号φＥＱ１によって活性化
される。
グローバルＩＯ線対ＧＩＯに対応してライトバッファＷ
Ｂおよびイコライズ回路ＥＱＧが設けられ、グローバル
ＩＯ線対ＧＩＯ′に対応してライトバッファＷＢ′およ
びイコライズ回路ＥＱＧ′が設けられる。ライトバッフ
ァＷＢおよびＷＢ′は、それぞれ信号φＷＢ１およびφ
ＷＢ１′によって活性化される。イコライズ回路ＥＱＧ
およびＥＱＧ′は、ともに信号φＥＱ１によって活性化
される。
【００８２】図３３は、図３２に示した回路の連続書込
動作（バースト長＝４）を示すタイミングチャートであ
る。図３２および図３３を参照して、図３２の回路の動
作について説明する。
動作（バースト長＝４）を示すタイミングチャートであ
る。図３２および図３３を参照して、図３２の回路の動
作について説明する。
【００８３】データは、書込コマンドが入力されたとき
のアドレスの下位１ビットに応じ、ライト用レジスタ５
９ａまたは５９ａ′に振り分けられる。図３３では下位
アドレスが「０」の場合が示される。最初のデータはラ
イト用レジスタ５９ａにストアされ、信号ＷＢ１が活性
状態の「Ｈ」レベルになったことに応じてグローバルＩ
Ｏ線対ＧＩＯに与えられる。次のクロック信号ＣＬＫの
立上がりエッジで与えられるデータはライト用レジスタ
５９ａ′にストアされ、信号φＷＢ１′が活性状態の
「Ｈ」レベルになったことに応じてグローバルＩＯ線対
ＧＩＯ′に与えられる。
のアドレスの下位１ビットに応じ、ライト用レジスタ５
９ａまたは５９ａ′に振り分けられる。図３３では下位
アドレスが「０」の場合が示される。最初のデータはラ
イト用レジスタ５９ａにストアされ、信号ＷＢ１が活性
状態の「Ｈ」レベルになったことに応じてグローバルＩ
Ｏ線対ＧＩＯに与えられる。次のクロック信号ＣＬＫの
立上がりエッジで与えられるデータはライト用レジスタ
５９ａ′にストアされ、信号φＷＢ１′が活性状態の
「Ｈ」レベルになったことに応じてグローバルＩＯ線対
ＧＩＯ′に与えられる。
【００８４】グローバルＩＯ線対ＧＩＯおよびＧＩＯ′
に与えられたデータは、対応のローカルＩＯ線対ＬＩＯ
およびＬＩＯ′ならびに２組のビット線対ＢＬＰを介し
て、選択された２つのメモリセルＭＣに書込まれる。書
込終了後、信号ＥＱ１が活性状態の「Ｈ」レベルとな
り、２組のグローバルＩＯ線対ＧＩＯおよびＧＩＯ′が
同時にイコライズされる。グローバルＩＯ線対ＧＩＯお
よびＧＩＯ′のイコライズは２クロックサイクルごとに
行なわれる。
に与えられたデータは、対応のローカルＩＯ線対ＬＩＯ
およびＬＩＯ′ならびに２組のビット線対ＢＬＰを介し
て、選択された２つのメモリセルＭＣに書込まれる。書
込終了後、信号ＥＱ１が活性状態の「Ｈ」レベルとな
り、２組のグローバルＩＯ線対ＧＩＯおよびＧＩＯ′が
同時にイコライズされる。グローバルＩＯ線対ＧＩＯお
よびＧＩＯ′のイコライズは２クロックサイクルごとに
行なわれる。
【００８５】
【発明が解決しようとする課題】パイプライン動作のＳ
ＤＲＡＭの長所は、データを１ビット書込むごとにグロ
ーバルＩＯ線対ＧＩＯをイコライズして次のデータ書込
に備えるので、１ビット単位のランダム書込を行なうこ
とができる点である。すなわち、図２７中の○印のタイ
ミングで書込をストップして、新たに入力されるアドレ
スにデータを書込むことができる。
ＤＲＡＭの長所は、データを１ビット書込むごとにグロ
ーバルＩＯ線対ＧＩＯをイコライズして次のデータ書込
に備えるので、１ビット単位のランダム書込を行なうこ
とができる点である。すなわち、図２７中の○印のタイ
ミングで書込をストップして、新たに入力されるアドレ
スにデータを書込むことができる。
【００８６】しかし、パイプライン動作のＳＤＲＡＭ
は、浮遊容量の大きいＩＯ線を１クロックサイクル内に
振幅させてデータを書込む必要があるので、動作周波数
の高速化を図ることが困難であるという短所を有する。
は、浮遊容量の大きいＩＯ線を１クロックサイクル内に
振幅させてデータを書込む必要があるので、動作周波数
の高速化を図ることが困難であるという短所を有する。
【００８７】一方、２ビットプリフェッチのＳＤＲＡＭ
の長所は、２クロックサイクルごとにデータを書込むの
で、パイプライン動作のＳＤＲＡＭの２倍の時間でデー
タ書込を行なうことができ、動作周波数の高速化を図る
ことが容易な点である。
の長所は、２クロックサイクルごとにデータを書込むの
で、パイプライン動作のＳＤＲＡＭの２倍の時間でデー
タ書込を行なうことができ、動作周波数の高速化を図る
ことが容易な点である。
【００８８】しかし、２ビットプリフェッチのＳＤＲＡ
Ｍは、２クロックサイクルごとにＩＯ線をイコライズす
るので、１ビット単位のランダム書込を行なうことがで
きないという短所を有する。すなわち、図３３中の○印
のタイミングでしか書込をストップして、新たに入力さ
れるアドレスにデータを書込むことができない。このた
め、２ビットプリフェッチのＳＤＲＡＭを、２ビット単
位でのランダム書込動作が必要とされるメモリ（たとえ
ば画像処理用のメモリ）として使用することができなか
った。
Ｍは、２クロックサイクルごとにＩＯ線をイコライズす
るので、１ビット単位のランダム書込を行なうことがで
きないという短所を有する。すなわち、図３３中の○印
のタイミングでしか書込をストップして、新たに入力さ
れるアドレスにデータを書込むことができない。このた
め、２ビットプリフェッチのＳＤＲＡＭを、２ビット単
位でのランダム書込動作が必要とされるメモリ（たとえ
ば画像処理用のメモリ）として使用することができなか
った。
【００８９】つまり、従来のＳＤＲＡＭでは、動作周波
数の高速化を図るためにはランダム書込を犠牲にしなけ
ればならず、ランダム書込を行なうためには動作周波数
の高速化を犠牲にしなければならなかった。
数の高速化を図るためにはランダム書込を犠牲にしなけ
ればならず、ランダム書込を行なうためには動作周波数
の高速化を犠牲にしなければならなかった。
【００９０】それゆえに、この発明の主たる目的は、高
速動作が可能で、かつランダム書込が可能な同期型半導
体記憶装置を提供することである。
速動作が可能で、かつランダム書込が可能な同期型半導
体記憶装置を提供することである。
【００９１】
【課題を解決するための手段】この発明の第１の同期型
半導体記憶装置は、外部クロック信号に同期して制御信
号、アドレス信号およびデータ信号を含む外部信号を取
込む同期型半導体記憶装置であって、行列状に配列され
た複数のメモリセルを含むメモリアレイ、前記メモリア
レイとデータ信号の入出力を行なうための第１および第
２の信号入出力線対、前記外部クロック信号を分周して
該外部クロック信号の複数倍の周期を有する内部クロッ
ク信号を出力する分周回路、前記アドレス信号に従って
前記メモリアレイのうちのいずれかのメモリセルを連続
的に選択する選択回路、前記分周回路から出力される前
記内部クロック信号に応答して、前記選択回路によって
選択されたメモリセルの各々を前記第１または第２の信
号入出力線対の一端に１クロックサイクルずつ交互に接
続する切換回路、および前記分周回路から出力される前
記内部クロック信号に応答して、前記第１または第２の
信号入出力線対の他端と１クロックサイクルずつ交互に
データ信号の授受を行なうデータ入出力回路を備えたこ
とを特徴としている。
半導体記憶装置は、外部クロック信号に同期して制御信
号、アドレス信号およびデータ信号を含む外部信号を取
込む同期型半導体記憶装置であって、行列状に配列され
た複数のメモリセルを含むメモリアレイ、前記メモリア
レイとデータ信号の入出力を行なうための第１および第
２の信号入出力線対、前記外部クロック信号を分周して
該外部クロック信号の複数倍の周期を有する内部クロッ
ク信号を出力する分周回路、前記アドレス信号に従って
前記メモリアレイのうちのいずれかのメモリセルを連続
的に選択する選択回路、前記分周回路から出力される前
記内部クロック信号に応答して、前記選択回路によって
選択されたメモリセルの各々を前記第１または第２の信
号入出力線対の一端に１クロックサイクルずつ交互に接
続する切換回路、および前記分周回路から出力される前
記内部クロック信号に応答して、前記第１または第２の
信号入出力線対の他端と１クロックサイクルずつ交互に
データ信号の授受を行なうデータ入出力回路を備えたこ
とを特徴としている。
【００９２】また、前記データ入出力回路は、前記第１
および第２の信号入出力線対に共通に設けられたデータ
読出回路、前記内部クロック信号に応答して、前記第１
または第２の信号入出力線対の他端を１クロックサイク
ルずつ交互に前記データ読出回路に接続する第１の切換
回路、前記第１および第２の信号入出力線対に共通に設
けられたデータ書込回路、前記内部クロック信号に応答
して、前記第１または第２の信号入出力線対の他端を１
クロックサイクルずつ交互に前記データ書込回路に接続
する第２の切換回路、前記第１および第２の信号入出力
線対に共通に設けられたイコライズ回路、および前記内
部クロック信号に応答して、前記第２または第１の信号
入出力線対の他端を１クロックサイクルずつ交互に前記
イコライズ回路に接続する第３の切換回路を含むことと
してもよい。
および第２の信号入出力線対に共通に設けられたデータ
読出回路、前記内部クロック信号に応答して、前記第１
または第２の信号入出力線対の他端を１クロックサイク
ルずつ交互に前記データ読出回路に接続する第１の切換
回路、前記第１および第２の信号入出力線対に共通に設
けられたデータ書込回路、前記内部クロック信号に応答
して、前記第１または第２の信号入出力線対の他端を１
クロックサイクルずつ交互に前記データ書込回路に接続
する第２の切換回路、前記第１および第２の信号入出力
線対に共通に設けられたイコライズ回路、および前記内
部クロック信号に応答して、前記第２または第１の信号
入出力線対の他端を１クロックサイクルずつ交互に前記
イコライズ回路に接続する第３の切換回路を含むことと
してもよい。
【００９３】また、前記データ入出力回路は、前記第１
の信号入出力線対に対応して設けられた第１のデータ読
出回路、前記第２の信号入出力線対に対応して設けられ
た第２のデータ読出回路、前記内部クロック信号に応答
して、前記第１または第２のデータ読出回路によって読
出されたデータ信号を１クロックサイクルずつ交互に外
部に出力するための第１の切換回路、前記第１の信号入
出力線対に対応して設けられた第１のデータ書込回路、
前記第２の信号入出力線対に対応して設けられた第２の
データ書込回路、前記内部クロック信号に応答して、外
部から前記第１または第２のデータ書込回路に１クロッ
クサイクルずつ交互にデータ信号を入力するための第２
の切換回路、前記第１および第２の信号入出力線対に共
通に設けられたイコライズ回路、および前記内部クロッ
ク信号に応答して、前記第２または第１の信号入出力線
対の他端を１クロックサイクルずつ交互に前記イコライ
ズ回路に接続する第３の切換回路を含むこととしてもよ
い。
の信号入出力線対に対応して設けられた第１のデータ読
出回路、前記第２の信号入出力線対に対応して設けられ
た第２のデータ読出回路、前記内部クロック信号に応答
して、前記第１または第２のデータ読出回路によって読
出されたデータ信号を１クロックサイクルずつ交互に外
部に出力するための第１の切換回路、前記第１の信号入
出力線対に対応して設けられた第１のデータ書込回路、
前記第２の信号入出力線対に対応して設けられた第２の
データ書込回路、前記内部クロック信号に応答して、外
部から前記第１または第２のデータ書込回路に１クロッ
クサイクルずつ交互にデータ信号を入力するための第２
の切換回路、前記第１および第２の信号入出力線対に共
通に設けられたイコライズ回路、および前記内部クロッ
ク信号に応答して、前記第２または第１の信号入出力線
対の他端を１クロックサイクルずつ交互に前記イコライ
ズ回路に接続する第３の切換回路を含むこととしてもよ
い。
【００９４】また、この発明の第２の同期型半導体記憶
装置は、外部クロック信号に同期して制御信号、アドレ
ス信号およびデータ信号を含む外部信号を取込む同期型
半導体記憶装置であって、行列状に配列された複数のメ
モリセルを含むメモリアレイ、前記メモリアレイとデー
タ信号の入出力を行なうための第１および第２の信号入
出力線対、前記アドレス信号に従って前記メモリアレイ
のうちのいずれかのメモリセル対を連続的に選択する選
択回路、前記選択回路によって選択されたメモリセル対
の各々を前記第１および第２の信号入出力線対の一端に
接続する接続回路、および最初の２クロックサイクルに
おいては前記第１および第２の信号入出力線対の他端と
２ビットのデータ信号の授受を一度に行ない、その後は
前記第１または第２の信号入出力線対の他端と１クロッ
クサイクルずつ交互に１ビットのデータ信号の授受を行
なうデータ入出力回路を備えたことを特徴としている。
装置は、外部クロック信号に同期して制御信号、アドレ
ス信号およびデータ信号を含む外部信号を取込む同期型
半導体記憶装置であって、行列状に配列された複数のメ
モリセルを含むメモリアレイ、前記メモリアレイとデー
タ信号の入出力を行なうための第１および第２の信号入
出力線対、前記アドレス信号に従って前記メモリアレイ
のうちのいずれかのメモリセル対を連続的に選択する選
択回路、前記選択回路によって選択されたメモリセル対
の各々を前記第１および第２の信号入出力線対の一端に
接続する接続回路、および最初の２クロックサイクルに
おいては前記第１および第２の信号入出力線対の他端と
２ビットのデータ信号の授受を一度に行ない、その後は
前記第１または第２の信号入出力線対の他端と１クロッ
クサイクルずつ交互に１ビットのデータ信号の授受を行
なうデータ入出力回路を備えたことを特徴としている。
【００９５】また、前記データ入出力回路は、前記第１
の信号入出力線対に対応して設けられた第１のデータ読
出回路、前記第２の信号入出力線対に対応して設けられ
た第２のデータ読出回路、前記第１または第２のデータ
読出回路によって読出されたデータ信号を１クロックサ
イクルずつ交互に外部に出力するための第１の切換回
路、前記第１の信号入出力線対に対応して設けられた第
１のデータ書込回路、前記第２の信号入出力線対に対応
して設けられた第２のデータ書込回路、外部から前記第
１または第２のデータ書込回路に１クロックサイクルず
つ交互にデータ信号を入力するための第２の切換回路、
前記第１および第２の信号入出力線対に共通に設けられ
たイコライズ回路、および前記最初の２クロックサイク
ルにおいては前記第１および第２のデータ書込回路によ
って前記２ビットのデータ信号の書込を行なった後に前
記イコライズ回路によって前記第１および第２の信号入
出力線対のイコライズを行ない、その後の各１クロック
サイクルにおいては前記第１または第２のデータ書込回
路によって前記１ビットのデータ信号の書込を行なった
後に前記イコライズ回路によって前記第１および第２の
信号入出力線対のイコライズを行なう書込制御回路を含
むこととしてもよい。
の信号入出力線対に対応して設けられた第１のデータ読
出回路、前記第２の信号入出力線対に対応して設けられ
た第２のデータ読出回路、前記第１または第２のデータ
読出回路によって読出されたデータ信号を１クロックサ
イクルずつ交互に外部に出力するための第１の切換回
路、前記第１の信号入出力線対に対応して設けられた第
１のデータ書込回路、前記第２の信号入出力線対に対応
して設けられた第２のデータ書込回路、外部から前記第
１または第２のデータ書込回路に１クロックサイクルず
つ交互にデータ信号を入力するための第２の切換回路、
前記第１および第２の信号入出力線対に共通に設けられ
たイコライズ回路、および前記最初の２クロックサイク
ルにおいては前記第１および第２のデータ書込回路によ
って前記２ビットのデータ信号の書込を行なった後に前
記イコライズ回路によって前記第１および第２の信号入
出力線対のイコライズを行ない、その後の各１クロック
サイクルにおいては前記第１または第２のデータ書込回
路によって前記１ビットのデータ信号の書込を行なった
後に前記イコライズ回路によって前記第１および第２の
信号入出力線対のイコライズを行なう書込制御回路を含
むこととしてもよい。
【００９６】また、この発明の第３の同期型半導体記憶
装置は、外部クロック信号に同期して制御信号、アドレ
ス信号およびデータ信号を含む外部信号を取込む同期型
半導体記憶装置であって、各々が、行列状に配列された
複数のメモリセルと、各行に対応して設けられたワード
線と、各列に対応して設けられたビット線対とを含む複
数のメモリアレイブロック、前記複数のメモリアレイブ
ロックの各々に対応して設けられた第１および第２のロ
ーカル信号入出力線対、前記複数のメモリアレイブロッ
クに共通に設けられた第１および第２のグローバル信号
入出力線対、前記外部クロック信号を分周して該外部ク
ロック信号の複数倍の周期を有する内部クロック信号を
出力する分周回路、前記アドレス信号に従って前記複数
のメモリアレイブロックのうちのいずれかのメモリアレ
イブロックとそのメモリアレイブロックに属するいずれ
かのメモリセルとを連続的に選択する選択回路、前記分
周回路から出力される前記内部クロック信号に応答し
て、前記選択回路によって選択されたメモリセルに対応
するビット線対の各々を各ビット線対が属するメモリア
レイブロックの第１または第２のローカル信号入出力線
対の一端に１クロックサイクルずつ交互に接続する切換
回路、前記選択回路によって選択された前記メモリアレ
イブロックの第１および第２のローカル信号入出力線対
の他端の各々を前記第１および第２のグローバル信号入
出力線対の一端に接続する接続回路、および前記分周回
路から出力される前記内部クロック信号に応答して、前
記第１または第２のグローバル信号入出力線対の他端と
１クロックサイクルずつ交互にデータ信号の授受を行な
うデータ入出力回路を備えたことを特徴としている。
装置は、外部クロック信号に同期して制御信号、アドレ
ス信号およびデータ信号を含む外部信号を取込む同期型
半導体記憶装置であって、各々が、行列状に配列された
複数のメモリセルと、各行に対応して設けられたワード
線と、各列に対応して設けられたビット線対とを含む複
数のメモリアレイブロック、前記複数のメモリアレイブ
ロックの各々に対応して設けられた第１および第２のロ
ーカル信号入出力線対、前記複数のメモリアレイブロッ
クに共通に設けられた第１および第２のグローバル信号
入出力線対、前記外部クロック信号を分周して該外部ク
ロック信号の複数倍の周期を有する内部クロック信号を
出力する分周回路、前記アドレス信号に従って前記複数
のメモリアレイブロックのうちのいずれかのメモリアレ
イブロックとそのメモリアレイブロックに属するいずれ
かのメモリセルとを連続的に選択する選択回路、前記分
周回路から出力される前記内部クロック信号に応答し
て、前記選択回路によって選択されたメモリセルに対応
するビット線対の各々を各ビット線対が属するメモリア
レイブロックの第１または第２のローカル信号入出力線
対の一端に１クロックサイクルずつ交互に接続する切換
回路、前記選択回路によって選択された前記メモリアレ
イブロックの第１および第２のローカル信号入出力線対
の他端の各々を前記第１および第２のグローバル信号入
出力線対の一端に接続する接続回路、および前記分周回
路から出力される前記内部クロック信号に応答して、前
記第１または第２のグローバル信号入出力線対の他端と
１クロックサイクルずつ交互にデータ信号の授受を行な
うデータ入出力回路を備えたことを特徴としている。
【００９７】また、この発明の第４の同期型半導体記憶
装置は、外部クロック信号に同期して制御信号、アドレ
ス信号およびデータ信号を含む外部信号を取込む同期型
半導体記憶装置であって、各々が、行列状に配列された
複数のメモリセルと、各行に対応して設けられたワード
線と、各列に対応して設けられたビット線対とを含む複
数のメモリアレイブロック、前記複数のメモリアレイブ
ロックの各々に対応して設けられたローカル信号入出力
線対、前記複数のメモリアレイブロックに共通に設けら
れた第１および第２のグローバル信号入出力線対、前記
外部クロック信号を分周して該外部クロック信号の複数
倍の周期を有する内部クロック信号を出力する分周回
路、前記アドレス信号に従って前記複数のメモリアレイ
ブロックのうちのいずれかのメモリアレイブロックとそ
のメモリアレイブロックに属するいずれかのメモリセル
とを連続的に選択する選択回路、前記選択回路によって
選択された前記メモリセルに対応するビット線対の各々
を各ビット線対が属するメモリアレイブロックのローカ
ル信号入出力線対の一端に接続する接続回路、前記分周
回路から出力される前記内部クロック信号に応答して、
前記選択回路によって選択された前記メモリアレイブロ
ックのローカル信号入出力線対の他端の各々を前記第１
または第２のグローバル信号入出力線対の一端に１クロ
ックサイクルずつ交互に接続する切換回路、および前記
分周回路から出力される前記内部クロック信号に応答し
て、前記第１または第２のグローバル信号入出力線対の
他端と１クロックサイクルずつ交互にデータ信号の授受
を行なうデータ入出力回路を備えたことを特徴としてい
る。
装置は、外部クロック信号に同期して制御信号、アドレ
ス信号およびデータ信号を含む外部信号を取込む同期型
半導体記憶装置であって、各々が、行列状に配列された
複数のメモリセルと、各行に対応して設けられたワード
線と、各列に対応して設けられたビット線対とを含む複
数のメモリアレイブロック、前記複数のメモリアレイブ
ロックの各々に対応して設けられたローカル信号入出力
線対、前記複数のメモリアレイブロックに共通に設けら
れた第１および第２のグローバル信号入出力線対、前記
外部クロック信号を分周して該外部クロック信号の複数
倍の周期を有する内部クロック信号を出力する分周回
路、前記アドレス信号に従って前記複数のメモリアレイ
ブロックのうちのいずれかのメモリアレイブロックとそ
のメモリアレイブロックに属するいずれかのメモリセル
とを連続的に選択する選択回路、前記選択回路によって
選択された前記メモリセルに対応するビット線対の各々
を各ビット線対が属するメモリアレイブロックのローカ
ル信号入出力線対の一端に接続する接続回路、前記分周
回路から出力される前記内部クロック信号に応答して、
前記選択回路によって選択された前記メモリアレイブロ
ックのローカル信号入出力線対の他端の各々を前記第１
または第２のグローバル信号入出力線対の一端に１クロ
ックサイクルずつ交互に接続する切換回路、および前記
分周回路から出力される前記内部クロック信号に応答し
て、前記第１または第２のグローバル信号入出力線対の
他端と１クロックサイクルずつ交互にデータ信号の授受
を行なうデータ入出力回路を備えたことを特徴としてい
る。
【００９８】また、前記データ入出力回路は、前記第１
および第２のグローバル信号入出力線対に共通に設けら
れたデータ読出回路、前記内部クロック信号に応答し
て、前記第１または第２のグローバル信号入出力線対の
他端を１クロックサイクルずつ交互に前記データ読出回
路に接続する第１の切換回路、前記第１および第２のグ
ローバル信号入出力線対に共通に設けられたデータ書込
回路、前記内部クロック信号に応答して、前記第１また
は第２のグローバル信号入出力線対の他端を１クロック
サイクルずつ交互に前記データ書込回路に接続する第２
の切換回路、前記第１および第２のグローバル信号入出
力線対に共通に設けられたイコライズ回路、および前記
内部クロック信号に応答して、前記第２または第１のグ
ローバル信号入出力線対の他端を１クロックサイクルず
つ交互に前記イコライズ回路に接続する第３の切換回路
を含むこととしてもよい。
および第２のグローバル信号入出力線対に共通に設けら
れたデータ読出回路、前記内部クロック信号に応答し
て、前記第１または第２のグローバル信号入出力線対の
他端を１クロックサイクルずつ交互に前記データ読出回
路に接続する第１の切換回路、前記第１および第２のグ
ローバル信号入出力線対に共通に設けられたデータ書込
回路、前記内部クロック信号に応答して、前記第１また
は第２のグローバル信号入出力線対の他端を１クロック
サイクルずつ交互に前記データ書込回路に接続する第２
の切換回路、前記第１および第２のグローバル信号入出
力線対に共通に設けられたイコライズ回路、および前記
内部クロック信号に応答して、前記第２または第１のグ
ローバル信号入出力線対の他端を１クロックサイクルず
つ交互に前記イコライズ回路に接続する第３の切換回路
を含むこととしてもよい。
【００９９】また、前記データ入出力回路は、前記第１
のグローバル信号入出力線対に対応して設けられた第１
のデータ読出回路、前記第２のグローバル信号入出力線
対に対応して設けられた第２のデータ読出回路、前記内
部クロック信号に応答して、前記第１または第２のデー
タ読出回路によって読出されたデータ信号を１クロック
サイクルずつ交互に外部に出力するための第１の切換回
路、前記第１のグローバル信号入出力線対に対応して設
けられた第１のデータ書込回路、前記第２のグローバル
信号入出力線対に対応して設けられた第２のデータ書込
回路、前記内部クロック信号に応答して、外部から前記
第１または第２のデータ書込回路に１クロックサイクル
ずつ交互にデータ信号を入力するための第２の切換回
路、前記第１および第２のグローバル信号入出力線対に
共通に設けられたイコライズ回路、および前記内部クロ
ック信号に応答して、前記第２または第１のグローバル
信号入出力線対の他端を１クロックサイクルずつ交互に
前記イコライズ回路に接続する第３の切換回路を含むこ
ととしてもよい。
のグローバル信号入出力線対に対応して設けられた第１
のデータ読出回路、前記第２のグローバル信号入出力線
対に対応して設けられた第２のデータ読出回路、前記内
部クロック信号に応答して、前記第１または第２のデー
タ読出回路によって読出されたデータ信号を１クロック
サイクルずつ交互に外部に出力するための第１の切換回
路、前記第１のグローバル信号入出力線対に対応して設
けられた第１のデータ書込回路、前記第２のグローバル
信号入出力線対に対応して設けられた第２のデータ書込
回路、前記内部クロック信号に応答して、外部から前記
第１または第２のデータ書込回路に１クロックサイクル
ずつ交互にデータ信号を入力するための第２の切換回
路、前記第１および第２のグローバル信号入出力線対に
共通に設けられたイコライズ回路、および前記内部クロ
ック信号に応答して、前記第２または第１のグローバル
信号入出力線対の他端を１クロックサイクルずつ交互に
前記イコライズ回路に接続する第３の切換回路を含むこ
ととしてもよい。
【０１００】また、この発明の第５の同期型半導体記憶
装置は、外部クロック信号に同期して制御信号、アドレ
ス信号およびデータ信号を含む外部信号を取込む同期型
半導体記憶装置であって、各々が、行列状に配列された
複数のメモリセルと、各行に対応して設けられたワード
線と、各列に対応して設けられたビット線対とを含む複
数のメモリアレイブロック、前記複数のメモリアレイブ
ロックの各々に対応して設けられた第１および第２のロ
ーカル信号入出力線対、前記複数のメモリアレイブロッ
クに共通に設けられた第１および第２のグローバル信号
入出力線対、前記アドレス信号に従って前記複数のメモ
リアレイブロックのうちのいずれかのメモリアレイブロ
ックとそのメモリアレイブロックに属するいずれかのメ
モリセル対とを連続的に選択する選択回路、前記選択回
路によって選択されたメモリセル対に対応する２組のビ
ット線対の各々を各２組のビット線対が属するメモリア
レイブロックの第１または第２のローカル信号入出力線
対の一端に接続する第１の接続回路、前記選択回路によ
って選択された前記メモリアレイブロックの第１および
第２のローカル信号入出力線対の他端の各々を前記第１
および第２のグローバル信号入出力線対の一端に２クロ
ックサイクルずつ接続する第２の接続回路、および最初
の２クロックサイクルにおいては前記第１および第２の
グローバル信号入出力線対の他端と２ビットのデータ信
号の授受を一度に行ない、その後は前記第１または第２
のグローバル信号入出力線対の他端と２クロックサイク
ルずつ交互に１ビットのデータ信号の授受の行なうデー
タ入出力回路を備えたことを特徴としている。
装置は、外部クロック信号に同期して制御信号、アドレ
ス信号およびデータ信号を含む外部信号を取込む同期型
半導体記憶装置であって、各々が、行列状に配列された
複数のメモリセルと、各行に対応して設けられたワード
線と、各列に対応して設けられたビット線対とを含む複
数のメモリアレイブロック、前記複数のメモリアレイブ
ロックの各々に対応して設けられた第１および第２のロ
ーカル信号入出力線対、前記複数のメモリアレイブロッ
クに共通に設けられた第１および第２のグローバル信号
入出力線対、前記アドレス信号に従って前記複数のメモ
リアレイブロックのうちのいずれかのメモリアレイブロ
ックとそのメモリアレイブロックに属するいずれかのメ
モリセル対とを連続的に選択する選択回路、前記選択回
路によって選択されたメモリセル対に対応する２組のビ
ット線対の各々を各２組のビット線対が属するメモリア
レイブロックの第１または第２のローカル信号入出力線
対の一端に接続する第１の接続回路、前記選択回路によ
って選択された前記メモリアレイブロックの第１および
第２のローカル信号入出力線対の他端の各々を前記第１
および第２のグローバル信号入出力線対の一端に２クロ
ックサイクルずつ接続する第２の接続回路、および最初
の２クロックサイクルにおいては前記第１および第２の
グローバル信号入出力線対の他端と２ビットのデータ信
号の授受を一度に行ない、その後は前記第１または第２
のグローバル信号入出力線対の他端と２クロックサイク
ルずつ交互に１ビットのデータ信号の授受の行なうデー
タ入出力回路を備えたことを特徴としている。
【０１０１】また、前記データ入出力回路は、前記第１
のグローバル信号入出力線対に対応して設けられた第１
のデータ読出回路、前記第２のグローバル信号入出力線
対に対応して設けられた第２のデータ読出回路、前記第
１または第２のデータ読出回路によって読出されたデー
タ信号を１クロックサイクルずつ交互に外部に出力する
ための第１の切換回路、前記第１のグローバル信号入出
力線対に対応して設けられた第１のデータ書込回路、前
記第２のグローバル信号入出力線対に対応して設けられ
た第２のデータ書込回路、外部から前記第１または第２
のデータ書込回路に１クロックサイクルずつ交互にデー
タ信号を入力するための第２の切換回路、前記第１およ
び第２のグローバル信号入出力線対に共通に設けられた
イコライズ回路、および前記最初の２クロックサイクル
においては前記第１および第２のデータ書込回路によっ
て前記２ビットのデータ信号の書込を行なった後に前記
イコライズ回路によって前記第１および第２のグローバ
ル信号入出力線対のイコライズを行ない、その後の各１
クロックサイクルにおいては前記第１または第２のデー
タ書込回路によって前記１ビットのデータ信号の書込を
行なった後に前記イコライズ回路によって前記第１およ
び第２のグローバル信号入出力線対のイコライズを行な
う書込制御回路を含むこととしてもよい。
のグローバル信号入出力線対に対応して設けられた第１
のデータ読出回路、前記第２のグローバル信号入出力線
対に対応して設けられた第２のデータ読出回路、前記第
１または第２のデータ読出回路によって読出されたデー
タ信号を１クロックサイクルずつ交互に外部に出力する
ための第１の切換回路、前記第１のグローバル信号入出
力線対に対応して設けられた第１のデータ書込回路、前
記第２のグローバル信号入出力線対に対応して設けられ
た第２のデータ書込回路、外部から前記第１または第２
のデータ書込回路に１クロックサイクルずつ交互にデー
タ信号を入力するための第２の切換回路、前記第１およ
び第２のグローバル信号入出力線対に共通に設けられた
イコライズ回路、および前記最初の２クロックサイクル
においては前記第１および第２のデータ書込回路によっ
て前記２ビットのデータ信号の書込を行なった後に前記
イコライズ回路によって前記第１および第２のグローバ
ル信号入出力線対のイコライズを行ない、その後の各１
クロックサイクルにおいては前記第１または第２のデー
タ書込回路によって前記１ビットのデータ信号の書込を
行なった後に前記イコライズ回路によって前記第１およ
び第２のグローバル信号入出力線対のイコライズを行な
う書込制御回路を含むこととしてもよい。
【０１０２】また、前記複数のメモリアレイブロックの
各々は、前記ワード線と交差して設けられ、かつ各々が
互いに所定の間隔で設けられた複数のワード線シャント
領域、および各ワード線に対応して設けられ、各ワード
線シャント領域において対応のワード線と接続される低
抵抗の導電線を含み、前記第１および第２のグローバル
信号入出力線対は、前記複数のメモリアレイブロックの
うちの少なくとも１つのメモリアレイブロックのワード
線シャント領域を縦断するようにして設けられることと
してもよい。
各々は、前記ワード線と交差して設けられ、かつ各々が
互いに所定の間隔で設けられた複数のワード線シャント
領域、および各ワード線に対応して設けられ、各ワード
線シャント領域において対応のワード線と接続される低
抵抗の導電線を含み、前記第１および第２のグローバル
信号入出力線対は、前記複数のメモリアレイブロックの
うちの少なくとも１つのメモリアレイブロックのワード
線シャント領域を縦断するようにして設けられることと
してもよい。
【０１０３】また、前記第１および第２のグローバル信
号入出力線対の各々は互いに異なるワード線シャント領
域を縦断するようにして設けられることとしてもよい。
号入出力線対の各々は互いに異なるワード線シャント領
域を縦断するようにして設けられることとしてもよい。
【０１０４】
【作用】この発明の第１の同期型半導体記憶装置にあっ
ては、選択回路によって連続的に選択されるメモリセル
の各々が第１または第２の信号入出力線対に１クロック
サイクルずつ交互に接続される。したがって、１クロッ
クサイクルの間に一方の信号入出力線対を介してデータ
の書込を行ない、その１クロックサイクルの間に他方の
信号入出力線対のイコライズを行なえばよい。よって、
１クロックサイクルの間に１つの信号入出力線対を介し
てデータの書込を行ない、そのグローバル信号入出力線
対のイコライズを行なっていた従来に比べ、データの書
込を高周波で容易に行なうことができる。また、ランダ
ム書込が可能である。
ては、選択回路によって連続的に選択されるメモリセル
の各々が第１または第２の信号入出力線対に１クロック
サイクルずつ交互に接続される。したがって、１クロッ
クサイクルの間に一方の信号入出力線対を介してデータ
の書込を行ない、その１クロックサイクルの間に他方の
信号入出力線対のイコライズを行なえばよい。よって、
１クロックサイクルの間に１つの信号入出力線対を介し
てデータの書込を行ない、そのグローバル信号入出力線
対のイコライズを行なっていた従来に比べ、データの書
込を高周波で容易に行なうことができる。また、ランダ
ム書込が可能である。
【０１０５】また、データ入出力回路は、データ書込回
路およびイコライズ回路を含み、データ書込回路が一方
の信号入出力線対を介してデータの書込を行なっている
間にイコライズ回路が他方の信号入出力線対のイコライ
ズを行なうこととすれば、データ入出力回路を容易に構
成できる。
路およびイコライズ回路を含み、データ書込回路が一方
の信号入出力線対を介してデータの書込を行なっている
間にイコライズ回路が他方の信号入出力線対のイコライ
ズを行なうこととすれば、データ入出力回路を容易に構
成できる。
【０１０６】また、データ入出力回路は、第１および第
２のデータ書込回路と、イコライズ回路とを含み、第１
のデータ書込回路が第１の信号入出力線対を介してデー
タの書込を行なっている間にイコライズ回路が第２の信
号入出力線対のイコライズを行ない、第２のデータ書込
回路が第２の信号入出力線対を介してデータの書込を行
なっている間にイコライズ回路が第１の信号入出力線の
イコライズを行なうこととすれば、データ入出力回路を
容易に構成できる。
２のデータ書込回路と、イコライズ回路とを含み、第１
のデータ書込回路が第１の信号入出力線対を介してデー
タの書込を行なっている間にイコライズ回路が第２の信
号入出力線対のイコライズを行ない、第２のデータ書込
回路が第２の信号入出力線対を介してデータの書込を行
なっている間にイコライズ回路が第１の信号入出力線の
イコライズを行なうこととすれば、データ入出力回路を
容易に構成できる。
【０１０７】この発明の第２の同期型半導体記憶装置に
あっては、選択回路によって連続的に選択されるメモリ
セル対の各々が第１および第２の信号入出力線対に接続
される。そして、内部アドレス信号の生成のため書込時
間が短くなる最初の２クロックサイクルでは２ビットの
データを一度に書込み、その後は１クロックサイクルご
とに１ビットのデータを交互に書込む。したがって、デ
ータの書込を高周波で容易に行なうことができ、また、
２クロックサイクル以降はランダム書込が可能となる。
あっては、選択回路によって連続的に選択されるメモリ
セル対の各々が第１および第２の信号入出力線対に接続
される。そして、内部アドレス信号の生成のため書込時
間が短くなる最初の２クロックサイクルでは２ビットの
データを一度に書込み、その後は１クロックサイクルご
とに１ビットのデータを交互に書込む。したがって、デ
ータの書込を高周波で容易に行なうことができ、また、
２クロックサイクル以降はランダム書込が可能となる。
【０１０８】また、データ入出力回路は、第１および第
２のデータ書込回路と、イコライズ回路とを含み、最初
の２クロックサイクルにおいては第１および第２のデー
タ書込回路が第１および第２の信号入出力線対を介して
の２ビットのデータの書込を行なった後にイコライズ回
路が第１および第２の信号入出力線対のイコライズを行
ない、その後の各１クロックサイクルにおいては第１ま
たは第２のデータ書込回路が第１または第２の信号入出
力線対を介しての１ビットのデータの書込を行なった後
にイコライズ回路が第１および第２の信号入出力線対の
イコライズを行なうこととすれば、データ入出力回路を
容易に構成できる。
２のデータ書込回路と、イコライズ回路とを含み、最初
の２クロックサイクルにおいては第１および第２のデー
タ書込回路が第１および第２の信号入出力線対を介して
の２ビットのデータの書込を行なった後にイコライズ回
路が第１および第２の信号入出力線対のイコライズを行
ない、その後の各１クロックサイクルにおいては第１ま
たは第２のデータ書込回路が第１または第２の信号入出
力線対を介しての１ビットのデータの書込を行なった後
にイコライズ回路が第１および第２の信号入出力線対の
イコライズを行なうこととすれば、データ入出力回路を
容易に構成できる。
【０１０９】また、この発明の第３の同期型半導体記憶
装置にあっては、選択回路によって連続的に選択される
メモリセルの各々が各メモリセルが属するメモリアレイ
ブロックの第１または第２のローカル信号入出力線対の
一端に１クロックサイクルずつ交互に接続されるととも
に、各メモリセルが属するメモリアレイブロックの第１
および第２のローカル信号入出力線対の他端が第１およ
び第２のグローバル信号入出力線対の一端に接続され
る。したがって、第１の同期型半導体記憶装置と同様、
従来と比べてデータの書込を高周波で容易に行なうこと
ができる、かつランダム書込を行なうことができる。
装置にあっては、選択回路によって連続的に選択される
メモリセルの各々が各メモリセルが属するメモリアレイ
ブロックの第１または第２のローカル信号入出力線対の
一端に１クロックサイクルずつ交互に接続されるととも
に、各メモリセルが属するメモリアレイブロックの第１
および第２のローカル信号入出力線対の他端が第１およ
び第２のグローバル信号入出力線対の一端に接続され
る。したがって、第１の同期型半導体記憶装置と同様、
従来と比べてデータの書込を高周波で容易に行なうこと
ができる、かつランダム書込を行なうことができる。
【０１１０】また、この発明の第４の同期型半導体記憶
装置にあっては、選択回路によって連続的選択されるメ
モリセルの各々が各メモリセルが属するメモリアレイブ
ロックのローカル信号入出力線対の一端に接続されると
ともに、各メモリセルが属するメモリアレイブロックの
ローカル信号入出力線対の他端が第１または第２のグロ
ーバル信号入出力線対の一端に１クロックサイクルずつ
交互に接続される。したがって、第１および第２の同期
型半導体記憶装置と同様、従来と比べデータの書込を高
周波で容易に行なうことができ、かつランダム書込を行
なうことができる。また、ローカル信号入出力線対を２
系統に分割しない分だけ第２の同期型半導体記憶装置よ
りもレイアウト面積が小さくなる。
装置にあっては、選択回路によって連続的選択されるメ
モリセルの各々が各メモリセルが属するメモリアレイブ
ロックのローカル信号入出力線対の一端に接続されると
ともに、各メモリセルが属するメモリアレイブロックの
ローカル信号入出力線対の他端が第１または第２のグロ
ーバル信号入出力線対の一端に１クロックサイクルずつ
交互に接続される。したがって、第１および第２の同期
型半導体記憶装置と同様、従来と比べデータの書込を高
周波で容易に行なうことができ、かつランダム書込を行
なうことができる。また、ローカル信号入出力線対を２
系統に分割しない分だけ第２の同期型半導体記憶装置よ
りもレイアウト面積が小さくなる。
【０１１１】また、データ入出力回路は、データ書込回
路およびイコライズ回路を含み、データ書込回路が一方
のグローバル信号入出力線対を介してデータの書込を行
なっている間にイコライズ回路が他方のグローバル信号
入出力線対のイコライズを行なうこととすれば、データ
入出力回路を容易に構成できる。
路およびイコライズ回路を含み、データ書込回路が一方
のグローバル信号入出力線対を介してデータの書込を行
なっている間にイコライズ回路が他方のグローバル信号
入出力線対のイコライズを行なうこととすれば、データ
入出力回路を容易に構成できる。
【０１１２】また、データ入出力回路は、第１および第
２のデータ書込回路と、イコライズ回路とを含み、第１
のデータ書込回路が第１のグローバル信号入出力線対を
介してデータの書込を行なっている間にイコライズ回路
が第２のグローバル信号入出力線対のイコライズを行な
い、第２のデータ書込回路が第２のグローバル信号入出
力線対を介してデータの書込を行なっている間にイコラ
イズ回路が第１のグローバル信号入出力線対のイコライ
ズを行なうこととすれば、データ入出力回路を容易に構
成できる。
２のデータ書込回路と、イコライズ回路とを含み、第１
のデータ書込回路が第１のグローバル信号入出力線対を
介してデータの書込を行なっている間にイコライズ回路
が第２のグローバル信号入出力線対のイコライズを行な
い、第２のデータ書込回路が第２のグローバル信号入出
力線対を介してデータの書込を行なっている間にイコラ
イズ回路が第１のグローバル信号入出力線対のイコライ
ズを行なうこととすれば、データ入出力回路を容易に構
成できる。
【０１１３】また、この発明の第５の同期型半導体記憶
装置にあっては、選択回路によって連続的に選択される
メモリセル対の各々が対応の第１および第２のローカル
信号入出力線対に接続され、その第１および第２のロー
カル信号入出力線対は第１および第２のグローバル信号
入出力線対に２クロックサイクルずつ接続される。そし
て、内部アドレス信号の生成のため書込時間が短くなる
最初の２クロックサイクルでは２ビットのデータを一度
に書込み、その後は１クロックサイクルごとに１ビット
のデータを交互に書込む。したがって、データの書込を
高周波で容易に行なうことができ、また、２クロックサ
イクル以降はランダム書込が可能となる。
装置にあっては、選択回路によって連続的に選択される
メモリセル対の各々が対応の第１および第２のローカル
信号入出力線対に接続され、その第１および第２のロー
カル信号入出力線対は第１および第２のグローバル信号
入出力線対に２クロックサイクルずつ接続される。そし
て、内部アドレス信号の生成のため書込時間が短くなる
最初の２クロックサイクルでは２ビットのデータを一度
に書込み、その後は１クロックサイクルごとに１ビット
のデータを交互に書込む。したがって、データの書込を
高周波で容易に行なうことができ、また、２クロックサ
イクル以降はランダム書込が可能となる。
【０１１４】また、データ入出力回路は、第１および第
２のデータ書込回路と、イコライズ回路とを含み、最初
の２クロックサイクルにおいては第１および第２のデー
タ書込回路が第１および第２のグローバル信号入出力線
対を介しての２ビットのデータの書込を行なった後にイ
コライズ回路が第１および第２のグローバル信号入出力
線対のイコライズを行ない、その後の各１クロックサイ
クルにおいては第１または第２のデータ書込回路が第１
または第２のグローバル信号入出力線対を介しての１ビ
ットのデータの書込を行なった後にイコライズ回路が第
１および第２のグローバル信号入出力線対のイコライズ
を行なうこととすれば、データ入出力回路を容易に構成
できる。
２のデータ書込回路と、イコライズ回路とを含み、最初
の２クロックサイクルにおいては第１および第２のデー
タ書込回路が第１および第２のグローバル信号入出力線
対を介しての２ビットのデータの書込を行なった後にイ
コライズ回路が第１および第２のグローバル信号入出力
線対のイコライズを行ない、その後の各１クロックサイ
クルにおいては第１または第２のデータ書込回路が第１
または第２のグローバル信号入出力線対を介しての１ビ
ットのデータの書込を行なった後にイコライズ回路が第
１および第２のグローバル信号入出力線対のイコライズ
を行なうこととすれば、データ入出力回路を容易に構成
できる。
【０１１５】また、第１および第２のグローバル信号入
出力線対は、複数のメモリアレイブロックのうちの少な
くとも１つのメモリアレイブロックのワード線シャント
領域を縦断するようにして設けられることとすれば、レ
イアウト面積の縮小化を図ることができる。
出力線対は、複数のメモリアレイブロックのうちの少な
くとも１つのメモリアレイブロックのワード線シャント
領域を縦断するようにして設けられることとすれば、レ
イアウト面積の縮小化を図ることができる。
【０１１６】また、第１および第２のグローバル信号入
出力線対の各々は、互いに異なるワード線シャント領域
を縦断するようにして設けられることとすれば、レイア
ウト面積のさらなる縮小化が図られる。
出力線対の各々は、互いに異なるワード線シャント領域
を縦断するようにして設けられることとすれば、レイア
ウト面積のさらなる縮小化が図られる。
【０１１７】
［実施例１］図１は、この発明の第１実施例によるＳＤ
ＲＡＭの主要部の構成を機能的に示すブロック図であ
る。このＳＤＲＡＭにおいてもバンク＃１と＃２は全く
同じ構成であるので、バンク＃１に関連する部分のみを
説明する。
ＲＡＭの主要部の構成を機能的に示すブロック図であ
る。このＳＤＲＡＭにおいてもバンク＃１と＃２は全く
同じ構成であるので、バンク＃１に関連する部分のみを
説明する。
【０１１８】図１を参照して、このＳＤＲＡＭが図１９
のＳＤＲＡＭと異なる点は、各機能ブロック１００にお
いてメモリアレイ５１ａの代わりに２系統のグローバル
ＩＯ線対ＧＩＯおよびＧＩＯ′を備えたメモリアレイ１
ａが設けられている点と、この２系統のグローバルＩＯ
線対ＧＩＯまたはＧＩＯ′を１クロックサイクルずつ交
互にプリアンプ群５５ａ、ライトバッファ群６０ａおよ
びイコライズ回路６１ａに接続するための切換スイッチ
２ａ、３ａおよび４ａが設けられている点である。ま
た、これらの切換スイッチ２ａ、３ａおよび４ａなどを
制御するための内部クロック信号２ＣＬＫを出力する倍
周期回路５が８個の機能ブロック１００に共通に設けら
れる。
のＳＤＲＡＭと異なる点は、各機能ブロック１００にお
いてメモリアレイ５１ａの代わりに２系統のグローバル
ＩＯ線対ＧＩＯおよびＧＩＯ′を備えたメモリアレイ１
ａが設けられている点と、この２系統のグローバルＩＯ
線対ＧＩＯまたはＧＩＯ′を１クロックサイクルずつ交
互にプリアンプ群５５ａ、ライトバッファ群６０ａおよ
びイコライズ回路６１ａに接続するための切換スイッチ
２ａ、３ａおよび４ａが設けられている点である。ま
た、これらの切換スイッチ２ａ、３ａおよび４ａなどを
制御するための内部クロック信号２ＣＬＫを出力する倍
周期回路５が８個の機能ブロック１００に共通に設けら
れる。
【０１１９】図２は、１つの３２Ｋビットメモリアレイ
ＭＫに関連する部分の構成を示す一部省略した回路ブロ
ック図であって、図２３と対比される図である。図２を
参照して、このＳＤＲＡＭでは、２組のグローバルＩＯ
線対ＧＩＯおよびＧＩＯ′、ローカルＩＯ線対ＬＩＯ２
およびＬＩＯ２′、ならびにブロック選択スイッチＢＳ
およびＢＳ′が設けられる。２組のローカルＩＯ線対Ｌ
ＩＯ２およびＬＩＯ２′に対応して２組のローカルＩＯ
線イコライズ回路ＥＱＬ２およびＥＱＬ２′が設けられ
る。
ＭＫに関連する部分の構成を示す一部省略した回路ブロ
ック図であって、図２３と対比される図である。図２を
参照して、このＳＤＲＡＭでは、２組のグローバルＩＯ
線対ＧＩＯおよびＧＩＯ′、ローカルＩＯ線対ＬＩＯ２
およびＬＩＯ２′、ならびにブロック選択スイッチＢＳ
およびＢＳ′が設けられる。２組のローカルＩＯ線対Ｌ
ＩＯ２およびＬＩＯ２′に対応して２組のローカルＩＯ
線イコライズ回路ＥＱＬ２およびＥＱＬ２′が設けられ
る。
【０１２０】各列のビット線対ＢＬＰをローカルＩＯ線
対ＬＩＯ２に接続するための列選択ゲートＣＳＧ２と、
各列のビット線対ＢＬＰをローカルＩＯ線対ＬＩＯ２′
に接続するための列選択ゲートＣＳＧ２′とが設けられ
る。列選択ゲートＣＳＧ２に対応して列選択線ＣＳＬが
配置され、列選択ゲートＳＣＧ２′に対応して列選択線
ＳＣＬ′が配置される。
対ＬＩＯ２に接続するための列選択ゲートＣＳＧ２と、
各列のビット線対ＢＬＰをローカルＩＯ線対ＬＩＯ２′
に接続するための列選択ゲートＣＳＧ２′とが設けられ
る。列選択ゲートＣＳＧ２に対応して列選択線ＣＳＬが
配置され、列選択ゲートＳＣＧ２′に対応して列選択線
ＳＣＬ′が配置される。
【０１２１】図３は、図２の分図であって、列選択線Ｃ
ＳＬおよびＣＳＬ′を選択するための回路を示す回路ブ
ロック図である。各列に対応してコラムデコーダＣＤＵ
と２組のＡＮＤゲートＡＧおよびＡＧ′とが設けられ
る。ＡＮＤゲートＡＧはコラムデコーダＣＤＵの出力と
内部クロック信号２ＣＬＫとを受ける。ＡＮＤゲートＡ
Ｇの出力が列選択線ＣＳＬに与えられる。ＡＮＤゲート
ＡＧ′はコラムデコーダＣＤＵの出力と内部クロック信
号の反転信号／２ＣＬＫを受ける。ＡＮＤゲートＡＧ′
の出力が列選択線ＣＳＬ′に与えられる。
ＳＬおよびＣＳＬ′を選択するための回路を示す回路ブ
ロック図である。各列に対応してコラムデコーダＣＤＵ
と２組のＡＮＤゲートＡＧおよびＡＧ′とが設けられ
る。ＡＮＤゲートＡＧはコラムデコーダＣＤＵの出力と
内部クロック信号２ＣＬＫとを受ける。ＡＮＤゲートＡ
Ｇの出力が列選択線ＣＳＬに与えられる。ＡＮＤゲート
ＡＧ′はコラムデコーダＣＤＵの出力と内部クロック信
号の反転信号／２ＣＬＫを受ける。ＡＮＤゲートＡＧ′
の出力が列選択線ＣＳＬ′に与えられる。
【０１２２】選択された列のコラムデコーダＣＤＵの出
力は、１クロックサイクルのみ「Ｈ」レベルとなる。し
たがって、選択された列の２本の列選択線ＣＳＬおよび
ＣＳＬ′のうちのいずれか一方のみが１クロックサイク
ルだけ「Ｈ」レベルとなる。たとえば隣接する２つの列
が連続的に選択された場合、最初の１クロックサイクル
で最初に選択された列の列選択線ＣＳＬが「Ｈ」レベル
となり、次の１クロックサイクルで次に選択された列の
列選択線ＣＳＬ′が「Ｈ」レベルとなる。
力は、１クロックサイクルのみ「Ｈ」レベルとなる。し
たがって、選択された列の２本の列選択線ＣＳＬおよび
ＣＳＬ′のうちのいずれか一方のみが１クロックサイク
ルだけ「Ｈ」レベルとなる。たとえば隣接する２つの列
が連続的に選択された場合、最初の１クロックサイクル
で最初に選択された列の列選択線ＣＳＬが「Ｈ」レベル
となり、次の１クロックサイクルで次に選択された列の
列選択線ＣＳＬ′が「Ｈ」レベルとなる。
【０１２３】図４は、図１に示したＳＤＲＡＭの書込動
作に関連する部分の構成を具体的に示す回路ブロック図
であって、図２６と対比される図である。図４を参照し
て、切換スイッチ３ａは、２つの共通接点６および７
と、４つの切換接点８ないし１１を含む。共通接点６、
７は、それぞれライトバッファＷＢのＭＯＳトランジス
タＴｒ４、Ｔｒ５のドレインに接続される。切換接点
８、９、１０、１１は、それぞれグローバルＩＯ線ＧＩ
ＯＬ、ＧＩＯＬ′、／ＧＩＯＬ、／ＧＩＯＬ′に接続さ
れる。
作に関連する部分の構成を具体的に示す回路ブロック図
であって、図２６と対比される図である。図４を参照し
て、切換スイッチ３ａは、２つの共通接点６および７
と、４つの切換接点８ないし１１を含む。共通接点６、
７は、それぞれライトバッファＷＢのＭＯＳトランジス
タＴｒ４、Ｔｒ５のドレインに接続される。切換接点
８、９、１０、１１は、それぞれグローバルＩＯ線ＧＩ
ＯＬ、ＧＩＯＬ′、／ＧＩＯＬ、／ＧＩＯＬ′に接続さ
れる。
【０１２４】内部クロック信号２ＣＬＫが「Ｈ」レベル
のとき接点６と８、７と１０が導通し、内部クロック信
号２ＣＬＫが「Ｌ」レベルのとき接点６と９、７と１１
が導通する。したがって、内部クロック信号２ＣＬＫが
「Ｈ」レベルのときグローバルＩＯ線対ＧＩＯからライ
トバッファＷＢに接続され、内部クロック信号２ＣＬＫ
が「Ｌ」レベルのときグローバルＩＯ線対ＧＩＯ′がラ
イトバッファＷＢに接続される。
のとき接点６と８、７と１０が導通し、内部クロック信
号２ＣＬＫが「Ｌ」レベルのとき接点６と９、７と１１
が導通する。したがって、内部クロック信号２ＣＬＫが
「Ｈ」レベルのときグローバルＩＯ線対ＧＩＯからライ
トバッファＷＢに接続され、内部クロック信号２ＣＬＫ
が「Ｌ」レベルのときグローバルＩＯ線対ＧＩＯ′がラ
イトバッファＷＢに接続される。
【０１２５】また、切換スイッチ４ａは、２つの共通接
点１２および１３と、４つの切換接点１４ないし１７を
含む。共通接点１２、１３は、それぞれグローバルＩＯ
線イコライズ回路ＥＱＧのＭＯＳトランジスタＴｒ１、
Ｔｒ２のソースに接続される。切換接点１４、１５、１
６、１７は、それぞれグローバルＩＯ線ＧＩＯＬ′、Ｇ
ＩＯＬ、／ＧＩＯＬ′、／ＧＩＯＬに接続される。
点１２および１３と、４つの切換接点１４ないし１７を
含む。共通接点１２、１３は、それぞれグローバルＩＯ
線イコライズ回路ＥＱＧのＭＯＳトランジスタＴｒ１、
Ｔｒ２のソースに接続される。切換接点１４、１５、１
６、１７は、それぞれグローバルＩＯ線ＧＩＯＬ′、Ｇ
ＩＯＬ、／ＧＩＯＬ′、／ＧＩＯＬに接続される。
【０１２６】内部クロック信号２ＣＬＫが「Ｈ」レベル
のとき接点１２と１４、１３と１６が導通し、内部クロ
ック信号２ＣＬＫが「Ｌ」レベルのとき接点１２と１
５、１３と１７が導通する。したがって、内部クロック
信号２ＣＬＫが「Ｈ」レベルのときグローバルＩＯ線対
ＧＩＯ′がグローバルＩＯ線イコライズ回路ＥＱＧに接
続され、内部クロック信号２ＣＬＫが「Ｌ」レベルのと
きグローバルＩＯ線対ＧＩＯがグローバルＩＯ線イコラ
イズ回路ＥＱＧに接続される。
のとき接点１２と１４、１３と１６が導通し、内部クロ
ック信号２ＣＬＫが「Ｌ」レベルのとき接点１２と１
５、１３と１７が導通する。したがって、内部クロック
信号２ＣＬＫが「Ｈ」レベルのときグローバルＩＯ線対
ＧＩＯ′がグローバルＩＯ線イコライズ回路ＥＱＧに接
続され、内部クロック信号２ＣＬＫが「Ｌ」レベルのと
きグローバルＩＯ線対ＧＩＯがグローバルＩＯ線イコラ
イズ回路ＥＱＧに接続される。
【０１２７】なお、切換スイッチの１単位は、たとえば
図６に示すように、共通接点６と一方の切換接点８の間
に接続され、そのゲートに内部クロック信号２ＣＬＫを
受けるＮチャネルＭＯＳトランジスタＴｒ７と、共通接
点６と他方の切換接点９の間に接続され、そのゲートに
内部クロック信号の反転信号／２ＣＬＫを受けるＮチャ
ネルＭＯＳトランジスタＴｒ８とから構成される。
図６に示すように、共通接点６と一方の切換接点８の間
に接続され、そのゲートに内部クロック信号２ＣＬＫを
受けるＮチャネルＭＯＳトランジスタＴｒ７と、共通接
点６と他方の切換接点９の間に接続され、そのゲートに
内部クロック信号の反転信号／２ＣＬＫを受けるＮチャ
ネルＭＯＳトランジスタＴｒ８とから構成される。
【０１２８】なお、グローバルＩＯ線対ＧＩＯまたはＧ
ＩＯ′を交互にプリアンプ群５５ａに接続するための切
換スイッチ２ａは、切換スイッチ３ａと同様であるので
説明は省略される。
ＩＯ′を交互にプリアンプ群５５ａに接続するための切
換スイッチ２ａは、切換スイッチ３ａと同様であるので
説明は省略される。
【０１２９】図６は、図１に示したＳＤＲＡＭの倍周期
回路５の構成を示す回路ブロック図である。図６を参照
して、この倍周期回路５はマスタスリーブフリップフロ
ップ２０を含む。マスタスリーブフリップフロップ２０
のクロック端子Ｃに外部クロック信号ＣＬＫが入力され
る。出力端子Ｑはリセット端子Ｒに接続され、反転出力
端子／Ｑはセット端子Ｓに接続される。
回路５の構成を示す回路ブロック図である。図６を参照
して、この倍周期回路５はマスタスリーブフリップフロ
ップ２０を含む。マスタスリーブフリップフロップ２０
のクロック端子Ｃに外部クロック信号ＣＬＫが入力され
る。出力端子Ｑはリセット端子Ｒに接続され、反転出力
端子／Ｑはセット端子Ｓに接続される。
【０１３０】マスタスリーブフリップフロップ２０は、
ＮＡＮＤゲートＮＡ１ないしＮＡ８と、インバータ２１
を含む。ＮＡＮＤゲートＮＡ１とＮＡ２、ＮＡ３とＮＡ
４、ＮＡ５とＮＡ６、ＮＡ７とＮＡ８は、それぞれマス
タゲートＭＧ、マスタフリップフロップＦＦ１、スリー
ブゲートＳＧ、スリーブフリップフロップＦＦ２を構成
する。
ＮＡＮＤゲートＮＡ１ないしＮＡ８と、インバータ２１
を含む。ＮＡＮＤゲートＮＡ１とＮＡ２、ＮＡ３とＮＡ
４、ＮＡ５とＮＡ６、ＮＡ７とＮＡ８は、それぞれマス
タゲートＭＧ、マスタフリップフロップＦＦ１、スリー
ブゲートＳＧ、スリーブフリップフロップＦＦ２を構成
する。
【０１３１】端子ＳおよびＲのレベルは、外部クロック
信号ＣＬＫが「Ｈ」レベルになったときマスタゲートＭ
Ｇを介してマスタフリップフロップＦＦ１に伝達され、
外部クロック信号ＣＬＫが「Ｌ」レベルになったときさ
らにスリーブゲートＳＧを介してスリーブフリップフロ
ップＦＦ２に伝達される。スリーブフリップフロップＦ
Ｆ１の出力はリセット端子Ｒに帰還され、その反転出力
はセット端子Ｓに帰還される。したがって、端子Ｑおよ
び／Ｑのレベルは、それぞれ１クロックサイクルごとに
反転する。図７に示すように、端子Ｑから外部クロック
信号ＣＬＫを２分周した内部クロック信号２ＣＬＫが出
力され、端子／Ｑから内部クロック信号の反転信号／２
ＣＬＫが出力される。
信号ＣＬＫが「Ｈ」レベルになったときマスタゲートＭ
Ｇを介してマスタフリップフロップＦＦ１に伝達され、
外部クロック信号ＣＬＫが「Ｌ」レベルになったときさ
らにスリーブゲートＳＧを介してスリーブフリップフロ
ップＦＦ２に伝達される。スリーブフリップフロップＦ
Ｆ１の出力はリセット端子Ｒに帰還され、その反転出力
はセット端子Ｓに帰還される。したがって、端子Ｑおよ
び／Ｑのレベルは、それぞれ１クロックサイクルごとに
反転する。図７に示すように、端子Ｑから外部クロック
信号ＣＬＫを２分周した内部クロック信号２ＣＬＫが出
力され、端子／Ｑから内部クロック信号の反転信号／２
ＣＬＫが出力される。
【０１３２】次に、図１ないし図７で示したＳＤＲＡＭ
の動作について説明する。説明を簡単化するため、図２
で示したメモリアレイブロックＭＫ２の隣接する２つの
列のメモリセルＭＣが連続的に選択された場合について
説明する。
の動作について説明する。説明を簡単化するため、図２
で示したメモリアレイブロックＭＫ２の隣接する２つの
列のメモリセルＭＣが連続的に選択された場合について
説明する。
【０１３３】まず、読出動作について説明する。最初に
選択されたメモリセルＭＣのデータは、１クロックサイ
クルの間に、その列のビット線対ＢＬＰ→アレイ選択ゲ
ートＳＡＧ２→列選択ゲートＣＳＧ２→ローカルＩＯ線
対ＬＩＯ２→ブロック選択スイッチＢＳ→グローバルＩ
Ｏ線対ＧＩＯ→切換スイッチ２ａ→プリアンプ群５５ａ
→リード用レジスタ５６ａ→出力バッファ５７ａ→デー
タ入出力端子ＤＱｉの経路で外部に読出される。
選択されたメモリセルＭＣのデータは、１クロックサイ
クルの間に、その列のビット線対ＢＬＰ→アレイ選択ゲ
ートＳＡＧ２→列選択ゲートＣＳＧ２→ローカルＩＯ線
対ＬＩＯ２→ブロック選択スイッチＢＳ→グローバルＩ
Ｏ線対ＧＩＯ→切換スイッチ２ａ→プリアンプ群５５ａ
→リード用レジスタ５６ａ→出力バッファ５７ａ→デー
タ入出力端子ＤＱｉの経路で外部に読出される。
【０１３４】また、次に選択されたメモリセルＭＣのデ
ータは、１クロックサイクルの間に、その列のビット線
対ＢＬＰ→アレイ選択ゲートＳＡＧ２→列選択ゲートＣ
ＳＧ２′→ローカルＩＯ線対ＬＩＯ２′→クロック選択
スイッチＢＳ′→グローバルＩＯ線対ＧＩＯ′→切換ス
イッチ２ａ→プリアンプ群５５ａ→リード用レジスタ５
６ａ→出力バッファ５７ａ→データ入出力端子ＤＱｉの
経路で外部に読出される。
ータは、１クロックサイクルの間に、その列のビット線
対ＢＬＰ→アレイ選択ゲートＳＡＧ２→列選択ゲートＣ
ＳＧ２′→ローカルＩＯ線対ＬＩＯ２′→クロック選択
スイッチＢＳ′→グローバルＩＯ線対ＧＩＯ′→切換ス
イッチ２ａ→プリアンプ群５５ａ→リード用レジスタ５
６ａ→出力バッファ５７ａ→データ入出力端子ＤＱｉの
経路で外部に読出される。
【０１３５】次に、書込動作について説明する。最初に
選択されたメモリセルＭＣへのデータは、１クロックサ
イクルの間に、データ入出力端子ＤＱｉ→入力バッファ
５８ａ→ライト用レジスタ５９ａ→ライトバッファ群６
０ａ→切換スイッチ３ａ→グローバルＩＯ線対ＧＩＯ→
ブロック選択スイッチＢＳ→ローカルＩＯ線対ＬＩＯ→
列選択ゲートＣＳＧ２→アレイ選択ゲートＳＡＧ２→ビ
ット線対ＢＬＰの経路でそのメモリセルＭＣに書込まれ
る。また、この１クロックサイクルの間に他方のグロー
バルＩＯ線対ＧＩＯ′のイコライズが行なわれる。
選択されたメモリセルＭＣへのデータは、１クロックサ
イクルの間に、データ入出力端子ＤＱｉ→入力バッファ
５８ａ→ライト用レジスタ５９ａ→ライトバッファ群６
０ａ→切換スイッチ３ａ→グローバルＩＯ線対ＧＩＯ→
ブロック選択スイッチＢＳ→ローカルＩＯ線対ＬＩＯ→
列選択ゲートＣＳＧ２→アレイ選択ゲートＳＡＧ２→ビ
ット線対ＢＬＰの経路でそのメモリセルＭＣに書込まれ
る。また、この１クロックサイクルの間に他方のグロー
バルＩＯ線対ＧＩＯ′のイコライズが行なわれる。
【０１３６】また、次に選択されたメモリセルＭＣへの
データは、次の１クロックサイクルの間に、データ入出
力端子ＤＱｉ→入力バッファ５８ａ→ライト用レジスタ
５９→ライトバッファ群６０ａ→切換スイッチ３ａ→グ
ローバルＩＯ線対ＧＩＯ′→ブロック選択スイッチＢ
Ｓ′→、ローカルＩＯ線対ＬＩＯ′→列選択ゲートＣＳ
Ｇ２′→アレイ選択ゲートＳＡＧ２→ビット線対ＢＬＰ
の経路でそのメモリセルＭＣに書込まれる。また、この
１クロックサイクルの間に他方のグローバルＩＯ線対Ｇ
ＩＯのイコライズが行なわれる。
データは、次の１クロックサイクルの間に、データ入出
力端子ＤＱｉ→入力バッファ５８ａ→ライト用レジスタ
５９→ライトバッファ群６０ａ→切換スイッチ３ａ→グ
ローバルＩＯ線対ＧＩＯ′→ブロック選択スイッチＢ
Ｓ′→、ローカルＩＯ線対ＬＩＯ′→列選択ゲートＣＳ
Ｇ２′→アレイ選択ゲートＳＡＧ２→ビット線対ＢＬＰ
の経路でそのメモリセルＭＣに書込まれる。また、この
１クロックサイクルの間に他方のグローバルＩＯ線対Ｇ
ＩＯのイコライズが行なわれる。
【０１３７】この実施例においては、２組のグローバル
ＩＯ線対ＧＩＯおよびＧＩＯ′を設けたので、図８に示
すように、１クロックサイクルの間に一方のグローバル
ＩＯ線対ＧＩＯを介してデータの書込を行ない、その１
クロックサイクルの間に他方のグローバルＩＯ線対ＧＩ
Ｏ′のイコライズを行なえばよい。したがって、１クロ
ックサイクルの間に１つのグローバルＩＯ線対ＧＩＯを
介してデータの書込を行ない、そのグローバルＩＯ線対
ＧＩＯのイコライズを行なっていた従来に比べ、データ
の書込を高周波で容易に行なうことができる。
ＩＯ線対ＧＩＯおよびＧＩＯ′を設けたので、図８に示
すように、１クロックサイクルの間に一方のグローバル
ＩＯ線対ＧＩＯを介してデータの書込を行ない、その１
クロックサイクルの間に他方のグローバルＩＯ線対ＧＩ
Ｏ′のイコライズを行なえばよい。したがって、１クロ
ックサイクルの間に１つのグローバルＩＯ線対ＧＩＯを
介してデータの書込を行ない、そのグローバルＩＯ線対
ＧＩＯのイコライズを行なっていた従来に比べ、データ
の書込を高周波で容易に行なうことができる。
【０１３８】また、プリアンプ群５５ａなどを含むデー
タ入出力回路を１組だけ設け、切換スイッチ２ａ、３ａ
および４ａによって２組のグローバルＩＯ線対ＧＩＯま
たはＧＩＯ′を交互にデータ入出力回路に接続するよう
にしたので、レイアウト面積の増大を抑制することがで
きる。
タ入出力回路を１組だけ設け、切換スイッチ２ａ、３ａ
および４ａによって２組のグローバルＩＯ線対ＧＩＯま
たはＧＩＯ′を交互にデータ入出力回路に接続するよう
にしたので、レイアウト面積の増大を抑制することがで
きる。
【０１３９】なお、このＳＤＲＡＭでは、レジスタ選択
用のラップアドレスＷＹ０〜ＷＹ７は不要であるので、
レジスタ制御回路６７はラップアドレスＷＹ０〜ＷＹ７
を出力しない。
用のラップアドレスＷＹ０〜ＷＹ７は不要であるので、
レジスタ制御回路６７はラップアドレスＷＹ０〜ＷＹ７
を出力しない。
【０１４０】［実施例２］実施例１のようにグローバル
ＩＯ線対およびローカルＩＯ線対を２系統に分離する
と、チップ面積が増大するという問題がある。そこで、
この実施例では、配線長が長く浮遊容量が大きいグロー
バルＩＯ線対のみを２系統に分離し、配線長が短く浮遊
容量が小さなローカルＩＯ線対については２系統に分離
しないこととし、高周波での書込を容易にするとともに
チップ面積の増大を抑制する。
ＩＯ線対およびローカルＩＯ線対を２系統に分離する
と、チップ面積が増大するという問題がある。そこで、
この実施例では、配線長が長く浮遊容量が大きいグロー
バルＩＯ線対のみを２系統に分離し、配線長が短く浮遊
容量が小さなローカルＩＯ線対については２系統に分離
しないこととし、高周波での書込を容易にするとともに
チップ面積の増大を抑制する。
【０１４１】図９は、この発明の第２実施例によるＳＤ
ＲＡＭのＩＯ線の配置を具体的に示す図であって、図２
１と対比される図である。図９を参照して、このＳＤＲ
ＡＭでは、２組のグローバルＩＯ線対ＧＩＯおよびＧＩ
Ｏ′と１組のローカルＩＯ線対ＬＩＯが設けられ、各ロ
ーカルＩＯ線対ＬＩＯとそれに対応するグローバルＩＯ
線対ＧＩＯおよびＧＩＯ′の交差部にブロック選択スイ
ッチＢＳａが設けられる。ブロック選択スイッチＢＳａ
は、ローカルＩＯ線対ＬＩＯを対応のグローバルＩＯ線
対ＧＩＯまたはＧＩＯ′に１クロックサイクルずつ交互
に接続する。
ＲＡＭのＩＯ線の配置を具体的に示す図であって、図２
１と対比される図である。図９を参照して、このＳＤＲ
ＡＭでは、２組のグローバルＩＯ線対ＧＩＯおよびＧＩ
Ｏ′と１組のローカルＩＯ線対ＬＩＯが設けられ、各ロ
ーカルＩＯ線対ＬＩＯとそれに対応するグローバルＩＯ
線対ＧＩＯおよびＧＩＯ′の交差部にブロック選択スイ
ッチＢＳａが設けられる。ブロック選択スイッチＢＳａ
は、ローカルＩＯ線対ＬＩＯを対応のグローバルＩＯ線
対ＧＩＯまたはＧＩＯ′に１クロックサイクルずつ交互
に接続する。
【０１４２】図１０は、このＳＤＲＡＭの１つの３２Ｋ
ビットメモリアレイＭＫに関連する部分の構成を示す回
路ブロック図であって、図２３と対比される図である。
ビットメモリアレイＭＫに関連する部分の構成を示す回
路ブロック図であって、図２３と対比される図である。
【０１４３】ブロック選択スイッチＢＳａは、３つのゲ
ートＧ１、Ｇ２およびＧ３を含む。ゲートＧ１およびＧ
２は、ローカルＩＯ線対ＬＩＯ２とグローバルＩＯ線対
ＧＩＯの間に直列接続される。ゲートＧ３は、ゲートＧ
１とグローバルＩＯ線対ＧＩＯ′の間に接続される。ゲ
ートＧ１はアレイ選択信号φＢに応答して導通状態とな
り、ゲートＧ２は内部クロック信号２ＣＬＫに応答して
導通状態となり、ゲート３は内部クロック信号の反転信
号／２ＣＬＫに応答して導通状態となる。
ートＧ１、Ｇ２およびＧ３を含む。ゲートＧ１およびＧ
２は、ローカルＩＯ線対ＬＩＯ２とグローバルＩＯ線対
ＧＩＯの間に直列接続される。ゲートＧ３は、ゲートＧ
１とグローバルＩＯ線対ＧＩＯ′の間に接続される。ゲ
ートＧ１はアレイ選択信号φＢに応答して導通状態とな
り、ゲートＧ２は内部クロック信号２ＣＬＫに応答して
導通状態となり、ゲート３は内部クロック信号の反転信
号／２ＣＬＫに応答して導通状態となる。
【０１４４】次に、図９および図１０で示したＳＤＲＡ
Ｍの動作について説明する。説明を簡単化するため、図
１０で示したメモリアレイブロックＭＫ２の隣接する２
つの列のメモリセルＭＣが連続的に選択された場合につ
いて説明する。また、プリアンプ群５５ａなどを含むデ
ータ入出力回路の動作については第１実施例と同じであ
るので説明は省略される。
Ｍの動作について説明する。説明を簡単化するため、図
１０で示したメモリアレイブロックＭＫ２の隣接する２
つの列のメモリセルＭＣが連続的に選択された場合につ
いて説明する。また、プリアンプ群５５ａなどを含むデ
ータ入出力回路の動作については第１実施例と同じであ
るので説明は省略される。
【０１４５】読出動作においては、最初に選択されたメ
モリセルＭＣのデータは、１クロックサイクルの間に、
その列のビット線対ＢＬＰ→アレイ選択ゲートＳＡＧ２
→列選択ゲートＣＳＧ２→ローカルＩＯ線対ＬＩＯ２→
ゲートＧ１→ゲートＧ２→グローバルＩＯ線対ＧＩＯの
経路で外部に読出される。
モリセルＭＣのデータは、１クロックサイクルの間に、
その列のビット線対ＢＬＰ→アレイ選択ゲートＳＡＧ２
→列選択ゲートＣＳＧ２→ローカルＩＯ線対ＬＩＯ２→
ゲートＧ１→ゲートＧ２→グローバルＩＯ線対ＧＩＯの
経路で外部に読出される。
【０１４６】また、次に選択されたメモリセルＭＣのデ
ータは、次の１クロックサイクルの間に、その列のビッ
ト線対ＢＬＰ→アレイ選択ゲートＳＡＧ２→列選択ゲー
トＣＳＧ２→ローカルＩＯ線対ＬＩＯ２→ゲートＧ１→
ゲートＧ３→グローバルＩＯ線対ＧＩＯ′の経路で外部
に読出される。
ータは、次の１クロックサイクルの間に、その列のビッ
ト線対ＢＬＰ→アレイ選択ゲートＳＡＧ２→列選択ゲー
トＣＳＧ２→ローカルＩＯ線対ＬＩＯ２→ゲートＧ１→
ゲートＧ３→グローバルＩＯ線対ＧＩＯ′の経路で外部
に読出される。
【０１４７】書込動作においては、最初に選択されたメ
モリセルＭＣへのデータは、１クロックサイクルの間
に、グローバルＩＯ線対ＧＩＯ→ゲートＧ２→ゲートＧ
１→ローカルＩＯ線対ＬＩＯ２→列選択ゲートＣＳＧ２
→ビット線対ＢＬＰの経路でそのメモリセルＭＣに書込
まれる。ローカルＩＯ線対ＬＩＯ２のイコライズは、こ
の１クロックサイクルの間に行なわれる。グローバルＩ
Ｏ線対ＧＩＯのイコライズは、次の１クロックサイクル
の間に行なわれる。
モリセルＭＣへのデータは、１クロックサイクルの間
に、グローバルＩＯ線対ＧＩＯ→ゲートＧ２→ゲートＧ
１→ローカルＩＯ線対ＬＩＯ２→列選択ゲートＣＳＧ２
→ビット線対ＢＬＰの経路でそのメモリセルＭＣに書込
まれる。ローカルＩＯ線対ＬＩＯ２のイコライズは、こ
の１クロックサイクルの間に行なわれる。グローバルＩ
Ｏ線対ＧＩＯのイコライズは、次の１クロックサイクル
の間に行なわれる。
【０１４８】また、次に選択されたメモリセルＭＣへの
データは、グローバルＩＯ線対ＧＩＯ′→ゲートＧ３→
ゲートＧ１→ローカルＩＯ線対ＬＩＯ２→列選択ゲート
ＧＳＧ２→ビット線対ＢＬＰの経路でそのメモリセルＭ
Ｃに書込まれる。ローカルＩＯ線対ＬＩＯ２のイコライ
ズは、この１クロックサイクルの間に行なわれる。グロ
ーバルＩＯ線対ＧＩＯ′のイコライズは、次の１クロッ
クサイクルの間に行なわれる。
データは、グローバルＩＯ線対ＧＩＯ′→ゲートＧ３→
ゲートＧ１→ローカルＩＯ線対ＬＩＯ２→列選択ゲート
ＧＳＧ２→ビット線対ＢＬＰの経路でそのメモリセルＭ
Ｃに書込まれる。ローカルＩＯ線対ＬＩＯ２のイコライ
ズは、この１クロックサイクルの間に行なわれる。グロ
ーバルＩＯ線対ＧＩＯ′のイコライズは、次の１クロッ
クサイクルの間に行なわれる。
【０１４９】この実施例においては、２組のグローバル
ＩＯ線対ＧＩＯおよびＧＩＯ′を設けたので、図１１に
示すように、１クロックサイクルの間に一方のグローバ
ルＩＯ線対ＧＩＯを介してのデータの書込みと、他方の
グローバルＩＯ線対ＧＩＯのイコライズとを並列に行な
うことができる。したがって、１クロックサイクルの間
に１つのグローバルＩＯ線対ＧＩＯを介してのデータの
書込とそのグローバルＩＯ線対ＧＩＯのイコライズとを
直列に行なう必要があった従来に比べて、高周波でのデ
ータの書込を容易に行なうことができる。
ＩＯ線対ＧＩＯおよびＧＩＯ′を設けたので、図１１に
示すように、１クロックサイクルの間に一方のグローバ
ルＩＯ線対ＧＩＯを介してのデータの書込みと、他方の
グローバルＩＯ線対ＧＩＯのイコライズとを並列に行な
うことができる。したがって、１クロックサイクルの間
に１つのグローバルＩＯ線対ＧＩＯを介してのデータの
書込とそのグローバルＩＯ線対ＧＩＯのイコライズとを
直列に行なう必要があった従来に比べて、高周波でのデ
ータの書込を容易に行なうことができる。
【０１５０】また、ローカルＩＯ線対ＬＩＯについては
２系統に分離しないので、チップ面積の増大を抑制する
ことができる。
２系統に分離しないので、チップ面積の増大を抑制する
ことができる。
【０１５１】なお、ローカルＩＯ線対ＬＩＯについては
１クロックサイクルの間にデータの書込とイコライズを
直列に行なう必要があるが、ローカルＩＯ線対ＬＩＯは
配線長が短く浮遊容量が小さいので差支えはない。
１クロックサイクルの間にデータの書込とイコライズを
直列に行なう必要があるが、ローカルＩＯ線対ＬＩＯは
配線長が短く浮遊容量が小さいので差支えはない。
【０１５２】［実施例３］実施例２では、ローカルＩＯ
線対は２系統に分離されず、２系統に分離されたグロー
バルＩＯ線対はワード線シャント領域ＷＳに設けられる
ので、実施例１に比べチップ面積が縮小化された。しか
し、ローカルＩＯ線対ＬＩＯとグローバルＩＯ線対ＧＩ
ＯおよびＧＩＯ′を接続するためのブロック選択スイッ
チＧＳａのトランジスタ数が多い分だけ、従来例に比べ
チップ面積が大きくなる。そこで、この実施例では、さ
らなるチップ面積の縮小化を図る。
線対は２系統に分離されず、２系統に分離されたグロー
バルＩＯ線対はワード線シャント領域ＷＳに設けられる
ので、実施例１に比べチップ面積が縮小化された。しか
し、ローカルＩＯ線対ＬＩＯとグローバルＩＯ線対ＧＩ
ＯおよびＧＩＯ′を接続するためのブロック選択スイッ
チＧＳａのトランジスタ数が多い分だけ、従来例に比べ
チップ面積が大きくなる。そこで、この実施例では、さ
らなるチップ面積の縮小化を図る。
【０１５３】図１２は、この発明の第３実施例によるＳ
ＤＲＡＭのＩＯ線の配置を具体的に示す図である。図１
２を参照して、このＳＤＲＡＭは、図９のＳＤＲＡＭに
おいてメモリマットＭＭの端部とワード線シャント領域
ＷＳ２、ＷＳ４およびＷＳ６のそれぞれに設けられてい
た２組のグローバルＩＯ線対ＧＩＯおよびＧＩＯ′のう
ちの１組のグローバルＩＯ線対ＧＩＯ′をそれぞれ隣接
するワード線シャント領域ＷＳ１、ＷＳ３、ＷＳ５、Ｗ
Ｓ７に移動するとともに、各ブロック選択スイッチＢＳ
ａをブロック選択スイッチＢＳｂとＢＳｂ′に分割した
ものである。ローカルＩＯ線対ＬＩＯは、ブロック選択
スイッチＢＳｂおよびＢＳｂ′によって対応のグローバ
ルＩＯ線対ＧＩＯまたはＧＩＯ′に１クロックサイクル
ずつ交互に接続される。
ＤＲＡＭのＩＯ線の配置を具体的に示す図である。図１
２を参照して、このＳＤＲＡＭは、図９のＳＤＲＡＭに
おいてメモリマットＭＭの端部とワード線シャント領域
ＷＳ２、ＷＳ４およびＷＳ６のそれぞれに設けられてい
た２組のグローバルＩＯ線対ＧＩＯおよびＧＩＯ′のう
ちの１組のグローバルＩＯ線対ＧＩＯ′をそれぞれ隣接
するワード線シャント領域ＷＳ１、ＷＳ３、ＷＳ５、Ｗ
Ｓ７に移動するとともに、各ブロック選択スイッチＢＳ
ａをブロック選択スイッチＢＳｂとＢＳｂ′に分割した
ものである。ローカルＩＯ線対ＬＩＯは、ブロック選択
スイッチＢＳｂおよびＢＳｂ′によって対応のグローバ
ルＩＯ線対ＧＩＯまたはＧＩＯ′に１クロックサイクル
ずつ交互に接続される。
【０１５４】図１３は、図１２に示したＳＤＲＡＭの１
つの３２ＫビットメモリアレイＭＫに関連する部分の構
成を示す一部省略した回路ブロック図である。
つの３２ＫビットメモリアレイＭＫに関連する部分の構
成を示す一部省略した回路ブロック図である。
【０１５５】ブロック選択スイッチＢＳｂは、ローカル
ＩＯ線対ＬＩＯとグローバルＩＯ線対ＧＩＯの間に直列
接続されたゲートＧ４およびＧ５を含む。ブロック選択
スイッチＢＳｂ′は、ローカルＩＯ線対ＬＩＯ２と、グ
ローバルＩＯ線対ＧＩＯ′の間に直列接続されたゲート
Ｇ４′およびＧ５′を含む。ゲートＧ４およびＧ４′は
アレイ選択信号φＢに応答して導通状態となり、ゲート
Ｇ５は内部クロック信号２ＣＬＫに応答して導通状態と
なり、ゲートＧ５′は内部クロック信号の反転信号／２
ＣＬＫに応答して導通状態となる。動作については、実
施例２と同様であるので説明は省略される。
ＩＯ線対ＬＩＯとグローバルＩＯ線対ＧＩＯの間に直列
接続されたゲートＧ４およびＧ５を含む。ブロック選択
スイッチＢＳｂ′は、ローカルＩＯ線対ＬＩＯ２と、グ
ローバルＩＯ線対ＧＩＯ′の間に直列接続されたゲート
Ｇ４′およびＧ５′を含む。ゲートＧ４およびＧ４′は
アレイ選択信号φＢに応答して導通状態となり、ゲート
Ｇ５は内部クロック信号２ＣＬＫに応答して導通状態と
なり、ゲートＧ５′は内部クロック信号の反転信号／２
ＣＬＫに応答して導通状態となる。動作については、実
施例２と同様であるので説明は省略される。
【０１５６】この実施例においては、２組のグローバル
ＩＯ線対ＧＩＯおよびＧＩＯ′の各々を別のワード線シ
ャント領域ＷＳに設けたので、ローカルＩＯ線対ＬＩＯ
と一方のグローバルＩＯ線対ＧＩＯを接続するブロック
選択スイッチＢＳｂと、ローカルＩＯ線対ＬＩＯと他方
のグローバルＩＯ線対ＧＩＯ′を接続するブロック選択
スイッチＢＳｂ′とを別のワード線シャント領域ＷＳに
設けることができ、ブロック選択スイッチのトランジス
タ数の増加によるチップ面積の増大が防止される。
ＩＯ線対ＧＩＯおよびＧＩＯ′の各々を別のワード線シ
ャント領域ＷＳに設けたので、ローカルＩＯ線対ＬＩＯ
と一方のグローバルＩＯ線対ＧＩＯを接続するブロック
選択スイッチＢＳｂと、ローカルＩＯ線対ＬＩＯと他方
のグローバルＩＯ線対ＧＩＯ′を接続するブロック選択
スイッチＢＳｂ′とを別のワード線シャント領域ＷＳに
設けることができ、ブロック選択スイッチのトランジス
タ数の増加によるチップ面積の増大が防止される。
【０１５７】［実施例４］図１４は、この発明の第４実
施例によるＳＤＲＡＭの主要部の構成を機能的に示すブ
ロック図である。
施例によるＳＤＲＡＭの主要部の構成を機能的に示すブ
ロック図である。
【０１５８】図１４を参照して、このＳＤＲＡＭでは、
各機能ブロック２００において、一方のグローバルＩＯ
線対ＧＩＯに対応してプリアンプ群５５ａ、リード用レ
ジスタ５６ａおよび出力バッファ５７ａと入力バッファ
５８ａ、ライト用レジスタ５９ａおよびライトバッファ
群６０ａが設けられ、他方のグローバルＩＯ線対ＧＩ
Ｏ′に対応してプリアンプ群５５ａ′、リード用レジス
タ５６ａ′および出力バッファ５７ａ′と入力バッファ
５８ａ′、ライト用レジスタ５９ａ′およびライトバッ
ファ群６０ａ′が設けられる。
各機能ブロック２００において、一方のグローバルＩＯ
線対ＧＩＯに対応してプリアンプ群５５ａ、リード用レ
ジスタ５６ａおよび出力バッファ５７ａと入力バッファ
５８ａ、ライト用レジスタ５９ａおよびライトバッファ
群６０ａが設けられ、他方のグローバルＩＯ線対ＧＩ
Ｏ′に対応してプリアンプ群５５ａ′、リード用レジス
タ５６ａ′および出力バッファ５７ａ′と入力バッファ
５８ａ′、ライト用レジスタ５９ａ′およびライトバッ
ファ群６０ａ′が設けられる。
【０１５９】内部クロック信号２ＣＬＫに応答して一方
の入力バッファ５８ａ、ライト用レジスタ５９ａおよび
ライトバッファ群６０ａと他方のプリアンプ５７ａ′、
リード用レジスタ５６ａ′および出力バッファ５７ａ′
とを１クロックサイクルずつ活性化させるために切換ス
イッチ３１ａ、３２ａおよび３３ａが設けられる。
の入力バッファ５８ａ、ライト用レジスタ５９ａおよび
ライトバッファ群６０ａと他方のプリアンプ５７ａ′、
リード用レジスタ５６ａ′および出力バッファ５７ａ′
とを１クロックサイクルずつ活性化させるために切換ス
イッチ３１ａ、３２ａおよび３３ａが設けられる。
【０１６０】内部クロック信号２ＣＬＫに応答して一方
の入力バッファ５８ａ、ライト用レジスタ５９ａおよび
ライトバッファ群６０ａと他方の入力バッファ５８
ａ′、ライト用レジスタ５９ａ′およびライトバッファ
群６０ａ′とを１クロックサイクルずつ活性化させるた
めに切換スイッチ３６ａ、３７ａおよび３８ａが設けら
れる。
の入力バッファ５８ａ、ライト用レジスタ５９ａおよび
ライトバッファ群６０ａと他方の入力バッファ５８
ａ′、ライト用レジスタ５９ａ′およびライトバッファ
群６０ａ′とを１クロックサイクルずつ活性化させるた
めに切換スイッチ３６ａ、３７ａおよび３８ａが設けら
れる。
【０１６１】内部クロック信号２ＣＬＫに応答して一方
のプリアンプ群５５ａ、リード用レジスタ５６ａおよび
出力バッファ５７ａと他方のプリアンプ群５５ａ′、リ
ード用レジスタ５６ａ′および出力バッファ５７ａ′と
を１クロックサイクルずつ交互にデータ入出力端子ＤＱ
ｉに接続するために切換スイッチ３４ａが設けられる。
のプリアンプ群５５ａ、リード用レジスタ５６ａおよび
出力バッファ５７ａと他方のプリアンプ群５５ａ′、リ
ード用レジスタ５６ａ′および出力バッファ５７ａ′と
を１クロックサイクルずつ交互にデータ入出力端子ＤＱ
ｉに接続するために切換スイッチ３４ａが設けられる。
【０１６２】内部クロック信号２ＣＬＫに応答して一方
の入力バッファ５８ａ、ライト用レジスタ５９ａおよび
ライトバッファ群６０ａと他方の入力バッファ５８
ａ′、ライト用レジスタ５９ａ′およびライトバッファ
群６０ａ′とを１クロックサイクルずつ交互にデータ入
出力端子ＤＱｉに接続するために切換スイッチ３５ａが
設けられる。他の構成については図１のＳＤＲＡＭと同
様である。
の入力バッファ５８ａ、ライト用レジスタ５９ａおよび
ライトバッファ群６０ａと他方の入力バッファ５８
ａ′、ライト用レジスタ５９ａ′およびライトバッファ
群６０ａ′とを１クロックサイクルずつ交互にデータ入
出力端子ＤＱｉに接続するために切換スイッチ３５ａが
設けられる。他の構成については図１のＳＤＲＡＭと同
様である。
【０１６３】図１５は、図１４に示したＳＤＲＡＭの書
込動作に関連する部分の構成を具体的に示す図である。
込動作に関連する部分の構成を具体的に示す図である。
【０１６４】図においては、一方のグローバルＩＯ線対
ＧＩＯに対応して設けられたライト用レジスタ５９ａお
よびライトバッファＷＢと、他方のグローバルＩＯ線対
ＧＩＯ′に対応して設けられたライト用レジスタ５９
ａ′およびライトバッファＷＢ′と、２組のグローバル
ＩＯ線対ＧＩＯおよびＧＩＯ′に共通に設けられたイコ
ライズ回路ＥＱＧが示される。
ＧＩＯに対応して設けられたライト用レジスタ５９ａお
よびライトバッファＷＢと、他方のグローバルＩＯ線対
ＧＩＯ′に対応して設けられたライト用レジスタ５９
ａ′およびライトバッファＷＢ′と、２組のグローバル
ＩＯ線対ＧＩＯおよびＧＩＯ′に共通に設けられたイコ
ライズ回路ＥＱＧが示される。
【０１６５】また、レジスタ活性化信号φＲｗ１をライ
ト用レジスタ５９ａまたは５９ａ′に１クロックサイク
ルずつ交互に入力するための切換スイッチ３７ａと、ラ
イトバッファ活性化信号φＷＢ１をライトバッファＷＢ
またはＷＢ′に１クロックサイクルずつ交互に入力する
ための切換スイッチ３８ａと、グローバルＩＯ線イコラ
イズ回路ＥＱＧをグローバルＩＯ線対ＧＩＯ′またはＧ
ＩＯに１クロックサイクルずつ交互に接続するための切
換スイッチ４ａとが示される。
ト用レジスタ５９ａまたは５９ａ′に１クロックサイク
ルずつ交互に入力するための切換スイッチ３７ａと、ラ
イトバッファ活性化信号φＷＢ１をライトバッファＷＢ
またはＷＢ′に１クロックサイクルずつ交互に入力する
ための切換スイッチ３８ａと、グローバルＩＯ線イコラ
イズ回路ＥＱＧをグローバルＩＯ線対ＧＩＯ′またはＧ
ＩＯに１クロックサイクルずつ交互に接続するための切
換スイッチ４ａとが示される。
【０１６６】次に、図１４および図１５で示したＳＤＲ
ＡＭの動作について説明する。まず、読出動作について
説明する。最初の１クロックサイクルでは、活性化信号
φＰＡ１、φＲｒ１およびφＯＥ１がスイッチ３１ａ、
３２ａおよび３３ａを介してプリアンプ群５５ａ、リー
ド用レジスタ５６ａおよび出力バッファ５７ａに入力さ
れ、一方のグローバルＩＯ線対ＧＩＯのデータがプリア
ンプ群５５ａ→リード用レジスタ５６ａ→出力バッファ
５７ａ→スイッチ３４ａ→データ入出力端子ＤＱｉを介
して外部に読出される。
ＡＭの動作について説明する。まず、読出動作について
説明する。最初の１クロックサイクルでは、活性化信号
φＰＡ１、φＲｒ１およびφＯＥ１がスイッチ３１ａ、
３２ａおよび３３ａを介してプリアンプ群５５ａ、リー
ド用レジスタ５６ａおよび出力バッファ５７ａに入力さ
れ、一方のグローバルＩＯ線対ＧＩＯのデータがプリア
ンプ群５５ａ→リード用レジスタ５６ａ→出力バッファ
５７ａ→スイッチ３４ａ→データ入出力端子ＤＱｉを介
して外部に読出される。
【０１６７】次の１クロックサイクルでは、活性化信号
φＰＡ１、φＲｒ１およびφＯＥ１がスイッチ３１ａ、
３２ａおよび３３ａを介してプリアンプ群５５ａ′、リ
ード用レジスタ５６ａ′および出力バッファ５７ａ′に
入力され、他方のグローバルＩＯ線対ＧＩＯ′のデータ
がプリアンプ群５５ａ′→リード用レジスタ５６ａ′→
出力バッファ５７ａ′→スイッチ３４ａ→データ入出力
端子ＤＱｉを介して外部に読出される。
φＰＡ１、φＲｒ１およびφＯＥ１がスイッチ３１ａ、
３２ａおよび３３ａを介してプリアンプ群５５ａ′、リ
ード用レジスタ５６ａ′および出力バッファ５７ａ′に
入力され、他方のグローバルＩＯ線対ＧＩＯ′のデータ
がプリアンプ群５５ａ′→リード用レジスタ５６ａ′→
出力バッファ５７ａ′→スイッチ３４ａ→データ入出力
端子ＤＱｉを介して外部に読出される。
【０１６８】次に、書込動作について説明する。最初の
１クロックサイクルでは、活性化信号φＤＢ、φＲｗ１
およびφＷＢ１がスイッチ３６ａ、３７ａおよび３８ａ
を介して入力バッファ５８ａ、ライト用レジスタ５９ａ
およびライトバッファ群６０ａに入力され、データ入出
力端子ＤＱｉに与えられたデータがスイッチ３５ａ→入
力バッファ５８ａ→ライト用レジスタ５９ａ→ライトバ
ッファ群６０ａ→グローバルＩＯ線対ＧＩＯを介して所
望のメモリセルＭＣに書込まれる。この１クロックサイ
クルでグローバルＩＯ線対ＧＩＯ′のイコライズが行な
われる。
１クロックサイクルでは、活性化信号φＤＢ、φＲｗ１
およびφＷＢ１がスイッチ３６ａ、３７ａおよび３８ａ
を介して入力バッファ５８ａ、ライト用レジスタ５９ａ
およびライトバッファ群６０ａに入力され、データ入出
力端子ＤＱｉに与えられたデータがスイッチ３５ａ→入
力バッファ５８ａ→ライト用レジスタ５９ａ→ライトバ
ッファ群６０ａ→グローバルＩＯ線対ＧＩＯを介して所
望のメモリセルＭＣに書込まれる。この１クロックサイ
クルでグローバルＩＯ線対ＧＩＯ′のイコライズが行な
われる。
【０１６９】次の１クロックサイクルでは、活性化信号
φＤＢ、φＲｗ１およびφＷＢ１がスイッチ３６ａ、３
７ａおよび３８ａを介して入力バッファ５８ａ′、ライ
ト用レジスタ５９ａ′およびライトバッファ群６０ａ′
に入力され、データ入出力端子ＤＱｉに与えられたデー
タがスイッチ３５ａ→入力バッファ５８ａ′→ライト用
レジスタ５９ａ′→ライトバッファ群６０ａ′→グロー
バルＩＯ線対ＧＩＯ′を介して所望のメモリセルＭＣに
書込まれる。この１クロックサイクルでグローバルＩＯ
線対ＧＩＯのイコライズが行なわれる。
φＤＢ、φＲｗ１およびφＷＢ１がスイッチ３６ａ、３
７ａおよび３８ａを介して入力バッファ５８ａ′、ライ
ト用レジスタ５９ａ′およびライトバッファ群６０ａ′
に入力され、データ入出力端子ＤＱｉに与えられたデー
タがスイッチ３５ａ→入力バッファ５８ａ′→ライト用
レジスタ５９ａ′→ライトバッファ群６０ａ′→グロー
バルＩＯ線対ＧＩＯ′を介して所望のメモリセルＭＣに
書込まれる。この１クロックサイクルでグローバルＩＯ
線対ＧＩＯのイコライズが行なわれる。
【０１７０】この実施例でも、実施例１と同様の効果が
得られる。
得られる。
【０１７１】［実施例５］この実施例では、従来技術で
説明したパイプライン動作のＳＤＲＡＭの長所と２ビッ
トプリフェッチのＳＤＲＡＭの長所を備え、かつメモリ
アレイの構成が従来と同じＳＤＲＡＭを示す。
説明したパイプライン動作のＳＤＲＡＭの長所と２ビッ
トプリフェッチのＳＤＲＡＭの長所を備え、かつメモリ
アレイの構成が従来と同じＳＤＲＡＭを示す。
【０１７２】この実施例のＳＤＲＡＭの構成は従来技術
（特に図２９ないし図３３）で説明した２ビットプリフ
ェッチのＳＤＲＡＭと同様である。ただし、制御のタイ
ミングは従来と異なる。
（特に図２９ないし図３３）で説明した２ビットプリフ
ェッチのＳＤＲＡＭと同様である。ただし、制御のタイ
ミングは従来と異なる。
【０１７３】図１６は、このＳＤＲＡＭの連続書込動作
（バースト長＝４）を示すタイミングチャートであっ
て、図３３と対比される図である。図１６を参照して、
このＳＤＲＡＭの制御のタイミングが図３３の制御のタ
イミングと異なる点は、書込コマンドが入力されてから
２クロック経過した後は、１クロックごとにイコライズ
回路活性化信号φＥＱ１を活性化させグローバルＩＯ線
対ＧＩＯおよびＧＩＯ′のイコライズを行なう点であ
る。
（バースト長＝４）を示すタイミングチャートであっ
て、図３３と対比される図である。図１６を参照して、
このＳＤＲＡＭの制御のタイミングが図３３の制御のタ
イミングと異なる点は、書込コマンドが入力されてから
２クロック経過した後は、１クロックごとにイコライズ
回路活性化信号φＥＱ１を活性化させグローバルＩＯ線
対ＧＩＯおよびＧＩＯ′のイコライズを行なう点であ
る。
【０１７４】図１７は、図１８で示したイコライズ回路
活性化信号φＥＱ１を生成するための信号発生回路の構
成を例示する回路ブロック図である。
活性化信号φＥＱ１を生成するための信号発生回路の構
成を例示する回路ブロック図である。
【０１７５】図１７を参照して、この信号発生回路は、
ＮＡＮＤゲートＮＡ１１ないしＮＡ２６、インバータ２
２ないし２４および遅延回路２５を含む。ＮＡＮＤゲー
トＮＡ１１とＮＡ１２、ＮＡ１５とＮＡ１６、ＮＡ１９
とＮＡ２０は、それぞれゲートＧ１１、Ｇ１２、Ｇ１３
を構成する。ゲートＧ１１およびＧ１３は、ともにクロ
ック信号の反転信号／ＣＬＫで制御され、ゲートＧ１２
はクロック信号ＣＬＫで制御される。
ＮＡＮＤゲートＮＡ１１ないしＮＡ２６、インバータ２
２ないし２４および遅延回路２５を含む。ＮＡＮＤゲー
トＮＡ１１とＮＡ１２、ＮＡ１５とＮＡ１６、ＮＡ１９
とＮＡ２０は、それぞれゲートＧ１１、Ｇ１２、Ｇ１３
を構成する。ゲートＧ１１およびＧ１３は、ともにクロ
ック信号の反転信号／ＣＬＫで制御され、ゲートＧ１２
はクロック信号ＣＬＫで制御される。
【０１７６】ＮＡＮＤゲートＮＡ１３とＮＡ１４、ＮＡ
１７とＮＡ１８、ＮＡ２１とＮＡ２２は、それぞれフリ
ップフロップＦＦ１１、ＦＦ１２、ＦＦ１３を構成す
る。フリップフロップＦＦ１２およびＦＦ１３は、とも
に信号ＷＤＥによって活性化される。ＮＡＮＤゲートＮ
Ａ２６および遅延回路２５はパルス発生回路２６を構成
する。
１７とＮＡ１８、ＮＡ２１とＮＡ２２は、それぞれフリ
ップフロップＦＦ１１、ＦＦ１２、ＦＦ１３を構成す
る。フリップフロップＦＦ１２およびＦＦ１３は、とも
に信号ＷＤＥによって活性化される。ＮＡＮＤゲートＮ
Ａ２６および遅延回路２５はパルス発生回路２６を構成
する。
【０１７７】信号ＷＤＥは、書込動作が始まると活性化
され、バースト長分だけクロック信号ＣＬＫがカウント
された後に非活性化される信号である。クロック信号の
反転信号／ＣＬＫが「Ｈ」レベルになったとき信号ＷＤ
ＥのレベルがゲートＧ１１を介してフリップフロップＦ
Ｆ１１に伝達される。次いでクロック信号ＣＬＫが
「Ｈ」レベルになったとき信号ＷＤＥのレベルがさらに
ゲートＧ１２を介してフリップフロップＦＦ１２に伝達
される。次いでクロック信号の反転信号／ＣＬＫが
「Ｈ」レベルになったとき信号ＷＤＥのレベルがさらに
ゲートＧ１３を介してフリップフロップＦＦ１３に伝達
される。
され、バースト長分だけクロック信号ＣＬＫがカウント
された後に非活性化される信号である。クロック信号の
反転信号／ＣＬＫが「Ｈ」レベルになったとき信号ＷＤ
ＥのレベルがゲートＧ１１を介してフリップフロップＦ
Ｆ１１に伝達される。次いでクロック信号ＣＬＫが
「Ｈ」レベルになったとき信号ＷＤＥのレベルがさらに
ゲートＧ１２を介してフリップフロップＦＦ１２に伝達
される。次いでクロック信号の反転信号／ＣＬＫが
「Ｈ」レベルになったとき信号ＷＤＥのレベルがさらに
ゲートＧ１３を介してフリップフロップＦＦ１３に伝達
される。
【０１７８】ＮＡＮＤゲートＮＡ２５は、フリップフロ
ップＦＦ１３の出力φＮＡ２１とクロック信号ＣＬＫを
受ける。ＮＡＮＤゲートＮＡ２５の出力はインバータ２
３を介してパルス発生回路２６に入力される。パルス発
生回路２６の出力はインバータ２４に入力される。イン
バータ２４の出力はイコライズ回路活性化信号φＥＱ１
となる。
ップＦＦ１３の出力φＮＡ２１とクロック信号ＣＬＫを
受ける。ＮＡＮＤゲートＮＡ２５の出力はインバータ２
３を介してパルス発生回路２６に入力される。パルス発
生回路２６の出力はインバータ２４に入力される。イン
バータ２４の出力はイコライズ回路活性化信号φＥＱ１
となる。
【０１７９】図１８は、図１７の信号発生回路の動作を
示すタイミングチャートである。信号／ＣＡＳが活性状
態の「Ｌ」レベルとなって書込コマンドが入力されたこ
とに応じて、信号ＷＤＥが活性状態の「Ｈ」レベルとな
る。信号ＷＤＥは、バースト長分だけクロック信号ＣＬ
Ｋがカウントされた後（この場合４クロック後）、
「Ｌ」レベルとなる。
示すタイミングチャートである。信号／ＣＡＳが活性状
態の「Ｌ」レベルとなって書込コマンドが入力されたこ
とに応じて、信号ＷＤＥが活性状態の「Ｈ」レベルとな
る。信号ＷＤＥは、バースト長分だけクロック信号ＣＬ
Ｋがカウントされた後（この場合４クロック後）、
「Ｌ」レベルとなる。
【０１８０】信号φＮＡ２１は、信号ＷＤＥが「Ｈ」レ
ベルになった後クロック信号ＣＬＫが「Ｌ」レベルから
「Ｈ」レベルになりさらに「Ｌ」レベルになったことに
応じて「Ｈ」レベルとなる。信号φＮＡ２１は、信号Ｗ
ＤＥが「Ｌ」レベルになったことに応じて「Ｌ」レベル
となる。パルス発生回路２６は、信号φＮＡ２１が
「Ｈ」レベルにある間においてクロック信号ＣＬＫが
「Ｈ」レベルになったことに応じて所定の幅のパルス信
号を出力する。パルス信号はインバータ２４で反転され
てイコライズ回路活性化信号φＥＱ１となる。
ベルになった後クロック信号ＣＬＫが「Ｌ」レベルから
「Ｈ」レベルになりさらに「Ｌ」レベルになったことに
応じて「Ｈ」レベルとなる。信号φＮＡ２１は、信号Ｗ
ＤＥが「Ｌ」レベルになったことに応じて「Ｌ」レベル
となる。パルス発生回路２６は、信号φＮＡ２１が
「Ｈ」レベルにある間においてクロック信号ＣＬＫが
「Ｈ」レベルになったことに応じて所定の幅のパルス信
号を出力する。パルス信号はインバータ２４で反転され
てイコライズ回路活性化信号φＥＱ１となる。
【０１８１】この実施例では、連続書込のコマンドが入
力されてから２クロック経過した後はグローバルＩＯ線
対ＧＩＯおよびＧＩＯ′を１クロックごとにイコライズ
するので、図１６中の○印のタイミングで書込をストッ
プして、新たに入力されるアドレスにデータを書込むこ
とができる。したがって、１ビット単位のランダム書込
が可能となる。しかも、内部アドレス信号の生成のため
に書込時間が短くなる最初のデータ書込に２クロックサ
イクルを割当てるので、動作周波数の高速化にも対応で
きる。
力されてから２クロック経過した後はグローバルＩＯ線
対ＧＩＯおよびＧＩＯ′を１クロックごとにイコライズ
するので、図１６中の○印のタイミングで書込をストッ
プして、新たに入力されるアドレスにデータを書込むこ
とができる。したがって、１ビット単位のランダム書込
が可能となる。しかも、内部アドレス信号の生成のため
に書込時間が短くなる最初のデータ書込に２クロックサ
イクルを割当てるので、動作周波数の高速化にも対応で
きる。
【０１８２】
【発明の効果】以上のように、この発明の第１の同期型
半導体記憶装置にあっては、選択回路によって連続的に
選択されるメモリセルの各々が第１または第２の信号入
出力線対に１クロックサイクルずつ交互に接続される。
したがって、１クロックサイクルの間に一方の信号入出
力線対を介してのデータの書込と他方の信号入出力線対
のイコライズとを並列に行なうことができる。よって、
１クロックサイクルの間に１つの信号入出力線対を介し
てのデータ書込と、その信号入出力線対のイコライズと
を直列に行なう必要があった従来に比べてデータの書込
を高周波で容易に行なうことができる。また、ランダム
書込が可能である。
半導体記憶装置にあっては、選択回路によって連続的に
選択されるメモリセルの各々が第１または第２の信号入
出力線対に１クロックサイクルずつ交互に接続される。
したがって、１クロックサイクルの間に一方の信号入出
力線対を介してのデータの書込と他方の信号入出力線対
のイコライズとを並列に行なうことができる。よって、
１クロックサイクルの間に１つの信号入出力線対を介し
てのデータ書込と、その信号入出力線対のイコライズと
を直列に行なう必要があった従来に比べてデータの書込
を高周波で容易に行なうことができる。また、ランダム
書込が可能である。
【０１８３】また、データ入出力回路は、データ書込回
路およびイコライズ回路を含み、データ書込回路が一方
の信号入出力線対を介してデータの書込を行なっている
間にイコライズ回路が他方の信号入出力線対のイコライ
ズを行なうこととすれば、データ入出力回路を容易に構
成できる。
路およびイコライズ回路を含み、データ書込回路が一方
の信号入出力線対を介してデータの書込を行なっている
間にイコライズ回路が他方の信号入出力線対のイコライ
ズを行なうこととすれば、データ入出力回路を容易に構
成できる。
【０１８４】また、データ入出力回路は、第１および第
２のデータ書込回路と、イコライズ回路とを含み、第１
のデータ書込回路が第１の信号入出力線対を介してデー
タの書込を行なっている間にイコライズ回路が第２の信
号入出力線対のイコライズを行ない、第２のデータ書込
回路が第２の信号入出力線対を介してデータの書込を行
なっている間にイコライズ回路が第１の信号入出力線の
イコライズを行なうこととすれば、データ入出力回路を
容易に構成できる。
２のデータ書込回路と、イコライズ回路とを含み、第１
のデータ書込回路が第１の信号入出力線対を介してデー
タの書込を行なっている間にイコライズ回路が第２の信
号入出力線対のイコライズを行ない、第２のデータ書込
回路が第２の信号入出力線対を介してデータの書込を行
なっている間にイコライズ回路が第１の信号入出力線の
イコライズを行なうこととすれば、データ入出力回路を
容易に構成できる。
【０１８５】この発明の第２の同期型半導体記憶装置に
あっては、選択回路によって連続的に選択されるメモリ
セル対の各々が第１および第２の信号入出力線対に接続
される。そして、内部アドレス信号の生成のため書込時
間が短くなる最初の２クロックサイクルでは２ビットの
データを一度に書込み、その後は１クロックサイクルご
とに１ビットのデータを交互に書込む。したがって、デ
ータの書込を高周波で容易に行なうことができ、また、
２クロックサイクル以降はランダム書込が可能となる。
あっては、選択回路によって連続的に選択されるメモリ
セル対の各々が第１および第２の信号入出力線対に接続
される。そして、内部アドレス信号の生成のため書込時
間が短くなる最初の２クロックサイクルでは２ビットの
データを一度に書込み、その後は１クロックサイクルご
とに１ビットのデータを交互に書込む。したがって、デ
ータの書込を高周波で容易に行なうことができ、また、
２クロックサイクル以降はランダム書込が可能となる。
【０１８６】また、データ入出力回路は、第１および第
２のデータ書込回路と、イコライズ回路とを含み、最初
の２クロックサイクルにおいては第１および第２のデー
タ書込回路が第１および第２の信号入出力線対を介して
の２ビットのデータの書込を行なった後にイコライズ回
路が第１および第２の信号入出力線対のイコライズを行
ない、その後の各１クロックサイクルにおいては第１ま
たは第２のデータ書込回路が第１または第２の信号入出
力線対を介しての１ビットのデータの書込を行なった後
にイコライズ回路が第１および第２の信号入出力線対の
イコライズを行なうこととすれば、データ入出力回路を
容易に構成できる。
２のデータ書込回路と、イコライズ回路とを含み、最初
の２クロックサイクルにおいては第１および第２のデー
タ書込回路が第１および第２の信号入出力線対を介して
の２ビットのデータの書込を行なった後にイコライズ回
路が第１および第２の信号入出力線対のイコライズを行
ない、その後の各１クロックサイクルにおいては第１ま
たは第２のデータ書込回路が第１または第２の信号入出
力線対を介しての１ビットのデータの書込を行なった後
にイコライズ回路が第１および第２の信号入出力線対の
イコライズを行なうこととすれば、データ入出力回路を
容易に構成できる。
【０１８７】また、この発明の第３の同期型半導体記憶
装置にあっては、選択回路によって連続的に選択される
メモリセルの各々が各メモリセルが属するメモリアレイ
ブロックの第１または第２のローカル信号入出力線対の
一端に１クロックサイクルずつ交互に接続されるととも
に、各メモリセルが属するメモリアレイブロックの第１
および第２のローカル信号入出力線対の他端が第１およ
び第２のグローバル信号入出力線対の一端に接続され
る。したがって、第１の同期型半導体記憶装置と同様、
従来と比べデータの書込を高周波で容易に行なうことが
でき、かつランダム書込を行なうことができる。
装置にあっては、選択回路によって連続的に選択される
メモリセルの各々が各メモリセルが属するメモリアレイ
ブロックの第１または第２のローカル信号入出力線対の
一端に１クロックサイクルずつ交互に接続されるととも
に、各メモリセルが属するメモリアレイブロックの第１
および第２のローカル信号入出力線対の他端が第１およ
び第２のグローバル信号入出力線対の一端に接続され
る。したがって、第１の同期型半導体記憶装置と同様、
従来と比べデータの書込を高周波で容易に行なうことが
でき、かつランダム書込を行なうことができる。
【０１８８】また、この発明の第４の同期型半導体記憶
装置にあっては、選択回路によって連続的に選択される
メモリセルの各々は各メモリセルが属するメモリアレイ
ブロックのローカル信号入出力線対の一端に接続される
とともに、各メモリセルが属するメモリアレイブロック
のローカル信号入出力線対の他端が第１または第２のグ
ローバル信号入出力線対の一端に１クロックサイクルず
つ交互に接続される。したがって、第１および第２の同
期型半導体記憶装置と同様、従来と比べデータの書込を
高周波で容易に行なうことができ、かつランダム書込を
行なうことができる。また、ローカル信号入出力線対を
２系統に分割しない分だけ第２の同期型半導体記憶装置
よりもレイアウト面積が小さくなる。
装置にあっては、選択回路によって連続的に選択される
メモリセルの各々は各メモリセルが属するメモリアレイ
ブロックのローカル信号入出力線対の一端に接続される
とともに、各メモリセルが属するメモリアレイブロック
のローカル信号入出力線対の他端が第１または第２のグ
ローバル信号入出力線対の一端に１クロックサイクルず
つ交互に接続される。したがって、第１および第２の同
期型半導体記憶装置と同様、従来と比べデータの書込を
高周波で容易に行なうことができ、かつランダム書込を
行なうことができる。また、ローカル信号入出力線対を
２系統に分割しない分だけ第２の同期型半導体記憶装置
よりもレイアウト面積が小さくなる。
【０１８９】また、データ入出力回路は、データ書込回
路およびイコライズ回路を含み、データ書込回路が一方
のグローバル信号入出力線対を介してデータの書込を行
なっている間に、イコライズ回路が他方のグローバル信
号入出力線対のイコライズを行なうこととすれば、デー
タ入出力回路を容易に構成できる。
路およびイコライズ回路を含み、データ書込回路が一方
のグローバル信号入出力線対を介してデータの書込を行
なっている間に、イコライズ回路が他方のグローバル信
号入出力線対のイコライズを行なうこととすれば、デー
タ入出力回路を容易に構成できる。
【０１９０】また、データ入出力回路は、第１および第
２のデータ書込回路と、イコライズ回路とを含み、第１
のデータ書込回路が第１のグローバル信号入出力線対を
介してデータの書込を行なっている間にイコライズ回路
が第２のグローバル信号入出力線対のイコライズを行な
い、第２のデータ書込の回路が第２のグローバル信号入
出力線対を介してデータの書込を行なっている間にイコ
ライズ回路が第１のグローバル信号入出力線対のイコラ
イズを行なうこととすれば、データ入出力回路を容易に
構成できる。
２のデータ書込回路と、イコライズ回路とを含み、第１
のデータ書込回路が第１のグローバル信号入出力線対を
介してデータの書込を行なっている間にイコライズ回路
が第２のグローバル信号入出力線対のイコライズを行な
い、第２のデータ書込の回路が第２のグローバル信号入
出力線対を介してデータの書込を行なっている間にイコ
ライズ回路が第１のグローバル信号入出力線対のイコラ
イズを行なうこととすれば、データ入出力回路を容易に
構成できる。
【０１９１】また、この発明の第５の同期型半導体記憶
装置にあっては、選択回路によって連続的に選択される
メモリセル対の各々が対応の第１および第２のローカル
信号入出力線対に接続され、その第１および第２のロー
カル信号入出力線対は第１および第２のグローバル信号
入出力線対に２クロックサイクルずつ接続される。そし
て、内部アドレス信号の生成のため書込時間が短くなる
最初の２クロックサイクルでは２ビットのデータを一度
に書込み、その後は１クロックサイクルごとに１ビット
のデータを交互に書込む。したがって、データの書込を
高周波で容易に行なうことができ、また、２クロックサ
イクル以降はランダム書込が可能となる。
装置にあっては、選択回路によって連続的に選択される
メモリセル対の各々が対応の第１および第２のローカル
信号入出力線対に接続され、その第１および第２のロー
カル信号入出力線対は第１および第２のグローバル信号
入出力線対に２クロックサイクルずつ接続される。そし
て、内部アドレス信号の生成のため書込時間が短くなる
最初の２クロックサイクルでは２ビットのデータを一度
に書込み、その後は１クロックサイクルごとに１ビット
のデータを交互に書込む。したがって、データの書込を
高周波で容易に行なうことができ、また、２クロックサ
イクル以降はランダム書込が可能となる。
【０１９２】また、データ入出力回路は、第１および第
２のデータ書込回路と、イコライズ回路とを含み、最初
の２クロックサイクルにおいては第１および第２のデー
タ書込回路が第１および第２のグローバル信号入出力線
対を介しての２ビットのデータの書込を行なった後にイ
コライズ回路が第１および第２のグローバル信号入出力
線対のイコライズを行ない、その後の各１クロックサイ
クルにおいては第１または第２のデータ書込回路が第１
または第２のグローバル信号入出力線対を介しての１ビ
ットのデータの書込を行なった後にイコライズ回路が第
１および第２のグローバル信号入出力線対のイコライズ
を行なうこととすれば、データ入出力回路を容易に構成
できる。
２のデータ書込回路と、イコライズ回路とを含み、最初
の２クロックサイクルにおいては第１および第２のデー
タ書込回路が第１および第２のグローバル信号入出力線
対を介しての２ビットのデータの書込を行なった後にイ
コライズ回路が第１および第２のグローバル信号入出力
線対のイコライズを行ない、その後の各１クロックサイ
クルにおいては第１または第２のデータ書込回路が第１
または第２のグローバル信号入出力線対を介しての１ビ
ットのデータの書込を行なった後にイコライズ回路が第
１および第２のグローバル信号入出力線対のイコライズ
を行なうこととすれば、データ入出力回路を容易に構成
できる。
【０１９３】また、第１および第２のグローバル信号入
出力線対は、複数のメモリアレイブロックのうちの少な
くとも１つのメモリアレイブロックのワード線シャント
領域を縦断するようにして設けられることとすれば、レ
イアウト面積の縮小化を図ることができる。
出力線対は、複数のメモリアレイブロックのうちの少な
くとも１つのメモリアレイブロックのワード線シャント
領域を縦断するようにして設けられることとすれば、レ
イアウト面積の縮小化を図ることができる。
【０１９４】また、第１および第２のグローバル信号入
出力線対の各々は、互いに異なるワード線シャント領域
を縦断するようにして設けられることとすれば、レイア
ウト面積のさらなる縮小化が図られる。
出力線対の各々は、互いに異なるワード線シャント領域
を縦断するようにして設けられることとすれば、レイア
ウト面積のさらなる縮小化が図られる。
【図１】 この発明の第１実施例によるＳＤＲＡＭの全
体の構成を機能的に示すブロック図である。
体の構成を機能的に示すブロック図である。
【図２】 図１に示したＳＤＲＡＭの１つの３２Ｋビッ
トメモリアレイＭＫに関連する部分の構成を示す回路ブ
ロック図である。
トメモリアレイＭＫに関連する部分の構成を示す回路ブ
ロック図である。
【図３】 図２の分図であって、図２に示した列選択ゲ
ートを選択するための回路の構成を示す回路ブロック図
である。
ートを選択するための回路の構成を示す回路ブロック図
である。
【図４】 図１に示したＳＤＲＡＭのデータの書込動作
に関連する部分の構成を示す回路ブロック図である。
に関連する部分の構成を示す回路ブロック図である。
【図５】 図４に示した切換スイッチの構成を例示する
回路図である。
回路図である。
【図６】 図１に示したＳＤＲＡＭの倍周期回路の構成
を例示する回路ブロック図である。
を例示する回路ブロック図である。
【図７】 図６に示した倍周期回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図８】 図１に示したＳＤＲＡＭのランダム書込動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図９】 この発明の第２実施例によるＳＤＲＡＭのメ
モリアレイのＩＯ線対の配置を具体的に示す図である。
モリアレイのＩＯ線対の配置を具体的に示す図である。
【図１０】 図９に示したメモリアレイの１つの３２Ｋ
ビットメモリアレイに関連する部分の構成を示す回路ブ
ロック図である。
ビットメモリアレイに関連する部分の構成を示す回路ブ
ロック図である。
【図１１】 図９に示したＳＤＲＡＭのランダム書込動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図１２】 この発明の第３実施例によるＳＤＲＡＭの
メモリアレイのＩＯ線対の配置を具体的に示す図であ
る。
メモリアレイのＩＯ線対の配置を具体的に示す図であ
る。
【図１３】 図１２に示したメモリアレイの１つの３２
Ｋビットメモリアレイに関連する部分の構成を示す回路
ブロック図である。
Ｋビットメモリアレイに関連する部分の構成を示す回路
ブロック図である。
【図１４】 この発明の第４実施例によるＳＤＲＡＭの
構成を機能的に示すブロック図である。
構成を機能的に示すブロック図である。
【図１５】 図１４に示したＳＤＲＡＭの書込動作に関
連する部分の構成を示す回路ブロック図である。
連する部分の構成を示す回路ブロック図である。
【図１６】 この発明の第５実施例によるＳＤＲＡＭの
連続書込動作を示すタイミングチャートである。
連続書込動作を示すタイミングチャートである。
【図１７】 図１６で説明したＳＤＲＡＭのイコライズ
回路活性化信号φＥＱ１を生成するための信号発生回路
の構成を示す回路ブロック図である。
回路活性化信号φＥＱ１を生成するための信号発生回路
の構成を示す回路ブロック図である。
【図１８】 図１７に示した信号発生回路の動作を示す
タイミングチャートである。
タイミングチャートである。
【図１９】 従来のＳＤＲＡＭの全体の構成を機能的に
示すブロック図である。
示すブロック図である。
【図２０】 図１９に示したＳＤＲＡＭのチップレイア
ウトを示す図である。
ウトを示す図である。
【図２１】 図１９に示したチップのメモリアレイのＩ
Ｏ線対の配置を具体的に示す図である。
Ｏ線対の配置を具体的に示す図である。
【図２２】 図２１のＺ部拡大図である。
【図２３】 図２２に示したメモリアレイの１つのロー
カルＩＯ線対ＬＩＯ２に関連する部分の構成を示す回路
ブロック図である。
カルＩＯ線対ＬＩＯ２に関連する部分の構成を示す回路
ブロック図である。
【図２４】 図１９に示したＳＤＲＡＭの連続読出動作
時における外部信号の変化の状態を示すタイミングチャ
ートである。
時における外部信号の変化の状態を示すタイミングチャ
ートである。
【図２５】 図１９に示したＳＤＲＡＭの連続書込動作
時の外部信号の変化の状態を示すタイミングチャートで
ある。
時の外部信号の変化の状態を示すタイミングチャートで
ある。
【図２６】 図１９に示したＳＤＲＡＭの書込動作に関
連する部分の構成を示す回路ブロック図である。
連する部分の構成を示す回路ブロック図である。
【図２７】 図１９に示したＳＤＲＡＭの連続書込動作
時における外部信号およびグローバルＩＯ線対の電位の
変化を示すタイミングチャートである。
時における外部信号およびグローバルＩＯ線対の電位の
変化を示すタイミングチャートである。
【図２８】 図１９に示したＳＤＲＡＭのランダム書込
動作時における外部信号およびグローバルＩＯ線対の電
位の変化を示すタイミングチャートである。
動作時における外部信号およびグローバルＩＯ線対の電
位の変化を示すタイミングチャートである。
【図２９】 従来の他のＳＤＲＡＭの全体の構成を機能
的に示すブロック図である。
的に示すブロック図である。
【図３０】 図２９に示したＳＤＲＡＭのメモリアレイ
のＩＯ線対の配置を具体的に示す図である。
のＩＯ線対の配置を具体的に示す図である。
【図３１】 図３０に示したメモリアレイの１つの３２
Ｋビットメモリアレイに関連する部分の構成を示す回路
ブロック図である。
Ｋビットメモリアレイに関連する部分の構成を示す回路
ブロック図である。
【図３２】 図２９に示したＳＤＲＡＭの書込動作に関
連する部分の構成を示す回路ブロック図である。
連する部分の構成を示す回路ブロック図である。
【図３３】 図２９に示したＳＤＲＡＭの連続書込動作
時における外部信号およびグローバルＩＯ線対の電位の
変化を示すタイミングチャートである。
時における外部信号およびグローバルＩＯ線対の電位の
変化を示すタイミングチャートである。
１ａ，１ｂ メモリアレイ、２ａ，２ｂ，３ａ，３ｂ，
４ａ，４ｂ，３１ａ，３１ｂ，３２ａ，３２ｂ，３３
ａ，３３ｂ，３４ａ，３４ｂ，３５ａ，３５ｂ，３６
ａ，３６ｂ，３７ａ，３７ｂ，３８ａ，３８ｂ 切換ス
イッチ、５ 倍周期回路、５２ａ，５２ｂ Ｘデコーダ
群、５３ａ，３５ｂ Ｙデコーダ群、５４ａ，５４ｂ
センスアンプ群、５５ａ，５５ｂ，５５ａ′，５５ｂ′
プリアンプ群、５６ａ，５６ｂ，５６ａ′，５６ｂ′
リード用レジスタ、５７ａ，５７ｂ，５７ａ′，５７
ｂ′ 出力バッファ、５８ａ，５８ｂ，５８ａ′，５８
ｂ′入力バッファ、５９ａ，５９ｂ，５９ａ′，５９
ｂ′ ライト用レジスタ、６０ａ，６０ｂ，６０ａ′６
０ｂ′ ライトバッファ群、６１ａ，６１ｂ イコライ
ズ回路群、６８ａ，６８ｂ，６９ａ，６９ｂ セレク
タ、ＬＩＯ，ＬＩＯ′ ローカルＩＯ線対、ＧＩＯ，Ｇ
ＩＯ′ グローバルＩＯ線対、ＷＳ１〜ＷＳ７ ワード
線シャント領域、ＢＳ，ＢＳ′，ＢＳａ，ＢＳｂ，ＢＳ
ｂ′ ブロック選択スイッチ、ＣＳＧ，ＣＳＧ′ 列選
択ゲート、ＢＬＰ ビット線対、ＷＬ ワード線、ＭＣ
メモリセル。
４ａ，４ｂ，３１ａ，３１ｂ，３２ａ，３２ｂ，３３
ａ，３３ｂ，３４ａ，３４ｂ，３５ａ，３５ｂ，３６
ａ，３６ｂ，３７ａ，３７ｂ，３８ａ，３８ｂ 切換ス
イッチ、５ 倍周期回路、５２ａ，５２ｂ Ｘデコーダ
群、５３ａ，３５ｂ Ｙデコーダ群、５４ａ，５４ｂ
センスアンプ群、５５ａ，５５ｂ，５５ａ′，５５ｂ′
プリアンプ群、５６ａ，５６ｂ，５６ａ′，５６ｂ′
リード用レジスタ、５７ａ，５７ｂ，５７ａ′，５７
ｂ′ 出力バッファ、５８ａ，５８ｂ，５８ａ′，５８
ｂ′入力バッファ、５９ａ，５９ｂ，５９ａ′，５９
ｂ′ ライト用レジスタ、６０ａ，６０ｂ，６０ａ′６
０ｂ′ ライトバッファ群、６１ａ，６１ｂ イコライ
ズ回路群、６８ａ，６８ｂ，６９ａ，６９ｂ セレク
タ、ＬＩＯ，ＬＩＯ′ ローカルＩＯ線対、ＧＩＯ，Ｇ
ＩＯ′ グローバルＩＯ線対、ＷＳ１〜ＷＳ７ ワード
線シャント領域、ＢＳ，ＢＳ′，ＢＳａ，ＢＳｂ，ＢＳ
ｂ′ ブロック選択スイッチ、ＣＳＧ，ＣＳＧ′ 列選
択ゲート、ＢＬＰ ビット線対、ＷＬ ワード線、ＭＣ
メモリセル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堂阪 勝己 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 村井 泰光 兵庫県伊丹市東野四丁目61番５号 三菱電 機エンジニアリング株式会社エル・エス・ アイ設計センター内
Claims (13)
- 【請求項１】 外部クロック信号に同期して制御信号、
アドレス信号およびデータ信号を含む外部信号を取込む
同期型半導体記憶装置であって、 行列状に配列された複数のメモリセルを含むメモリアレ
イ、 前記メモリアレイとデータ信号の入出力を行なうための
第１および第２の信号入出力線対、 前記外部クロック信号を分周して該外部クロック信号の
複数倍の周期を有する内部クロック信号を出力する分周
回路、 前記アドレス信号に従って前記メモリアレイのうちのい
ずれかのメモリセルを連続的に選択する選択回路、 前記分周回路から出力される前記内部クロック信号に応
答して、前記選択回路によって選択されたメモリセルの
各々を前記第１または第２の信号入出力線対の一端に１
クロックサイクルずつ交互に接続する切換回路、および
前記分周回路から出力される前記内部クロック信号に応
答して、前記第１または第２の信号入出力線対の他端と
１クロックサイクルずつ交互にデータ信号の授受を行な
うデータ入出力回路を備える、同期型半導体記憶装置。 - 【請求項２】 前記データ入出力回路は、 前記第１および第２の信号入出力線対に共通に設けられ
たデータ読出回路、 前記内部クロック信号に応答して、前記第１または第２
の信号入出力線対の他端を１クロックサイクルずつ交互
に前記データ読出回路に接続する第１の切換回路、 前記第１および第２の信号入出力線対に共通に設けられ
たデータ書込回路、 前記内部クロック信号に応答して、前記第１または第２
の信号入出力線対の他端を１クロックサイクルずつ交互
に前記データ書込回路に接続する第２の切換回路、 前記第１および第２の信号入出力線対に共通に設けられ
たイコライズ回路、および前記内部クロック信号に応答
して、前記第２または第１の信号入出力線対の他端を１
クロックサイクルずつ交互に前記イコライズ回路に接続
する第３の切換回路を含む、請求項１に記載の同期型半
導体記憶装置。 - 【請求項３】 前記データ入出力回路は、 前記第１の信号入出力線対に対応して設けられた第１の
データ読出回路、 前記第２の信号入出力線対に対応して設けられた第２の
データ読出回路、 前記内部クロック信号に応答して、前記第１または第２
のデータ読出回路によって読出されたデータ信号を１ク
ロックサイクルずつ交互に外部に出力するための第１の
切換回路、 前記第１の信号入出力線対に対応して設けられた第１の
データ書込回路、 前記第２の信号入出力線対に対応して設けられた第２の
データ書込回路、 前記内部クロック信号に応答して、外部から前記第１ま
たは第２のデータ書込回路に１クロックサイクルずつ交
互にデータ信号を入力するための第２の切換回路、 前記第１および第２の信号入出力線対に共通に設けられ
たイコライズ回路、および前記内部クロック信号に応答
して、前記第２または第１の信号入出力線対の他端を１
クロックサイクルずつ交互に前記イコライズ回路に接続
する第３の切換回路を含む、請求項１に記載の同期型半
導体記憶装置。 - 【請求項４】 外部クロック信号に同期して制御信号、
アドレス信号およびデータ信号を含む外部信号を取込む
同期型半導体記憶装置であって、 行列状に配列された複数のメモリセルを含むメモリアレ
イ、 前記メモリアレイとデータ信号の入出力を行なうための
第１および第２の信号入出力線対、 前記アドレス信号に従って前記メモリアレイのうちのい
ずれかのメモリセル対を連続的に選択する選択回路、 前記選択回路によって選択されたメモリセル対の各々を
前記第１および第２の信号入出力線対の一端に接続する
接続回路、および最初の２クロックサイクルにおいては
前記第１および第２の信号入出力線対の他端と２ビット
のデータ信号の授受を一度に行ない、その後は前記第１
または第２の信号入出力線対の他端と１クロックサイク
ルずつ交互に１ビットのデータ信号の授受を行なうデー
タ入出力回路を備える、同期型半導体記憶装置。 - 【請求項５】 前記データ入出力回路は、 前記第１の信号入出力線対に対応して設けられた第１の
データ読出回路、 前記第２の信号入出力線対に対応して設けられた第２の
データ読出回路、 前記第１または第２のデータ読出回路によって読出され
たデータ信号を１クロックサイクルずつ交互に外部に出
力するための第１の切換回路、 前記第１の信号入出力線対に対応して設けられた第１の
データ書込回路、 前記第２の信号入出力線対に対応して設けられた第２の
データ書込回路、 外部から前記第１または第２のデータ書込回路に１クロ
ックサイクルずつ交互にデータ信号を入力するための第
２の切換回路、 前記第１および第２の信号入出力線対に共通に設けられ
たイコライズ回路、および前記最初の２クロックサイク
ルにおいては前記第１および第２のデータ書込回路によ
って前記２ビットのデータ信号の書込を行なった後に前
記イコライズ回路によって前記第１および第２の信号入
出力線対のイコライズを行ない、その後の各１クロック
サイクルにおいては前記第１または第２のデータ書込回
路によって前記１ビットのデータ信号の書込を行なった
後に前記イコライズ回路によって前記第１および第２の
信号入出力線対のイコライズを行なう書込制御回路を含
む、請求項４に記載の同期型半導体記憶装置。 - 【請求項６】 外部クロック信号に同期して制御信号、
アドレス信号およびデータ信号を含む外部信号を取込む
同期型半導体記憶装置であって、 各々が、行列状に配列された複数のメモリセルと、各行
に対応して設けられたワード線と、各列に対応して設け
られたビット線対とを含む複数のメモリアレイブロッ
ク、 前記複数のメモリアレイブロックの各々に対応して設け
られた第１および第２のローカル信号入出力線対、 前記複数のメモリアレイブロックに共通に設けられた第
１および第２のグローバル信号入出力線対、 前記外部クロック信号を分周して該外部クロック信号の
複数倍の周期を有する内部クロック信号を出力する分周
回路、 前記アドレス信号に従って前記複数のメモリアレイブロ
ックのうちのいずれかのメモリアレイブロックとそのメ
モリアレイブロックに属するいずれかのメモリセルとを
連続的に選択する選択回路、 前記分周回路から出力される前記内部クロック信号に応
答して、前記選択回路によって選択されたメモリセルに
対応するビット線対の各々を各ビット線対が属するメモ
リアレイブロックの第１または第２のローカル信号入出
力線対の一端に１クロックサイクルずつ交互に接続する
切換回路、 前記選択回路によって選択された前記メモリアレイブロ
ックの第１および第２のローカル信号入出力線対の他端
の各々を前記第１および第２のグローバル信号入出力線
対の一端に接続する接続回路、および前記分周回路から
出力される前記内部クロック信号に応答して、前記第１
または第２のグローバル信号入出力線対の他端と１クロ
ックサイクルずつ交互にデータ信号の授受を行なうデー
タ入出力回路を備える、同期型半導体記憶装置。 - 【請求項７】 外部クロック信号に同期して制御信号、
アドレス信号およびデータ信号を含む外部信号を取込む
同期型半導体記憶装置であって、 各々が、行列状に配列された複数のメモリセルと、各行
に対応して設けられたワード線と、各列に対応して設け
られたビット線対とを含む複数のメモリアレイブロッ
ク、 前記複数のメモリアレイブロックの各々に対応して設け
られたローカル信号入出力線対、 前記複数のメモリアレイブロックに共通に設けられた第
１および第２のグローバル信号入出力線対、 前記外部クロック信号を分周して該外部クロック信号の
複数倍の周期を有する内部クロック信号を出力する分周
回路、 前記アドレス信号に従って前記複数のメモリアレイブロ
ックのうちのいずれかのメモリアレイブロックとそのメ
モリアレイブロックに属するいずれかのメモリセルとを
連続的に選択する選択回路、 前記選択回路によって選択された前記メモリセルに対応
するビット線対の各々を各ビット線対が属するメモリア
レイブロックのローカル信号入出力線対の一端に接続す
る接続回路、 前記分周回路から出力される前記内部クロック信号に応
答して、前記選択回路によって選択された前記メモリア
レイブロックのローカル信号入出力線対の他端の各々を
前記第１または第２のグローバル信号入出力線対の一端
に１クロックサイクルずつ交互に接続する切換回路、お
よび前記分周回路から出力される前記内部クロック信号
に応答して、前記第１または第２のグローバル信号入出
力線対の他端と１クロックサイクルずつ交互にデータ信
号の授受を行なうデータ入出力回路を備える、同期型半
導体記憶装置。 - 【請求項８】 前記データ入出力回路は、 前記第１および第２のグローバル信号入出力線対に共通
に設けられたデータ読出回路、 前記内部クロック信号に応答して、前記第１または第２
のグローバル信号入出力線対の他端を１クロックサイク
ルずつ交互に前記データ読出回路に接続する第１の切換
回路、 前記第１および第２のグローバル信号入出力線対に共通
に設けられたデータ書込回路、 前記内部クロック信号に応答して、前記第１または第２
のグローバル信号入出力線対の他端を１クロックサイク
ルずつ交互に前記データ書込回路に接続する第２の切換
回路、 前記第１および第２のグローバル信号入出力線対に共通
に設けられたイコライズ回路、および前記内部クロック
信号に応答して、前記第２または第１のグローバル信号
入出力線対の他端を１クロックサイクルずつ交互に前記
イコライズ回路に接続する第３の切換回路を含む、請求
項６または７に記載の同期型半導体記憶装置。 - 【請求項９】 前記データ入出力回路は、 前記第１のグローバル信号入出力線対に対応して設けら
れた第１のデータ読出回路、 前記第２のグローバル信号入出力線対に対応して設けら
れた第２のデータ読出回路、 前記内部クロック信号に応答して、前記第１または第２
のデータ読出回路によって読出されたデータ信号を１ク
ロックサイクルずつ交互に外部に出力するための第１の
切換回路、 前記第１のグローバル信号入出力線対に対応して設けら
れた第１のデータ書込回路、 前記第２のグローバル信号入出力線対に対応して設けら
れた第２のデータ書込回路、 前記内部クロック信号に応答して、外部から前記第１ま
たは第２のデータ書込回路に１クロックサイクルずつ交
互にデータ信号を入力するための第２の切換回路、 前記第１および第２のグローバル信号入出力線対に共通
に設けられたイコライズ回路、および前記内部クロック
信号に応答して、前記第２または第１のグローバル信号
入出力線対の他端を１クロックサイクルずつ交互に前記
イコライズ回路に接続する第３の切換回路を含む、請求
項６または７に記載の同期型半導体記憶装置。 - 【請求項１０】 外部クロック信号に同期して制御信
号、アドレス信号およびデータ信号を含む外部信号を取
込む同期型半導体記憶装置であって、 各々が、行列状に配列された複数のメモリセルと、各行
に対応して設けられたワード線と、各列に対応して設け
られたビット線対とを含む複数のメモリアレイブロッ
ク、 前記複数のメモリアレイブロックの各々に対応して設け
られた第１および第２のローカル信号入出力線対、 前記複数のメモリアレイブロックに共通に設けられた第
１および第２のグローバル信号入出力線対、 前記アドレス信号に従って前記複数のメモリアレイブロ
ックのうちのいずれかのメモリアレイブロックとそのメ
モリアレイブロックに属するいずれかのメモリセル対と
を連続的に選択する選択回路、 前記選択回路によって選択されたメモリセル対に対応す
る２組のビット線対の各々を各２組のビット線対が属す
るメモリアレイブロックの第１または第２のローカル信
号入出力線対の一端に接続する第１の接続回路、 前記選択回路によって選択された前記メモリアレイブロ
ックの第１および第２のローカル信号入出力線対の他端
の各々を前記第１および第２のグローバル信号入出力線
対の一端に２クロックサイクルずつ接続する第２の接続
回路、および最初の２クロックサイクルにおいては前記
第１および第２のグローバル信号入出力線対の他端と２
ビットのデータ信号の授受を一度に行ない、その後は前
記第１または第２のグローバル信号入出力線対の他端と
２クロックサイクルずつ交互に１ビットのデータ信号の
授受の行なうデータ入出力回路を備える、同期型半導体
記憶装置。 - 【請求項１１】 前記データ入出力回路は、 前記第１のグローバル信号入出力線対に対応して設けら
れた第１のデータ読出回路、 前記第２のグローバル信号入出力線対に対応して設けら
れた第２のデータ読出回路、 前記第１または第２のデータ読出回路によって読出され
たデータ信号を１クロックサイクルずつ交互に外部に出
力するための第１の切換回路、 前記第１のグローバル信号入出力線対に対応して設けら
れた第１のデータ書込回路、 前記第２のグローバル信号入出力線対に対応して設けら
れた第２のデータ書込回路、 外部から前記第１または第２のデータ書込回路に１クロ
ックサイクルずつ交互にデータ信号を入力するための第
２の切換回路、 前記第１および第２のグローバル信号入出力線対に共通
に設けられたイコライズ回路、および前記最初の２クロ
ックサイクルにおいては前記第１および第２のデータ書
込回路によって前記２ビットのデータ信号の書込を行な
った後に前記イコライズ回路によって前記第１および第
２のグローバル信号入出力線対のイコライズを行ない、
その後の各１クロックサイクルにおいては前記第１また
は第２のデータ書込回路によって前記１ビットのデータ
信号の書込を行なった後に前記イコライズ回路によって
前記第１および第２のグローバル信号入出力線対のイコ
ライズを行なう書込制御回路を含む、請求項１０に記載
の同期型半導体記憶装置。 - 【請求項１２】 前記複数のメモリアレイブロックの各
々は、 前記ワード線と交差して設けられ、かつ各々が互いに所
定の間隔で設けられた複数のワード線シャント領域、お
よび各ワード線に対応して設けられ、各ワード線シャン
ト領域において対応のワード線と接続される低抵抗の導
電線を含み、 前記第１および第２のグローバル信号入出力線対は、前
記複数のメモリアレイブロックのうちの少なくとも１つ
のメモリアレイブロックのワード線シャント領域を縦断
するようにして設けられる、請求項６ないし１１のいず
れかに記載の同期型半導体記憶装置。 - 【請求項１３】 前記第１および第２のグローバル信号
入出力線対の各々は互いに異なるワード線シャント領域
を縦断するようにして設けられる、請求項１２に記載の
同期型半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013048A JPH08221981A (ja) | 1994-12-15 | 1995-01-30 | 同期型半導体記憶装置 |
| US08/548,285 US5592434A (en) | 1994-12-15 | 1995-10-25 | Synchronous semiconductor memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-311842 | 1994-12-15 | ||
| JP31184294 | 1994-12-15 | ||
| JP7013048A JPH08221981A (ja) | 1994-12-15 | 1995-01-30 | 同期型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08221981A true JPH08221981A (ja) | 1996-08-30 |
Family
ID=26348765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7013048A Pending JPH08221981A (ja) | 1994-12-15 | 1995-01-30 | 同期型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5592434A (ja) |
| JP (1) | JPH08221981A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6920068B2 (en) | 2003-05-30 | 2005-07-19 | Hynix Semiconductor Inc. | Semiconductor memory device with modified global input/output scheme |
| JP2005267713A (ja) * | 2004-03-17 | 2005-09-29 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| TWI383395B (zh) * | 2007-09-28 | 2013-01-21 | Hynix Semiconductor Inc | 半導體記憶體裝置 |
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