JPH08221982A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH08221982A JPH08221982A JP7029697A JP2969795A JPH08221982A JP H08221982 A JPH08221982 A JP H08221982A JP 7029697 A JP7029697 A JP 7029697A JP 2969795 A JP2969795 A JP 2969795A JP H08221982 A JPH08221982 A JP H08221982A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- bit line
- sense amplifier
- switch circuit
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ＤＲＡＭの再書き込み、プリチャージ時の消
費電流を低減する。 【構成】 ビット線ＢＬ，＊ＢＬとセンスアンプＳＡの
センスノードＳ，＊Ｓとの間に接続された一対のスイッ
チ回路ＴＧ１，ＴＧ２を設け、選択されたメモリセルＭ
Ｃが接続されているビット線ＢＬのスイッチ回路、例え
ば、ＴＧ１をオン状態とするとともに、他方のスイッチ
回路ＴＧ２をオフ状態とし、その後メモリセルＭＣnか
らビット線ＢＬに出力された電圧をセンスアンプＳＡに
よって増幅することによりメモリセルの再書き込みを行
うようにした。
費電流を低減する。 【構成】 ビット線ＢＬ，＊ＢＬとセンスアンプＳＡの
センスノードＳ，＊Ｓとの間に接続された一対のスイッ
チ回路ＴＧ１，ＴＧ２を設け、選択されたメモリセルＭ
Ｃが接続されているビット線ＢＬのスイッチ回路、例え
ば、ＴＧ１をオン状態とするとともに、他方のスイッチ
回路ＴＧ２をオフ状態とし、その後メモリセルＭＣnか
らビット線ＢＬに出力された電圧をセンスアンプＳＡに
よって増幅することによりメモリセルの再書き込みを行
うようにした。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にメモリセルの再書き込み時及びプリチャージ時
の消費電流を低減するための技術に関する。
し、特にメモリセルの再書き込み時及びプリチャージ時
の消費電流を低減するための技術に関する。
【０００２】
【従来の技術】一般に半導体記憶装置（ＤＲＡＭ等）
は、図３に示すように、メモリセルＭＣが１個のキャパ
シタと１個のセルトランジスタで構成されており、キャ
パシタに蓄積された電荷の有無によってデータの記憶を
行う。そして、読み出し又は再書き込みは、ワード線Ｗ
Ｌの立ち上がりを受けて選択されたメモリセルＭＣのセ
ルトランジスタがオン状態となり、ビット線ＢＬ，＊Ｂ
Ｌに出力された微少な電圧をセンスアンプＳＡで増幅す
ることにより行われる。
は、図３に示すように、メモリセルＭＣが１個のキャパ
シタと１個のセルトランジスタで構成されており、キャ
パシタに蓄積された電荷の有無によってデータの記憶を
行う。そして、読み出し又は再書き込みは、ワード線Ｗ
Ｌの立ち上がりを受けて選択されたメモリセルＭＣのセ
ルトランジスタがオン状態となり、ビット線ＢＬ，＊Ｂ
Ｌに出力された微少な電圧をセンスアンプＳＡで増幅す
ることにより行われる。
【０００３】従来、アクセスタイムを短縮するために、
ビット線ＢＬ，＊ＢＬとセンスアンプＳＡの間には一対
のＭＯＳトランジスタＱＴ１，ＱＴ２を挿入していた。
すなわち、図４に示すように、ビット線ＢＬ，＊ＢＬに
データが読み出され、センス動作が開始する時に、制御
信号φTを立ち下げることにより、ＱＴ１，ＱＴ２をオ
フさせる。
ビット線ＢＬ，＊ＢＬとセンスアンプＳＡの間には一対
のＭＯＳトランジスタＱＴ１，ＱＴ２を挿入していた。
すなわち、図４に示すように、ビット線ＢＬ，＊ＢＬに
データが読み出され、センス動作が開始する時に、制御
信号φTを立ち下げることにより、ＱＴ１，ＱＴ２をオ
フさせる。
【０００４】これにより、センスアンプＳＡとビット線
ＢＬ，＊ＢＬとを分離し、高速にセンス動作を行い、そ
の後再び制御信号φTを立ち上げることにより、ＱＴ
１，ＱＴ２をオンさせ、ビット線ＢＬ，＊ＢＬとを接続
することにより、メモリセルの再書き込みを行ってい
た。
ＢＬ，＊ＢＬとを分離し、高速にセンス動作を行い、そ
の後再び制御信号φTを立ち上げることにより、ＱＴ
１，ＱＴ２をオンさせ、ビット線ＢＬ，＊ＢＬとを接続
することにより、メモリセルの再書き込みを行ってい
た。
【０００５】
【発明が解決しようとする課題】しかしながら、再書き
込み時には、センスアンプＳＡによって２本のビット線
ＢＬ，＊ＢＬをフルスイング（Ｖｓｓ，またはＶｃｃ）
させており、また、再書き込み終了後には、再び初期の
１／２Ｖｃｃにプリチャージしなければならず、消費電
流が非常に多いという問題があった。
込み時には、センスアンプＳＡによって２本のビット線
ＢＬ，＊ＢＬをフルスイング（Ｖｓｓ，またはＶｃｃ）
させており、また、再書き込み終了後には、再び初期の
１／２Ｖｃｃにプリチャージしなければならず、消費電
流が非常に多いという問題があった。
【０００６】
【課題を解決するための手段】本発明は、上記課題を解
決するために、図１に示すように、ビット線ＢＬ，＊Ｂ
ＬとセンスアンプＳＡのセンスノードＳ，＊Ｓとの間に
接続された一対のスイッチ回路ＴＧ１，ＴＧ２を設け、
選択されたメモリセルＭＣが接続されているビット線Ｂ
Ｌのスイッチ回路、例えば、ＴＧ１をオン状態とすると
ともに、他方のスイッチ回路ＴＧ２をオフ状態とし、そ
の後メモリセルＭＣnからビット線ＢＬに出力された電
圧をセンスアンプＳＡによって増幅することによりメモ
リセルの再書き込みを行うようにした。
決するために、図１に示すように、ビット線ＢＬ，＊Ｂ
ＬとセンスアンプＳＡのセンスノードＳ，＊Ｓとの間に
接続された一対のスイッチ回路ＴＧ１，ＴＧ２を設け、
選択されたメモリセルＭＣが接続されているビット線Ｂ
Ｌのスイッチ回路、例えば、ＴＧ１をオン状態とすると
ともに、他方のスイッチ回路ＴＧ２をオフ状態とし、そ
の後メモリセルＭＣnからビット線ＢＬに出力された電
圧をセンスアンプＳＡによって増幅することによりメモ
リセルの再書き込みを行うようにした。
【０００７】また、本発明は、スイッチ回路ＴＧ１，Ｔ
Ｇ２を最下位アドレスを用いることにより、選択された
メモリセルＭＣnが接続されたビット線ＢＬのスイッチ
回路ＴＧ１がオンするようにした。
Ｇ２を最下位アドレスを用いることにより、選択された
メモリセルＭＣnが接続されたビット線ＢＬのスイッチ
回路ＴＧ１がオンするようにした。
【０００８】
【作用】本発明によれば、選択されたメモリセルＭＣn
が接続されているビット線ＢＬのみが、スイッチ回路Ｔ
Ｇ１を介してセンスアンプＳＡに接続され、他方のビッ
ト線＊ＢＬは切り離されたままである。従って、図２に
示すように、他方のビット線＊ＢＬはプリチャージ時の
１／２Ｖｃｃを維持し、当該ビット線ＢＬのみが、記憶
データに応じてＶｓｓ又はＶｃｃにスイングする。この
ため、再書き込み時及びプリチャージ時の消費電流を半
減することができる。
が接続されているビット線ＢＬのみが、スイッチ回路Ｔ
Ｇ１を介してセンスアンプＳＡに接続され、他方のビッ
ト線＊ＢＬは切り離されたままである。従って、図２に
示すように、他方のビット線＊ＢＬはプリチャージ時の
１／２Ｖｃｃを維持し、当該ビット線ＢＬのみが、記憶
データに応じてＶｓｓ又はＶｃｃにスイングする。この
ため、再書き込み時及びプリチャージ時の消費電流を半
減することができる。
【０００９】
【実施例】以下、本発明の実施例に係る半導体記憶装置
を図１及び図２に基づいて説明する。本実施例に係る半
導体記憶装置は、図１に示すように、ビット線ＢＬ，＊
ＢＬとセンスアンプＳＡのセンスノードＳ，＊Ｓとの間
に一対のスイッチ回路ＴＧ１，ＴＧ２を設け、選択され
たメモリセルＭＣnが接続されているビット線ＢＬのス
イッチ回路、例えば、ＴＧ１をオン状態とするととも
に、他方のスイッチ回路ＴＧ２をオフ状態とし、その後
メモリセル、図中のＭＣｎからビット線ＢＬに出力され
た電圧をセンスアンプＳＡによって増幅することにより
メモリセルの再書き込みを行うようにしたものである。
を図１及び図２に基づいて説明する。本実施例に係る半
導体記憶装置は、図１に示すように、ビット線ＢＬ，＊
ＢＬとセンスアンプＳＡのセンスノードＳ，＊Ｓとの間
に一対のスイッチ回路ＴＧ１，ＴＧ２を設け、選択され
たメモリセルＭＣnが接続されているビット線ＢＬのス
イッチ回路、例えば、ＴＧ１をオン状態とするととも
に、他方のスイッチ回路ＴＧ２をオフ状態とし、その後
メモリセル、図中のＭＣｎからビット線ＢＬに出力され
た電圧をセンスアンプＳＡによって増幅することにより
メモリセルの再書き込みを行うようにしたものである。
【００１０】また、スイッチ回路ＴＧ１，ＴＧ２のオン
・オフの制御は、最下位アドレスＡ，＊Ａを制御信号と
して用いることにより、選択されたメモリセルＭＣが接
続されたビット線ＢＬのスイッチ回路ＴＧ１のみがオン
するようにした。すなわち、メモリセルは、アドレスの
順に従って、ＭＣnはＢＬに、ＭＣn+1は＊ＢＬ、ＭＣn+
2はＢＬに、ＭＣn+3は＊ＢＬにというように、交互にビ
ット線ＢＬ，＊ＢＬに接続しておけば、最下位アドレス
Ａが「０」か「１」かによって、選択されたメモリセル
が接続されたビット線のスイッチ回路を選択的にオンさ
せることが可能となる。
・オフの制御は、最下位アドレスＡ，＊Ａを制御信号と
して用いることにより、選択されたメモリセルＭＣが接
続されたビット線ＢＬのスイッチ回路ＴＧ１のみがオン
するようにした。すなわち、メモリセルは、アドレスの
順に従って、ＭＣnはＢＬに、ＭＣn+1は＊ＢＬ、ＭＣn+
2はＢＬに、ＭＣn+3は＊ＢＬにというように、交互にビ
ット線ＢＬ，＊ＢＬに接続しておけば、最下位アドレス
Ａが「０」か「１」かによって、選択されたメモリセル
が接続されたビット線のスイッチ回路を選択的にオンさ
せることが可能となる。
【００１１】上記の半導体記憶装置の再書き込みの動作
を図２を参照して詳しく説明する。まず、再書き込みに
先立ち、ビット線ＢＬ，＊ＢＬは、不図示のビット線プ
リチャージ回路によって、１／２Ｖｃｃ（電源電圧Ｖｃ
ｃと接地電圧Ｖｓｓの中間電圧）に設定される。そし
て、アドレス信号によって選択されたワード線ＷＬ
（ｎ）が立ち上がり、メモリセルＭＣnが選択され、ビ
ット線ＢＬにデータが出力される。
を図２を参照して詳しく説明する。まず、再書き込みに
先立ち、ビット線ＢＬ，＊ＢＬは、不図示のビット線プ
リチャージ回路によって、１／２Ｖｃｃ（電源電圧Ｖｃ
ｃと接地電圧Ｖｓｓの中間電圧）に設定される。そし
て、アドレス信号によって選択されたワード線ＷＬ
（ｎ）が立ち上がり、メモリセルＭＣnが選択され、ビ
ット線ＢＬにデータが出力される。
【００１２】このとき、最下位アドレスＡ，＊Ａの変化
に応じて、スイッチ回路ＴＧ１はオン状態となり、スイ
ッチ回路ＴＧ２はオフ状態となるので、ビット線ＢＬの
みがセンスアンプＳＡのセンスノードＳに接続される。
そして、センスアンプＳＡの活性化信号ＳＡＤ，＊ＳＡ
Ｄの変化を受けてセンスアンプＳＡがビット線ＢＬの電
圧をＶｓｓまたはＶｃｃに増幅し、メモリセルＭＣnの
再書き込みが行われる。一方、他方のビット線＊ＢＬは
１／２Ｖｃｃのレベルを維持している。
に応じて、スイッチ回路ＴＧ１はオン状態となり、スイ
ッチ回路ＴＧ２はオフ状態となるので、ビット線ＢＬの
みがセンスアンプＳＡのセンスノードＳに接続される。
そして、センスアンプＳＡの活性化信号ＳＡＤ，＊ＳＡ
Ｄの変化を受けてセンスアンプＳＡがビット線ＢＬの電
圧をＶｓｓまたはＶｃｃに増幅し、メモリセルＭＣnの
再書き込みが行われる。一方、他方のビット線＊ＢＬは
１／２Ｖｃｃのレベルを維持している。
【００１３】従って、センスアンプＳＡは片方のビット
線のみを増幅すればよいので、再書き込み時の消費電流
は半減し、同様に、プリチャージ時の消費電流も半減す
ることができる。また、スイッチ回路ＴＧ１，ＴＧ２は
ＣＭＯＳトランスファゲートで構成しているので、バッ
クゲートバイアス効果の影響を受けにくいため、ビット
線ＢＬとセンスアンプＳＡを接続したとき、高速にセン
ス動作を行うことができる。従って、特に、３Ｖ程度の
低電源電圧のＤＲＡＭに適している。
線のみを増幅すればよいので、再書き込み時の消費電流
は半減し、同様に、プリチャージ時の消費電流も半減す
ることができる。また、スイッチ回路ＴＧ１，ＴＧ２は
ＣＭＯＳトランスファゲートで構成しているので、バッ
クゲートバイアス効果の影響を受けにくいため、ビット
線ＢＬとセンスアンプＳＡを接続したとき、高速にセン
ス動作を行うことができる。従って、特に、３Ｖ程度の
低電源電圧のＤＲＡＭに適している。
【００１４】
【発明の効果】以上説明したように、 本発明の半導体
記憶装置によれば、メモリセルの再書き込み時において
選択されたメモリセルＭＣnが接続されているビット線
ＢＬのみが、スイッチ回路ＴＧ１を介してセンスアンプ
ＳＡに接続され、他方のビット線＊ＢＬはセンスアンプ
から切り離された状態でセンス動作が行っており、他方
のビット線＊ＢＬはプリチャージ時の１／２Ｖｃｃを維
持し、当該ビット線ＢＬのみが、記憶データに応じてＶ
ｓｓ又はＶｃｃにスイングする。このため、再書き込み
時及びプリチャージ時の消費電流を半減し、ノイズの発
生等も防止することが可能となる。
記憶装置によれば、メモリセルの再書き込み時において
選択されたメモリセルＭＣnが接続されているビット線
ＢＬのみが、スイッチ回路ＴＧ１を介してセンスアンプ
ＳＡに接続され、他方のビット線＊ＢＬはセンスアンプ
から切り離された状態でセンス動作が行っており、他方
のビット線＊ＢＬはプリチャージ時の１／２Ｖｃｃを維
持し、当該ビット線ＢＬのみが、記憶データに応じてＶ
ｓｓ又はＶｃｃにスイングする。このため、再書き込み
時及びプリチャージ時の消費電流を半減し、ノイズの発
生等も防止することが可能となる。
【００１５】さらに、本発明によれば、スイッチ回路Ｔ
Ｇ１，ＴＧ２のオン・オフの制御を最下位アドレス信号
を用いて行っているので、回路構成が簡単であるという
利点がある。さらにまた、スイッチ回路ＴＧ１，ＴＧ２
はＣＭＯＳトランスファゲートで構成しているので、バ
ックゲートバイアス効果の影響を受けにくいため、ビッ
ト線ＢＬとセンスアンプＳＡを接続したとき、高速にセ
ンス動作を行うことができる利点がある。
Ｇ１，ＴＧ２のオン・オフの制御を最下位アドレス信号
を用いて行っているので、回路構成が簡単であるという
利点がある。さらにまた、スイッチ回路ＴＧ１，ＴＧ２
はＣＭＯＳトランスファゲートで構成しているので、バ
ックゲートバイアス効果の影響を受けにくいため、ビッ
ト線ＢＬとセンスアンプＳＡを接続したとき、高速にセ
ンス動作を行うことができる利点がある。
【図１】本発明の実施例に係る半導体記憶装置を説明す
る回路図である。
る回路図である。
【図２】本発明の実施例に係る半導体記憶装置の動作を
説明する波形図である。
説明する波形図である。
【図３】従来例に係る半導体記憶装置を説明する回路図
である。
である。
【図４】従来例に係る半導体記憶装置の動作を説明する
波形図である。
波形図である。
ＢＬ，＊ＢＬ ビット線 ＳＡ センスアンプ Ｓ，＊Ｓ センスノード ＳＡＤ，＊ＳＡＤ センスアンプ制御信号 ＭＣn メモリセル ＷＬn ワード線 ＴＧ１，ＴＧ２ スイッチ回路 Ａ，＊Ａ 最下位アドレス信号
Claims (3)
- 【請求項１】 複数のメモリセルと、前記複数のメモリ
セルが接続された一対のビット線と、前記ビット線間に
接続されたセンスアンプと、前記ビット線とセンスアン
プのセンスノードとの間に接続された一対のスイッチ回
路とを備え、 選択されたメモリセルが接続されているビット線の前記
スイッチ回路をオン状態とするとともに他方のスイッチ
回路をオフ状態とし、その後前記メモリセルからビット
線に出力された電圧を前記センスアンプによって増幅す
ることによりメモリセルの再書き込みを行うことを特徴
とする半導体記憶装置。 - 【請求項２】 複数のメモリセルと、前記複数のメモリ
セルがアドレスの順に交互に接続された一対のビット線
と、前記ビット線間に接続されたセンスアンプと、前記
ビット線とセンスアンプのセンスノードとの間に接続さ
れた一対のスイッチ回路と、前記一対のスイッチ回路を
制御する最下位アドレス線とを備え、 前記最下位アドレスに応じて、選択されたメモリセルが
接続されているビット線の前記スイッチ回路をオン状態
とするとともに他方のスイッチ回路をオフ状態とし、そ
の後前記メモリセルからビット線に出力された電圧を前
記センスアンプによって増幅することによりメモリセル
の再書き込みを行うことを特徴とする半導体記憶装置。 - 【請求項３】 前記一対のスイッチ回路がＣＭＯＳトラ
ンスファゲートにより構成されていることを特徴とする
請求項１または請求項２に記載のダイナミック型半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7029697A JPH08221982A (ja) | 1995-02-17 | 1995-02-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7029697A JPH08221982A (ja) | 1995-02-17 | 1995-02-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08221982A true JPH08221982A (ja) | 1996-08-30 |
Family
ID=12283310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7029697A Pending JPH08221982A (ja) | 1995-02-17 | 1995-02-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08221982A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109166598A (zh) * | 2018-08-17 | 2019-01-08 | 长鑫存储技术有限公司 | 灵敏放大器电路、存储器及信号放大方法 |
-
1995
- 1995-02-17 JP JP7029697A patent/JPH08221982A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109166598A (zh) * | 2018-08-17 | 2019-01-08 | 长鑫存储技术有限公司 | 灵敏放大器电路、存储器及信号放大方法 |
| CN109166598B (zh) * | 2018-08-17 | 2024-02-06 | 长鑫存储技术有限公司 | 灵敏放大器电路、存储器及信号放大方法 |
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