JPH08221993A - 半導体集積回路装置、その製造方法及びその駆動方法 - Google Patents

半導体集積回路装置、その製造方法及びその駆動方法

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JPH08221993A
JPH08221993A JP1473695A JP1473695A JPH08221993A JP H08221993 A JPH08221993 A JP H08221993A JP 1473695 A JP1473695 A JP 1473695A JP 1473695 A JP1473695 A JP 1473695A JP H08221993 A JPH08221993 A JP H08221993A
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trimming
semiconductor integrated
integrated circuit
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Yoichi Endo
洋一 遠藤
Kazuaki Kubo
和昭 久保
Masaki Miyagi
雅記 宮城
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Seiko Instruments Inc
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Abstract

(57)【要約】 【目的】 任意の書き込み時間を設定できるＥＥＰＲＯ
Ｍを得る。 【構成】 電気的に書き換え可能な不揮発性メモリにお
いて、トリミング回路１１０が接続された書き込み時間
を決定するタイマー回路１１１と、所定の書込み時間に
応じてトリミング回路１１０に送るトリミングデータを
記憶するトリミング用冗長メモリレイ１０８とを設ける
事により、任意の書き込み時間を設定できるようにし
た。また、トリミングデータをトリミング用冗長メモリ
１０８から読み出し、トリミング回路に送り、書き込み
時間を所定の時間になるようタイマー回路１１０を設定
するという一連のキャリブレーション動作を通常の書き
込み動作と並列に行うことで、キャリブレーションのた
めの特別の命令や期間を不要にし、かつ安定に動作する
ようにした。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、トリミング回路と不
揮発性メモリ素子を有する半導体集積回路装置におい
て、トリミングデータを不揮発性メモリ素子に記憶して
おき、さらに記憶されたトリミングデータを不揮発性メ
モリ素子から読みだし、読み出したデータに基づいて半
導体集積回路装置の動作状態を変えるというキャリブレ
ーション動作を行う半導体集積回路装置に関する。
【０００２】
【従来の技術】従来、電気的書換可能な不揮発性メモリ
装置（以下ＥＥＰＲＯＭと称す）においてメモリ素子に
データを書き込む回路として、図９に示す回路構成を使
用していた。以下、図に基づいて回路の説明を行う。ま
ず、書き込み信号がタイマー回路９０１に入力される。
タイマー回路９０１で書き込み動作のタイミングを生成
する。タイマー回路９０１で生成したタイミングに従っ
て昇圧回路９０２及びアドレスデコーダ９０３が動作し
て不揮発性メモリアレイ９０４にデータを書き込む。
【０００３】図１０に従来のタイマー回路のブロック図
を示す。タイマー回路の動作としては、定電流回路１０
０１には容量が含まれ、この容量に一定電流を流して容
量に電荷を蓄積する。容量の電位を電圧比較回路である
コンパレータ１００２で定電圧回路１００３の出力と比
較することにより、ある一定の時間を確保することがで
きる。
【０００４】
【発明が解決しようとする課題】従来のタイマー回路で
は、回路定数のばらつきにより書き込み時間は２ｍｓ〜
８ｍｓの間で制御されていた。しかし、書き込み時間の
短縮が要求されてきており、１ｍｓ以下での書き込み時
間を保証することが課題となってきている。従来の回路
機構で書き込み時間を１ｍｓに設定しようとした場合、
プロセスパラメータ、周囲温度、電源電圧のバラツキに
より書き込み時間は、０．５ｍｓ〜２ｍｓの広がりを持
つために１ｍｓ以下での書き込み時間保証をすることが
できない。
【０００５】そこで、この発明の第１の目的は、１ｍｓ
以下の書き込み時間を保証するために、要求される仕様
に応じて任意の書き込み時間を設定できるＥＥＰＲＯＭ
を得ることである。また、一般的に要求される仕様に応
じて任意の書き込み時間を設定するためには、各々のデ
バイスに応じたトリミング情報を用いて各デバイスをキ
ャリブレーションする方法がある。図１１は従来のキャ
リブレーション動作を有する集積回路装置の入力端子に
入力される入力信号のシーケンスを示したものである。
シーケンスＢはトリミングの内容を読み出すための動作
シーケンスを記述したものである。
【０００６】トリミング回路を有する集積回路装置に電
源電圧が投入され、前記集積回路装置の状態が安定する
までの時間が期間ＴG （ここでは、電源が投入されてか
らパワーオンリセット回路等により回路がリセット状態
になるまでの時間を意味する。以下待機状態と称す
る。）、次に集積回路装置がトリミングの動作をするた
めの命令を取り込む時間がＴH 、次にトリミングの内容
（以下トリミングデータと称する。）をトリミングデー
タが記憶された回路より読み出すためのトリミングリー
ドの時間が期間ＴI 、次に読み出されたトリミングデー
タをトリミング回路にセットする時間が期間ＴJ であ
る。
【０００７】上記期間ＴG 、期間ＴH 、期間ＴI 、期間
ＴJ は、前記集積回路装置が自らトリミング内容をトリ
ミング回路へ設定するためのシーケンスである。これを
一般的にはキャリブレーションという。このキャリブレ
ーションが終了すると、前記集積回路装置は動作可能状
態となる。
【０００８】図１１では省略したが、続く期間ＴK か
ら、通常動作となる。したがって、期間ＴG 、期間Ｔ
H 、期間ＴI 、期間ＴJ のシーケンスを連続して実行す
ることにより、集積回路装置は動作可能な状態となる。
したがってトリミング回路を有する集積回路装置がＥＥ
ＰＲＯＭ等の被制御デバイスの場合これを駆動するＣＰ
Ｕなどの制御デバイスは、前記ＥＥＰＲＯＭ等を動作可
能状態にするためのキャリブレーションの時間が一定量
必要になるとともに、制御命令としてトリミングリード
命令も新たに追加する必要がある。そのためＣＰＵのマ
イクロプログラムの負荷が大きくなってしまう。
【０００９】図１２に示すシーケンスＣは、電源電圧が
投入され、待機状態である期間ＴLからトリミングデー
タをトリミングデータが記憶された回路より読み出すた
めのトリミングリード時間である期間ＴM が続き、次に
トリミングデータをトリミング回路にセットするための
時間である期間ＴN が続く。
【００１０】これは電源電圧が投入された時に前記ＥＥ
ＰＲＯＭ等が有する電源電圧検出回路などにより出力さ
れた活性化信号が、トリミングリード命令を自動的に実
行するようになっているために、図１１に示したシーケ
ンスＢのトリミングリード命令の期間ＴH を省略するこ
とができる。
【００１１】前記シーケンスＢに比べトリミングリード
命令のない分ＣＰＵのマイクロプログラムの負荷が軽減
できる。しかしながら前記電源電圧検出回路が十分に働
かない場合には、トリミングデータをトリミングデータ
が記憶された回路から読み出す際に動作の安定性に問題
が生ずる。そこで、本発明の第２の目的は、キャリブレ
ーション動作を容易にかつ確実に行える半導体集積回路
装置を実現することにある。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、この発明は、以下の手段をとった。第１の手段とし
て、トリミングデータを記憶する手段とトリミングデー
タを読み出す手段とトリミングデータに基づいて半導体
集積回路装置の動作状態を変化させることのできる手段
（以下トリミング回路）を半導体集積回路装置に搭載
し、前記トリミング回路が強制的に任意の初期状態に設
定され、それと同時もしくはその後にトリミングデータ
が前記トリミングデータを記憶する手段に書き込まれる
ことにより、以後トリミングデータを前記トリミングデ
ータを記憶する手段から前記トリミングデータを読み出
す手段によって読み出し、さらに読み出されたトリミン
グデータで駆動される前記トリミング回路によって所望
の動作状態で動作を行うことができる半導体集積回路装
置を構成した。また前記半導体集積回路装置のトリミン
グ回路に初めに強制的に任意のトリミングデータを初期
状態として設定するといった半導体集積回路装置の製造
方法をとった。
【００１３】第２の手段として、第１の手段による半導
体集積回路装置において、半導体集積回路装置の例えば
テスト端子の役割をするような特定の端子に特定の信号
が入力した時に、前記トリミング回路が強制的に任意の
初期状態に設定され、それと同時もしくはその後にトリ
ミングデータが前記トリミングデータを記憶する手段に
書き込まれることにより、以後トリミングデータを前記
トリミングデータを記憶する手段から前記トリミングデ
ータを読み出す手段によって読み出し、さらに読み出さ
れたトリミングデータで駆動されるトリミング回路によ
って所望の動作状態で動作をする半導体集積回路装置を
構成した。また前記半導体集積回路装置のトリミング回
路に初めに強制的に任意のトリミングデータを初期状態
として設定する際に特定の端子に特定の信号を入力する
といった半導体集積回路装置の製造方法をとった。
【００１４】第３の手段として、第１及び第２の手段に
よる半導体集積回路装置において、例えばテスト端子の
役割をするような特定の入力端子に特定の信号が入力さ
れた時のみに前記トリミングデータを記憶する手段に書
き込まれているトリミングデータを半導体集積回路装置
の外部へ出力する半導体集積回路装置を構成した。
【００１５】第４の手段として、第２及び第３の手段で
述べた特定の信号が前記半導体集積回路装置の動作電源
電圧より高い電圧の時、第２及び第３の手段に記載した
動作を行う半導体集積回路装置を構成した。また前記半
導体集積回路装置に特定の信号として、例えば１２Ｖ以
上といった前記半導体集積回路装置の動作電源電圧より
高い電圧を入力するといった半導体集積回路装置の製造
方法をとった。
【００１６】第５の手段として、トリミングデータを記
憶する手段とトリミングデータを読み出す手段とトリミ
ング回路を有する半導体集積回路装置において、前記ト
リミングデータを記憶する手段に書き込まれたトリミン
グデータを、前記トリミングデータを読み出す手段によ
り読みだし、さらに読み出されたトリミングデータで駆
動される前記トリミング回路によって前記半導体集積回
路の動作状態を所望の状態にするという一連のキャリブ
レーション動作が、特別の動作命令や特別の動作期間を
必要とすること無しに、前記半導体集積回路装置の通常
の動作中に随時並列して行われる半導体集積回路装置を
構成した。
【００１７】第６の手段として、第１から第５の手段に
おけるトリミングデータを記憶する手段が不揮発性メモ
リ素子を構成要素の一部とすることでトリミングデータ
を記憶する半導体集積回路装置を構成した。また前記不
揮発性メモリ素子にトリミングデータを書き込むといっ
た半導体集積回路装置の製造方法をとった。
【００１８】第７の手段として、第６の手段における不
揮発性メモリ素子が電気的に書き換え可能である半導体
集積回路装置を構成した。また前記電気的書き換え可能
な不揮発性メモリ素子（ＥＥＰＲＯＭ）にトリミングデ
ータを書き込むといった半導体集積回路装置の製造方法
をとった。
【００１９】第８の手段として、第６及び第７の手段に
よる半導体集積回路装置において通常の動作でデータを
読み書きされる実メモリアレイを有し、前記実メモリア
レイと同様な構成で前記実メモリアレイに合い接して配
置される冗長メモリアレイをトリミングデータを記憶す
るため手段とする半導体集積回路装置を構成した。また
前記冗長メモリアレイにトリミングデータを書き込むと
いった半導体集積回路装置の製造方法をとった。
【００２０】第９の手段として、第８の手段による半導
体集積回路装置において、前記トリミング回路が、不揮
発性メモリ素子で構成される前記実メモリアレイ及び前
記冗長メモリアレイにデータを書き込むための時間を決
定するタイマー回路に接続され、前記冗長メモリアレイ
にデータを書き込むための時間は任意に初期状態として
強制的に設定することができ、それと同時もしくは、そ
の後に強制的に設定された書き込み時間を用いて任意の
トリミングデータが前記冗長メモリアレイに書き込ま
れ、以後前記実メモリアレイの書き込みの動作時は、前
記冗長メモリアレイに記憶されたトリミングデータを読
み出し、読みだしたデータでタイマー時間をトリミング
するというキャリブレーション動作を随時並列して行う
半導体集積回路を構成した。また前記冗長メモリアレイ
にトリミングデータとして前記タイマー回路によって決
まる不揮発性メモリ素子へのデータ書き込み時間を表す
データを書き込むといった半導体集積回路装置の製造方
法をとった。
【００２１】第１０の手段として、第９の手段による半
導体集積回路装置に初期状態として確実に不揮発性メモ
リ素子にデータを書き込める時間をトリミング回路に強
制的に設定し、その後所望のデータ書き込み時間を表す
トリミングデータを冗長メモリアレイに書き込むといっ
た半導体集積回路装置の製造方法をとった。
【００２２】第１１の手段として、第１０の手段による
半導体集積回路装置に初期状態としてトリミング可能な
最長の時間で書き込み動作をおこなうようなトリミング
データをトリミング回路に強制的に設定するといった半
導体集積回路装置の製造方法をとった。
【００２３】第１２の手段として、第９の手段による不
揮発性メモリ素子で構成される実メモリアレイと前記実
メモリアレイと同様の構成で前記実メモリアレイと合い
接して配置される冗長メモリアレイと、前記冗長メモリ
に記憶されたトリミングデータで駆動されるトリミング
回路と、ロウデコーダと、カラムデコーダとを有し、通
常の動作手順として待機状態である期間ＴA と期間ＴA
に続く命令コードを取り込む期間ＴB と期間ＴB の後に
前記実メモリアレイ内の不揮発性メモリ素子を特定する
アドレスを取り込む期間ＴC と期間ＴC の後に前記不揮
発性メモリ素子に書き込むデータを取り込む、または、
前記不揮発性メモリ素子のデータを読み出す期間ＴD と
が時系列的に動作する手順を必要とする半導体集積回路
装置において、前記ロウデコーダと前記カラムデコーダ
は前記半導体集積回路装置が期間ＴB にてデータ書き込
み命令を受け取った直後に、前記冗長メモリアレイを選
択し、さらに前記冗長メモリアレイに記憶されたトリミ
ングデータを読み出す動作が前記期間ＴC と並列に存在
する期間ＴE で行われ、前記期間ＴC 及び前記期間ＴE
の直後に前記ロウデコーダと前記カラムデコーダは、前
記期間ＴC で選択された前記実メモリアレイ内の当該す
る不揮発性メモリ素子を選択し、次に先に読み出された
トリミングデータは期間ＴE に続きかつ期間ＴD と並列
に存在する期間ＴF でトリミング回路に送られ、次に期
間ＴD 及び期間ＴF の直後に期間ＴFでトリミング回路
に送られたトリミングデータで決まるデータ書き込み時
間で、実メモリアレイ内の不揮発性メモリ素子に前記期
間ＴD で取り込んだデータを書き込む動作を行う半導体
集積回路装置を構成し、また前記期間ＴA と期間ＴB と
期間ＴC と期間ＴD と前記期間ＴE と期間ＴF からなる
手順で不揮発性メモリ素子を構成要素の一部とする半導
体集積回路装置を駆動した。
【００２４】第１３の手段として、第１２の手段による
半導体集積回路装置において、通常の書き込み動作中に
前記冗長メモリアレイから読み出されたトリミングデー
タが外部に出力されないように制御する出力制御回路を
有する半導体集積回路装置を構成した。第１４の手段と
して、第１から第１３の手段によるシリアルインターフ
ェイスの電気的書き換え可能な不揮発性メモリ装置をＣ
ＰＵ等の制御デバイスと接続した回路を構成した。
【００２５】
【作用】第１の手段をとることで、半導体集積回路装置
は任意の動作を任意の状態にトリミングでき、また強制
的に任意の初期状態に設定することが可能となる。第２
から第４の手段のいづれかもしくは複数の手段をとるこ
とで、不用意にトリミングデータが書き変わることを防
ぐことができる。
【００２６】第５の手段をとることで、半導体集積回路
装置は特別の期間や特別の動作命令なしでキャリブレー
ション動作を行うことができる。第６の手段をとること
で、トリミングデータを任意に書き込めることが可能と
なり、電源電圧が印加されなくても前記トリミングデー
タを保持する事が可能となる。
【００２７】第７の手段をとることで、特別なデータの
消去装置等を必要とすることなしに何度でも電気的にト
リミングデータを書き換えることが可能となる。第８の
手段をとることで、非常に少ない面積増加や回路規模の
増加でトリミングデータを記憶することが可能となる。
【００２８】第９及び第１２及び第１３の手段をとるこ
とで、ＥＥＰＲＯＭへのデータ書き込み時間は、任意の
書き込み時間を設定できるため、１ｍｓ以下での書き込
み時間を保証でき、さらにキャリブレーションのための
特別の期間や特別の動作命令が必要ないため従来の製品
との互換性もたもて、さらにキャリブレーションも確実
に行える。また、通常動作時にはトリミングデータを外
部へ出力しないため、本発明では特別に説明はしない
が、必要とあれば実メモリアレイのデータを読み出す通
常の読みだし動作時も必要な回路のキャリブレーション
を行うといった応用をすることもできる。
【００２９】第１０及び第１１の手段をとることで、不
揮発性メモリ素子の初期状態がどのようにデータを記憶
した状態でも、確実にデータを書き込む時間を設定で
き、トリミングデータを記憶することが可能となる。第
１４の手段をとることで、ＣＰＵ等の制御デバイスは、
特別の期間や特別の動作命令を必要とすることなくＥＥ
ＰＲＯＭ等の被制御デバイスのキャリブレーションを行
うことが可能となり、マイクロプログラムの負荷が小さ
くなる。
【００３０】
【実施例】以下に、この発明の実施例を図に基づいて説
明する。図１は本発明の実施例を示すシリアルインター
フェイスＥＥＰＲＯＭのブロック図である。図１におい
て、本ＥＥＰＲＯＭは通常の動作でデータの読み書きを
行う実メモリアレイとしての不揮発性メモリアレイ１０
７とトリミングデータを記憶しておくための冗長メモリ
アレイ１０８を有し、また不揮発性メモリ素子へのデー
タ書き込み時間を決めるタイマー回路１１１にトリミン
グ回路１１０が接続されている。
【００３１】トリミング回路１１０はトリミング用冗長
メモリアレイ１０８のデータによりトリミング回路１１
０を流れる電流を制御される。これにより、トリミング
回路１１０はタイマー回路１１１を制御するトリミング
信号Ｓi を出力する。タイマー回路１１１の出力は書き
込みに必要な高電圧を得るための昇圧回路１１２とアド
レスデコーダ１０４に接続さており、アドレスデコーダ
１０４にはカラムデコーダ１０５とロウデコーダ１０６
が含まれている。昇圧回路１１２の出力もアドレスデコ
ーダ１０４に接続されている。
【００３２】アドレスデコーダ１０４の出力は実メモリ
アレイであるところの不揮発性メモリアレイ１０７とト
リミング用冗長メモリアレイ１０８に接続されており、
中に含まれているカラムデコーダ１０５の出力信号Ｓe
とロウデコーダ１０６の出力信号Ｓf により不揮発性メ
モリアレイ１０７とトリミング用冗長メモリアレイ１０
８の当該メモリ素子を選択する。
【００３３】このような構成において、まずシリアルク
ロック制御回路１０１が書き込み動作命令を認識する
と、前記シリアルクロック制御回路の出力信号Ｓc が書
き込み信号として、タイマー回路１１１に入力され、タ
イマー回路１１１で生成したタイミングに従って昇圧回
路１１２及びアドレスデコーダ１０４が動作して不揮発
性メモリアレイ１０７またはトリミング用冗長メモリア
レイ１０８にデータを書き込む。
【００３４】しかし、シリコン基板上に回路が形成され
た直後のまったくの初期状態では、トリミング用冗長メ
モリアレイのデータは不定であるためタイマー回路の出
力信号は不定となり、書き込み時間が不揮発性メモリ素
子にデータを書き込むのに不充分となる場合がある。
【００３５】そこで、シリアルクロック制御回路１０１
は、入力信号Ｓa に特別な信号が加わった時に、外部よ
り加えられたトリミングデータをダイレクトトリミング
信号Ｓd として直接トリミング回路１１０に送ることが
できる構成となっている。また図１では、入力信号Ｓa
は１つしか図示していないが、これは複数でもよく、本
実施例ではシリアルインターフェイスのＥＥＰＲＯＭに
て行っているため、シリアルクロック制御回路には、シ
リアルクロックが入力される端子とシリアルデータが入
出力される端子と、テストモードを指定するためのテス
ト端子が少なくとも接続されており、テスト端子に前記
ＥＥＰＲＯＭの動作電源電圧以上の例えば１２〜１３Ｖ
程度の電圧が所定のタイミングで印加されるとテストモ
ードに入り、シリアルクロックに同期してシリアルデー
タ入力端子より取り込まれたデータが直接トリミング回
路に与えられるようになっている。
【００３６】図２に、本発明の構成のうちタイマー回路
及びトリミング回路に係わる第１の実施例を示す。トリ
ミング回路２０５は、飽和接続された複数個の定電流ト
ランジスタ２０７が並列に接続されている。これらの定
電流トランジスタ２０７にはスイッチングトランジスタ
２０８がそれぞれ直列に接続されている。スイッチング
トランジスタ２０８のゲートはトリミング用冗長メモリ
アレイ１０８のデータにより制御される。トリミング回
路２０５の出力は定電圧回路２０１に接続され、さらに
定電流回路２０２に接続されている。
【００３７】書き込み信号が入ると、スイッチングトラ
ンジスタ２０９、２１０がそれぞれオン、オフとなり定
電圧回路２０１が動作開始する。定電圧回路２０１の出
力電圧はトリミング回路２０５のトリミング信号に応じ
た出力となる。すなわち、トリミング回路２０５のスイ
ッチングトランジスタ２０８がオンする数が多いほどト
リミング回路２０５に流れる電流は多くなり、定電圧回
路２０１の出力電圧はＧＮＤレベルに近づく。
【００３８】逆に、トリミング回路２０５のスイッチン
グトランジスタ２０８がオンする数が少なくなるとトリ
ミング回路２０５に流れる電流は少なくなり、定電圧回
路２０１の出力電圧はＶｃｃレベルに近づく。定電圧回
路２０１の出力電圧はＧＮＤレベルに近づく程定電流回
路２０２に流れる電流は少なくなり、容量２０６を所定
の電圧までチャージアップする時間が長くなる。
【００３９】すなわち、タイマー回路出力タイミングが
遅くなり書き込み時間は長くなる。定電圧回路２０１の
出力電圧はＶｃｃレベルに近づく程定電流回路２０２に
流れる電流は多くなり、容量２０６を所定の電圧までチ
ャージアップする時間が短くなる。この場合は、タイマ
ー回路出力タイミングが早くなり書き込み時間は短くな
る。このとき、並列に接続された定電流トランジスタ２
０７は、それぞれ同じサイズでなくてもよく、複数種類
のサイズを用意することでその組み合わせにより、より
きめ細かなトリミングが可能となる。
【００４０】トリミングの原理を具体的に説明すると以
下のようになる。まず、トリミング回路２０５に流れる
電流Ｉ1 は Ｉ１ ＝μＣoxＫ1 （Ｖ1 −ＶT1）2 μ：キャリア移動度 Ｃox：ゲート酸化膜の単位面積当りの容量 Ｋ1 ：トリミング用冗長メモリアレイ１０８の出力によ
りオンしているスイッチングトランジスタ２０８に接続
されている定電流トランジスタ２０７のｗｉｄｔｈ／Ｌ
ｅｎｇｔｈの和 Ｖ1 ：トリミング回路出力電圧 ＶT1：スイッチングトランジスタ２０８のしきい値電圧 と示される。
【００４１】次に、定電流回路２０２に流れる電流Ｉ
2 ，Ｉ3 は、 Ｉ2 ＝Ｉ3 ＝μＣoxＫ2 （Ｖ1 −ＶT2）2 Ｋ2 ：トランジスタ２１３のｗｉｄｔｈ／Ｌｅｎｇｔｈ
の比 ＶT2：トランジスタ２１３のしきい値電圧 ＶT1＝ＶT2とすると、 Ｉ3 ＝（Ｋ2 ／Ｋ1 ）・Ｉ1 定電流回路２０２の出力電圧Ｖ2 が定電圧回路２０４の
出力電圧Ｖ3 と等しくなる時に容量２０６にチャージア
ップされる電荷量をＱ、チャージアップにかかる時間を
Ｔとすると、 Ｔ＝Ｑ／Ｉ3 ＝（Ｋ1 Ｑ）／（Ｋ2 Ｉ1 ） ここで、Ｋ2 は定数、Ｉ1 は定電流、Ｑは一定値である
ので、時間ＴはＫ1 に比例する。
【００４２】あるＫ1 の値をＫ1REFとし、その時間Ｔを
TREF とすると、 ＴREF ＝（Ｑ／（Ｋ2 Ｉ1 ））・Ｋ1REF ∴Ｑ／（Ｋ2 Ｉ1 ）＝ＴREF ／Ｋ1REF これにより、 Ｔ＝（Ｋ1 ／Ｋ1REF）・ＴREF Ｋ1REFに対するＫ1 の値をトリミングで変更することに
より時間Ｔを設定できる。
【００４３】本発明では、初めに任意のＫ1REFをトリミ
ングで設定し、その時の時間ＴREFを計測してから改め
てＫ1 を設定することで目的の書き込み時間をトリミン
グで設定することができる。また、本発明のトリミング
方法ならば、デバイスごとにＴREF を測定してトリミン
グを行うので、デバイス間のプロセスパラメータによる
バラツキを完全に抑えることができるという利点があ
る。
【００４４】図３に、本発明の構成のうちタイマー回路
及びトリミング回路に係わる第２の実施例を示す。本実
施例はトリミング回路２０５をカレントミラー回路で構
成される定電流圧回路２０２に直接接続した例で図２の
実施例の定電圧回路２０１は、省略して示してある。
【００４５】定電圧回路の出力電圧により駆動される複
数の並列に接続された定電流トランジスタ２０７がカレ
ントミラー回路に接続され、さらに複数の定電流トラン
ジスタ２０７のおのおのにスイッチングトランジスタ２
０８が直列に接続されたトリミング回路２０５を構成し
ており、第１の実施例同様にトリミング用冗長メモリア
レイ１０８のデータにより、書き込み時間が設定され
る。
【００４６】このとき、定電圧回路２０１は同様にトリ
ミングされてもされなくても良い。図４に、本発明の構
成のうちタイマー回路及びトリミング回路に係わる第３
の実施例を示す。本実施例はトリミング回路２０５をカ
レントミラー回路で構成される定電流圧回路２０２に接
続された容量２０６に直接接続した例で、図２の実施例
の定電圧回路２０１は、省略して示してある。このよう
に容量２０６をトリミングする構成にしても所定の書き
込み時間を設定できる。
【００４７】図５に、本発明の構成のうちタイマー回路
及びトリミング回路に係わる第４の実施例を示す。本実
施例はトリミング回路２０５を定電流圧回路２０２の構
成要素であるカレントミラー回路に直接接続した例で、
図２の実施例の定電圧回路２０１は、省略して示してあ
る。このようにカレントミラー回路のＰＭＯＳトランジ
スタ２１２をトリミングする構成にしても所定の書き込
み時間を設定できる。
【００４８】また図示はしていないが、電圧比較を行う
コンパレータ２０３に接続されている基準電圧発生回路
としての定電圧回路２０４を同様にトリミングしても所
定の書き込み時間を設定できる。図６に本発明のトリミ
ング用冗長メモリアレイの実施例を示す。トリミング用
冗長メモリアレイ１０８として、不発性メモリアレイ１
０７のロウを一行追加している。このような構成にする
ことにより、トリミング用冗長メモリアレイ１０８を容
易に追加することができる。また、アドレスデコーダ１
０４の構成も、トリミング用冗長メモリアレイ１０８に
対応するロウデコーダを一行追加するだけで済むので、
回路の追加も容易である。
【００４９】図７は本発明のキャリブレーション動作に
係わる実施例で、シリアルインターフェースＥＥＰＲＯ
Ｍの書き込み動作時の入力信号のシーケンスである。シ
ーケンスＡは電源電圧が投入されてから待機状態である
期間ＴA を経て通常動作が可能な状態になる。待機状態
期間ＴA の次に前記ＥＥＰＲＯＭの命令コード（以下イ
ンストラクションと称す。）が期間ＴB において入力さ
れ、次に当該メモリを選択するためのアドレスが期間Ｔ
C において入力され、次に当該メモリに書き込むデータ
が期間ＴD において順次入力される。
【００５０】期間ＴB から期間ＴD までは冗長メモリ以
外の当該アドレスのメモリにデータを書き込むためのシ
ーケンスである。ここで、期間ＴB から期間ＴD の通常
動作と同時に冗長メモリ内のコード化されたトリミング
情報であるトリミングデータを読み出す時間である期間
ＴE と読み出したトリミングデータをトリミング回路へ
送る期間である期間ＴF がそれぞれ期間ＴC と期間ＴD
と並列動作する。
【００５１】このときの内部信号の流れを図１に基づい
て以下に示す。前記期間ＴB で実メモリアレイへのデー
タ書き込みのインストラクションを認識すると、シリア
ルクロック制御回路１０１には期間ＴC でアドレスが入
力される。この間に期間ＴB 直後に冗長メモリ制御回路
１０２の出力信号Ｓb は命令コードデコード回路１０３
に与えられ、シリアルクロック制御回路内では冗長メモ
リアレイ１０８を選択する信号が発生する。そしてシリ
アルクロック制御回路１０１の出力信号Ｓc は前述した
冗長メモリアレイ１０８を選択する信号となる。
【００５２】したがって期間ＴC で入力されるアドレス
に関係なく冗長メモリアレイ１０８が期間ＴE で選択さ
れ、トリミングデータが読み出される。次に前記シリア
ルクロック制御回路１０１には期間ＴD で実メモリアレ
イ内の不揮発性メモリ素子に書き込むためのデータが入
力される。
【００５３】この間に前記期間ＴE で読み出された冗長
メモリアレイ１０８の出力信号Ｓhは、データ読み出し
回路１０９で読み出した後、期間ＴF で出力信号Ｓh'と
してトリミング回路１１０に入力される。ここで出力制
御回路１１３の出力信号Ｓl は出力バッファー回路１１
４を活性化させないため、トリミングデータは出力端子
へは出力されない。
【００５４】このように前記期間ＴE 及び期間ＴF は期
間ＴC および期間ＴD とは関係なく並列動作しているた
め、期間ＴB から期間ＴD の通常動作と並列に期間ＴE
および期間ＴF で冗長メモリアレイ１０８に記憶されて
いるデータを読み取り、トリミングすることができる。
また前述した一連の動作は前記期間ＴB でインストラク
ションを認識した後に実行されるため冗長メモリアレイ
１０８に記憶されているデータは安定的に読み出すこと
ができる。
【００５５】また本実施例では、ＥＥＰＲＯＭの書き込
み動作時の書き込み時間をトリミングする方法を示した
が、本発明はこれに限定されるものではなく、ＥＥＰＲ
ＯＭの書き込み動作時の他の回路や、読み出し動作時に
も適用できる。また、ＥＥＰＲＯＭを構成要素の一部と
して搭載する半導体集積回路装置や、他の不揮発性メモ
リ素子を搭載する半導体集積回路装置すべてにおいて、
トリミング回路を有する場合は適用可能である。
【００５６】図８は、本発明によるシリアルインターフ
ェイスＥＥＰＲＯＭとＣＰＵを接続したシステムの実施
例を示すブロック図である本発明によるＥＥＰＲＯＭデ
バイスは、トリミングデータを冗長メモリから読み出す
ための読み出し動作を通常の動作と並列に行うようにす
ることで、専用のサイクルによるトリミングデータの読
み出し動作をなくしているため、ＣＰＵのマイクロプロ
グラムの負荷を軽減することができる。
【００５７】また、トリミングデータを冗長メモリから
読み出す動作が、インストラクションを認識した後に実
行されるため、電源電圧が安定した状態で確実にキャリ
ブレーション動作を行うことができる。図８の実施例で
は、２線式のシリアルインターフェイスを例としたが、
３線式または４線式でも同様の効果がある。
【００５８】
【発明の効果】この発明は、以上説明したように、トリ
ミング回路と、トリミング用冗長メモリアレイとを設
け、任意の書き込み時間を設定できるようにしたこと
で、１ｍｓ以下の書き込み時間を保証できる。さらに、
トリミングデータを冗長メモリから読み出すための読み
出し動作を通常の動作と並列に行うようにすることで、
専用のサイクルによるトリミングデータの読み出し動作
をなくし、動作を簡素化することで、ＣＰＵのマイクロ
プログラムの負荷を軽減する。また、トリミングデータ
を冗長メモリから読み出す際にインストラクションを認
識した後に実行されるため安定的に読み出すことができ
る。
【図面の簡単な説明】
【図１】本発明の実施例を示すブロック図である。
【図２】本発明のタイマー回路及びトリミング回路に係
わる第１の実施例を示す回路図である。
【図３】本発明のタイマー回路及びトリミング回路に係
わる第２の実施例を示す回路図である。
【図４】本発明のタイマー回路及びトリミング回路に係
わる第３の実施例を示す回路図である。
【図５】本発明のタイマー回路及びトリミング回路に係
わる第４の実施例を示す回路図である。
【図６】本発明の実施例を示すトリミング用冗長メモリ
アレイを含む不揮発性メモリアレイの部分的な回路図で
ある
【図７】本発明における実メモリアレイへのデータ書き
込みと冗長メモリアレイからのトリミングデータの読み
出しシーケンスである。
【図８】本発明によるシリアルインターフェイスＥＥＰ
ＲＯＭとＣＰＵを接続した実施例を示すブロック回路図
である。
【図９】従来のＥＥＰＲＯＭのデータ書き込み時の動作
を示すブロック回路図である。
【図１０】従来のＥＥＰＲＯＭのタイマー回路のブロッ
ク図である。
【図１１】従来のキャリブレーションシーケンスであ
る。
【図１２】従来のキャリブレーションシーケンスであ
る。
【符号の説明】
１０１ シリアルクロック制御回路 １０２ トリミング用冗長メモリ制御回路 １０３ 命令コードデコード回路 １０４ アドレスデコーダ １０５ カラムデコーダ １０６ ロウデコーダ １０７ 不揮発性メモリアレイ（実メモリアレイ） １０８ 冗長メモリアレイ １０９ データ読み出し回路 １１０ トリミング回路 １１１、９０１ タイマー回路 １１２、９０２ 昇圧回路 １１３ 出力制御回路 １１４ 出力バッファ回路 ２０１、１００４ 定電圧回路 ２０２ 定電流回路 ２０３、１００２ コンパレータ ２０４ 基準電圧用定電圧回路 ２０５ トリミング回路 ２０６ 容量 ２０７ 定電流トランジスタ ２０８ トリミング用スイッチングトランジスタ ２０９、２１０ スイッチングトランジスタ ２１１、２１２、２１３ カレントミラー回路を構成す
るトランジスタ ６０１ ワード線 ６０２ センストランジスタ ６０３ セレクトゲートトランジスタ ６０４ 不揮発性メモリセルトランジスタ ６０５ センス線 ６０６ ビット線 ６０７ ソース線 ８０１ ＣＰＵ ８０２ シリアルインターフェイスＥＥＰＲＯＭ ８０３ シリアルクロック信号線 ８０４ シリアルデータ信号線 ９０３ アドレスデコーダ ９０４ 不揮発性メモリアレイ １００１ 定電流回路（電荷蓄積用の容量を含む） １００３ 基準電圧発生用の定電圧回路 Ｓa 入力信号 Ｓb トリミング用冗長メモリ制御回路出力信号 Ｓc シリアルクロック制御回路出力信号 Ｓd ダイレクトトリミング信号 Ｓe カラムデコーダ出力信号 Ｓf ロウデコーダ出力信号 Ｓg 、Ｓg' 通常メモリ出力信号 Ｓh 、Ｓh' 冗長メモリ出力信号 Ｓi トリミング信号 Ｓj 書き込み時間制御信号 Ｓk 書き込み用高電圧信号 Ｓl 出力制御回路出力信号 Ｓm 出力信号

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 トリミングデータを記憶する記憶手段
    と、前記記憶手段から前記トリミングデータを読み出す
    読み出し手段と、前記読み出されたトリミングデータを
    入力し、前記トリミングデータに応じて状態が変化する
    トリミング手段とを有し、前記トリミング手段の状態に
    応じて半導体集積回路装置の動作が設定されることを特
    徴とする半導体集積回路装置。
  2. 【請求項２】 前記半導体集積回路装置は、外部から信
    号を入力する制御手段を有し、前記トリミング手段は、
    前記制御手段からのトリミングデータに応じてその状態
    が設定され、前記トリミング手段の状態に応じて前記半
    導体集積回路装置の動作が設定されることを特徴とする
    請求項１記載の半導体集積回路装置。
  3. 【請求項３】 前記制御手段は検出手段を有し、前記検
    出手段が外部からの特定の信号を検出した時に、前記制
    御手段は前記トリミング手段に外部トリミングデータを
    出力することを特徴とする請求項２記載の半導体集積回
    路装置。
  4. 【請求項４】 前記特定の信号は、１０ボルト以上の電
    圧を有することを特徴とする請求項３記載の半導体集積
    回路装置。
  5. 【請求項５】 前記半導体集積回路装置は、前記トリミ
    ング手段と接続する時間設定手段を有し、前記トリミン
    グ手段の状態に応じて所定の時間を設定することを特徴
    とする請求項１から４いずれか記載の半導体集積回路装
    置
  6. 【請求項６】 前記記憶手段は不揮発性メモリ素子から
    なることを特徴とする請求項１記載の半導体集積回路装
    置。
  7. 【請求項７】 前記不揮発性メモリ素子は電気的書き換
    え可能な不揮発性メモリ素子であることを特徴とする請
    求項１乃至６記載の半導体集積回路装置。
  8. 【請求項８】 前記半導体集積回路装置はメモリアレイ
    部を有し、前記メモリアレイ部は実メモリアレイ部と冗
    長メモリアレイ部とを有し、前記記憶手段は前記冗長メ
    モリアレイ部であることを特徴とする請求項１、６乃至
    ７記載の半導体集積回路装置。
  9. 【請求項９】 前記トリミング手段は複数の定電流トラ
    ンジスタと複数のスイッチングトランジスタとを有し、
    前記定電流トランジスタは前記スイッチングトランジス
    タと直列接続し、前記定電流トランジスタの少なくとも
    １つの端子は前記複数の定電流トランジスタにおいて共
    通に接続し、かつ、前記時間設定手段と接続し、前記ス
    イッチングトランジスタは前記トリミングデータを入力
    し、前記トリミング手段は前記トリミングデータに応じ
    て所望の電流を流すことを特徴とする請求項５記載の半
    導体集積回路装置。
  10. 【請求項１０】 前記時間設定手段は、定電圧回路と、
    前記定電圧回路と接続する定電流回路と、前記定電流回
    路と接続する電圧比較回路とを有し、前記定電流回路の
    出力端子は容量素子と接続し、前記電圧比較回路はその
    一方の端子が基準電圧を入力し、その他方の端子が前記
    出力端子と接続することを特徴とする請求項５乃至９記
    載の半導体集積回路装置。
  11. 【請求項１１】 前記トリミング手段は前記定電圧回路
    と接続することを特徴とする請求項９記載の半導体集積
    回路装置。
  12. 【請求項１２】 前記時間設定手段は定電流回路と電圧
    比較回路を含み、前記定電流回路はカレントミラー回路
    を含むことを特徴とする請求項５、９乃至１０記載の半
    導体集積回路装置。
  13. 【請求項１３】 前記カレントミラー回路は少なくとも
    ２つの定電流トランジスタを有し、前記２つの定電流ト
    ランジスタのそれぞれのゲートは互いに電気的に接続
    し、前記２つの定電流トランジスタの一方の定電流トラ
    ンジスタの出力端子は前記トリミング手段、および、前
    記電圧比較回路に接続することを特徴とする請求項１２
    記載の半導体集積回路装置。
  14. 【請求項１４】 前記トリミング手段は複数の容量と複
    数のスイッチングトランジスタとを有し、前記容量は前
    記スイッチングトランジスタと直列接続し、前記容量の
    少なくとも１つの端子は前記複数の容量において共通に
    接続し、かつ、前記時間設定手段と接続し、前記スイッ
    チングトランジスタは前記トリミングデータを入力し、
    前記トリミング手段は前記トリミングデータに応じて所
    望の容量値に設定されることを特徴とする請求項５記載
    の半導体集積回路装置。
  15. 【請求項１５】 前記時間設定手段は定電流回路と電圧
    比較回路を含み、前記定電流回路はカレントミラー回路
    を含むことを特徴とする請求項１４記載の半導体集積回
    路装置。
  16. 【請求項１６】 前記カレントミラー回路は少なくとも
    ２つの定電流トランジスタを有し、前記２つの定電流ト
    ランジスタのそれぞれのゲートは互いに電気的に接続
    し、前記２つの定電流トランジスタの一方の定電流トラ
    ンジスタの出力端子は前記トリミング手段、および、前
    記電圧比較回路に接続することを特徴とする請求項１４
    乃至１５記載の半導体集積回路装置。
  17. 【請求項１７】 前記トリミング手段は、複数の定電流
    トランジスタが並列に構成されるカレントミラー回路と
    複数のスイッチングトランジスタとを有し、前記個々の
    スイッチングトランジスタは前記個々の定電流トランジ
    スタのソースにそれぞれ接続し、前記複数の定電流トラ
    ンジスタのゲートは共通に接続し、前記複数の定電流ト
    ランジスタのドレインは共通に接続し、前記スイッチン
    グトランジスタは前記トリミングデータを入力し、前記
    トリミング手段は前記トリミングデータに応じて所望の
    電流を流すことを特徴とする請求項５記載の半導体集積
    回路装置。
  18. 【請求項１８】 前記時間設定手段は容量素子と電圧比
    較回路とを含み、前記ドレインは前記容量素子および前
    記電圧比較回路に接続することを特徴とする請求項１７
    記載の半導体集積回路装置。
  19. 【請求項１９】 実メモリ部と冗長メモリ部を有する不
    揮発性メモリ素子と、前記不揮発性メモリ素子を駆動す
    るロウデコーダおよびカラムデコーダと、前記冗長メモ
    リ部と接続するトリミング回路と、前記トリミング回路
    と接続するタイマー回路とを有する半導体集積回路装置
    において、 前記実メモリ部を特定するアドレス期間、または、前記
    実メモリ部へのデータ書き込み期間または前記実メモリ
    部からのデータ読み出し期間と、前記冗長メモリ部に記
    憶されたトリミングデータを前記トリミング回路へ書き
    込む期間とが時間的に並列することを特徴とする半導体
    集積回路装置。
  20. 【請求項２０】 前記半導体集積回路装置が待機状態で
    ある期間ＴA と、 前記期間ＴA に続く命令コードを取り込む期間ＴB と、 前記期間ＴB の後に前記不揮発性メモリ素子の実メモリ
    部を特定するアドレスを取り込む期間ＴC と、 前記期間ＴC の後に前記不揮発性メモリ素子に書き込む
    データを取り込む、または、該不揮発性メモリ素子のデ
    ータを読み出す期間ＴD とが時系列的に動作するととも
    に、 前記期間ＴB 後に、前記ロウデコーダと前記カラムデコ
    ーダが前記冗長メモリア部を選択し、前記冗長メモリ部
    に記憶された前記トリミングデータを、前記期間ＴC と
    時間的に並列する読み出し動作を行う期間ＴE と、 前記読み出されたトリミングデータが、前記期間ＴE に
    続き、かつ、前記期間ＴD と時間的に並列して前記トリ
    ミング回路へ送られる期間ＴF と、 前記期間ＴD または期間ＴF の後に、前記トリミング回
    路に送られたトリミングデータで決まるデータ書き込み
    時間で、前記実メモリ部の不揮発性メモリ素子に書き込
    む、または、読み出す動作を行うことを特徴とする請求
    項１９記載の半導体集積回路装置。
  21. 【請求項２１】 トリミングデータを記憶する記憶手段
    と、前記記憶手段から前記トリミングデータを読み出す
    読み出し手段と、前記読み出されたトリミングデータを
    入力し、前記トリミングデータに応じて状態が変化する
    トリミング手段と、前記トリミング手段の状態に応じて
    動作が設定される半導体集積回路装置の製造方法におい
    て、前記トリミング手段を初期状態に設定する工程と、
    前記記憶手段にトリミングデータを書き込む工程とを有
    する半導体集積回路装置の製造方法。
  22. 【請求項２２】 トリミングデータを入力し前記トリミ
    ングデータに応じて状態が設定されるトリミング手段
    と、前記トリミング手段へ外部トリミングデータを出力
    する制御手段とを有し、前記トリミング手段の状態に応
    じて動作が設定される半導体集積回路装置の駆動方法に
    おいて、 前記制御手段が特定の信号を入力する工程と、 前記特定の信号を入力後に前記トリミング手段に外部ト
    リミングデータを書き込み、前記トリミング手段を初期
    状態に設定する工程と、 前記初期状態に応じて前記半導体集積回路装置の初期動
    作が設定される工程とから成ることを特徴とする半導体
    集積回路装置の駆動方法。
  23. 【請求項２３】 前記半導体集積回路装置は前記トリミ
    ングデータを記憶する記憶手段と、前記記憶手段から前
    記トリミングデータを読み出す読み出し手段とを有し、
    前記特定の信号を入力後に前記外部トリミングデータを
    前記記憶手段に書き込む工程を有することを特徴とする
    請求項２２記載の半導体集積回路装置の駆動方法。
  24. 【請求項２４】 前記半導体集積回路装置は、前記トリ
    ミング手段と接続する時間設定手段と、前記時間設定手
    段と接続する不揮発性メモリ素子とを有し、前記時間設
    定手段により前記不揮発性メモリ素子の読み出し書き込
    みタイミングが設定されるものであって、前記不揮発性
    メモリ素子の読み出しまたは書き込み工程と、前記記憶
    手段から前記読み出し手段により前記トリミングデータ
    を読み出す工程とが、少なくとも時間的に並列に動作す
    ることを特徴とする請求項２３記載の半導体集積回路装
    置の駆動方法。
  25. 【請求項２５】 トリミング手段と、前記トリミング手
    段と接続する時間設定手段とを含む半導体集積回路装置
    の駆動方法において、 前記トリミング手段に外部トリミングデータを書き込
    み、前記トリミング手段の状態を設定する工程と、 前記トリミング手段の状態に応じて時間設定手段により
    所望の時間を設定する工程を含む半導体集積回路装置の
    駆動方法。
  26. 【請求項２６】 トリミングデータを記憶する記憶手段
    と、前記記憶手段と接続する読み出し手段と、前記読み
    出し手段と接続するトリミング手段と、前記トリミング
    手段と接続する時間設定手段とを有する半導体集積回路
    装置の駆動方法において、 前記記憶手段に記憶されたトリミングデータを読み出す
    工程と、 前記読み出されたトリミングデータに応じて前記トリミ
    ング手段の状態を変化させる工程と、 前記トリミング手段の状態に応じて時間設定手段により
    所望の時間を設定する工程とを含むことを特徴とする半
    導体集積回路装置の駆動方法。
  27. 【請求項２７】 前記記憶手段を初期状態に設定する工
    程と、前記トリミングデータを前記記憶手段に書き込む
    工程とを含むことを特徴とする請求項２６記載の半導体
    集積回路装置の駆動方法。
  28. 【請求項２８】 前記トリミング手段は前記トリミング
    データに応じてその流れる電流が設定され、前記時間設
    定手段は前記トリミング手段を流れる電流に応じて時間
    を設定することを特徴とする請求項２６記載の半導体集
    積回路装置の駆動方法。
  29. 【請求項２９】 前記トリミング手段は前記トリミング
    データに応じてその容量が設定され、前記時間設定手段
    は前記トリミング手段の容量に応じて時間を設定するこ
    とを特徴とする請求項２６記載の半導体集積回路装置の
    駆動方法。
  30. 【請求項３０】 前記時間設定手段は定電流トランジス
    タと、前記定電流トランジスタの出力端子と接続する容
    量素子と、前記出力端子と接続する電圧比較回路とを含
    み、 前記定電流トランジスタを介して前記容量素子に電荷を
    蓄積する工程と、 前記出力端子の電圧が所定の電圧に達した時に、前記電
    圧比較回路が出力信号を送出する工程とを含むことを特
    徴とする請求項２６記載の半導体集積回路装置の駆動方
    法。
  31. 【請求項３１】 実メモリ部と冗長メモリ部を有する不
    揮発性メモリ素子と、前記不揮発性メモリ素子を駆動す
    るロウデコーダおよびカラムデコーダと、前記冗長メモ
    リ部と接続するトリミング回路と、前記トリミング回路
    と接続するタイマー回路とを有する半導体集積回路装置
    の駆動方法において、 前記半導体集積回路装置を初期状態に設定する工程と、 前記冗長メモリ部にトリミングデータを書き込む工程
    と、 前記書き込まれた冗長メモリ部により前記タイマー回路
    の時間を設定する工程と、 前記設定された時間によって前記実メモリ部へデータを
    書き込む、または、前記実メモリ部からデータを読み出
    す工程からなる半導体集積回路装置の駆動方法。
  32. 【請求項３２】 不揮発性メモリ素子により構成される
    実メモリアレイと、該実メモリアレイと同様の構成で該
    実メモリアレイと合い接して配置される冗長メモリアレ
    イと、該冗長メモリアレイに記憶されたトリミングデー
    タに基づいて半導体集積回路装置の動作状態を変化させ
    ることのできる手段としてのトリミング回路と、ロウデ
    コーダと、カラムデコーダとを有し、該ロウデコーダと
    該カラムデコーダにより該冗長メモリアレイを選択した
    後に該冗長メモリアレイからトリミング情報を該トリミ
    ング回路に供給する半導体集積回路装置の駆動方法にお
    いて、 待機状態である期間ＴA と、期間ＴA に続く命令コード
    を取り込む期間ＴB と、期間ＴB に続く該実メモリアレ
    イ内の不揮発性メモリ素子のアドレスを取り込む期間Ｔ
    C と、期間ＴC に続く該不揮発性メモリ素子に書き込む
    データを取り込む、または、該不揮発性メモリ素子のデ
    ータを読み出す期間ＴD とが時系列的に動作するととも
    に、 該期間ＴC 、または、該期間ＴD と時間的に並列して、
    該冗長メモリアレイに記憶されたトリミングデータを読
    み出す期間ＴE と、期間ＴE に続くトリミングデータを
    該トリミング回路へ供給する期間ＴF からなる半導体集
    積回路装置の駆動方法。
  33. 【請求項３３】 該トリミング回路が、該トリミング回
    路によって不揮発性メモリ素子にデータを書き込むため
    の書き込み時間を変えることのできるタイマー回路に接
    続されている半導体集積回路装置の駆動方法において、 待機状態である期間ＴA と、期間ＴA に続く命令コード
    を取り込む期間ＴB と、期間ＴB に続く該実メモリアレ
    内の不揮発性メモリ素子のアドレスを取り込む期間ＴC
    と、期間ＴC に続く該不揮発性メモリ素子に書き込むデ
    ータを取り込む期間ＴD とが時系列的に動作するととも
    に、該期間ＴC および該期間ＴD と時間的に並列して該
    冗長メモリに記憶されたトリミングデータを読み出す期
    間ＴE と、該期間ＴE に続くトリミングデータを該トリ
    ミング回路へ供給する期間ＴF とからなる請求項３２記
    載の半導体集積回路装置の駆動方法。
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