JPH08222702A - トランジスタのしきい電圧調整方法 - Google Patents
トランジスタのしきい電圧調整方法Info
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- JPH08222702A JPH08222702A JP4495195A JP4495195A JPH08222702A JP H08222702 A JPH08222702 A JP H08222702A JP 4495195 A JP4495195 A JP 4495195A JP 4495195 A JP4495195 A JP 4495195A JP H08222702 A JPH08222702 A JP H08222702A
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Abstract
(57)【要約】
【目的】 トランジスタのしきい電圧を精度よく容易に
調整できるようにする。 【構成】 ＤＲＡＭチップの基板６上に、ポリシリコン
から成る５本の配線１〜５をヒューズとして設ける。こ
れらの配線は平行であり、各配線１〜５の幅は１〜１０
μｍ程度、配線の間隔は数十μｍである。また、各配線
の厚さは５０〜５００ｎｍ程度である。配線１〜５の一
端はすべて配線９によって配線１０の一端に接続されて
いる。配線１０の他端はバックバイアス電圧を印加すべ
き基板６の所定部位に接続されている。配線１〜５の他
端は電圧生成手段に接続され、種々の電圧が供給されて
いる。トランジスタの特性試験の結果にもとづいて、必
要なしきい電圧を得るためのバックバイアス電圧を決
め、配線１〜５の中で、その値に近い電圧を供給する配
線だけを残し、他の配線をレーザ光により切断する。
調整できるようにする。 【構成】 ＤＲＡＭチップの基板６上に、ポリシリコン
から成る５本の配線１〜５をヒューズとして設ける。こ
れらの配線は平行であり、各配線１〜５の幅は１〜１０
μｍ程度、配線の間隔は数十μｍである。また、各配線
の厚さは５０〜５００ｎｍ程度である。配線１〜５の一
端はすべて配線９によって配線１０の一端に接続されて
いる。配線１０の他端はバックバイアス電圧を印加すべ
き基板６の所定部位に接続されている。配線１〜５の他
端は電圧生成手段に接続され、種々の電圧が供給されて
いる。トランジスタの特性試験の結果にもとづいて、必
要なしきい電圧を得るためのバックバイアス電圧を決
め、配線１〜５の中で、その値に近い電圧を供給する配
線だけを残し、他の配線をレーザ光により切断する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に形成さ
れたトランジスタのしきい電圧を調整する方法に関する
ものである。
れたトランジスタのしきい電圧を調整する方法に関する
ものである。
【０００２】
【従来の技術】電界効果トランジスタ（以下、単にトラ
ンジスタという）のソース・ドレイン間の電流はゲート
電圧によって大きく変化する。ゲート電圧が、しきい電
圧と呼ばれる電圧より低いときはソース・ドレイン間に
はほとんど電流は流れない。しかし、ゲート電圧がしき
い電圧に近づくと電流は急激に増大し、ゲート電圧が大
きくなるほどソース・ドレイン間電流も大きくなる。そ
の後は、ゲート電圧が高くなってもソース・ドレイン間
電流はもはや増大せず、一定となる。
ンジスタという）のソース・ドレイン間の電流はゲート
電圧によって大きく変化する。ゲート電圧が、しきい電
圧と呼ばれる電圧より低いときはソース・ドレイン間に
はほとんど電流は流れない。しかし、ゲート電圧がしき
い電圧に近づくと電流は急激に増大し、ゲート電圧が大
きくなるほどソース・ドレイン間電流も大きくなる。そ
の後は、ゲート電圧が高くなってもソース・ドレイン間
電流はもはや増大せず、一定となる。
【０００３】このしきい電圧はトランジスタの特性を決
定する重要な要素であり、トランジスタを多数備えて構
成される、例えばＤＲＡＭ（ダイナミック・ランダムア
クセス・メモリ）などの半導体デバイスの性能はしきい
電圧によって大きく左右され、従って半導体デバイスの
製造歩留りも大きく影響を受ける。
定する重要な要素であり、トランジスタを多数備えて構
成される、例えばＤＲＡＭ（ダイナミック・ランダムア
クセス・メモリ）などの半導体デバイスの性能はしきい
電圧によって大きく左右され、従って半導体デバイスの
製造歩留りも大きく影響を受ける。
【０００４】
【発明が解決しようとする課題】そのため、しきい電圧
の変動はできる限り押える必要があり、半導体デバイス
の製造におけるプロセス・パラメータを極力均一に保つ
よう努力がなされている。しかし、実際にはゲート酸化
膜の厚さを例にとっても、バッチ間およびロット間での
バラツキはもちろん、同一ロット内でも、さらには同一
ウエハー上でもバラツキは少なからず生じている。
の変動はできる限り押える必要があり、半導体デバイス
の製造におけるプロセス・パラメータを極力均一に保つ
よう努力がなされている。しかし、実際にはゲート酸化
膜の厚さを例にとっても、バッチ間およびロット間での
バラツキはもちろん、同一ロット内でも、さらには同一
ウエハー上でもバラツキは少なからず生じている。
【０００５】今日、半導体デバイスの微細化はますます
進行しており、しきい電圧の変動によって製造歩留りは
今後一層、大きく影響を受けることになる。本発明の目
的は、このような問題を解決し、トランジスタのしきい
電圧を必要な値に設定できるようにするトランジスタの
しきい電圧調整方法を提供することにある。
進行しており、しきい電圧の変動によって製造歩留りは
今後一層、大きく影響を受けることになる。本発明の目
的は、このような問題を解決し、トランジスタのしきい
電圧を必要な値に設定できるようにするトランジスタの
しきい電圧調整方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するため、半導体基板上に形成されたトランジスタのし
きい電圧を調整する方法において、バックバイアス電圧
の設定手段を形成するステップを含み、このステップ
は、バックバイアス電圧を印加すべき前記基板の所定部
位に接続された複数の配線を前記基板上に形成する配線
形成ステップと、複数の異なる電圧を生成し、それらを
前記複数の配線にそれぞれ供給する電圧生成手段を形成
するステップとから成り、前記トランジスタの特性を試
験する特性試験ステップと、この特性試験ステップの結
果にもとづいて、必要なしきい電圧を得るための前記バ
ックバイアス電圧を決定する電圧決定ステップと、この
電圧決定ステップによって決定した前記バックバイアス
電圧を得るために必要な配線以外の前記配線を波動エネ
ルギーによって切断する配線切断ステップとを含むこと
を特徴とする。
するため、半導体基板上に形成されたトランジスタのし
きい電圧を調整する方法において、バックバイアス電圧
の設定手段を形成するステップを含み、このステップ
は、バックバイアス電圧を印加すべき前記基板の所定部
位に接続された複数の配線を前記基板上に形成する配線
形成ステップと、複数の異なる電圧を生成し、それらを
前記複数の配線にそれぞれ供給する電圧生成手段を形成
するステップとから成り、前記トランジスタの特性を試
験する特性試験ステップと、この特性試験ステップの結
果にもとづいて、必要なしきい電圧を得るための前記バ
ックバイアス電圧を決定する電圧決定ステップと、この
電圧決定ステップによって決定した前記バックバイアス
電圧を得るために必要な配線以外の前記配線を波動エネ
ルギーによって切断する配線切断ステップとを含むこと
を特徴とする。
【０００７】
【作用】本発明のトランジスタのしきい電圧調整方法で
は、まずバックバイアス電圧の設定手段が基板上に形成
される。すなわち、バックバイアス電圧を印加すべき基
板の所定部位に接続された複数の配線が基板上に形成さ
れ、そして異なる電圧を生成して前記複数の配線にそれ
ぞれ供給する電圧生成手段が形成される。
は、まずバックバイアス電圧の設定手段が基板上に形成
される。すなわち、バックバイアス電圧を印加すべき基
板の所定部位に接続された複数の配線が基板上に形成さ
れ、そして異なる電圧を生成して前記複数の配線にそれ
ぞれ供給する電圧生成手段が形成される。
【０００８】その後、特性試験ステップによってトラン
ジスタの特性が試験され、その結果にもとづいて電圧決
定ステップで、必要なしきい電圧を得るためのバックバ
イアス電圧が決定される。そして、配線切断ステップに
よって、上記配線の切断が行われる。すなわち、電圧生
成手段より電圧が供給されている複数の配線の中、電圧
決定ステップによって決定されたバックバイアス電圧の
供給に必要な配線以外の配線が波動エネルギーを用いて
切断される。その結果、基板には選択された電圧値のバ
ックバイアス電圧が印加され、トランジスタのしきい電
圧は必要な値に設定される。
ジスタの特性が試験され、その結果にもとづいて電圧決
定ステップで、必要なしきい電圧を得るためのバックバ
イアス電圧が決定される。そして、配線切断ステップに
よって、上記配線の切断が行われる。すなわち、電圧生
成手段より電圧が供給されている複数の配線の中、電圧
決定ステップによって決定されたバックバイアス電圧の
供給に必要な配線以外の配線が波動エネルギーを用いて
切断される。その結果、基板には選択された電圧値のバ
ックバイアス電圧が印加され、トランジスタのしきい電
圧は必要な値に設定される。
【０００９】このように本発明では、製造されたトラン
ジスタのしきい電圧が設計値どうりでなかった場合で
も、バックバイアス電圧設定手段の不要な配線を切断
し、必要な配線だけを残して、バックバイアス電圧を設
定することにより、設計値あるいは設計値に近いしきい
電圧を実現することが可能である。従って、トランジス
タの性能的なバラツキを低減でき、半導体デバイスの微
細化が今後さらに進行し、しきい電圧の変動が製造歩留
りにさらに大きく影響するようになった場合でも、しき
い電圧を適切に設定し、製造効率を高めることが可能で
ある。
ジスタのしきい電圧が設計値どうりでなかった場合で
も、バックバイアス電圧設定手段の不要な配線を切断
し、必要な配線だけを残して、バックバイアス電圧を設
定することにより、設計値あるいは設計値に近いしきい
電圧を実現することが可能である。従って、トランジス
タの性能的なバラツキを低減でき、半導体デバイスの微
細化が今後さらに進行し、しきい電圧の変動が製造歩留
りにさらに大きく影響するようになった場合でも、しき
い電圧を適切に設定し、製造効率を高めることが可能で
ある。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。ここではＤＲＡＭを構成するトランジスタの
しきい電圧を調整する場合を例に説明する。本実施例の
トランジスタのしきい電圧調整方法にもとづく処理の手
順を図４に示す。この方法ではまずバックバイアス電圧
の設定手段をＤＲＡＭの基板上に形成する（ステップＳ
１）。バックバイアス電圧の設定手段は複数の配線と電
圧生成手段とを含むが、前者は図１および図２に示すよ
うに形成される。図１は基板上に形成された複数の配線
を示す部分平面図であり、図２は図１のＡ−Ａ線におけ
る断面を示す図である。
説明する。ここではＤＲＡＭを構成するトランジスタの
しきい電圧を調整する場合を例に説明する。本実施例の
トランジスタのしきい電圧調整方法にもとづく処理の手
順を図４に示す。この方法ではまずバックバイアス電圧
の設定手段をＤＲＡＭの基板上に形成する（ステップＳ
１）。バックバイアス電圧の設定手段は複数の配線と電
圧生成手段とを含むが、前者は図１および図２に示すよ
うに形成される。図１は基板上に形成された複数の配線
を示す部分平面図であり、図２は図１のＡ−Ａ線におけ
る断面を示す図である。
【００１１】６は多数のトランジスタ（図示せず）が形
成されたＤＲＡＭチップの基板であり、その上に、ポリ
シリコンから成る５本の配線１〜５がヒューズとして設
けられている。これらの配線は平行かつ等間隔に配置さ
れており、各配線１〜５の幅は１〜１０μｍ程度、配線
の間隔は数十μｍである。また、各配線の厚さは５０〜
５００ｎｍ程度である。配線の寸法は上記以外の値とす
ることも可能であるが、配線の幅を細くすると十分な導
電性を得ることが困難になり、また技術的にも難しくな
る。一方、太くし過ぎると波動エネルギーによって切断
する際に多大のエネルギーが必要となる。配線の厚さに
ついても、十分な導電性が得られ、かつ切断が容易であ
るという点で上記値が適当である。
成されたＤＲＡＭチップの基板であり、その上に、ポリ
シリコンから成る５本の配線１〜５がヒューズとして設
けられている。これらの配線は平行かつ等間隔に配置さ
れており、各配線１〜５の幅は１〜１０μｍ程度、配線
の間隔は数十μｍである。また、各配線の厚さは５０〜
５００ｎｍ程度である。配線の寸法は上記以外の値とす
ることも可能であるが、配線の幅を細くすると十分な導
電性を得ることが困難になり、また技術的にも難しくな
る。一方、太くし過ぎると波動エネルギーによって切断
する際に多大のエネルギーが必要となる。配線の厚さに
ついても、十分な導電性が得られ、かつ切断が容易であ
るという点で上記値が適当である。
【００１２】基板６の表面は図２に示すように、一般に
オーバーコートと呼ばれる膜８によって覆われ、保護さ
れている。この膜８は例えばＰ（プラズマ）−ＳｉＮに
よって形成される。この膜８としては本例のように単層
とする以外にも、必要に応じて積層構造とすることも可
能である。膜８は基板６の表面全体を覆っているが、配
線１〜５の部分では除去されており、開口部７を形成し
ている。従って配線１〜５はこの開口部７において露出
している。
オーバーコートと呼ばれる膜８によって覆われ、保護さ
れている。この膜８は例えばＰ（プラズマ）−ＳｉＮに
よって形成される。この膜８としては本例のように単層
とする以外にも、必要に応じて積層構造とすることも可
能である。膜８は基板６の表面全体を覆っているが、配
線１〜５の部分では除去されており、開口部７を形成し
ている。従って配線１〜５はこの開口部７において露出
している。
【００１３】配線１〜５の一端はすべて配線９によって
配線１０の一端に接続されている。そして配線１０の他
端はバックバイアス電圧を印加すべき基板６の所定部位
に接続されている。バックバイアス電圧の値は例えば−
３Ｖであり、基板のＰウェル電位をグランド電位を下回
るこのような電位とすることによってＤＲＡＭのノイズ
耐性が改善される。
配線１０の一端に接続されている。そして配線１０の他
端はバックバイアス電圧を印加すべき基板６の所定部位
に接続されている。バックバイアス電圧の値は例えば−
３Ｖであり、基板のＰウェル電位をグランド電位を下回
るこのような電位とすることによってＤＲＡＭのノイズ
耐性が改善される。
【００１４】配線１〜５の他端は、バックバイアス電圧
設定手段のもう１つの構成要素である電圧生成手段に接
続されている。この電圧生成手段は図３に示すような回
路として形成される。この回路は基本的に抵抗器の分圧
回路となっている。抵抗器Ｒ１〜Ｒ６が直列に接続さ
れ、その直列回路が負電圧の電源Ｖｄｄとグランドとの
間に接続されている。そして、例えば抵抗器Ｒ１とＲ２
との接続点では−２．６Ｖの電圧が得られ、この電圧が
配線１に供給されている。同様に、抵抗器Ｒ２とＲ３と
の接続点では例えば−２．８Ｖの電圧が得られ、この電
圧は配線２に供給され、抵抗器Ｒ３とＲ４との接続点で
は−３．０Ｖ、抵抗器Ｒ４とＲ５との接続点では−３．
２Ｖ、抵抗器Ｒ５とＲ６との接続点では−３．４Ｖの電
圧が得られ、それぞれ配線３〜５に供給されている。
設定手段のもう１つの構成要素である電圧生成手段に接
続されている。この電圧生成手段は図３に示すような回
路として形成される。この回路は基本的に抵抗器の分圧
回路となっている。抵抗器Ｒ１〜Ｒ６が直列に接続さ
れ、その直列回路が負電圧の電源Ｖｄｄとグランドとの
間に接続されている。そして、例えば抵抗器Ｒ１とＲ２
との接続点では−２．６Ｖの電圧が得られ、この電圧が
配線１に供給されている。同様に、抵抗器Ｒ２とＲ３と
の接続点では例えば−２．８Ｖの電圧が得られ、この電
圧は配線２に供給され、抵抗器Ｒ３とＲ４との接続点で
は−３．０Ｖ、抵抗器Ｒ４とＲ５との接続点では−３．
２Ｖ、抵抗器Ｒ５とＲ６との接続点では−３．４Ｖの電
圧が得られ、それぞれ配線３〜５に供給されている。
【００１５】従って、配線１〜５の中の１本だけを残し
て他の４本を切断した場合には、残った配線に供給され
ている電圧が、バックバイアス電圧として供給されるこ
とになる。そして、バックバイアス電圧を印加する本来
の目的は上述のようにノイズ耐性を改善することである
が、トランジスタのしきい電圧はバックバイアス電圧の
値によって変化するため、バックバイアス電圧を変える
ことによってしきい電圧を調整することが可能である。
よって、配線１〜５の中の１つを適切に選択することに
より、しきい電圧の調整を行うことができる。
て他の４本を切断した場合には、残った配線に供給され
ている電圧が、バックバイアス電圧として供給されるこ
とになる。そして、バックバイアス電圧を印加する本来
の目的は上述のようにノイズ耐性を改善することである
が、トランジスタのしきい電圧はバックバイアス電圧の
値によって変化するため、バックバイアス電圧を変える
ことによってしきい電圧を調整することが可能である。
よって、配線１〜５の中の１つを適切に選択することに
より、しきい電圧の調整を行うことができる。
【００１６】なお、本実施例では配線１〜５はポリシリ
コンによって形成されているとしたが、その上にさらに
例えばタングステン・シリコンの層を重ねてもよく、そ
れによって配線の導電性を向上させることができる。
コンによって形成されているとしたが、その上にさらに
例えばタングステン・シリコンの層を重ねてもよく、そ
れによって配線の導電性を向上させることができる。
【００１７】次に、ステップＳ２で、トランジスタの特
性試験として、ＤＲＡＭを構成するトランジスタの最小
動作電源電圧を測定する（ステップＳ２）。このステッ
プ以降の処理は、ＤＲＡＭ製造工程において、ウエハー
上に、上記バックバイアス電圧設定手段を備えた各ＤＲ
ＡＭチップが形成された段階で、各チップごとに実施す
る。トランジスタの最小動作電源電圧は、トランジスタ
がＮチャネルで、定格値（Ｖｃｃ）が５Ｖの場合、通常
３．５〜４．０Ｖ程度であり、また定格値が３．３Ｖの
場合には１．５〜２．５Ｖ程度である。
性試験として、ＤＲＡＭを構成するトランジスタの最小
動作電源電圧を測定する（ステップＳ２）。このステッ
プ以降の処理は、ＤＲＡＭ製造工程において、ウエハー
上に、上記バックバイアス電圧設定手段を備えた各ＤＲ
ＡＭチップが形成された段階で、各チップごとに実施す
る。トランジスタの最小動作電源電圧は、トランジスタ
がＮチャネルで、定格値（Ｖｃｃ）が５Ｖの場合、通常
３．５〜４．０Ｖ程度であり、また定格値が３．３Ｖの
場合には１．５〜２．５Ｖ程度である。
【００１８】次に、測定した最小動作電源電圧をもと
に、バックバイアス電圧を決定する（ステップＳ３）。
トランジスタのしきい電圧と最小動作電源電圧との間に
は関連性があるため、最小動作電源電圧からしきい電圧
を推定することができる。そして、推定したしきい電圧
をしきい電圧の設計値（例えば、Ｎチャネル・トランジ
スタの場合１Ｖ）あるいは設計値に近い値とするための
バックバイアス電圧を決定する。
に、バックバイアス電圧を決定する（ステップＳ３）。
トランジスタのしきい電圧と最小動作電源電圧との間に
は関連性があるため、最小動作電源電圧からしきい電圧
を推定することができる。そして、推定したしきい電圧
をしきい電圧の設計値（例えば、Ｎチャネル・トランジ
スタの場合１Ｖ）あるいは設計値に近い値とするための
バックバイアス電圧を決定する。
【００１９】その後、決定したバックバイアス電圧に最
も近い電圧が供給されている配線を配線１〜５の中から
選択し、その配線のみを残し、他の４本の配線はすべて
レーザ光を照射して切断する（ステップＳ４）。例えば
バックバイアス電圧として−２．８Ｖを最適値とし選択
した場合には、図５に示すように配線２だけを残し、他
の配線１、３〜５はすべて切断する。その結果、図３に
示した電圧生成手段より、選択した−２．８Ｖの電圧が
バックバイアス電圧として供給され、トランジスタのし
きい電圧は設計値あるいは設計値に近い値に調整され
る。
も近い電圧が供給されている配線を配線１〜５の中から
選択し、その配線のみを残し、他の４本の配線はすべて
レーザ光を照射して切断する（ステップＳ４）。例えば
バックバイアス電圧として−２．８Ｖを最適値とし選択
した場合には、図５に示すように配線２だけを残し、他
の配線１、３〜５はすべて切断する。その結果、図３に
示した電圧生成手段より、選択した−２．８Ｖの電圧が
バックバイアス電圧として供給され、トランジスタのし
きい電圧は設計値あるいは設計値に近い値に調整され
る。
【００２０】尚、このような加工処理を自動的に行うこ
とは容易である。配線１〜５の基板上での位置は正確に
決めることができるので、レーザ光の照射位置は配線１
〜５の位置に機械的に設定できる。また、レーザ光の強
度は、配線の材質、幅、厚みにもとづいて予め必要な値
に設定しておけばよい。
とは容易である。配線１〜５の基板上での位置は正確に
決めることができるので、レーザ光の照射位置は配線１
〜５の位置に機械的に設定できる。また、レーザ光の強
度は、配線の材質、幅、厚みにもとづいて予め必要な値
に設定しておけばよい。
【００２１】また、本実施例では、バックバイアス電圧
を印加してノイズ耐性の改善を図っているデバイスを例
に説明したが、バックバイアス電圧を印加していないデ
バイスの場合でも、若干のバックバイアス電圧を印加し
て、しきい電圧を一方向だけではあるが、調整すること
ができる。従って、本発明はバックバイアス電圧を本来
印加していないデバイスにも有効である。
を印加してノイズ耐性の改善を図っているデバイスを例
に説明したが、バックバイアス電圧を印加していないデ
バイスの場合でも、若干のバックバイアス電圧を印加し
て、しきい電圧を一方向だけではあるが、調整すること
ができる。従って、本発明はバックバイアス電圧を本来
印加していないデバイスにも有効である。
【００２２】
【発明の効果】以上説明したように本発明のトランジス
タのしきい電圧調整方法では、まずバックバイアス電圧
の設定手段が基板上に形成される。すなわち、バックバ
イアス電圧を印加すべき基板の所定部位に接続された複
数の配線が基板上に形成され、そして異なる電圧を生成
して前記複数の配線にそれぞれ供給する電圧生成手段が
形成される。
タのしきい電圧調整方法では、まずバックバイアス電圧
の設定手段が基板上に形成される。すなわち、バックバ
イアス電圧を印加すべき基板の所定部位に接続された複
数の配線が基板上に形成され、そして異なる電圧を生成
して前記複数の配線にそれぞれ供給する電圧生成手段が
形成される。
【００２３】その後、特性試験ステップによってトラン
ジスタの特性が試験され、その結果にもとづいて電圧決
定ステップで、必要なしきい電圧を得るためのバックバ
イアス電圧が決定される。そして、配線切断ステップに
よって、上記配線の切断が行われる。すなわち、電圧生
成手段より電圧が供給されている複数の配線の中、電圧
決定ステップによって決定されたバックバイアス電圧の
供給に必要な配線以外の配線が波動エネルギーを用いて
切断される。その結果、基板には選択された電圧値のバ
ックバイアス電圧が印加され、トランジスタのしきい電
圧は必要な値に設定される。
ジスタの特性が試験され、その結果にもとづいて電圧決
定ステップで、必要なしきい電圧を得るためのバックバ
イアス電圧が決定される。そして、配線切断ステップに
よって、上記配線の切断が行われる。すなわち、電圧生
成手段より電圧が供給されている複数の配線の中、電圧
決定ステップによって決定されたバックバイアス電圧の
供給に必要な配線以外の配線が波動エネルギーを用いて
切断される。その結果、基板には選択された電圧値のバ
ックバイアス電圧が印加され、トランジスタのしきい電
圧は必要な値に設定される。
【００２４】このように本発明では、製造されたトラン
ジスタのしきい電圧が設計値どうりでなかった場合で
も、バックバイアス電圧設定手段の不要な配線を切断
し、必要な配線だけを残して、バックバイアス電圧を設
定することにより、設計値あるいは設計値に近いしきい
電圧を実現することが可能である。従って、トランジス
タの性能的なバラツキを低減でき、半導体デバイスの微
細化が今後さらに進行し、しきい電圧の変動が製造歩留
りにさらに大きく影響するようになった場合でも、しき
い電圧を適切に設定し、製造効率を高めることが可能で
ある。
ジスタのしきい電圧が設計値どうりでなかった場合で
も、バックバイアス電圧設定手段の不要な配線を切断
し、必要な配線だけを残して、バックバイアス電圧を設
定することにより、設計値あるいは設計値に近いしきい
電圧を実現することが可能である。従って、トランジス
タの性能的なバラツキを低減でき、半導体デバイスの微
細化が今後さらに進行し、しきい電圧の変動が製造歩留
りにさらに大きく影響するようになった場合でも、しき
い電圧を適切に設定し、製造効率を高めることが可能で
ある。
【図１】本発明によるトランジスタのしきい電圧調整方
法にもとづいて形成したバックバイアス電圧設定手段の
配線部分を示す部分平面図である。
法にもとづいて形成したバックバイアス電圧設定手段の
配線部分を示す部分平面図である。
【図２】図１の配線部分の断面図である。
【図３】本発明によるトランジスタのしきい電圧調整方
法にもとづいて形成したバックバイアス電圧設定手段を
構成する電圧生成手段を示す回路図である。
法にもとづいて形成したバックバイアス電圧設定手段を
構成する電圧生成手段を示す回路図である。
【図４】本発明によるトランジスタのしきい電圧調整方
法の一実施例を示すフローチャートである。
法の一実施例を示すフローチャートである。
【図５】図４のフローチャートで示した方法に従って切
断された状態の、図１の配線部分を示す部分平面図であ
る。
断された状態の、図１の配線部分を示す部分平面図であ
る。
１〜５、９、１０ 配線 ６ 基板 ７ 開口部 ８ 保護膜 Ｒ１〜Ｒ６ 抵抗器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｚ
Claims (10)
- 【請求項１】 半導体基板上に形成されたトランジスタ
のしきい電圧を調整する方法において、 バックバイアス電圧の設定手段を形成するステップを含
み、このステップは、バックバイアス電圧を印加すべき
前記基板の所定部位に接続された複数の配線を前記基板
上に形成する配線形成ステップと、複数の異なる電圧を
生成し、それらを前記複数の配線にそれぞれ供給する電
圧生成手段を形成するステップとから成り、 前記トランジスタの特性を試験する特性試験ステップ
と、 この特性試験ステップの結果にもとづいて、必要なしき
い電圧を得るための前記バックバイアス電圧を決定する
電圧決定ステップと、 この電圧決定ステップによって決定した前記バックバイ
アス電圧を得るために必要な配線以外の前記配線を波動
エネルギーによって切断する配線切断ステップとを含
む、 ことを特徴とするトランジスタのしきい電圧調整方法。 - 【請求項２】 前記複数の配線は前記基板上に所定の間
隔で平行に配置されている請求項１記載のトランジスタ
のしきい電圧調整方法。 - 【請求項３】 前記複数の配線は露出している請求項１
記載のトランジスタのしきい電圧調整方法。 - 【請求項４】 前記複数の配線はポリシリコン、または
ポリシリコンの層とタングステン・シリコンの層から成
る積層体によって形成されている請求項１記載のトラン
ジスタのしきい電圧調整方法。 - 【請求項５】 前記複数の配線の幅は１〜１０μｍであ
る請求項１記載のトランジスタのしきい電圧調整方法。 - 【請求項６】 前記複数の配線の厚みは５０ｎｍ〜５０
０ｎｍである請求項１記載のトランジスタのしきい電圧
調整方法。 - 【請求項７】 前記電圧生成手段は抵抗器によって構成
されている請求項１記載のトランジスタのしきい電圧調
整方法。 - 【請求項８】 前記波動エネルギーはレーザ光である請
求項１記載のトランジスタのしきい電圧調整方法。 - 【請求項９】 前記特性試験ステップで試験するトラン
ジスタの特性は前記トランジスタの最小動作電源電圧で
ある請求項１記載のトランジスタのしきい電圧調整方
法。 - 【請求項１０】 前記電圧決定ステップは、トランジス
タの最小動作電源電圧にもとづいて前記バックバイアス
電圧を決定する請求項９記載のトランジスタのしきい電
圧調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4495195A JPH08222702A (ja) | 1995-02-08 | 1995-02-08 | トランジスタのしきい電圧調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4495195A JPH08222702A (ja) | 1995-02-08 | 1995-02-08 | トランジスタのしきい電圧調整方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08222702A true JPH08222702A (ja) | 1996-08-30 |
Family
ID=12705804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4495195A Pending JPH08222702A (ja) | 1995-02-08 | 1995-02-08 | トランジスタのしきい電圧調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08222702A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322703A (ja) * | 2004-05-07 | 2005-11-17 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置、およびその製造方法 |
-
1995
- 1995-02-08 JP JP4495195A patent/JPH08222702A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322703A (ja) * | 2004-05-07 | 2005-11-17 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置、およびその製造方法 |
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