JPH08222967A - Ｆｅｔゲートバイアス回路 - Google Patents
Ｆｅｔゲートバイアス回路Info
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- JPH08222967A JPH08222967A JP7026634A JP2663495A JPH08222967A JP H08222967 A JPH08222967 A JP H08222967A JP 7026634 A JP7026634 A JP 7026634A JP 2663495 A JP2663495 A JP 2663495A JP H08222967 A JPH08222967 A JP H08222967A
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
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- H—ELECTRICITY
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- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/306—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in junction-FET amplifiers
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- Microwave Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 ショットキーバリアゲートが構成されたＦＥ
Ｔのゲートバイアス回路に関し、ゲート電圧の変動を防
止して、高性能かつ信頼性の高いＧａＡｓＦＥＴ増幅器
を実現することを目的とする。 【構成】 コレクタに負電源を接続したＰＮＰトランジ
スタＱ２と、コレクタ接地し、エミッタをＰＮＰトラン
ジスタＱ２のエミッタに接続したＮＰＮトランジスタＱ
３と、ソース接地し、ゲートを、ＰＮＰトランジスタＱ
２のエミッタとＮＰＮトランジスタＱ３のエミッタとの
接続点に接続した、ショットキーバリアゲートのＦＥＴ
Ｑ１と、ＰＮＰトランジスタＱ２のベースおよびＮＰＮ
トランジスタＱ３のベースに所定のベース電圧をそれぞ
れ印加するベース電圧印加手段Ｂ１，Ｂ２とから構成さ
れる。
Ｔのゲートバイアス回路に関し、ゲート電圧の変動を防
止して、高性能かつ信頼性の高いＧａＡｓＦＥＴ増幅器
を実現することを目的とする。 【構成】 コレクタに負電源を接続したＰＮＰトランジ
スタＱ２と、コレクタ接地し、エミッタをＰＮＰトラン
ジスタＱ２のエミッタに接続したＮＰＮトランジスタＱ
３と、ソース接地し、ゲートを、ＰＮＰトランジスタＱ
２のエミッタとＮＰＮトランジスタＱ３のエミッタとの
接続点に接続した、ショットキーバリアゲートのＦＥＴ
Ｑ１と、ＰＮＰトランジスタＱ２のベースおよびＮＰＮ
トランジスタＱ３のベースに所定のベース電圧をそれぞ
れ印加するベース電圧印加手段Ｂ１，Ｂ２とから構成さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は、ショットキーバリアゲ
ートが構成されたＦＥＴのゲートバイアス回路に関し、
特に、準マイクロ波帯からマイクロ波帯で使用するＧａ
ＡｓＦＥＴ増幅器のゲートバイアス回路に関する。
ートが構成されたＦＥＴのゲートバイアス回路に関し、
特に、準マイクロ波帯からマイクロ波帯で使用するＧａ
ＡｓＦＥＴ増幅器のゲートバイアス回路に関する。
【０００２】近年、ＧａＡｓＦＥＴの高出力化が進み、
１パッケージで飽和出力が３０ワット以上の出力電力が
得られるＦＥＴが実用化され、準マイクロ波帯の移動通
信やマイクロ波帯の多重無線装置、衛星基地局などの無
線機器で使用されている。本発明は、ＧａＡｓＦＥＴの
ゲートに印加されるバイアス電圧を、出力電力に関係す
ることなく一定に保持してＧａＡｓＦＥＴのドレイン電
流の変動を抑えるようにしたＦＥＴゲートバイアス回路
に関する。
１パッケージで飽和出力が３０ワット以上の出力電力が
得られるＦＥＴが実用化され、準マイクロ波帯の移動通
信やマイクロ波帯の多重無線装置、衛星基地局などの無
線機器で使用されている。本発明は、ＧａＡｓＦＥＴの
ゲートに印加されるバイアス電圧を、出力電力に関係す
ることなく一定に保持してＧａＡｓＦＥＴのドレイン電
流の変動を抑えるようにしたＦＥＴゲートバイアス回路
に関する。
【０００３】
【従来の技術】従来のＧａＡｓＦＥＴのゲートバイアス
回路を、図８を参照して説明する。図８は、ＧａＡｓＦ
ＥＴを使用した増幅器の回路図である。
回路を、図８を参照して説明する。図８は、ＧａＡｓＦ
ＥＴを使用した増幅器の回路図である。
【０００４】高出力ＧａＡｓＦＥＴの一般的な使い方
は、図８の回路図に示すように、ＧａＡｓＦＥＴＱ１の
ソース（Ｓ）を接地し、ドレイン（Ｄ）に正電圧のバイ
アス電圧を印加すべく端子１に正電圧を供給し、ゲート
（Ｇ）に負電圧のバイアス電圧を印加すべく端子２に負
電圧を供給する。
は、図８の回路図に示すように、ＧａＡｓＦＥＴＱ１の
ソース（Ｓ）を接地し、ドレイン（Ｄ）に正電圧のバイ
アス電圧を印加すべく端子１に正電圧を供給し、ゲート
（Ｇ）に負電圧のバイアス電圧を印加すべく端子２に負
電圧を供給する。
【０００５】図９は、こうしたＦＥＴＱ１の伝達特性を
示す。図中、横軸はゲート電圧Ｖｇ、縦軸はドレイン電
流ＩDSであり、ＩDSS はドレイン飽和電流、ＶP はピン
チオフ電圧である。Ａクラス増幅を行う場合、図中のＰ
１点にゲートバイアスを設定する。具体的にはＦＥＴＱ
１のＰ１点のゲート電圧Ｖg0は−１Ｖ前後である。
示す。図中、横軸はゲート電圧Ｖｇ、縦軸はドレイン電
流ＩDSであり、ＩDSS はドレイン飽和電流、ＶP はピン
チオフ電圧である。Ａクラス増幅を行う場合、図中のＰ
１点にゲートバイアスを設定する。具体的にはＦＥＴＱ
１のＰ１点のゲート電圧Ｖg0は−１Ｖ前後である。
【０００６】図８に戻って、ＦＥＴＱ１のゲート電圧Ｖ
ｇを−１Ｖ前後に設定するために、端子２に−５Ｖ前後
の電圧を印加し、抵抗Ｒ１，Ｒ２によってそれを分圧す
るようにしている。なお、信号は端子３から入力され、
端子４から出力される。また、インダクタＬ１，コンデ
ンサＣ１から成るローパスフィルタ、およびインダクタ
Ｌ２，コンデンサＣ２から成るローパスフィルタは高周
波阻止回路である。
ｇを−１Ｖ前後に設定するために、端子２に−５Ｖ前後
の電圧を印加し、抵抗Ｒ１，Ｒ２によってそれを分圧す
るようにしている。なお、信号は端子３から入力され、
端子４から出力される。また、インダクタＬ１，コンデ
ンサＣ１から成るローパスフィルタ、およびインダクタ
Ｌ２，コンデンサＣ２から成るローパスフィルタは高周
波阻止回路である。
【０００７】
【発明が解決しようとする課題】ＧａＡｓＦＥＴはショ
ットキーバリアゲートを構成し、逆電圧バイアスが印加
されるため、小信号動作ではゲート電流が流れないが、
ＧａＡｓＦＥＴを大信号動作により飽和出力電力付近で
使用した場合には、図１０に示すようにＧａＡｓＦＥＴ
のゲートに順・逆両方向の電流が流れる。１０ワット以
上の飽和出力電力で使用したＧａＡｓＦＥＴでは、この
ゲート電流が１０ｍＡ程度に達する。このゲート電流に
より、図８に示す従来のゲートバイアス回路では、分圧
抵抗Ｒ１，Ｒ２において電圧降下が発生し、これにより
ＦＥＴＱ１のゲート電圧Ｖｇが変動し、したがってドレ
イン電流が変動し、出力電力の変動が生じるという問題
があった。
ットキーバリアゲートを構成し、逆電圧バイアスが印加
されるため、小信号動作ではゲート電流が流れないが、
ＧａＡｓＦＥＴを大信号動作により飽和出力電力付近で
使用した場合には、図１０に示すようにＧａＡｓＦＥＴ
のゲートに順・逆両方向の電流が流れる。１０ワット以
上の飽和出力電力で使用したＧａＡｓＦＥＴでは、この
ゲート電流が１０ｍＡ程度に達する。このゲート電流に
より、図８に示す従来のゲートバイアス回路では、分圧
抵抗Ｒ１，Ｒ２において電圧降下が発生し、これにより
ＦＥＴＱ１のゲート電圧Ｖｇが変動し、したがってドレ
イン電流が変動し、出力電力の変動が生じるという問題
があった。
【０００８】すなわち、順方向のゲート電流はＦＥＴＱ
１のゲートからソースに流れ込む電流をいい、これが抵
抗Ｒ２に流れて電圧降下を生じ、図９に示すようにゲー
ト電圧Ｖｇが負方向に大きな値（例えばＶg2）となり、
ドレイン電流の減少（ＩDS1）を招き、所定の出力電力
を得られなくなる。
１のゲートからソースに流れ込む電流をいい、これが抵
抗Ｒ２に流れて電圧降下を生じ、図９に示すようにゲー
ト電圧Ｖｇが負方向に大きな値（例えばＶg2）となり、
ドレイン電流の減少（ＩDS1）を招き、所定の出力電力
を得られなくなる。
【０００９】また、逆方向のゲート電流はドレインから
ゲートに流れ出てくる電流をいい、これが抵抗Ｒ１に流
れて電圧降下を生じ、図９に示すようにゲート電圧Ｖｇ
が負方向に小さな値（例えばＶg1）となり、ドレイン電
流の増加（ＩDS2 ）を招く。高出力のＧａＡｓＦＥＴで
は、ドレイン電流が増加すると発熱量が増大し、また、
逆方向ゲート電流が正の温度係数を持っていて、ＧａＡ
ｓＦＥＴの温度が上昇すると逆方向ゲート電流が増加す
るという性質がある。したがって、ＦＥＴＱ１において
逆方向ゲート電流が発生すると、上述のようにドレイン
電流が増加し、これによりＦＥＴＱ１の温度が上昇し、
かくして逆方向ゲート電流が増加する。こうしたサイク
ルの繰り返し、つまり熱暴走が発生すると、最終的にＦ
ＥＴＱ１が高熱のために破壊されてしまう可能性があっ
た。
ゲートに流れ出てくる電流をいい、これが抵抗Ｒ１に流
れて電圧降下を生じ、図９に示すようにゲート電圧Ｖｇ
が負方向に小さな値（例えばＶg1）となり、ドレイン電
流の増加（ＩDS2 ）を招く。高出力のＧａＡｓＦＥＴで
は、ドレイン電流が増加すると発熱量が増大し、また、
逆方向ゲート電流が正の温度係数を持っていて、ＧａＡ
ｓＦＥＴの温度が上昇すると逆方向ゲート電流が増加す
るという性質がある。したがって、ＦＥＴＱ１において
逆方向ゲート電流が発生すると、上述のようにドレイン
電流が増加し、これによりＦＥＴＱ１の温度が上昇し、
かくして逆方向ゲート電流が増加する。こうしたサイク
ルの繰り返し、つまり熱暴走が発生すると、最終的にＦ
ＥＴＱ１が高熱のために破壊されてしまう可能性があっ
た。
【００１０】以上のように、ＧａＡｓＦＥＴにおいてゲ
ート電流が流れることにより、ゲート電圧Ｖｇが変動
し、その結果、出力電力が変動し、また、ＧａＡｓＦＥ
Ｔの破壊に至るといった問題点があった。
ート電流が流れることにより、ゲート電圧Ｖｇが変動
し、その結果、出力電力が変動し、また、ＧａＡｓＦＥ
Ｔの破壊に至るといった問題点があった。
【００１１】本発明はこのような点に鑑みてなされたも
のであり、ゲート電圧の変動を防止して、高性能かつ信
頼性の高いＧａＡｓＦＥＴ増幅器を実現することを図っ
たＦＥＴゲートバイアス回路を提供することを目的とす
る。
のであり、ゲート電圧の変動を防止して、高性能かつ信
頼性の高いＧａＡｓＦＥＴ増幅器を実現することを図っ
たＦＥＴゲートバイアス回路を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】本発明では上記目的を達
成するために、図１に示すように、コレクタに負電源を
接続したＰＮＰトランジスタＱ２と、コレクタ接地し、
エミッタをＰＮＰトランジスタＱ２のエミッタに接続し
たＮＰＮトランジスタＱ３と、ソース接地し、ゲート
を、ＰＮＰトランジスタＱ２のエミッタとＮＰＮトラン
ジスタＱ３のエミッタとの接続点に接続した、ショット
キーバリアゲートのＦＥＴＱ１と、ＰＮＰトランジスタ
Ｑ２のベースおよびＮＰＮトランジスタＱ３のベースに
所定のベース電圧をそれぞれ印加するベース電圧印加手
段Ｂ１，Ｂ２とを、有することを特徴とするＦＥＴゲー
トバイアス回路が提供される。
成するために、図１に示すように、コレクタに負電源を
接続したＰＮＰトランジスタＱ２と、コレクタ接地し、
エミッタをＰＮＰトランジスタＱ２のエミッタに接続し
たＮＰＮトランジスタＱ３と、ソース接地し、ゲート
を、ＰＮＰトランジスタＱ２のエミッタとＮＰＮトラン
ジスタＱ３のエミッタとの接続点に接続した、ショット
キーバリアゲートのＦＥＴＱ１と、ＰＮＰトランジスタ
Ｑ２のベースおよびＮＰＮトランジスタＱ３のベースに
所定のベース電圧をそれぞれ印加するベース電圧印加手
段Ｂ１，Ｂ２とを、有することを特徴とするＦＥＴゲー
トバイアス回路が提供される。
【００１３】
【作用】本発明は、ＦＥＴＱ１のゲートバイアス回路に
ゲート電流によって電圧降下を生じるインピーダンス成
分を無くしたものであり、図８に示す従来回路のよう
な、ゲート電流によって電圧降下を生じる抵抗Ｒ１，Ｒ
２を無くした構成となっている。
ゲート電流によって電圧降下を生じるインピーダンス成
分を無くしたものであり、図８に示す従来回路のよう
な、ゲート電流によって電圧降下を生じる抵抗Ｒ１，Ｒ
２を無くした構成となっている。
【００１４】すなわち、図１に示す回路において、順方
向のゲート電流が発生すると、これがＮＰＮトランジス
タＱ３に流れてコレクタ電流が増加する。この時のゲー
ト電圧Ｖｇの変化は、ＮＰＮトランジスタＱ３のベース
・エミッタ間電圧の変化分のみである。しかし、一般に
コレクタ電流の変化に対してベース・エミッタ間電圧の
変化は極めて小さいため、ゲート電圧Ｖｇの変化は無視
し得る程のものである。同様に、逆方向のゲート電流が
発生すると、これがＰＮＰトランジスタＱ２に流れてコ
レクタ電流が増加する。この時のゲート電圧Ｖｇの変化
も、ＰＮＰトランジスタＱ２のベース・エミッタ間電圧
の変化分のみである。この場合も、コレクタ電流の変化
に対してベース・エミッタ間電圧の変化は極めて小さい
ため、ゲート電圧Ｖｇの変化は無視し得る程のものであ
る。
向のゲート電流が発生すると、これがＮＰＮトランジス
タＱ３に流れてコレクタ電流が増加する。この時のゲー
ト電圧Ｖｇの変化は、ＮＰＮトランジスタＱ３のベース
・エミッタ間電圧の変化分のみである。しかし、一般に
コレクタ電流の変化に対してベース・エミッタ間電圧の
変化は極めて小さいため、ゲート電圧Ｖｇの変化は無視
し得る程のものである。同様に、逆方向のゲート電流が
発生すると、これがＰＮＰトランジスタＱ２に流れてコ
レクタ電流が増加する。この時のゲート電圧Ｖｇの変化
も、ＰＮＰトランジスタＱ２のベース・エミッタ間電圧
の変化分のみである。この場合も、コレクタ電流の変化
に対してベース・エミッタ間電圧の変化は極めて小さい
ため、ゲート電圧Ｖｇの変化は無視し得る程のものであ
る。
【００１５】したがって、ＦＥＴＱ１にゲート電流が発
生してもゲート電圧Ｖｇの変動は殆どなく、そのため出
力電力が安定し、熱暴走の発生も無く、高性能かつ信頼
性の高いＧａＡｓＦＥＴ増幅器を実現することが可能と
なる。
生してもゲート電圧Ｖｇの変動は殆どなく、そのため出
力電力が安定し、熱暴走の発生も無く、高性能かつ信頼
性の高いＧａＡｓＦＥＴ増幅器を実現することが可能と
なる。
【００１６】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。まず、実施例の概要を、図１を参照して説明す
る。図１は本発明のゲートバイアス回路を備えたＧａＡ
ｓＦＥＴ増幅器の回路図である。図１に示す増幅器の構
成は、図８に示す増幅器の構成と基本的には同じである
ので、同一構成部分には同一符号を付してその説明を省
略し、相違点だけ説明する。
する。まず、実施例の概要を、図１を参照して説明す
る。図１は本発明のゲートバイアス回路を備えたＧａＡ
ｓＦＥＴ増幅器の回路図である。図１に示す増幅器の構
成は、図８に示す増幅器の構成と基本的には同じである
ので、同一構成部分には同一符号を付してその説明を省
略し、相違点だけ説明する。
【００１７】図中、ＦＥＴＱ１のゲートバイアス回路と
してトランジスタＱ２，Ｑ３を設ける。トランジスタＱ
２はＰＮＰトランジスタであり、トランジスタＱ３はＮ
ＰＮトランジスタである。そして、トランジスタＱ２の
コレクタを、負電圧が供給されている端子２に接続し、
トランジスタＱ３のコレクタを接地する。トランジスタ
Ｑ２のエミッタとトランジスタＱ３のエミッタとを接続
し、その接続点を、インダクタＬ１，コンデンサＣ１か
ら成るローパスフィルタを介してＦＥＴＱ１のゲートに
接続する。
してトランジスタＱ２，Ｑ３を設ける。トランジスタＱ
２はＰＮＰトランジスタであり、トランジスタＱ３はＮ
ＰＮトランジスタである。そして、トランジスタＱ２の
コレクタを、負電圧が供給されている端子２に接続し、
トランジスタＱ３のコレクタを接地する。トランジスタ
Ｑ２のエミッタとトランジスタＱ３のエミッタとを接続
し、その接続点を、インダクタＬ１，コンデンサＣ１か
ら成るローパスフィルタを介してＦＥＴＱ１のゲートに
接続する。
【００１８】トランジスタＱ２のベースおよびトランジ
スタＱ３のベースにはベース電圧−ＶB1，−ＶB2をそれ
ぞれ印加する。例えば、トランジスタＱ２のベースに電
池Ｂ１を接続してベースに電圧−ＶB1を印加し、また、
トランジスタＱ３のベースに電池Ｂ２を接続してベース
に電圧−ＶB2を印加する。
スタＱ３のベースにはベース電圧−ＶB1，−ＶB2をそれ
ぞれ印加する。例えば、トランジスタＱ２のベースに電
池Ｂ１を接続してベースに電圧−ＶB1を印加し、また、
トランジスタＱ３のベースに電池Ｂ２を接続してベース
に電圧−ＶB2を印加する。
【００１９】つぎに、以上のように構成されるＧａＡｓ
ＦＥＴ増幅器の動作を説明する。まず、ＦＥＴＱ１のゲ
ート電圧Ｖｇ、並びにトランジスタＱ２およびトランジ
スタＱ３に流れるコレクタ電流は、下記のようにトラン
ジスタＱ２およびトランジスタＱ３の各ベース電圧−Ｖ
B1，−ＶB2を設定することにより決定される。すなわ
ち、トランジスタＱ２のベース・エミッタ間電圧をＶ
BE1 、トランジスタＱ３のベース・エミッタ間電圧をＶ
BE2 とすると、ゲート電圧Ｖｇは、ＦＥＴＱ１にゲート
電流が流れないときに、トランジスタＱ２側では下記式
（１）のように、またトランジスタＱ３側では下記式
（２）のように表せる。
ＦＥＴ増幅器の動作を説明する。まず、ＦＥＴＱ１のゲ
ート電圧Ｖｇ、並びにトランジスタＱ２およびトランジ
スタＱ３に流れるコレクタ電流は、下記のようにトラン
ジスタＱ２およびトランジスタＱ３の各ベース電圧−Ｖ
B1，−ＶB2を設定することにより決定される。すなわ
ち、トランジスタＱ２のベース・エミッタ間電圧をＶ
BE1 、トランジスタＱ３のベース・エミッタ間電圧をＶ
BE2 とすると、ゲート電圧Ｖｇは、ＦＥＴＱ１にゲート
電流が流れないときに、トランジスタＱ２側では下記式
（１）のように、またトランジスタＱ３側では下記式
（２）のように表せる。
【００２０】
【数１】 Ｖｇ＝−ＶB1＋ＶBE1 ・・・（１）
【００２１】
【数２】 Ｖｇ＝−ＶB2−ＶBE2 ・・・（２） 説明を簡略化するために、トランジスタＱ２およびトラ
ンジスタＱ３のベース・エミッタ間電圧対コレクタ電流
特性がそれぞれ、電圧・電流方向が逆であるだけで曲線
は等しいと仮定すると、上記式（１），（２）から
ンジスタＱ３のベース・エミッタ間電圧対コレクタ電流
特性がそれぞれ、電圧・電流方向が逆であるだけで曲線
は等しいと仮定すると、上記式（１），（２）から
【００２２】
【数３】 ＶBE1 ＝ＶBE2 ＝（ＶB1−ＶB2）／２ ・・・（３） が得られる。
【００２３】したがって、既知の各ベース電圧−ＶB1，
−ＶB2から上記式（３）に基づきベース・エミッタ間電
圧ＶBE1 ，ＶBE2 を求め、これらのベース・エミッタ間
電圧ＶBE1 ，ＶBE2 を基に各ベース・エミッタ間電圧対
コレクタ電流特性からコレクタ電流をそれぞれ求めるこ
とができる。また、ゲート電圧Ｖｇは、上記のように求
められたベース・エミッタ間電圧ＶBE1 ，ＶBE2 と既知
の各ベース電圧−ＶB1，−ＶB2とから上記式（１），
（２）に基づき求めることができる。
−ＶB2から上記式（３）に基づきベース・エミッタ間電
圧ＶBE1 ，ＶBE2 を求め、これらのベース・エミッタ間
電圧ＶBE1 ，ＶBE2 を基に各ベース・エミッタ間電圧対
コレクタ電流特性からコレクタ電流をそれぞれ求めるこ
とができる。また、ゲート電圧Ｖｇは、上記のように求
められたベース・エミッタ間電圧ＶBE1 ，ＶBE2 と既知
の各ベース電圧−ＶB1，−ＶB2とから上記式（１），
（２）に基づき求めることができる。
【００２４】ところで、増幅器入力端子３に対する信号
の無入力時や、小信号入力時には、ＦＥＴＱ１にゲート
電流が流れないが、飽和出力電力付近の大信号動作時に
はゲートに順方向および逆方向の電流が流れる。バイア
ス回路からゲートに流れ込む順方向電流は、トランジス
タＱ３のコレクタ電流を増加させる。このときのゲート
電圧Ｖｇの変化は、トランジスタＱ３のベース・エミッ
タ間電圧対コレクタ電流特性に依存するベース・エミッ
タ間電圧ＶBE2 の変化分だけである。
の無入力時や、小信号入力時には、ＦＥＴＱ１にゲート
電流が流れないが、飽和出力電力付近の大信号動作時に
はゲートに順方向および逆方向の電流が流れる。バイア
ス回路からゲートに流れ込む順方向電流は、トランジス
タＱ３のコレクタ電流を増加させる。このときのゲート
電圧Ｖｇの変化は、トランジスタＱ３のベース・エミッ
タ間電圧対コレクタ電流特性に依存するベース・エミッ
タ間電圧ＶBE2 の変化分だけである。
【００２５】一般に、ベース・エミッタ間電圧（ＶBE）
対コレクタ電流（ＩC ）特性は図２に示すような曲線と
なる。図中、縦軸はログスケール表示になっており、Ｉ
C0，ＶBE0 はゲート電流が流れていないときのコレクタ
電流値およびベース・エミッタ間電圧値を示している。
この図２から分かるように、コレクタ電流変化に対して
ベース・エミッタ間電圧の変化は極めて小さい。したが
って、上記のベース・エミッタ間電圧ＶBE2 の変化分
は、コレクタ電流の増加に対して極めて小さく、かくし
て、順方向のゲート電流が発生しても、ゲート電圧Ｖｇ
の変化は微々たるものである。
対コレクタ電流（ＩC ）特性は図２に示すような曲線と
なる。図中、縦軸はログスケール表示になっており、Ｉ
C0，ＶBE0 はゲート電流が流れていないときのコレクタ
電流値およびベース・エミッタ間電圧値を示している。
この図２から分かるように、コレクタ電流変化に対して
ベース・エミッタ間電圧の変化は極めて小さい。したが
って、上記のベース・エミッタ間電圧ＶBE2 の変化分
は、コレクタ電流の増加に対して極めて小さく、かくし
て、順方向のゲート電流が発生しても、ゲート電圧Ｖｇ
の変化は微々たるものである。
【００２６】また、逆方向のゲート電流がトランジスタ
Ｑ２のコレクタ電流を増加させる。この場合も、順方向
のゲート電流の場合と同様の理由から、逆方向のゲート
電流が発生しても、ゲート電圧Ｖｇの変化は極めて小さ
い。
Ｑ２のコレクタ電流を増加させる。この場合も、順方向
のゲート電流の場合と同様の理由から、逆方向のゲート
電流が発生しても、ゲート電圧Ｖｇの変化は極めて小さ
い。
【００２７】図３は、図１に示す回路においてゲート電
流を回路上の電流源と仮定して算出したゲート電流と各
トランジスタのコレクタ電流との関係を示す。トランジ
スタＱ２のコレクタ電流をＩC1、トランジスタＱ３のコ
レクタ電流をＩC2とする。図中、ゲート電流が流れない
ときには、トランジスタＱ２およびトランジスタＱ３の
各コレクタ電流の量（ＩC0）は等しい。順方向ゲート電
流が流れたときには、ゲート電流はトランジスタＱ３の
コレクタ電流ＩC2により供給されるため、コレクタ電流
ＩC2が増加する。このとき、トランジスタＱ２のコレク
タ電流ＩC1が減少するのは、ゲート電圧Ｖｇが負方向に
若干大きくなり、トランジスタＱ２のベース・エミッタ
間電圧ＶBE1 が若干減少することによる。一方、逆方向
ゲート電流はトランジスタＱ２のコレクタ電流ＩC1によ
り供給され、この場合も、順方向の場合と同様に説明さ
れ得る。
流を回路上の電流源と仮定して算出したゲート電流と各
トランジスタのコレクタ電流との関係を示す。トランジ
スタＱ２のコレクタ電流をＩC1、トランジスタＱ３のコ
レクタ電流をＩC2とする。図中、ゲート電流が流れない
ときには、トランジスタＱ２およびトランジスタＱ３の
各コレクタ電流の量（ＩC0）は等しい。順方向ゲート電
流が流れたときには、ゲート電流はトランジスタＱ３の
コレクタ電流ＩC2により供給されるため、コレクタ電流
ＩC2が増加する。このとき、トランジスタＱ２のコレク
タ電流ＩC1が減少するのは、ゲート電圧Ｖｇが負方向に
若干大きくなり、トランジスタＱ２のベース・エミッタ
間電圧ＶBE1 が若干減少することによる。一方、逆方向
ゲート電流はトランジスタＱ２のコレクタ電流ＩC1によ
り供給され、この場合も、順方向の場合と同様に説明さ
れ得る。
【００２８】図４はゲート電流に対するゲート電圧を示
す図である。図中、縦軸はゲート電圧を、横軸はゲート
電流を示す。まず、図８に示す従来の回路において、端
子２に−５Ｖが供給され、抵抗Ｒ１の抵抗値を８３Ω、
抵抗Ｒ２の抵抗値を３３３Ωとして、ゲート電流が流れ
ないときに、ゲート電圧Ｖｇに−１Ｖが得られるように
したとする（このとき、抵抗Ｒ１，Ｒ２に１２ｍＡの電
流が流れる）。この場合、図４に破線５で示すように、
５ｍＡのゲート電流の発生に対してゲート電圧が０．４
Ｖの変化をしていた。図中、Ｖgoはゲート電流が流れな
いときのゲート電圧値−１Ｖを示す。一方、本発明の上
記実施例では、図８に示す従来の回路と同じ条件におい
て、図４に実線６で示すように、５ｍＡのゲート電流の
発生に対してゲート電圧が僅か０．０６Ｖの変化に止ま
る。
す図である。図中、縦軸はゲート電圧を、横軸はゲート
電流を示す。まず、図８に示す従来の回路において、端
子２に−５Ｖが供給され、抵抗Ｒ１の抵抗値を８３Ω、
抵抗Ｒ２の抵抗値を３３３Ωとして、ゲート電流が流れ
ないときに、ゲート電圧Ｖｇに−１Ｖが得られるように
したとする（このとき、抵抗Ｒ１，Ｒ２に１２ｍＡの電
流が流れる）。この場合、図４に破線５で示すように、
５ｍＡのゲート電流の発生に対してゲート電圧が０．４
Ｖの変化をしていた。図中、Ｖgoはゲート電流が流れな
いときのゲート電圧値−１Ｖを示す。一方、本発明の上
記実施例では、図８に示す従来の回路と同じ条件におい
て、図４に実線６で示すように、５ｍＡのゲート電流の
発生に対してゲート電圧が僅か０．０６Ｖの変化に止ま
る。
【００２９】つぎに、本発明の第１の実施例を説明す
る。図５は第１の実施例の回路図である。図５に示す回
路構成は、図１に示す回路構成と基本的には同じである
ので、同一構成部分には同一符号を付してその説明を省
略し、相違点だけ説明する。
る。図５は第１の実施例の回路図である。図５に示す回
路構成は、図１に示す回路構成と基本的には同じである
ので、同一構成部分には同一符号を付してその説明を省
略し、相違点だけ説明する。
【００３０】第１の実施例では、ＦＥＴＱ１のゲート電
圧Ｖｇ、並びにトランジスタＱ２およびトランジスタＱ
３のコレクタ電流を決定するトランジスタＱ２およびト
ランジスタＱ３のベース電圧−ＶB1，−ＶB2を、抵抗Ｒ
３〜Ｒ５の分圧比で設定している。すなわち、端子２と
トランジスタＱ２のベースとの間に抵抗Ｒ３を接続し、
トランジスタＱ２のベースとトランジスタＱ３のベース
との間に抵抗Ｒ４を接続し、トランジスタＱ３のベース
とグランドとの間に抵抗Ｒ５を接続する。したがって、
端子２に供給された負電圧が抵抗Ｒ３〜Ｒ５で分割さ
れ、それらの分割された電圧が、トランジスタＱ２およ
びトランジスタＱ３の各ベースにそれぞれ印加される。
抵抗Ｒ３〜Ｒ５の各抵抗値を適当に選択することによ
り、各所定のベース電圧−ＶB1，−ＶB2を得ることがで
きる。
圧Ｖｇ、並びにトランジスタＱ２およびトランジスタＱ
３のコレクタ電流を決定するトランジスタＱ２およびト
ランジスタＱ３のベース電圧−ＶB1，−ＶB2を、抵抗Ｒ
３〜Ｒ５の分圧比で設定している。すなわち、端子２と
トランジスタＱ２のベースとの間に抵抗Ｒ３を接続し、
トランジスタＱ２のベースとトランジスタＱ３のベース
との間に抵抗Ｒ４を接続し、トランジスタＱ３のベース
とグランドとの間に抵抗Ｒ５を接続する。したがって、
端子２に供給された負電圧が抵抗Ｒ３〜Ｒ５で分割さ
れ、それらの分割された電圧が、トランジスタＱ２およ
びトランジスタＱ３の各ベースにそれぞれ印加される。
抵抗Ｒ３〜Ｒ５の各抵抗値を適当に選択することによ
り、各所定のベース電圧−ＶB1，−ＶB2を得ることがで
きる。
【００３１】ところで、トランジスタＱ２およびトラン
ジスタＱ３では、ゲート電流が流れることでコレクタ電
流が変化し、それがベース電流の変化となって現れる
が、ベース電流変化はコレクタ電流変化の１／β（βは
トランジスタの電流増幅率）倍であり、βは通常１００
〜２００の値であることから、ゲート電流が流れてもベ
ース電流の変化は殆ど無い。そのため、第１の実施例の
回路において、ゲート電流が流れてもベース電圧はその
影響を殆ど受けず、したがって、ＦＥＴＱ１のゲート電
圧Ｖｇはゲート電流の影響を受けないことになる。
ジスタＱ３では、ゲート電流が流れることでコレクタ電
流が変化し、それがベース電流の変化となって現れる
が、ベース電流変化はコレクタ電流変化の１／β（βは
トランジスタの電流増幅率）倍であり、βは通常１００
〜２００の値であることから、ゲート電流が流れてもベ
ース電流の変化は殆ど無い。そのため、第１の実施例の
回路において、ゲート電流が流れてもベース電圧はその
影響を殆ど受けず、したがって、ＦＥＴＱ１のゲート電
圧Ｖｇはゲート電流の影響を受けないことになる。
【００３２】つぎに、本発明の第２の実施例を説明す
る。図６は第２の実施例の回路図である。図６に示す回
路構成は、図５に示す第１の実施例の回路構成と基本的
には同じであるので、同一構成部分には同一符号を付し
てその説明を省略し、相違点だけ説明する。
る。図６は第２の実施例の回路図である。図６に示す回
路構成は、図５に示す第１の実施例の回路構成と基本的
には同じであるので、同一構成部分には同一符号を付し
てその説明を省略し、相違点だけ説明する。
【００３３】第２の実施例では、トランジスタＱ２のコ
レクタと端子２との間に抵抗Ｒ６を接続し、トランジス
タＱ３のコレクタとグランドとの間に抵抗Ｒ７を接続す
る。すなわち、このＧａＡｓＦＥＴを使用した増幅器の
動作状態において、どの程度のゲート電流が流れている
かを把握することは重要なことであるが、このように抵
抗Ｒ６，Ｒ７を挿入して、挿入された抵抗の電圧降下を
測定することにより、ゲート電流を容易に算出すること
ができる。
レクタと端子２との間に抵抗Ｒ６を接続し、トランジス
タＱ３のコレクタとグランドとの間に抵抗Ｒ７を接続す
る。すなわち、このＧａＡｓＦＥＴを使用した増幅器の
動作状態において、どの程度のゲート電流が流れている
かを把握することは重要なことであるが、このように抵
抗Ｒ６，Ｒ７を挿入して、挿入された抵抗の電圧降下を
測定することにより、ゲート電流を容易に算出すること
ができる。
【００３４】従来の回路においては、ゲート電流を測定
すべく電流計をゲート電流の流れる回路に挿入すると、
電流計の内部抵抗による電圧降下がゲート電圧を変えて
しまい、正確なゲート電流を測定することが不可能であ
った。しかし、第２の実施例では、ゲート電圧Ｖｇはト
ランジスタＱ２，Ｑ３の各ベース電圧のみに依存するた
め、これらの抵抗Ｒ６，Ｒ７を挿入してもゲート電圧Ｖ
ｇへの影響は無く、したがって、実際の動作状態でのゲ
ート電流の観測を容易に行うことができる。
すべく電流計をゲート電流の流れる回路に挿入すると、
電流計の内部抵抗による電圧降下がゲート電圧を変えて
しまい、正確なゲート電流を測定することが不可能であ
った。しかし、第２の実施例では、ゲート電圧Ｖｇはト
ランジスタＱ２，Ｑ３の各ベース電圧のみに依存するた
め、これらの抵抗Ｒ６，Ｒ７を挿入してもゲート電圧Ｖ
ｇへの影響は無く、したがって、実際の動作状態でのゲ
ート電流の観測を容易に行うことができる。
【００３５】つぎに、本発明の第３の実施例を説明す
る。図７は第３の実施例の回路図である。図７に示す回
路構成は、図５に示す第１の実施例の回路構成と基本的
には同じであるので、同一構成部分には同一符号を付し
てその説明を省略し、相違点だけ説明する。
る。図７は第３の実施例の回路図である。図７に示す回
路構成は、図５に示す第１の実施例の回路構成と基本的
には同じであるので、同一構成部分には同一符号を付し
てその説明を省略し、相違点だけ説明する。
【００３６】第３の実施例では、図５に示す第１の実施
例の抵抗Ｒ４に代わって、直列接続されたダイオードＤ
１，Ｄ２を用いる。すなわち、第１の実施例でゲート電
圧Ｖｇを任意の値に設定するためには、ベース電圧を変
える必要があり、それには分圧抵抗Ｒ３〜Ｒ５の分圧比
を変える必要がある。しかし、分圧抵抗Ｒ３〜Ｒ５の分
圧比を変えると、トランジスタＱ２，Ｑ３のベース間電
圧も変わってしまい、したがってコレクタ電流も変わっ
てしまう。一方、トランジスタＱ２，Ｑ３の各エミッタ
間に抵抗が存在しないためにゲート電圧Ｖｇが不安定で
決めづらく、コレクタ電流を出来るだけ一定に保持した
いという事情があり、このコレクタ電流の変化は好まし
くない。
例の抵抗Ｒ４に代わって、直列接続されたダイオードＤ
１，Ｄ２を用いる。すなわち、第１の実施例でゲート電
圧Ｖｇを任意の値に設定するためには、ベース電圧を変
える必要があり、それには分圧抵抗Ｒ３〜Ｒ５の分圧比
を変える必要がある。しかし、分圧抵抗Ｒ３〜Ｒ５の分
圧比を変えると、トランジスタＱ２，Ｑ３のベース間電
圧も変わってしまい、したがってコレクタ電流も変わっ
てしまう。一方、トランジスタＱ２，Ｑ３の各エミッタ
間に抵抗が存在しないためにゲート電圧Ｖｇが不安定で
決めづらく、コレクタ電流を出来るだけ一定に保持した
いという事情があり、このコレクタ電流の変化は好まし
くない。
【００３７】一方、第３の実施例では、抵抗Ｒ３，Ｒ５
の抵抗値を変えることによりベース電圧を変えることが
でき、したがってゲート電圧Ｖｇを任意に設定すること
が可能であり、しかも、トランジスタＱ２，Ｑ３のベー
ス間電圧はダイオードＤ１，Ｄ２によりほぼ一定に保た
れるため、コレクタ電流の変化は小さい。かくして、バ
イアス回路のコレクタ電流をほぼ一定に保ちながら、ゲ
ート電圧Ｖｇを任意に設定でき、調整時間の削減が可能
となる。
の抵抗値を変えることによりベース電圧を変えることが
でき、したがってゲート電圧Ｖｇを任意に設定すること
が可能であり、しかも、トランジスタＱ２，Ｑ３のベー
ス間電圧はダイオードＤ１，Ｄ２によりほぼ一定に保た
れるため、コレクタ電流の変化は小さい。かくして、バ
イアス回路のコレクタ電流をほぼ一定に保ちながら、ゲ
ート電圧Ｖｇを任意に設定でき、調整時間の削減が可能
となる。
【００３８】なお、第３の実施例では、トランジスタＱ
２，Ｑ３の各ベース間に２つのダイオードＤ１，Ｄ２を
挿入したが、基本的には、挿入されるダイオードの直列
接続による両端電圧値がトランジスタＱ２，Ｑ３の各ベ
ース・エミッタ間電圧の和以上であればよく、したがっ
て、挿入されるダイオードの数は２つに限定されるもの
ではない。
２，Ｑ３の各ベース間に２つのダイオードＤ１，Ｄ２を
挿入したが、基本的には、挿入されるダイオードの直列
接続による両端電圧値がトランジスタＱ２，Ｑ３の各ベ
ース・エミッタ間電圧の和以上であればよく、したがっ
て、挿入されるダイオードの数は２つに限定されるもの
ではない。
【００３９】また、上述のいずれの実施例でも、ＧａＡ
ｓＦＥＴのゲートバイアス回路を例にして説明したが、
本発明はＧａＡｓＦＥＴに限定されるものではなく、シ
ョットキーバリアゲートが構成されたＦＥＴ全般のゲー
トバイアス回路に適用可能である。
ｓＦＥＴのゲートバイアス回路を例にして説明したが、
本発明はＧａＡｓＦＥＴに限定されるものではなく、シ
ョットキーバリアゲートが構成されたＦＥＴ全般のゲー
トバイアス回路に適用可能である。
【００４０】
【発明の効果】以上説明したように本発明では、高出力
ＧａＡｓＦＥＴのゲートバイアス回路にＰＮＰタイプと
ＮＰＮタイプの２つのトランジスタを設け、ＧａＡｓＦ
ＥＴにゲート電流が流れても、そのゲート電流を両トラ
ンジスタのエミッタに流し、ゲート電圧は両トランジス
タのベース電圧とベース・エミッタ間電圧とによって設
定するようにした。これにより、高出力ＧａＡｓＦＥＴ
増幅器を飽和出力電力付近で動作させても、ゲート電圧
をほぼ一定に保持でき、したがって、出力電力が安定
し、熱暴走の発生も無く、高性能かつ信頼性の高いＧａ
ＡｓＦＥＴ増幅器を実現することが可能となる。
ＧａＡｓＦＥＴのゲートバイアス回路にＰＮＰタイプと
ＮＰＮタイプの２つのトランジスタを設け、ＧａＡｓＦ
ＥＴにゲート電流が流れても、そのゲート電流を両トラ
ンジスタのエミッタに流し、ゲート電圧は両トランジス
タのベース電圧とベース・エミッタ間電圧とによって設
定するようにした。これにより、高出力ＧａＡｓＦＥＴ
増幅器を飽和出力電力付近で動作させても、ゲート電圧
をほぼ一定に保持でき、したがって、出力電力が安定
し、熱暴走の発生も無く、高性能かつ信頼性の高いＧａ
ＡｓＦＥＴ増幅器を実現することが可能となる。
【図１】本発明の原理説明図である。
【図２】ベース・エミッタ間電圧対コレクタ電流特性を
示す図である。
示す図である。
【図３】ゲート電流とトランジスタのコレクタ電流との
関係を示す図である。
関係を示す図である。
【図４】ゲート電流に対するゲート電圧を示す図であ
る。
る。
【図５】第１の実施例の回路図である。
【図６】第２の実施例の回路図である。
【図７】第３の実施例の回路図である。
【図８】従来のＧａＡｓＦＥＴのゲートバイアス回路を
示す回路図である。
示す回路図である。
【図９】ＧａＡｓＦＥＴの伝達特性とゲート電流による
バイアス変化の例を示す図である。
バイアス変化の例を示す図である。
【図１０】増幅器の入出力特性と入力電力に対するゲー
ト電流特性を示す図である。
ト電流特性を示す図である。
【符号の説明】 １ 端子 ２ 端子 ３ 端子 ４ 端子 Ｂ１ 電池（ベース電圧印加手段） Ｂ２ 電池（ベース電圧印加手段） Ｑ１ ＦＥＴ Ｑ２ ＰＮＰトランジスタ Ｑ３ ＮＰＮトランジスタ
Claims (5)
- 【請求項１】 ショットキーバリアゲートが構成された
ＦＥＴのゲートバイアス回路において、 コレクタに負電源を接続したＰＮＰトランジスタと、 コレクタ接地し、エミッタを前記ＰＮＰトランジスタの
エミッタに接続したＮＰＮトランジスタと、 ソース接地し、ゲートを、前記ＰＮＰトランジスタのエ
ミッタと前記ＮＰＮトランジスタのエミッタとの接続点
に接続した、ショットキーバリアゲートのＦＥＴと、 前記ＰＮＰトランジスタのベースおよび前記ＮＰＮトラ
ンジスタのベースに所定のベース電圧をそれぞれ印加す
るベース電圧印加手段と、 を有することを特徴とするＦＥＴゲートバイアス回路。 - 【請求項２】 前記ベース電圧印加手段は、前記ＰＮＰ
トランジスタのベースに第１の所定ベース電圧を印加す
る電池と、前記ＮＰＮトランジスタのベースに第２の所
定ベース電圧を印加する電池とから構成されることを特
徴とする請求項１記載のＦＥＴゲートバイアス回路。 - 【請求項３】 前記ベース電圧印加手段は、直列接続の
一端が接地され、他端が負電源に接続され、各抵抗値の
比に応じた分割電圧を前記ＰＮＰトランジスタのベース
および前記ＮＰＮトランジスタのベースにそれぞれ印加
する３つの抵抗器から構成されることを特徴とする請求
項１記載のＦＥＴゲートバイアス回路。 - 【請求項４】 前記ＰＮＰトランジスタのコレクタと負
電源との間に接続された抵抗器と、前記ＮＰＮトランジ
スタのコレクタとグランドとの間に接続された抵抗器と
を、さらに有することを特徴とする請求項１記載のＦＥ
Ｔゲートバイアス回路。 - 【請求項５】 前記ベース電圧印加手段は、前記ＰＮＰ
トランジスタのコレクタ・ベース間に接続された第１の
抵抗器と、前記ＮＰＮトランジスタのコレクタ・ベース
間に接続された第２の抵抗器と、前記ＰＮＰトランジス
タのベースと前記ＮＰＮトランジスタのベースとの間に
接続された直列接続の複数のダイオードとから構成され
ることを特徴とする請求項１記載のＦＥＴゲートバイア
ス回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7026634A JPH08222967A (ja) | 1995-02-15 | 1995-02-15 | Ｆｅｔゲートバイアス回路 |
| US08/544,606 US5625323A (en) | 1995-02-15 | 1995-10-18 | FET gate bias circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7026634A JPH08222967A (ja) | 1995-02-15 | 1995-02-15 | Ｆｅｔゲートバイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08222967A true JPH08222967A (ja) | 1996-08-30 |
Family
ID=12198893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7026634A Withdrawn JPH08222967A (ja) | 1995-02-15 | 1995-02-15 | Ｆｅｔゲートバイアス回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5625323A (ja) |
| JP (1) | JPH08222967A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005354348A (ja) * | 2004-06-10 | 2005-12-22 | Toshiba Corp | 半導体増幅回路 |
| JP2008311731A (ja) * | 2007-06-12 | 2008-12-25 | Mitsubishi Electric Corp | マイクロ波信号の増幅回路 |
| DE102016221413A1 (de) | 2015-11-02 | 2017-05-04 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278327B1 (en) * | 1999-08-13 | 2001-08-21 | Xilinx, Inc. | Negative voltage detector |
| JP2001332935A (ja) * | 2000-05-19 | 2001-11-30 | Fujitsu Ltd | マイクロ波増幅器 |
| US7064613B2 (en) * | 2002-03-25 | 2006-06-20 | Lucent Technologies Inc. | Amplifier bias system and method |
| US7893771B2 (en) * | 2007-01-05 | 2011-02-22 | City University Of Hong Kong | Wideband linearization and adaptive power management for microwave power amplifiers |
| US8456140B2 (en) | 2010-07-14 | 2013-06-04 | Arm Limited | Power control apparatus and method for controlling a supply voltage for an associated circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55133110A (en) * | 1979-04-04 | 1980-10-16 | Pioneer Electronic Corp | Integrated circuit device |
| JPH0779229B2 (ja) * | 1985-04-03 | 1995-08-23 | 株式会社東芝 | Ｍｏｓ型ｆｅｔのゲ−トドライブ回路 |
-
1995
- 1995-02-15 JP JP7026634A patent/JPH08222967A/ja not_active Withdrawn
- 1995-10-18 US US08/544,606 patent/US5625323A/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005354348A (ja) * | 2004-06-10 | 2005-12-22 | Toshiba Corp | 半導体増幅回路 |
| JP2008311731A (ja) * | 2007-06-12 | 2008-12-25 | Mitsubishi Electric Corp | マイクロ波信号の増幅回路 |
| DE102016221413A1 (de) | 2015-11-02 | 2017-05-04 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
| JP2017092523A (ja) * | 2015-11-02 | 2017-05-25 | 三菱電機株式会社 | 半導体装置 |
| US9906217B2 (en) | 2015-11-02 | 2018-02-27 | Mitsubishi Electric Corporation | FET gate stabilizing circuit |
| DE102016221413B4 (de) | 2015-11-02 | 2023-05-17 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
Also Published As
| Publication number | Publication date |
|---|---|
| US5625323A (en) | 1997-04-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020507 |