JPH08223585A - ブロック画像シフト装置及び画像復号器 - Google Patents

ブロック画像シフト装置及び画像復号器

Info

Publication number
JPH08223585A
JPH08223585A JP4492995A JP4492995A JPH08223585A JP H08223585 A JPH08223585 A JP H08223585A JP 4492995 A JP4492995 A JP 4492995A JP 4492995 A JP4492995 A JP 4492995A JP H08223585 A JPH08223585 A JP H08223585A
Authority
JP
Japan
Prior art keywords
image information
shift
pixels
block
image
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4492995A
Other languages
English (en)
Other versions
JP3744018B2 (ja
Inventor
Hiromi Okitsu
裕己 興津
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yamaha Corp
Original Assignee
Yamaha Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yamaha Corp filed Critical Yamaha Corp
Priority to JP04492995A priority Critical patent/JP3744018B2/ja
Priority to US08/596,504 priority patent/US5715007A/en
Publication of JPH08223585A publication Critical patent/JPH08223585A/ja
Application granted granted Critical
Publication of JP3744018B2 publication Critical patent/JP3744018B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H04N19/43—Hardware specially adapted for motion estimation or compensation
    • H04N19/433—Hardware specially adapted for motion estimation or compensation characterised by techniques for memory access
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
    • H04N19/503—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding involving temporal prediction
    • H04N19/51—Motion estimation or motion compensation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/14—Picture signal circuitry for video frequency region
    • H04N5/144—Movement detection
    • H04N5/145—Movement estimation

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Color Television Systems (AREA)

Abstract

(57)【要約】 【目的】 小さなハードウェア規模でｎ×ｍ画素からな
るブロックをｎ画素単位で高速にシフトさせる。 【構成】 ＭＰＥＧ等の画像デコーダでブロックＢＫ毎
に動き補償する際に、レジスタ４３は、動きベクトルに
基づきシフトさせるシフト画素数ＳＦを記憶する。フレ
ームメモリからｎ画素単位で読み出された画像情報をＷ
Ｅマスクパターン生成部４１及びＡＮＤゲート４２でシ
フト画素数ＳＦだけ書き込み禁止状態にして画像情報を
シフトさせずにブロックバッファ３１に格納する。読み
出し時には、読み出しアドレスをシフト画素数ＳＦだけ
加算器４４でシフトさせて画素単位で画像情報をブロッ
クバッファ３１から読み出す。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、Ｈ．２６１、ＭＰＥ
Ｇ（Moving Picture Coding Experts Groupe）１，２等
の画像圧縮符号化／復号方式における動き補償処理に使
用されるブロック画像シフト装置及び画像復号器に関す
る。
【０００２】
【従来の技術】ディジタル通信ネットワークや情報記憶
媒体の進歩に伴って、Ｈ．２６１，ＭＰＥＧ１，ＭＰＥ
Ｇ２等の種々のディジタル画像圧縮方式が提案され、標
準化されている。これらの方式における符号化されたビ
ットストリームは、ＭＰＥＧ１を例にとると、図４に示
すように、シーケンス層、ＧＯＰ（Groupe of Picture
s）層、ピクチャ層、スライス層、マクロブロック層、
ブロック層の６つの階層から構成される。なお、ＭＰＥ
Ｇ２の場合もほぼ同様の階層構造を採るが、ＧＯＰ層は
オプションとなり、その中のピクチャ層の並びも特に規
定されないのとなる。ＭＰＥＧの特定ピクチャでは、前
後の画面データに基づいて１枚の画面データが符号化さ
れるので、１画面だけで完結した情報とはならない。こ
のため、何枚かの画面データを一まとまりにしたＧＯＰ
を単位としてランダムアクセスを可能にしている。
【０００３】ＧＯＰは、Ｉ，Ｐ，Ｂの３種類のピクチャ
の組み合わせにより構成される。各ピクチャは、１フレ
ーム分の画像データに相当し、図５に示すように、フレ
ーム間予測の有無及びその予測の方向によりタイプ分け
される。Ｉ（Intra ）ピクチャはフレーム内符号化画
像、Ｐ（Predictive）ピクチャはフレーム間順方向予測
符号化画像、Ｂ（Bidirectionally predictive）ピクチ
ャはフレーム間両方向予測符号化画像である。フレーム
間予測には、フレーム間の動き量（動きベクトル）に応
じた動き補償予測が行われる。なお、ＭＰＥＧ２では、
上述した１フレーム単位に代え１フィールド単位の画像
データを扱うこともあり得る。各ピクチャは、更に複数
のスライスに分割され、各スライスは複数のマクロブロ
ック（ＭＢ）に分割される。このマクロブロックは、輝
度信号（Ｙ）を構成する４個のブロック（ＢＫ）と色差
信号（Ｃｂ，Ｃｒ）の２個のＢＫからなる。ＢＫとは８
×８画素からなりこれがＭＰＥＧにおけるＤＣＴの単位
である。なお、ＭＰＥＧ２では、プロファイルによって
は上述したものと異なるＭＢ構造を採ることもあり得
る。
【０００４】Ｈ．２６１及びＭＰＥＧ１，２では、ＭＢ
毎に動きベクトルが与えられ、ＭＢ単位で動き補償予測
が行われる。図６及び図７は、ＭＰＥＧコーデックにお
けるメモリインターフェースの部分で、動き補償処理に
使用されるブロック画像シフト回路の概要を説明するた
めの図である。本来、ＭＰＥＧの動きベクトルは１／２
画素単位であり、当然端数が生じ得るが、その場合に
は、９画素から内挿により８画素を作りこれを用いて処
理するようになっており、実際には、図６の回路に更に
付加回路がつくが、最終的には１画素単位の処理となる
ため、この明細書においてはこれら内挿処理等のための
付加回路構成の説明は省略する。いま、色差信号を例に
とると、図６に示すように、フレームメモリ１に記憶さ
れた復号済みの１フレームの画像情報は、８×８画素の
ブロック（ＢＫ）を処理単位として、動きベクトルＭＶ
に基づくシフト画素数ＳＦだけシフトされてブロックバ
ッファ２に格納される。ブロックバッファ２へは、８画
素（＝６４ｂｉｔ）を単位として画像情報が書き込ま
れ、１画素（＝８ｂｉｔ）を単位として画像情報が読み
出される。画像情報をブロックバッファ２へ書き込む
際、書き込み単位の画像情報を高速にシフトさせるため
には、図７に示すように、８つの８ｔｏ１セレクタ３1
，３2 ，…，３8 からなるデータセレクタ３が必要に
なる。
【０００５】
【発明が解決しようとする課題】このように従来のブロ
ック画像シフト回路では、ｎ×ｍ画素からなるブロック
をｎ画素単位で高速にシフトさせてブロックバッファに
書き込むためにｎｔｏ１セレクタをｎ個必要とし、セレ
クタのハードウェア規模が大きくなってしまうという問
題がある。
【０００６】この発明は、このような問題点に鑑みされ
たもので、小さなハードウェア規模でｎ×ｍ画素からな
るブロックをｎ画素単位で高速にシフトさせることがで
きるブロック画像シフト装置及び画像復号器を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】この発明のブロック画像
シフト装置は、１フレームの画像情報をｎ×ｍ画素から
なる複数のブロックに分割すると共に、フレーム間の動
きベクトルに基づいて前記画像情報を前記各ブロック毎
に動き補償するに際し、フレーム単位の画像情報を記憶
したフレームメモリから前記ブロック毎に前記画像情報
を読み出して前記動きベクトルに基づくシフト画素数だ
け前記画像情報をシフトさせるブロック画像シフト装置
において、前記フレームメモリに記憶された画像情報を
１ブロック分記憶するブロックバッファと、前記シフト
画素数を記憶するシフト画素数記憶手段と、前記フレー
ムメモリからｎ画素単位で読み出された画像情報を、前
記シフト画素数に応じ所定画素分だけ書き込み禁止にし
た状態で、シフトさせずに前記ブロックバッファに書き
込むと共に、読み出す画素のアドレスを前記シフト画素
数だけシフトさせて前記ブロックバッファから前記ブロ
ックの画像情報を画素単位で読み出すリード／ライト制
御手段とを備えたことを特徴とする。
【０００８】また、この発明の画像復号器は、１フレー
ムの画像情報をｎ×ｍ画素からなる複数のブロックに分
割すると共にフレーム間の動きベクトルを前記各ブロッ
ク毎に検出することによってフレーム間符号化された画
像情報を、前記動きベクトルに基づいて動き補償して復
号する画像復号器において、既に復号されたフレームの
画像情報を記憶するフレームメモリと、前記動きベクト
ルに基づきシフトさせるシフト画素数を記憶すると共
に、前記フレームメモリからｎ画素単位で読み出される
隣接する画像情報を、前記シフト画素数に応じそれぞれ
シフト後不要となる所定画素分だけ書き込み禁止状態に
して、これらｎ画素単位の画像情報をそれぞれそのまま
シフトさせずに重ねて記憶し、読み出し時に読み出しア
ドレスを前記シフト画素数だけシフトさせて画素単位で
前記画像情報を読み出すことにより、前記画像情報を前
記動き量だけシフトさせるブロック画像シフト手段とを
備えたことを特徴とする。
【０００９】
【作用】この発明のブロック画像シフト装置及び画像復
号器によれば、フレームメモリからｎ画素単位で読み出
された画像情報をシフト画素数だけ書き込み禁止にした
状態でシフトさせずにブロックバッファに書き込み、ブ
ロックバッファから画素を読み出す際にそのアドレスを
シフト画素数だけシフトさせて画像情報を画素単位で読
み出すようにしているので、画像情報のシフト操作はア
ドレス操作によって行うことができ、データセレクタの
規模、ひいてはハードウェアの規模を削減することがで
きる。
【００１０】
【実施例】以下、図面を参照して、この発明の実施例に
ついて説明する。図１は、この発明の一実施例に係るＭ
ＰＥＧ１，２用の画像デコーダを示すブロック図であ
る。ＭＰＥＧのフォーマットで伝送又は記録媒体から読
み出された符号化信号のビットストリームは、図示しな
い入力バッファでビットレートを調整され、ＶＬＣ（Va
riable length code）デコーダ１１で１フレーム毎に可
変長復号化され、逆量子化部１２で量子化特性と量子化
マトリクスによって決定される値で逆量子化されてＢＫ
毎のＤＣ（Discrete cosine ）係数が求められる。更に
ＤＣ係数は、逆ＤＣＴ（Discrete cosine transform ）
部１３で逆コサイン変換される。Ｉピクチャの場合、逆
コサイン変換された画像情報がそのまま復号信号として
スイッチ１４を介して出力される。Ｐ，Ｂピクチャの場
合は、逆ＤＣＴ部１３の出力は差分画像であり、加算器
１５に供給されて、動き補償された予測画像と加算され
る。
【００１１】一方、復号された画像情報は、フレームメ
モリ１６または１９に記憶される。フレームメモリ１６
または１９に格納された画像情報は、動き補償予測部１
７，２０及び両方向予測部１８で前方／後方予測及び両
方向予測に供される。スイッチ２１は、逆ＤＣＴされた
ピクチャのタイプに応じて予測方向を切替える。
【００１２】図２は、動き補償予測部１７に使用される
ブロック画像シフト回路の構成を示すブロック図であ
り、動き補償予測部２０もこれと同様の構成であり、両
方向予測部１８はこれら動き補償予測部１７，２０の予
測出力の平均を出力するようになっている。このブロッ
ク画像シフト回路は、フレームメモリ１６から読み出さ
れたＢＫの画像情報を記憶するブロックバッファ３１
と、このブロックバッファ３１をリード／ライト制御す
るリード／ライト制御部３２とから構成される。この例
では、ブロックバッファ３１のバッファサイズが８×８
画素に設定されている。ブロックバッファ３１の水平方
向に延びる列をｒｏｗ、垂直方向に延びる行をｃｏｌｕ
ｍｎとする。１画素は例えば１ｗｏｒｄ（＝８ｂｉｔ）
で構成され、フレームメモリ１６からは、８ｗｏｒｄ
（＝６４ｂｉｔ）からなる１ｒｏｗ分の画像情報が一度
に読み出され、ブロックバッファ３１に書き込まれる。
【００１３】動きベクトルＭＶに基づくシフト画素数Ｓ
Ｆは、ライトイネーブル（ＷＥ）マスクパターン生成部
４１に供給されている。ＷＥマスクパターン生成部４１
は、フレームメモリ１６から読み出された１ｒｏｗ分の
画像情報のうちシフト画素数ＳＦに相当する画素の情報
をブロックバッファ３１に書き込み禁止とするように、
マスクパターンを生成する。ＡＮＤゲート４２1 ，４２
2 ，…，４２8 は、このマスクパターンによってブロッ
クバッファ３１に与えられるＷＥ信号をマスクする。ま
た、シフト画素数ＳＦは、シフト画素数レジスタ４３に
格納され、ブロックバッファ３１の全てのｃｏｌｕｍｎ
に対するアクセスが終了するまで保持される。読み出し
時のｒｏｗアドレスは、加算器４４に供給され、ここで
シフト画素数レジスタ４３に格納されているシフト画素
数ＳＦと加算されて、ｒｏｗアドレスデコーダ４５のア
ドレスとして与えられる。ブロックバッファ３１から
は、ｃｏｌｕｍｎアドレスによって指定されたｃｏｌｕ
ｍｎの画像情報が１ｒｏｗ分読み出される。ｒｏｗアド
レスデコーダ４５は、１ｒｏｗ分の画像情報のうち指定
されたアドレスの画素の情報をリードデータとして選択
し出力する。
【００１４】いま、例えば右シフト方向を＋とし、−７
〜＋７の範囲でシフト画素数ＳＦを設定すると、シフト
画素数ＳＦは４ｂｉｔで表され、ＬＳＢが０のとき右詰
めシフト、１のとき左詰めシフトとなる。図３は、動き
ベクトルＭＶに基づき、ＳＦ＝＋３（００１１）に設定
された例を示す図である。この場合、フレームメモリ１
６のＢＫ１とＢＫ２とから２回に分けてブロックバッフ
ァ３１に画像情報が書き込まれる。１回目のアクセスで
は、ＢＫ１の８画素の画像情報ｒｏｗ１がフレームメモ
リ１６から読み出され、ブロックバッファ３１に書き込
まれるが、ＳＦ＝＋３（００１１）が与えられているの
で、画像情報ｒｏｗ１のうち、左から３画素分は、ＷＥ
マスクパターンによって書き込み禁止となる。２回目の
アクセスでは、先にアクセスした画像情報と同一ｃｏｌ
ｕｍｎのＢＫ２の８画素の画像情報ｒｏｗ２がフレーム
メモリ１６から読み出され、ブロックバッファ３１に書
き込まれるが、このとき、シフト画素数ＳＦは、ＭＳＢ
のみ反転され、ＳＦ＝−５（１０１１）が与えられる。
このため、画像情報ｒｏｗ２のうち、右から５画素分
は、ＷＥマスクパターンによって書き込み禁止となる。
この結果、ブロックバッファ３１には、図３に示すよう
に、ＢＫ１の５つの画素が右側、ＢＫ２の３つの画素が
左側に配置された状態で画像情報が格納されることにな
る。なお、この一連のバッファライト時においては、シ
フト画素数ＳＦのＭＳＢのみを変化させればよいので、
シフト画素レジスタ４３には、シフト画素数ＳＦの下位
３ビットのみを格納しておき、シフト画素数ＳＦのＭＳ
Ｂのみをライトサイクルに応じて変化させればよい。
【００１５】ブロックバッファ３１のリード時は、図３
に示すように、リードアドレスが加算器４４によって３
画素分シフトする。加算器４４の出力ビット数を３ｂｉ
ｔに設定すれば、加算器４４の出力は、（ｒｏｗアドレ
ス＋ＳＦ）ｍｏｄ８で表されることになる。このため、
ブロックバッファ３１に格納された画像情報の右側の５
画素分と左側の３画素分の位置が入れ替わり、結局、３
画素分右にシフトされた画像情報が読み出されることに
なる。
【００１６】このように、この実施例によれば、ブロッ
クバッファ３１へのライト時に画像情報をシフトさせず
に、シフト画素数分マスクしてそのまま格納し、読み出
し時に読み出しアドレスをシフトさせるようにしている
ので、８ｔｏ１セレクタが省略でき、回路規模を大幅に
小さくすることができる。
【００１７】なお、以上の実施例では、ブロックバッフ
ァ３１のサイズを８×８画素としたが、一般的にはｎ×
ｍ画素のマクロブロックサイズにこの発明を適用可能で
ある。また、Ｈ．２６１やＭＰＥＧの場合、画像符号化
器には、以上の実施例で述べたような画像復号器がロー
カルデコーダとして内蔵されているので、このローカル
デコーダ部分にこの発明の画像復号器を用いることがで
きる。
【００１８】
【発明の効果】以上述べたように、この発明によれば、
フレームメモリからｎ画素単位で読み出された画像情報
をシフト画素数に応じ所定画素分だけ書き込み禁止にし
た状態でシフトさせずにブロックバッファに書き込み、
ブロックバッファから画素を読み出す際にそのアドレス
をシフト画素数だけシフトさせて画像情報を画素単位で
読み出すようにしているので、画像情報のシフト操作は
アドレス操作によって行うことができ、データセレクタ
の数を削減してハードウェアの規模を小さくすることが
できる。
【図面の簡単な説明】
【図１】 この発明の一実施例に係るＭＰＥＧ画像デコ
ーダのブロック図である。
【図２】 同画像デコーダにおける動き補償予測部のブ
ロック画像シフト回路のブロック図である。
【図３】 同ブロック画像シフト回路の動作を説明する
ための図である。
【図４】 ＭＰＥＧのデータ構造を説明するための図で
ある。
【図５】 同ピクチャタイプとその予測方向を説明する
ための図である。
【図６】 従来のブロック画像シフト回路を説明するた
めの図である。
【図７】 同ブロック画像シフト回路の要部のブロック
図である。
【符号の説明】
１，１６，１９…フレームメモリ、２，３１…ブロック
バッファ、３…データセレクタ、３1 〜３8 ，４５…ｒ
ｏｗアドレスデコーダ、１１…ＶＬＣデコーダ、１２…
逆量子化部、１３…逆ＤＣＴ部、１４，２１…スイッ
チ、１５，４４…加算器、１７，２０…動き補償予測
部、１８…両方向予測部、３２…リード／ライト制御
部、４１…ＷＥマスクパターン生成部、４２1 〜４２8
…ＡＮＤゲート、４３…シフト画素数レジスタ。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 １フレームの画像情報をｎ×ｍ画素から
    なる複数のブロックに分割すると共に、フレーム間の動
    きベクトルに基づいて前記画像情報を前記各ブロック毎
    に動き補償するに際し、フレーム単位の画像情報を記憶
    したフレームメモリから前記ブロック毎に前記画像情報
    を読み出して前記動きベクトルに基づくシフト画素数だ
    け前記画像情報をシフトさせるブロック画像シフト装置
    において、 前記フレームメモリに記憶された画像情報を１ブロック
    分記憶するブロックバッファと、 前記シフト画素数を記憶するシフト画素数記憶手段と、 前記フレームメモリからｎ画素単位で読み出された画像
    情報を、前記シフト画素数に応じ所定画素分だけ書き込
    み禁止にした状態で、シフトさせずに前記ブロックバッ
    ファに書き込むと共に、読み出す画素のアドレスを前記
    シフト画素数だけシフトさせて前記ブロックバッファか
    ら前記ブロックの画像情報を画素単位で読み出すリード
    ／ライト制御手段とを備えたことを特徴とするブロック
    画像シフト装置。
  2. 【請求項２】 １フレームの画像情報をｎ×ｍ画素から
    なる複数のブロックに分割すると共にフレーム間の動き
    ベクトルを前記各ブロック毎に検出することによってフ
    レーム間符号化された画像情報を、前記動きベクトルに
    基づいて動き補償して復号する画像復号器において、 既に復号されたフレームの画像情報を記憶するフレーム
    メモリと、 前記動きベクトルに基づきシフトさせるシフト画素数を
    記憶すると共に、前記フレームメモリからｎ画素単位で
    読み出される隣接する画像情報を、前記シフト画素数に
    応じそれぞれシフト後不要となる所定画素分だけ書き込
    み禁止状態にして、これらｎ画素単位の画像情報をそれ
    ぞれそのままシフトさせずに重ねて記憶し、読み出し時
    に読み出しアドレスを前記シフト画素数だけシフトさせ
    て画素単位で前記画像情報を読み出すことにより、前記
    画像情報を前記動き量だけシフトさせるブロック画像シ
    フト手段とを備えたことを特徴とする画像復号器。
JP04492995A 1995-02-09 1995-02-09 ブロック画像シフト装置及び画像復号器 Expired - Fee Related JP3744018B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP04492995A JP3744018B2 (ja) 1995-02-09 1995-02-09 ブロック画像シフト装置及び画像復号器
US08/596,504 US5715007A (en) 1995-02-09 1996-02-05 Image decoder with block image shifting device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP04492995A JP3744018B2 (ja) 1995-02-09 1995-02-09 ブロック画像シフト装置及び画像復号器

Publications (2)

Publication Number Publication Date
JPH08223585A true JPH08223585A (ja) 1996-08-30
JP3744018B2 JP3744018B2 (ja) 2006-02-08

Family

ID=12705174

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04492995A Expired - Fee Related JP3744018B2 (ja) 1995-02-09 1995-02-09 ブロック画像シフト装置及び画像復号器

Country Status (2)

Country Link
US (1) US5715007A (ja)
JP (1) JP3744018B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2219680C2 (ru) * 2001-11-15 2003-12-20 Новосибирский государственный технический университет Устройство для определения подвижных и неподвижных блоков изображения и их кодирования (декодирования) при записи-передаче (воспроизведении) изображения
RU2217881C2 (ru) * 2001-11-15 2003-11-27 Новосибирский государственный технический университет Способ определения подвижных и неподвижных блоков изображения и их кодирования (декодирования) при записи-передаче (воспроизведении) изображения
KR100750137B1 (ko) * 2005-11-02 2007-08-21 삼성전자주식회사 영상의 부호화,복호화 방법 및 장치
WO2023039849A1 (zh) * 2021-09-17 2023-03-23 华为技术有限公司 一种存储装置及其驱动方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2050752B (en) * 1979-06-07 1984-05-31 Japan Broadcasting Corp Motion compensated interframe coding system
JPH0325684A (ja) * 1989-06-23 1991-02-04 Nec Corp 画像描画制御装置
JPH0656546B2 (ja) * 1991-07-22 1994-07-27 インターナショナル・ビジネス・マシーンズ・コーポレイション イメージバッファ

Also Published As

Publication number Publication date
US5715007A (en) 1998-02-03
JP3744018B2 (ja) 2006-02-08

Similar Documents

Publication Publication Date Title
EP1065883B1 (en) Image predictive decoding method
US5353062A (en) Method and apparatus for decoding moving images encoded by inter-frame prediction and displaying it
US7813432B2 (en) Offset buffer for intra-prediction of digital video
JPH01300781A (ja) 動画像信号の符号化・復号化方式
KR100260475B1 (ko) 화상 데이타 부호화 방법 및 장치, 화상 데이타 복호화 방법 및 장치 및 화상 기록 매체
US6795498B1 (en) Decoding apparatus, decoding method, encoding apparatus, encoding method, image processing system, and image processing method
US20080089418A1 (en) Image encoding apparatus and memory access method
US20050238100A1 (en) Video encoding method for encoding P frame and B frame using I frames
JPH06178283A (ja) 動画像復号装置
EP0522835B1 (en) Decoding apparatus for image signal
JP4440776B2 (ja) Ｍｐｅｇビデオビットストリームデコーダシステム及び方法
JP3744018B2 (ja) ブロック画像シフト装置及び画像復号器
KR20010007273A (ko) 영상신호 셔플링, 부호화, 복호화 장치 및 그 프로그램기록매체
KR19980033415A (ko) 동화상을 코딩/인코딩하는 장치와 방법 그리고 동화상을 저장하는 저장매체
JP3128393B2 (ja) 圧縮動画像再生装置
JPH07298264A (ja) 画像データの処理方法およびそれに用いる記憶装置ならびに画像データの処理装置
JP3776735B2 (ja) 画像予測復号化方法，画像予測復号化装置，画像予測符号化方法，画像予測符号化装置，及びデータ記憶媒体
JP2824024B2 (ja) 画像復号方法および装置
JP3233232B2 (ja) 動画像復号化方法および装置
JP2801911B2 (ja) 予測符号化による画像データの圧縮装置
JP2820631B2 (ja) 画像復号方法および装置
KR100244229B1 (ko) 엠펙 디코더의 메모리 재할당 방법
JP3197868B2 (ja) 画像符号化方法、イントラ符号化制御方法及びデータ記録媒体
JP3129279B2 (ja) 符号化装置および符号化方法、並びに記録媒体
JP2001086002A (ja) データ符号化装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041207

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050927

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051004

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20051101

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20051114

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313532

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees