JPH08223784A - パワー素子の駆動回路 - Google Patents
パワー素子の駆動回路Info
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- JPH08223784A JPH08223784A JP7027043A JP2704395A JPH08223784A JP H08223784 A JPH08223784 A JP H08223784A JP 7027043 A JP7027043 A JP 7027043A JP 2704395 A JP2704395 A JP 2704395A JP H08223784 A JPH08223784 A JP H08223784A
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- 230000006378 damage Effects 0.000 description 8
- 230000008901 benefit Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
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- 239000004065 semiconductor Substances 0.000 description 2
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Abstract
(57)【要約】
【目的】パワー素子の破損時に駆動回路や制御信号源が
破壊されることがないように保護する機能を有したパワ
ー素子の駆動回路を提供する． 【構成】パワー素子Ｑ1 は電源Ｅと負荷Ｚとの間に挿入
される。パワー素子Ｑ1のゲートには制御信号源２から
の制御信号が抵抗Ｒ2 を介して入力される。抵抗Ｒ2 に
はダイオードＤ1 とコンデンサＣ1 との直列回路が並列
接続される。ダイオードＤ1 のカソードとコンデンサＣ
1 の一端との接続点とパワー素子Ｑ1 のソースとの間に
はｐｎｐ形のトランジスタＱ2 のエミッタ−コレクタと
限流用の抵抗Ｒ5 との直列回路が接続される。パワー素
子Ｑ1 が破壊されドレイン−ソース間が短絡されると、
コンデンサＣ1 の両端電圧の上昇によってトランジスタ
Ｑ2がオンになり、ソースから制御信号源２に向かう電
流はトランジスタＱ2 および抵抗Ｒ5 を通してバイパス
される。
破壊されることがないように保護する機能を有したパワ
ー素子の駆動回路を提供する． 【構成】パワー素子Ｑ1 は電源Ｅと負荷Ｚとの間に挿入
される。パワー素子Ｑ1のゲートには制御信号源２から
の制御信号が抵抗Ｒ2 を介して入力される。抵抗Ｒ2 に
はダイオードＤ1 とコンデンサＣ1 との直列回路が並列
接続される。ダイオードＤ1 のカソードとコンデンサＣ
1 の一端との接続点とパワー素子Ｑ1 のソースとの間に
はｐｎｐ形のトランジスタＱ2 のエミッタ−コレクタと
限流用の抵抗Ｒ5 との直列回路が接続される。パワー素
子Ｑ1 が破壊されドレイン−ソース間が短絡されると、
コンデンサＣ1 の両端電圧の上昇によってトランジスタ
Ｑ2がオンになり、ソースから制御信号源２に向かう電
流はトランジスタＱ2 および抵抗Ｒ5 を通してバイパス
される。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧、大電流の制御
に用いられるＭＯＳＦＥＴ、バイポーラトランジスタ、
サイリスタ等のパワー素子を駆動するパワー素子の駆動
回路に関するものである。
に用いられるＭＯＳＦＥＴ、バイポーラトランジスタ、
サイリスタ等のパワー素子を駆動するパワー素子の駆動
回路に関するものである。
【０００２】
【従来の技術】最近では、高耐圧、大電流を制御するこ
とができる半導体素子が提供されており、この種の半導
体素子を一般にパワー素子と称している。たとえば、パ
ワー素子Ｑ1 としてＭＯＳＦＥＴを用いる駆動回路に
は、図４に示すような構成のものがある。図４に示す回
路は、電源Ｅと負荷Ｚとの間にドレイン（第１の電極）
−ソース（第２の電極）間を挿入したパワー素子Ｑ1 を
駆動する駆動回路１であって、パワー素子Ｑ1 を制御信
号源２からの制御信号に応じて駆動する。
とができる半導体素子が提供されており、この種の半導
体素子を一般にパワー素子と称している。たとえば、パ
ワー素子Ｑ1 としてＭＯＳＦＥＴを用いる駆動回路に
は、図４に示すような構成のものがある。図４に示す回
路は、電源Ｅと負荷Ｚとの間にドレイン（第１の電極）
−ソース（第２の電極）間を挿入したパワー素子Ｑ1 を
駆動する駆動回路１であって、パワー素子Ｑ1 を制御信
号源２からの制御信号に応じて駆動する。
【０００３】すなわち、この駆動回路１では、パワー素
子Ｑ1 のソース−ゲート間に接続したツェナーダイオー
ドＺＤ1 と分圧用の抵抗Ｒ1 との並列回路を有し、抵抗
Ｒ1には一端をパワー素子Ｑ1 のゲート（制御電極）に
接続した分圧用の抵抗Ｒ2 が直列接続される。両抵抗Ｒ
1 ，Ｒ2 の直列回路は、ｐｎｐ形のトランジスタＱ2の
エミッタ−コレクタ間に並列接続される。ここに、トラ
ンジスタＱ2 のエミッタは抵抗Ｒ2 を介してパワー素子
Ｑ1 のゲートに接続されている。また、トランジスタＱ
2 のエミッタおよびベースはそれぞれ抵抗Ｒ3 ，Ｒ4 を
介して制御信号源２に接続される。トランジスタＱ2 の
コレクタはパワー素子Ｑ1 のソースとともに制御信号源
２の接地側に接続される。
子Ｑ1 のソース−ゲート間に接続したツェナーダイオー
ドＺＤ1 と分圧用の抵抗Ｒ1 との並列回路を有し、抵抗
Ｒ1には一端をパワー素子Ｑ1 のゲート（制御電極）に
接続した分圧用の抵抗Ｒ2 が直列接続される。両抵抗Ｒ
1 ，Ｒ2 の直列回路は、ｐｎｐ形のトランジスタＱ2の
エミッタ−コレクタ間に並列接続される。ここに、トラ
ンジスタＱ2 のエミッタは抵抗Ｒ2 を介してパワー素子
Ｑ1 のゲートに接続されている。また、トランジスタＱ
2 のエミッタおよびベースはそれぞれ抵抗Ｒ3 ，Ｒ4 を
介して制御信号源２に接続される。トランジスタＱ2 の
コレクタはパワー素子Ｑ1 のソースとともに制御信号源
２の接地側に接続される。
【０００４】いま、制御信号源２からの制御信号として
Ｈレベル（正電位）とＬレベル（０Ｖ）との２値を取る
矩形波を入力するものとすると、上記駆動回路１は以下
のように動作する。まず、正常時であって制御信号がＨ
レベルのときには、トランジスタＱ2 のベース電位とエ
ミッタ電位とに差が生じないからトランジスタＱ2 はオ
フに保たれる。その結果、制御信号は抵抗Ｒ1 ，Ｒ2 に
より分圧されてパワー素子Ｑ1 のゲートに印加され、パ
ワー素子Ｑ1 がオンになる。一方、制御信号がＬレベル
のときには、パワー素子Ｑ1 のゲートには制御信号によ
る電圧が印加されなくなるから、パワー素子Ｑ1 はオフ
方向に制御されることになる。また、このときゲート−
ソース間容量による残留電荷でトランジスタＱ2 のエミ
ッタ−コレクタ間に電圧が印加されるから、トランジス
タＱ2 がオンになり、上記残留電荷はトランジスタＱ2
を通して放出され、パワー素子Ｑ1 は急速にオフにな
る。ツェナーダイオードＺＤ1 はパワー素子Ｑ1 のゲー
ト−ソース間電圧をクランプする機能を有している。
Ｈレベル（正電位）とＬレベル（０Ｖ）との２値を取る
矩形波を入力するものとすると、上記駆動回路１は以下
のように動作する。まず、正常時であって制御信号がＨ
レベルのときには、トランジスタＱ2 のベース電位とエ
ミッタ電位とに差が生じないからトランジスタＱ2 はオ
フに保たれる。その結果、制御信号は抵抗Ｒ1 ，Ｒ2 に
より分圧されてパワー素子Ｑ1 のゲートに印加され、パ
ワー素子Ｑ1 がオンになる。一方、制御信号がＬレベル
のときには、パワー素子Ｑ1 のゲートには制御信号によ
る電圧が印加されなくなるから、パワー素子Ｑ1 はオフ
方向に制御されることになる。また、このときゲート−
ソース間容量による残留電荷でトランジスタＱ2 のエミ
ッタ−コレクタ間に電圧が印加されるから、トランジス
タＱ2 がオンになり、上記残留電荷はトランジスタＱ2
を通して放出され、パワー素子Ｑ1 は急速にオフにな
る。ツェナーダイオードＺＤ1 はパワー素子Ｑ1 のゲー
ト−ソース間電圧をクランプする機能を有している。
【０００５】
【発明が解決しようとする課題】ところで、上述した駆
動回路１では、パワー素子Ｑ1 の破壊時にドレイン−ゲ
ート間が短絡状態になることがある。この場合、パワー
素子Ｑ1 のドレイン側の高電圧がゲート側に印加される
ことになり、駆動回路１や制御信号源２に急激な電圧が
変動が生じたり過大な電流が流れたりし、駆動回路１や
制御信号源２が破壊されることがある。
動回路１では、パワー素子Ｑ1 の破壊時にドレイン−ゲ
ート間が短絡状態になることがある。この場合、パワー
素子Ｑ1 のドレイン側の高電圧がゲート側に印加される
ことになり、駆動回路１や制御信号源２に急激な電圧が
変動が生じたり過大な電流が流れたりし、駆動回路１や
制御信号源２が破壊されることがある。
【０００６】本発明は上記事由に鑑みて為されたもので
あり、その目的は、パワー素子の破壊時に駆動回路や制
御信号源が破壊されることがないように保護する機能を
有したパワー素子の駆動回路を提供することにある。
あり、その目的は、パワー素子の破壊時に駆動回路や制
御信号源が破壊されることがないように保護する機能を
有したパワー素子の駆動回路を提供することにある。
【０００７】
【課題を解決するための手段】請求項１の発明は、電源
と負荷との間に挿入されるパワー素子の制御電極と制御
信号を発生する制御信号源との間に挿入され、制御信号
に応じてパワー素子を制御する駆動回路であって、パワ
ー素子の第１の電極と制御電極との短絡時にパワー素子
の制御電極から制御信号源に向かって電流が流れるとダ
イオードを介して充電されるコンデンサと、コンデンサ
の両端電圧が所定電圧以上になるとオンになる第１のス
イッチング素子と、制御信号源の一方の出力端子ととも
に電源の一端に共通に接続されるパワー素子の第２の電
極と制御電極との間に第１のスイッチング素子との直列
回路が挿入された限流用抵抗とを備えることを特徴とす
る。
と負荷との間に挿入されるパワー素子の制御電極と制御
信号を発生する制御信号源との間に挿入され、制御信号
に応じてパワー素子を制御する駆動回路であって、パワ
ー素子の第１の電極と制御電極との短絡時にパワー素子
の制御電極から制御信号源に向かって電流が流れるとダ
イオードを介して充電されるコンデンサと、コンデンサ
の両端電圧が所定電圧以上になるとオンになる第１のス
イッチング素子と、制御信号源の一方の出力端子ととも
に電源の一端に共通に接続されるパワー素子の第２の電
極と制御電極との間に第１のスイッチング素子との直列
回路が挿入された限流用抵抗とを備えることを特徴とす
る。
【０００８】請求項２の発明は、電源と負荷との間に挿
入されるパワー素子の制御電極と制御信号を発生する制
御信号源との間に挿入され、制御信号に応じてパワー素
子を制御する駆動回路であって、パワー素子の第１の電
極と制御電極との短絡時にパワー素子の制御電極から制
御信号源に向かって電流が流れるとダイオードを介して
充電されるコンデンサと、コンデンサの両端電圧が所定
電圧以上になるとオンになる第１のスイッチング素子
と、制御信号源の出力端子間に接続され第１のスイッチ
ング素子のオン時にオンになるように限流用抵抗を介し
て第１のスイッチング素子が制御電極に接続された第２
のスイッチング素子とを備えることを特徴とする。
入されるパワー素子の制御電極と制御信号を発生する制
御信号源との間に挿入され、制御信号に応じてパワー素
子を制御する駆動回路であって、パワー素子の第１の電
極と制御電極との短絡時にパワー素子の制御電極から制
御信号源に向かって電流が流れるとダイオードを介して
充電されるコンデンサと、コンデンサの両端電圧が所定
電圧以上になるとオンになる第１のスイッチング素子
と、制御信号源の出力端子間に接続され第１のスイッチ
ング素子のオン時にオンになるように限流用抵抗を介し
て第１のスイッチング素子が制御電極に接続された第２
のスイッチング素子とを備えることを特徴とする。
【０００９】請求項３の発明は、電源と負荷との間に挿
入されるパワー素子の制御電極と制御信号を発生する制
御信号源との間に挿入され、制御信号に応じてパワー素
子を制御する駆動回路であって、パワー素子の第１の電
極と制御電極との短絡時にパワー素子の制御電極から制
御信号源に向かって電流が流れるとダイオードを介して
充電されるコンデンサと、コンデンサの両端電圧が所定
電圧以上になるとオンになる第１のスイッチング素子
と、制御信号源の出力端子間に接続され第１のスイッチ
ング素子のオン時にオンになるように限流用抵抗を介し
て第１のスイッチング素子が制御電極に接続された第２
のスイッチング素子と、制御信号源とパワー素子の制御
電極との間に挿入され第２のスイッチング素子のオン時
にオフになる第３のスイッチング素子とを備えることを
特徴とする。
入されるパワー素子の制御電極と制御信号を発生する制
御信号源との間に挿入され、制御信号に応じてパワー素
子を制御する駆動回路であって、パワー素子の第１の電
極と制御電極との短絡時にパワー素子の制御電極から制
御信号源に向かって電流が流れるとダイオードを介して
充電されるコンデンサと、コンデンサの両端電圧が所定
電圧以上になるとオンになる第１のスイッチング素子
と、制御信号源の出力端子間に接続され第１のスイッチ
ング素子のオン時にオンになるように限流用抵抗を介し
て第１のスイッチング素子が制御電極に接続された第２
のスイッチング素子と、制御信号源とパワー素子の制御
電極との間に挿入され第２のスイッチング素子のオン時
にオフになる第３のスイッチング素子とを備えることを
特徴とする。
【００１０】請求項４の発明は、互いに直列接続された
直列回路が制御信号源の出力端子間に接続された一対の
分圧用抵抗を設け、一方の分圧用抵抗をパワー素子の制
御電極と第２の電極との間に接続し、他方の分圧用抵抗
を制御信号源とパワー素子の制御電極との間に挿入し、
上記ダイオードと上記コンデンサとの直列回路を上記他
方の分圧用抵抗に並列接続し、上記第１のスイッチング
素子はｐｎｐ形のトランジスタであって、ダイオードの
カソードとコンデンサの一端との接続点にエミッタを接
続し、コンデンサの他端にベースを接続し、限流用抵抗
の一端にコレクタを接続して成ることを特徴とする。
直列回路が制御信号源の出力端子間に接続された一対の
分圧用抵抗を設け、一方の分圧用抵抗をパワー素子の制
御電極と第２の電極との間に接続し、他方の分圧用抵抗
を制御信号源とパワー素子の制御電極との間に挿入し、
上記ダイオードと上記コンデンサとの直列回路を上記他
方の分圧用抵抗に並列接続し、上記第１のスイッチング
素子はｐｎｐ形のトランジスタであって、ダイオードの
カソードとコンデンサの一端との接続点にエミッタを接
続し、コンデンサの他端にベースを接続し、限流用抵抗
の一端にコレクタを接続して成ることを特徴とする。
【００１１】
【作用】請求項１の発明の構成によれば、パワー素子の
破壊によって第１の電極と制御電極とが短絡して電源か
らの電流が制御電極から制御信号源に向かって流れよう
とすると、ダイオードを通してコンデンサが充電される
ことにより、第１のスイッチング素子がオンになる。そ
の結果、第１のスイッチング素子と限流用抵抗とを通し
てパワー素子の制御電極と第２の電極との間が接続さ
れ、パワー素子の制御電極から制御信号源に流れようと
する電流がバイパスされることになり、制御信号源への
過電流の流れ込みによる制御信号源の破壊を防止するこ
とができる。また、パワー素子の破壊直後に制御電極の
電位が急激に変動しようとするが、コンデンサによって
ある程度吸収されるから、この種の変動による制御信号
源の破壊も防止することができる。しかも、パワー素子
の制御電極と第２の電極との間は限流用抵抗を介して接
続されるから、第１のスイッチング素子が過電流によっ
て破壊されることも防止できる。
破壊によって第１の電極と制御電極とが短絡して電源か
らの電流が制御電極から制御信号源に向かって流れよう
とすると、ダイオードを通してコンデンサが充電される
ことにより、第１のスイッチング素子がオンになる。そ
の結果、第１のスイッチング素子と限流用抵抗とを通し
てパワー素子の制御電極と第２の電極との間が接続さ
れ、パワー素子の制御電極から制御信号源に流れようと
する電流がバイパスされることになり、制御信号源への
過電流の流れ込みによる制御信号源の破壊を防止するこ
とができる。また、パワー素子の破壊直後に制御電極の
電位が急激に変動しようとするが、コンデンサによって
ある程度吸収されるから、この種の変動による制御信号
源の破壊も防止することができる。しかも、パワー素子
の制御電極と第２の電極との間は限流用抵抗を介して接
続されるから、第１のスイッチング素子が過電流によっ
て破壊されることも防止できる。
【００１２】請求項２の発明の構成によれば、第１のス
イッチング素子がオンになると第２のスイッチング素子
がオンになることによって、制御信号源の出力端子間が
短絡され、パワー素子の制御電極から制御信号源に向か
う電流および制御信号源から出力される制御信号がとも
に第２のスイッチング素子を通してバイパスされ、結果
的にパワー素子側と制御信号源側とが相互に影響を及ぼ
さなくなる。つまり、パワー素子の制御電極から制御信
号源への過電流の流れ込みによる制御信号源の破壊を防
止することができ、またこの状態では制御信号のパワー
素子への流れ込みも停止することになる。しかも、請求
項１の発明と同様に、パワー素子の破壊直後に制御電極
の電位が急激に変動しようとするが、コンデンサによっ
てある程度吸収されるから、この種の変動による制御信
号源の破壊も防止することができる。
イッチング素子がオンになると第２のスイッチング素子
がオンになることによって、制御信号源の出力端子間が
短絡され、パワー素子の制御電極から制御信号源に向か
う電流および制御信号源から出力される制御信号がとも
に第２のスイッチング素子を通してバイパスされ、結果
的にパワー素子側と制御信号源側とが相互に影響を及ぼ
さなくなる。つまり、パワー素子の制御電極から制御信
号源への過電流の流れ込みによる制御信号源の破壊を防
止することができ、またこの状態では制御信号のパワー
素子への流れ込みも停止することになる。しかも、請求
項１の発明と同様に、パワー素子の破壊直後に制御電極
の電位が急激に変動しようとするが、コンデンサによっ
てある程度吸収されるから、この種の変動による制御信
号源の破壊も防止することができる。
【００１３】請求項３の発明の構成によれば、第２のス
イッチング素子のオン時にオフになる第３のスイッチン
グ素子を制御信号源とパワー素子の制御電極との間に挿
入しているから、請求項２の発明の作用に加えて、異常
時には制御信号源とパワー素子とを第３のスイッチング
素子によって完全に分離することができ、制御信号源を
確実に保護することができる。
イッチング素子のオン時にオフになる第３のスイッチン
グ素子を制御信号源とパワー素子の制御電極との間に挿
入しているから、請求項２の発明の作用に加えて、異常
時には制御信号源とパワー素子とを第３のスイッチング
素子によって完全に分離することができ、制御信号源を
確実に保護することができる。
【００１４】請求項４の発明の構成は、請求項１ないし
請求項３の発明の望ましい実施態様である。
請求項３の発明の望ましい実施態様である。
【００１５】
（実施例１）本実施例は、図１に示すように、図４に示
した従来構成に加えて、パワー素子の短絡時に生じる過
電流に対する保護機能を追加してある。すなわち、駆動
回路１における分圧用の抵抗Ｒ2 に、ダイオードＤ1 と
コンデンサＣ1 との直列回路を並列接続し、コンデンサ
Ｃ1 の両端にベース−エミッタ間を接続したｐｎｐ形の
トランジスタＱ3 を第１のスイッチング素子として設
け、このトランジスタＱ 3 のコレクタを限流用の抵抗Ｒ
5 を介してトランジスタＱ2 のコレクタに接続してあ
る。ダイオードＤ1 はパワー素子Ｑ1 のゲートにアノー
ドを接続してあり、ダイオードＤ1 のカソードとコンデ
ンサＣ1 との接続点にはトランジスタＱ3 のエミッタを
接続してある。
した従来構成に加えて、パワー素子の短絡時に生じる過
電流に対する保護機能を追加してある。すなわち、駆動
回路１における分圧用の抵抗Ｒ2 に、ダイオードＤ1 と
コンデンサＣ1 との直列回路を並列接続し、コンデンサ
Ｃ1 の両端にベース−エミッタ間を接続したｐｎｐ形の
トランジスタＱ3 を第１のスイッチング素子として設
け、このトランジスタＱ 3 のコレクタを限流用の抵抗Ｒ
5 を介してトランジスタＱ2 のコレクタに接続してあ
る。ダイオードＤ1 はパワー素子Ｑ1 のゲートにアノー
ドを接続してあり、ダイオードＤ1 のカソードとコンデ
ンサＣ1 との接続点にはトランジスタＱ3 のエミッタを
接続してある。
【００１６】次に、本実施例の動作を説明する。駆動回
路１の動作は図４に示した従来構成と同様であるから、
過電流に対する保護機能についてのみ説明する。まず、
正常時において制御信号がＨレベルであるときには、ダ
イオードＤ1 が逆方向に接続されるから、コンデンサＣ
1 は充電されずトランジスタＱ3 もオフに保たれてい
る。また、制御信号がＬレベルであるときには、パワー
素子Ｑ1 のゲート−ソース間容量による残留電荷がトラ
ンジスタＱ2 を通して放出される。このとき、トランジ
スタＱ3 はオフに保たれるように回路定数が設定されて
いる。
路１の動作は図４に示した従来構成と同様であるから、
過電流に対する保護機能についてのみ説明する。まず、
正常時において制御信号がＨレベルであるときには、ダ
イオードＤ1 が逆方向に接続されるから、コンデンサＣ
1 は充電されずトランジスタＱ3 もオフに保たれてい
る。また、制御信号がＬレベルであるときには、パワー
素子Ｑ1 のゲート−ソース間容量による残留電荷がトラ
ンジスタＱ2 を通して放出される。このとき、トランジ
スタＱ3 はオフに保たれるように回路定数が設定されて
いる。
【００１７】パワー素子Ｑ1 の破壊によってドレイン−
ゲート間が短絡状態になると、電源Ｅから負荷Ｚを通し
てパワー素子Ｑ1 のゲートに高電圧が印加されるから、
電源Ｅ→負荷Ｚ→パワー素子Ｑ1 →ダイオードＤ1 →コ
ンデンサＣ1 の経路でコンデンサＣ1 が充電され、コン
デンサＣ1 の両端電圧が上昇することによってトランジ
スタＱ3 がオンになる。その結果、パワー素子Ｑ1 のゲ
ートに流れる過大な電流はダイオードＤ1 →トランジス
タＱ3 →抵抗Ｒ5 を通してバイパスされることになる。
このように、パワー素子Ｑ1 の破壊によって制御信号源
２に過大な電流が流れようとしても、その電流はコンデ
ンサＣ1 で吸収された後に、トランジスタＱ3 のオンに
よって抵抗Ｒ5 で限流された状態でバイパスされるか
ら、結果的に駆動回路１や制御信号源２が保護されるこ
とになる。
ゲート間が短絡状態になると、電源Ｅから負荷Ｚを通し
てパワー素子Ｑ1 のゲートに高電圧が印加されるから、
電源Ｅ→負荷Ｚ→パワー素子Ｑ1 →ダイオードＤ1 →コ
ンデンサＣ1 の経路でコンデンサＣ1 が充電され、コン
デンサＣ1 の両端電圧が上昇することによってトランジ
スタＱ3 がオンになる。その結果、パワー素子Ｑ1 のゲ
ートに流れる過大な電流はダイオードＤ1 →トランジス
タＱ3 →抵抗Ｒ5 を通してバイパスされることになる。
このように、パワー素子Ｑ1 の破壊によって制御信号源
２に過大な電流が流れようとしても、その電流はコンデ
ンサＣ1 で吸収された後に、トランジスタＱ3 のオンに
よって抵抗Ｒ5 で限流された状態でバイパスされるか
ら、結果的に駆動回路１や制御信号源２が保護されるこ
とになる。
【００１８】以上説明したように、パワー素子Ｑ1 の正
常時には図４に示した従来構成と同様に動作し、パワー
素子Ｑ1 の破壊によってドレイン−ゲート間が短絡した
ときには、電圧の急激な変化および急激に流れ込む電流
をコンデンサＣ1 により吸収するとともに、その直後に
トランジスタＱ3 をオンにし限流用の抵抗Ｒ5 をゲート
−ソース間に挿入することによって過大な電流を抑制す
ることができる。つまり、駆動回路１および制御信号源
２に過大な電流が流れるのを防止することができる。
常時には図４に示した従来構成と同様に動作し、パワー
素子Ｑ1 の破壊によってドレイン−ゲート間が短絡した
ときには、電圧の急激な変化および急激に流れ込む電流
をコンデンサＣ1 により吸収するとともに、その直後に
トランジスタＱ3 をオンにし限流用の抵抗Ｒ5 をゲート
−ソース間に挿入することによって過大な電流を抑制す
ることができる。つまり、駆動回路１および制御信号源
２に過大な電流が流れるのを防止することができる。
【００１９】（実施例２）本実施例は、図２に示すよう
に、実施例１の構成において、抵抗Ｒ5 の一端をパワー
素子Ｑ1 のソースに接続する代わりに、新たに追加した
第２のスイッチング素子としてのｎｐｎ形のトランジス
タＱ4 のベースに接続し、さらにトランジスタＱ4 のコ
レクタ−エミッタをトランジスタＱ2 のコレクタ−エミ
ッタに順並列に接続した構成を有する。本実施例で設け
たトランジスタＱ4 はオン時にトランジスタＱ2 の両端
間を短絡することによって、制御信号源２の出力端子間
を短絡するとともにパワー素子Ｑ1 からの過電流をバイ
パスする。
に、実施例１の構成において、抵抗Ｒ5 の一端をパワー
素子Ｑ1 のソースに接続する代わりに、新たに追加した
第２のスイッチング素子としてのｎｐｎ形のトランジス
タＱ4 のベースに接続し、さらにトランジスタＱ4 のコ
レクタ−エミッタをトランジスタＱ2 のコレクタ−エミ
ッタに順並列に接続した構成を有する。本実施例で設け
たトランジスタＱ4 はオン時にトランジスタＱ2 の両端
間を短絡することによって、制御信号源２の出力端子間
を短絡するとともにパワー素子Ｑ1 からの過電流をバイ
パスする。
【００２０】さらに具体的に説明すると、本実施例でも
実施例１の構成と同様に、正常時には制御信号に応じて
パワー素子Ｑ1 がオン・オフされ、その間、トランジス
タＱ 3 はオフに保たれる。つまり、トランジスタＱ3 が
オフであるから、トランジスタＱ4 はバイアスがかから
ずオフに保たれる。一方、パワー素子Ｑ1 の破壊によっ
てゲートから過大な電流が流れ込むと、実施例１と同様
の動作によってトランジスタＱ3 がオンになる。したが
って、トランジスタＱ4 にバイアスがかかってオンにな
り、ゲートから流れ込む電流は抵抗Ｒ2 およびトランジ
スタＱ4 を通ることになり、制御信号源２に流れること
が防止されるのである。また、この構成では制御信号源
２からの制御信号もトランジスタＱ4 で遮断されるか
ら、過電流に対する保護を一層確実に行なうことができ
る。また、本実施例において、パワー素子Ｑ1 の破壊直
後には、コンデンサＣ1により電圧の急激な変動が抑制
され、また過大な電流の一部はトランジスタＱ5のオン
直前まではダイオードＤ1 →トランジスタＱ2 →抵抗Ｒ
5 →トランジスタＱ4 という経路でも流れる。他の構成
および動作は実施例１と同様である。
実施例１の構成と同様に、正常時には制御信号に応じて
パワー素子Ｑ1 がオン・オフされ、その間、トランジス
タＱ 3 はオフに保たれる。つまり、トランジスタＱ3 が
オフであるから、トランジスタＱ4 はバイアスがかから
ずオフに保たれる。一方、パワー素子Ｑ1 の破壊によっ
てゲートから過大な電流が流れ込むと、実施例１と同様
の動作によってトランジスタＱ3 がオンになる。したが
って、トランジスタＱ4 にバイアスがかかってオンにな
り、ゲートから流れ込む電流は抵抗Ｒ2 およびトランジ
スタＱ4 を通ることになり、制御信号源２に流れること
が防止されるのである。また、この構成では制御信号源
２からの制御信号もトランジスタＱ4 で遮断されるか
ら、過電流に対する保護を一層確実に行なうことができ
る。また、本実施例において、パワー素子Ｑ1 の破壊直
後には、コンデンサＣ1により電圧の急激な変動が抑制
され、また過大な電流の一部はトランジスタＱ5のオン
直前まではダイオードＤ1 →トランジスタＱ2 →抵抗Ｒ
5 →トランジスタＱ4 という経路でも流れる。他の構成
および動作は実施例１と同様である。
【００２１】（実施例３）本実施例は、図３に示すよう
に、実施例２の構成に加えて、抵抗Ｒ2 ，Ｒ3 の間に第
３のスイッチング素子としてのｐｎｐ形のトランジスタ
Ｑ5 のエミッタ−コレクタ間を挿入し、このトランジス
タＱ5 のコレクタ−ベース間に抵抗Ｒ6 を接続するとと
もに、トランジスタＱ5 のベースにトランジスタＱ4 の
コレクタを接続した構成を有する。つまり、トランジス
タＱ5 のコレクタは抵抗Ｒ3 に接続され、エミッタは抵
抗Ｒ2 に接続される。トランジスタＱ5 はオフ時にはパ
ワー素子Ｑ1 と制御信号源２とを完全に分離する機能を
有する。
に、実施例２の構成に加えて、抵抗Ｒ2 ，Ｒ3 の間に第
３のスイッチング素子としてのｐｎｐ形のトランジスタ
Ｑ5 のエミッタ−コレクタ間を挿入し、このトランジス
タＱ5 のコレクタ−ベース間に抵抗Ｒ6 を接続するとと
もに、トランジスタＱ5 のベースにトランジスタＱ4 の
コレクタを接続した構成を有する。つまり、トランジス
タＱ5 のコレクタは抵抗Ｒ3 に接続され、エミッタは抵
抗Ｒ2 に接続される。トランジスタＱ5 はオフ時にはパ
ワー素子Ｑ1 と制御信号源２とを完全に分離する機能を
有する。
【００２２】本実施例も基本的な動作は実施例１と同様
である。ただし、パワー素子Ｑ1 の残留電荷は抵抗Ｒ1
を通してのみ放出され、トランジスタＱ2 を通しては放
出されない構成になっている。つまり、制御信号がＨレ
ベルであれば、トランジスタＱ5 はダイオードとして機
能しパワー素子Ｑ1 をオンにするのであり、制御信号が
Ｌレベルであれば、トランジスタＱ2 は遮断される。
である。ただし、パワー素子Ｑ1 の残留電荷は抵抗Ｒ1
を通してのみ放出され、トランジスタＱ2 を通しては放
出されない構成になっている。つまり、制御信号がＨレ
ベルであれば、トランジスタＱ5 はダイオードとして機
能しパワー素子Ｑ1 をオンにするのであり、制御信号が
Ｌレベルであれば、トランジスタＱ2 は遮断される。
【００２３】一方、パワー素子Ｑ1 が破壊されドレイン
−ソース間が短絡されたとすると、実施例１と同様にダ
イオードＤ1 を通してコンデンサＣ1 が充電され、コン
デンサＣ1 の両端電圧の上昇によってトランジスタＱ3
がオンになる。トランジスタＱ3 がオンになれば、トラ
ンジスタＱ4 がオンになり、トランジスタＱ5 をオフに
する。つまり、パワー素子Ｑ1 のドレインからの過電流
が制御信号源２に流れ込むことが防止される。また、ト
ランジスタＱ4 のオンによって制御信号源２の出力端子
間が抵抗Ｒ3 および抵抗Ｒ6 を介して短絡されることに
なる。さらに、パワー素子Ｑ1 が破壊された直後におけ
る急激な電圧の変化はコンデンサＣ1 により吸収され、
また過電流はダイオードＤ1 →トランジスタＱ3 →抵抗
Ｒ5 →トランジスタＱ4 を通して限流した状態で流れる
から、電流の急激な変化も抑制される。他の構成および
動作は実施例１と同様である。
−ソース間が短絡されたとすると、実施例１と同様にダ
イオードＤ1 を通してコンデンサＣ1 が充電され、コン
デンサＣ1 の両端電圧の上昇によってトランジスタＱ3
がオンになる。トランジスタＱ3 がオンになれば、トラ
ンジスタＱ4 がオンになり、トランジスタＱ5 をオフに
する。つまり、パワー素子Ｑ1 のドレインからの過電流
が制御信号源２に流れ込むことが防止される。また、ト
ランジスタＱ4 のオンによって制御信号源２の出力端子
間が抵抗Ｒ3 および抵抗Ｒ6 を介して短絡されることに
なる。さらに、パワー素子Ｑ1 が破壊された直後におけ
る急激な電圧の変化はコンデンサＣ1 により吸収され、
また過電流はダイオードＤ1 →トランジスタＱ3 →抵抗
Ｒ5 →トランジスタＱ4 を通して限流した状態で流れる
から、電流の急激な変化も抑制される。他の構成および
動作は実施例１と同様である。
【００２４】上述した各実施例では、パワー素子Ｑ1 と
してＭＯＳＦＥＴを例示したが、バイポーラトランジス
タやサイリスタでもよく、また、トランジスタＱ2 〜Ｑ
5 はＦＥＴなどに置き換えることも可能である。
してＭＯＳＦＥＴを例示したが、バイポーラトランジス
タやサイリスタでもよく、また、トランジスタＱ2 〜Ｑ
5 はＦＥＴなどに置き換えることも可能である。
【００２５】
【発明の効果】本発明は上述のように、パワー素子の破
壊によって第１の電極と制御電極とが短絡して電源から
の電流が制御電極から制御信号源に向かって流れようと
すると、ダイオードを通してコンデンサが充電されるこ
とにより、第１のスイッチング素子がオンにから、パワ
ー素子の破壊直後に制御電極の電位が急激に変動しよう
としても、コンデンサによってある程度吸収され、この
種の変動による制御信号源の破壊を防止することができ
るという利点がある。
壊によって第１の電極と制御電極とが短絡して電源から
の電流が制御電極から制御信号源に向かって流れようと
すると、ダイオードを通してコンデンサが充電されるこ
とにより、第１のスイッチング素子がオンにから、パワ
ー素子の破壊直後に制御電極の電位が急激に変動しよう
としても、コンデンサによってある程度吸収され、この
種の変動による制御信号源の破壊を防止することができ
るという利点がある。
【００２６】また、請求項１の発明のように、コンデン
サの両端電圧が所定電圧以上になるとオンになる第１の
スイッチング素子と限流用抵抗との直列回路をパワー素
子の制御電極と第２の電極との間に接続した構成を採用
すれば、パワー素子の異常時に第１のスイッチング素子
と限流用抵抗とを通してパワー素子の制御電極と第２の
電極との間が接続され、パワー素子の制御電極から制御
信号源に流れようとする電流がバイパスされ、制御信号
源への過電流の流れ込みによる制御信号源の破壊を防止
することができるという利点がある。しかも、パワー素
子の制御電極と第２の電極との間は限流用抵抗を介して
接続されるから、第１のスイッチング素子が過電流によ
って破壊されることも防止できるという利点がある。
サの両端電圧が所定電圧以上になるとオンになる第１の
スイッチング素子と限流用抵抗との直列回路をパワー素
子の制御電極と第２の電極との間に接続した構成を採用
すれば、パワー素子の異常時に第１のスイッチング素子
と限流用抵抗とを通してパワー素子の制御電極と第２の
電極との間が接続され、パワー素子の制御電極から制御
信号源に流れようとする電流がバイパスされ、制御信号
源への過電流の流れ込みによる制御信号源の破壊を防止
することができるという利点がある。しかも、パワー素
子の制御電極と第２の電極との間は限流用抵抗を介して
接続されるから、第１のスイッチング素子が過電流によ
って破壊されることも防止できるという利点がある。
【００２７】請求項２の発明のように、コンデンサの両
端電圧が所定電圧以上になるとオンになる第１のスイッ
チング素子のオン時にオンになる第２のスイッチング素
子を、制御信号源の出力端子間に接続したものでは、第
１のスイッチング素子がオンになると第２のスイッチン
グ素子がオンになることによって、制御信号源の出力端
子間が短絡され、パワー素子の制御電極から制御信号源
に向かう電流および制御信号源から出力される制御信号
がともに第２のスイッチング素子を通してバイパスさ
れ、結果的にパワー素子側と制御信号源側とが相互に影
響を及ぼさなくなるのであり、パワー素子の制御電極か
ら制御信号源への過電流の流れ込みによる制御信号源の
破壊を防止することができ、またこの状態では制御信号
のパワー素子への流れ込みも停止するという利点があ
る。
端電圧が所定電圧以上になるとオンになる第１のスイッ
チング素子のオン時にオンになる第２のスイッチング素
子を、制御信号源の出力端子間に接続したものでは、第
１のスイッチング素子がオンになると第２のスイッチン
グ素子がオンになることによって、制御信号源の出力端
子間が短絡され、パワー素子の制御電極から制御信号源
に向かう電流および制御信号源から出力される制御信号
がともに第２のスイッチング素子を通してバイパスさ
れ、結果的にパワー素子側と制御信号源側とが相互に影
響を及ぼさなくなるのであり、パワー素子の制御電極か
ら制御信号源への過電流の流れ込みによる制御信号源の
破壊を防止することができ、またこの状態では制御信号
のパワー素子への流れ込みも停止するという利点があ
る。
【００２８】請求項３の発明のように、第２のスイッチ
ング素子のオン時にオフになる第３のスイッチング素子
を制御信号源とパワー素子の制御電極との間に挿入して
いるものでは、異常時には制御信号源とパワー素子とを
第３のスイッチング素子によって完全に分離することが
でき、制御信号源を確実に保護することができるという
利点がある。
ング素子のオン時にオフになる第３のスイッチング素子
を制御信号源とパワー素子の制御電極との間に挿入して
いるものでは、異常時には制御信号源とパワー素子とを
第３のスイッチング素子によって完全に分離することが
でき、制御信号源を確実に保護することができるという
利点がある。
【図１】実施例１を示す回路図である。
【図２】実施例２を示す回路図である。
【図３】実施例３を示す回路図である。
【図４】従来例を示す回路図である。
１ 駆動回路 ２ 制御信号源 Ｃ1 コンデンサ Ｄ1 ダイオード Ｅ 電源 Ｑ1 パワー素子 Ｑ3 トランジスタ（第１のスイッチング素子） Ｑ4 トランジスタ（第２のスイッチング素子） Ｑ5 トランジスタ（第３のスイッチング素子） Ｒ1 抵抗（第１の分圧用抵抗） Ｒ2 抵抗（第２の分圧用抵抗） Ｒ5 抵抗（限流用抵抗） Ｚ 負荷
Claims (4)
- 【請求項１】 電源と負荷との間に挿入されるパワー素
子の制御電極と制御信号を発生する制御信号源との間に
挿入され、制御信号に応じてパワー素子を制御する駆動
回路であって、パワー素子の第１の電極と制御電極との
短絡時にパワー素子の制御電極から制御信号源に向かっ
て電流が流れるとダイオードを介して充電されるコンデ
ンサと、コンデンサの両端電圧が所定電圧以上になると
オンになる第１のスイッチング素子と、制御信号源の一
方の出力端子とともに電源の一端に共通に接続されるパ
ワー素子の第２の電極と制御電極との間に第１のスイッ
チング素子との直列回路が挿入された限流用抵抗とを備
えることを特徴とするパワー素子の駆動回路。 - 【請求項２】 電源と負荷との間に挿入されるパワー素
子の制御電極と制御信号を発生する制御信号源との間に
挿入され、制御信号に応じてパワー素子を制御する駆動
回路であって、パワー素子の第１の電極と制御電極との
短絡時にパワー素子の制御電極から制御信号源に向かっ
て電流が流れるとダイオードを介して充電されるコンデ
ンサと、コンデンサの両端電圧が所定電圧以上になると
オンになる第１のスイッチング素子と、制御信号源の出
力端子間に接続され第１のスイッチング素子のオン時に
オンになるように限流用抵抗を介して第１のスイッチン
グ素子が制御電極に接続された第２のスイッチング素子
とを備えることを特徴とするパワー素子の駆動回路。 - 【請求項３】 電源と負荷との間に挿入されるパワー素
子の制御電極と制御信号を発生する制御信号源との間に
挿入され、制御信号に応じてパワー素子を制御する駆動
回路であって、パワー素子の第１の電極と制御電極との
短絡時にパワー素子の制御電極から制御信号源に向かっ
て電流が流れるとダイオードを介して充電されるコンデ
ンサと、コンデンサの両端電圧が所定電圧以上になると
オンになる第１のスイッチング素子と、制御信号源の出
力端子間に接続され第１のスイッチング素子のオン時に
オンになるように限流用抵抗を介して第１のスイッチン
グ素子が制御電極に接続された第２のスイッチング素子
と、制御信号源とパワー素子の制御電極との間に挿入さ
れ第２のスイッチング素子のオン時にオフになる第３の
スイッチング素子とを備えることを特徴とするパワー素
子の駆動回路。 - 【請求項４】 互いに直列接続された直列回路が制御信
号源の出力端子間に接続された一対の分圧用抵抗を設
け、一方の分圧用抵抗をパワー素子の制御電極と第２の
電極との間に接続し、他方の分圧用抵抗を制御信号源と
パワー素子の制御電極との間に挿入し、上記ダイオード
と上記コンデンサとの直列回路を上記他方の分圧用抵抗
に並列接続し、上記第１のスイッチング素子はｐｎｐ形
のトランジスタであって、ダイオードのカソードとコン
デンサの一端との接続点にエミッタを接続し、コンデン
サの他端にベースを接続し、限流用抵抗の一端にコレク
タを接続して成ることを特徴とする請求項１ないし請求
項３のいずれかに記載のパワー素子の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02704395A JP3475546B2 (ja) | 1995-02-15 | 1995-02-15 | Ｍｏｓｆｅｔの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02704395A JP3475546B2 (ja) | 1995-02-15 | 1995-02-15 | Ｍｏｓｆｅｔの駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08223784A true JPH08223784A (ja) | 1996-08-30 |
| JP3475546B2 JP3475546B2 (ja) | 2003-12-08 |
Family
ID=12210050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02704395A Expired - Fee Related JP3475546B2 (ja) | 1995-02-15 | 1995-02-15 | Ｍｏｓｆｅｔの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3475546B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111224373A (zh) * | 2018-11-27 | 2020-06-02 | 市光法雷奥（佛山）汽车照明系统有限公司 | 保护电路、电路及其操作方法、相应的车灯和车辆 |
-
1995
- 1995-02-15 JP JP02704395A patent/JP3475546B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111224373A (zh) * | 2018-11-27 | 2020-06-02 | 市光法雷奥（佛山）汽车照明系统有限公司 | 保护电路、电路及其操作方法、相应的车灯和车辆 |
| CN111224373B (zh) * | 2018-11-27 | 2023-01-06 | 市光法雷奥（佛山）汽车照明系统有限公司 | 保护电路、电路及其操作方法、相应的车灯和车辆 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3475546B2 (ja) | 2003-12-08 |
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Legal Events
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