JPH08223984A - モータ駆動回路 - Google Patents

Abstract

(57)【要約】 【目的】 第３ＭＯＳ−ＦＥＴ３をオンした時に還流電
流が流れるようにして、第３ＭＯＳ−ＦＥＴ３の消費電
力および発熱量を抑えることにより放熱フィンを小型化
する。 【構成】 バッテリ１０と接地間に、４個の第１〜第４
ＭＯＳ−ＦＥＴ１〜４をブリッジ接続し、且つ第１ＭＯ
Ｓ−ＦＥＴ１をオンし、第４ＭＯＳ−ＦＥＴ４をオフし
た状態で、第２ＭＯＳ−ＦＥＴ２をＰＷＦ制御にて制御
することにより、直流モータ６の速度制御を行うモータ
駆動回路Ａにおいて、第３ＭＯＳ−ＦＥＴ３を第２ＭＯ
Ｓ−ＦＥＴ２の逆の論理でＰＷＭ制御するようにした。
これにより、第３ＭＯＳ−ＦＥＴ３をオンした時に還流
電流が流れるようになるので、第３ＭＯＳ−ＦＥＴ３の
消費電力が第１、第２ＭＯＳ−ＦＥＴ１、２の消費電力
とほぼ同じになるまで小さくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、４個のＭＯＳ電界効
果トランジスタを直流モータの固定子巻線、励磁巻線に
ブリッジ接続したモータ駆動回路に関するものである。

【０００２】

【従来の技術】一般的に、図２に示したような４個の第
１〜第４ＭＯＳ電界効果トランジスタ（以下ＭＯＳ−Ｆ
ＥＴと呼ぶ）１０１〜１０４を直流モータ１０５の固定
子巻線にブリッジ接続したモータ駆動回路（例えば特開
昭６０−１４８３９７号公報）１００が知られている。
このようなモータ駆動回路１００において、直流モータ
１０５を速度制御する場合、第１ＭＯＳ−ＦＥＴ１０１
をオン、第３、第４ＭＯＳ−ＦＥＴ１０３、１０４をオ
フしておいて、第２ＭＯＳ−ＦＥＴ１０２をＰＷＭ制御
（パルスのＯＮ／ＯＦＦ比を変化させる制御法）にてモ
ータ電流Ｉ1 を制御する方法がよく用いられている。

【０００３】また、このとき、第２ＭＯＳ−ＦＥＴ１０
２がＯＮ、ＯＦＦの繰り返しで制御しているため、第２
ＭＯＳ−ＦＥＴ１０２がＯＦＦしている時には、モータ
電流は電流Ｉ２として第３ＭＯＳ−ＦＥＴ１０３のソー
ス・ドレイン間に構成される寄生ダイオードを通して還
流する。ここで、電流の流れる第１〜第３ＭＯＳ−ＦＥ
Ｔ１０１〜１０３の消費電力を求めると、以下の数式の
ようになる。

【数１】Ｗ1 ＝Ｉ1 ² ×ＲＤＳ

【数２】Ｗ2 ＝Ｉ1 ² ×ＲＤＳ

【数３】Ｗ3 ＝Ｉ2 ×ＶＦ

【０００４】なお、ＲＤＳはＭＯＳ−ＦＥＴのオン抵抗
であり、ＶＦは寄生ダイオードの順方向電圧であり、Ｗ
1 は第１ＭＯＳ−ＦＥＴ１０１の消費電力であり、Ｗ2
は第２ＭＯＳ−ＦＥＴ１０２の消費電力であり、Ｗ3 は
第３ＭＯＳ−ＦＥＴ１０３の消費電力である。また、一
般的にＲＤＳは約数１０ｍΩ、ＶＦは約数１００ｍＶで
ある。

【０００５】

【発明が解決しようとする課題】ところが、従来のモー
タ駆動回路１００においては、第１ＭＯＳ−ＦＥＴ１０
１、第２ＭＯＳ−ＦＥＴ１０２、第３ＭＯＳ−ＦＥＴ１
０３の消費電力Ｗ1 、Ｗ2 、Ｗ3 を比較すると、第１、
第２ＭＯＳ−ＦＥＴ１０１、１０２はオン抵抗が小さい
ため、第１、第２ＭＯＳ−ＦＥＴ１０１、１０２に比べ
て第３ＭＯＳ−ＦＥＴ１０３がかなり大きくなる。この
ため、発熱も大きくなり、大容量の放熱フィンが必要に
なり、しいてはシステムが大型化するという問題が発生
する。

【０００６】この発明の目的は、還流側の第３トランジ
スタをオンした時に還流電流が流れるようにして、還流
側の第３トランジスタの消費電力および発熱量を小さく
することが可能なモータ駆動回路を提供することにあ
る。

【０００７】

【課題を解決するための手段】請求項１に記載の発明
は、電源側に２個の第１、第３トランジスタを並列接続
し、接地側に２個の第２、第４トランジスタを並列接続
し、前記第１、第４トランジスタを直列接続し、前記第
３、第２トランジスタを直列接続することにより、前記
電源と接地間に４個の第１〜第４トランジスタをブリッ
ジ接続したブリッジ回路と、このブリッジ回路の前記第
１、第４トランジスタを結ぶ結線と前記第３、第２トラ
ンジスタを結ぶ結線とを接続する給電線中に設けられた
直流モータと、前記第１トランジスタをオン、前記第４
トランジスタをオフさせる第１駆動回路と、この第１駆
動回路の作動中に、前記第２トランジスタをオン、オフ
させる第２駆動回路とを備え、前記第２トランジスタが
オフした時に前記第３トランジスタに還流電流が流れる
モータ駆動回路において、前記第２駆動回路は、前記第
２トランジスタがオンした時に前記第３トランジスタを
オフし、前記第２トランジスタがオフした時に前記第３
トランジスタをオンする制御回路を有する技術手段を採
用した。

【０００８】請求項２に記載の発明は、請求項１に記載
のモータ駆動回路に加えて、前記制御回路に、前記第２
トランジスタと前記第３トランジスタとのオン、オフの
タイミングをずらす遅延手段を設けたことを特徴とす
る。請求項３に記載の発明は、請求項２に記載のモータ
駆動回路に加えて、前記遅延手段が、前記第３トランジ
スタがオフした時のみ前記第２トランジスタをオンする
第１遅延回路、および前記第２トランジスタがオフした
時のみ前記第３トランジスタをオンする第２遅延回路よ
りなることを特徴とする。なお、前記第３トランジスタ
として、ソース−ドレイン間に寄生ダイオードが形成さ
れるＭＩＳ電界効果トランジスタを用いても良く、ＭＩ
Ｓ電界効果トランジスタの中でも特にＭＯＳ電界効果ト
ランジスタを用いることが望ましい。また、第２駆動回
路は、第２トランジスタに入力されるパルスのオン、オ
フ比を変化させるＰＷＭ制御法を用いても良く、第２ト
ランジスタに入力されるパルスのオン、オフ比を一定に
する制御法を用いても良い。

【０００９】

【作用および発明の効果】請求項１に記載の発明によれ
ば、第１駆動回路が作動すると、第１トランジスタがオ
ンされ、第４トランジスタがオフされる。このとき、第
２駆動回路が第２トランジスタをオンすると、制御回路
により第３トランジスタがオフされることによって、第
１トランジスタ、直流モータ、第２トランジスタを通る
ようにモータ電流が流れる。逆に、第２駆動回路が第２
トランジスタをオフすると、制御回路により第３トラン
ジスタがオンされることによって、第１トランジスタ、
直流モータ、第３トランジスタを通るように還流電流が
流れる。

【００１０】以上のように、第２駆動回路により第２ト
ランジスタがオン、オフされることによって、第３トラ
ンジスタが第２トランジスタと逆の論理でオフ、オンさ
れる。すなわち、第３トランジスタに還流電流が流れる
時には、第２トランジスタがオフ状態に対して、第３ト
ランジスタはオン状態となり、第３トランジスタの消費
電力が第１、第２トランジスタの消費電力に近くなる。
したがって、第３トランジスタの発熱量が小さくなるの
で、放熱フィンを小さくすることができる。

【００１１】請求項２に記載の発明によれば、遅延手段
の作動によって、第２トランジスタと第３トランジスタ
とのオン、オフのタイミングがずらされているため、第
２、第３トランジスタが同時にオンすることがなくなる
ので、電源、接地間のショートを防止することができ
る。請求項３に記載の発明によれば、第１遅延回路の作
動によって、第３トランジスタがオフしないと第２トラ
ンジスタがオンせず、さらに第２遅延回路の作動によっ
て、第２トランジスタがオフしないと第３トランジスタ
がオンしないため、第２、第３トランジスタが同時にオ
ンすることがなくなるので、電源、接地間のショートを
防止することができる。

【００１２】

【実施例】

〔実施例の構成〕次に、この発明のモータ駆動回路を車
両用４輪操舵装置のモータ駆動回路に適用した実施例に
基づいて説明する。図１はモータ駆動回路を示した図で
ある。

【００１３】このモータ駆動回路Ａは、４個の第１〜第
４ＭＯＳ−ＦＥＴ１〜４をブリッジ接続してなるブリッ
ジ回路５、このブリッジ回路５を流れるモータ電流に応
じて速度が変化する直流モータ６、第１、第４ＭＯＳ−
ＦＥＴ１、４を駆動する第１駆動回路７、および第３、
第２ＭＯＳ−ＦＥＴ３、２を駆動する第２駆動回路８等
から構成されている。

【００１４】４個の第１〜第４ＭＯＳ−ＦＥＴ１〜４
は、本発明の第１〜第４トランジスタであって、半導体
の表面の絶縁物として酸化物（例えばＳｉＯ₂ ）を用い
たＭＩＳ電界効果トランジスタで、ソース−ドレイン間
に寄生ダイオードが形成される。第１ＭＯＳ−ＦＥＴ１
は、ドレインが１２Ｖのバッテリ（電源）１０の＋側に
接続され、ソースが導線（結線）１１に接続されてい
る。また、第１ＭＯＳ−ＦＥＴ１のゲートは、第１駆動
回路７に接続されている。

【００１５】第２ＭＯＳ−ＦＥＴ２のドレインは導線
（結線）１２に接続され、ソースは接地され、ゲートは
第２駆動回路８に接続されている。第３ＭＯＳ−ＦＥＴ
３のドレインはバッテリ１０の＋側に接続され、ソース
は導線１２に接続され、ゲートは第２駆動回路８に接続
されている。第４ＭＯＳ−ＦＥＴ４のドレインは導線１
１に接続され、ソースは接地（バッテリ１０の−側に接
続）され、ゲートは第１駆動回路７に接続されている。

【００１６】直流モータ６は、誘導電動機、サーボモー
タやステッピングモータ等よりなり、車両乗員による前
輪の操舵に応じて後輪を操舵するもので、導線１１の中
点と導線１２の中点とを接続する給電線１３の途中に、
固定子巻線（励磁巻線）が接続されている。なお、この
実施例では、バッテリ１０→第１ＭＯＳ−ＦＥＴ１→直
流モータ６→第２ＭＯＳ−ＦＥＴ２→接地のようにモー
タ電流Ｉａ1 が流れると直流モータ６は正回転（例えば
右回転）する。逆に、バッテリ１０→第３ＭＯＳ−ＦＥ
Ｔ３→直流モータ６→第４ＭＯＳ−ＦＥＴ４→接地のよ
うにモータ電流Ｉｂ1 が流れると直流モータ６は逆回転
（例えば左回転）する。

【００１７】第１、第２駆動回路７、８は、同じ回路を
有しているので、第２駆動回路８を詳細に説明すること
により、第１駆動回路７の説明は省略することにする。
なお、第１駆動回路７中の第２駆動回路８と同番号のも
のは同一の機能物を示す。この第２駆動回路８は、直流
モータ６の正回転方向の速度を制御する速度制御手段で
あって、第５トランジスタ２１、第６トランジスタ２
２、複数の抵抗２３〜２８、２８ａ、第１遅延回路２９
および第２遅延回路３０等から構成されている。

【００１８】第５トランジスタ２１は、ＮＰＮトランジ
スタで、ベースにＰＷＭ制御によるパルス（図示入力
Ａ）が入力すると共に、第２ＭＯＳ−ＦＥＴ２のゲート
をオン、オフするスイッチング素子である。なお、第１
駆動回路７の第５トランジスタ２１のベースには、ＰＷ
Ｍ制御によるパルス（図示入力Ｂ）が入力する。第６ト
ランジスタ２２は、ＮＰＮトランジスタで、第３ＭＯＳ
−ＦＥＴ３のゲートをオン、オフするスイッチング素子
である。なお、抵抗２３は内部電源（バッテリ電圧＋１
０Ｖ）１０ａに接続され、抵抗２５は内部電源（＋１０
Ｖ）１０ｂに接続され、抵抗２７はバッテリ１０の−側
に接続されている。

【００１９】第１遅延回路２９は、本発明の遅延手段で
あって、トランジスタ３１、ダイオード３２、３７およ
び４個の抵抗３３〜３６等よりなる。トランジスタ３１
は、ＰＮＰトランジスタである。なお、トランジスタ３
１のエミッタおよび抵抗３３は内部電源（＋１０Ｖ）１
０ｃに接続されている。第２遅延回路３０は、本発明の
遅延手段であって、トランジスタ３８および２個の抵抗
３９、４０等よりなる。トランジスタ３８は、ＮＰＮト
ランジスタである。

【００２０】〔実施例の作用〕次に、この実施例のモー
タ駆動回路Ａによる直流モータ６の速度制御法を図１に
基づいて簡単に説明する。

【００２１】（直流モータ６を正回転方向に回転させる
とき）先ず、第１駆動回路７により第１ＭＯＳ−ＦＥＴ
１をオンし、第４ＭＯＳ−ＦＥＴ４をオフしておく。そ
して、信号発信回路（図示せず）より発信されるハイレ
ベル（Ｈ）のパルス信号が第５トランジスタ２１のベー
スに入力されると、第５トランジスタ２１がオン（以下
ＯＮと記す）することにより、第６トランジスタ２２の
ベース電圧がローレベル（Ｌ）となるので、第６トラン
ジスタ２２がオフ（以下ＯＦＦと記す）する。

【００２２】これにより、第３ＭＯＳ−ＦＥＴ３のゲー
トに抵抗２３を介して（バッテリ電圧＋１０Ｖの）電圧
が印加され、第３ＭＯＳ−ＦＥＴ３がＯＮする。一方、
第１遅延回路２９のトランジスタ３１がＯＦＦされてお
り、第５トランジスタ２１がＯＮしているため、第２Ｍ
ＯＳ−ＦＥＴ２のゲート電圧がローレベル（Ｌ）とな
り、第２ＭＯＳ−ＦＥＴ２はＯＦＦする。したがって、
ブリッジ回路５には、第１ＭＯＳ−ＦＥＴ１→直流モー
タ６→第３ＭＯＳ−ＦＥＴ３を通るモータ電流（還流電
流）Ｉａ2 が流れる。

【００２３】次に、第５トランジスタ２１のベースにロ
ーレベル（Ｌ）のパルス信号が入力されると、第５トラ
ンジスタ２１がＯＦＦすることにより、第６トランジス
タ２２のベース電圧がハイレベル（Ｈ）となるので、第
６トランジスタ２２がＯＮする。これにより、第３ＭＯ
Ｓ−ＦＥＴ３のゲート電圧がローレベル（Ｌ）に転じ、
第３ＭＯＳ−ＦＥＴ３がＯＦＦされる。

【００２４】これにより、第１遅延回路２９のトランジ
スタ３１のベース電圧が抵抗３４、ダイオード３２を介
してローレベル（Ｌ）になることにより、トランジスタ
３１がＯＮするため、第２ＭＯＳ−ＦＥＴ２のゲート電
圧がハイレベル（Ｈ）となり、第２ＭＯＳ−ＦＥＴ２が
ＯＮする。すなわち、第１遅延回路２９のトランジスタ
３１の作動によって、第３ＭＯＳ−ＦＥＴ３がＯＦＦし
ないと第２ＭＯＳ−ＦＥＴ２がＯＮしないようにしてい
る。また、これにより、第２遅延回路３０のトランジス
タ３８のベース電圧がハイレベルとなるので、トランジ
スタ３８もＯＮする。したがって、ブリッジ回路５に
は、第１ＭＯＳ−ＦＥＴ１→直流モータ６→第２ＭＯＳ
−ＦＥＴ２を通るモータ電流Ｉａ1 が流れる。

【００２５】次に、第５トランジスタ２１のベースに再
度ハイレベル（Ｈ）のパルス信号が入力されると、第５
トランジスタ２１がＯＮすることにより、第６トランジ
スタ２２のベース電圧がローレベル（Ｌ）となるので、
第６トランジスタ２２がＯＦＦする。一方、第２ＭＯＳ
−ＦＥＴ２のゲート電圧もローレベル（Ｌ）に転じるの
で、第２ＭＯＳ−ＦＥＴ２がＯＦＦされると共に、第２
遅延回路３０のトランジスタ３８もＯＦＦされる。

【００２６】このように第６トランジスタ２２およびト
ランジスタ３８が共にＯＦＦすることにより、第３ＭＯ
Ｓ−ＦＥＴ３のゲートが抵抗２３、２４を介して内部電
源（バッテリ電圧＋１０Ｖ）１０ａに導通することにな
り、第３ＭＯＳ−ＦＥＴ３がＯＮし、第１遅延回路２９
のトランジスタ３１がＯＦＦされる。すなわち、第２遅
延回路３０のトランジスタ３８の作動によって、第２Ｍ
ＯＳ−ＦＥＴ２がＯＦＦしないと第３ＭＯＳ−ＦＥＴ３
がＯＮしないようにしている。また、第３ＭＯＳ−ＦＥ
Ｔ３がＯＮ状態の時に、第１ＭＯＳ−ＦＥＴ１→直流モ
ータ６→第３ＭＯＳ−ＦＥＴ３を通るモータ電流（還流
電流）Ｉａ2 が流れるようになる。

【００２７】（直流モータ６を逆回転方向に回転させる
とき）直流モータ６を逆回転方向に動かす時は、モータ
電流Ｉｂ1 を制御する。このとき、第２駆動回路８の作
動によって第３ＭＯＳ−ＦＥＴはＯＮ、第２ＭＯＳ−Ｆ
ＥＴ２をＯＦＦしておいた状態で、第１駆動回路７の作
動によって第４ＭＯＳ−ＦＥＴ４をＰＷＭ制御する。こ
のとき、第１ＭＯＳ−ＦＥＴ１は第４ＭＯＳ−ＦＥＴ４
と逆の論理でＰＷＭ制御する。

【００２８】〔実施例の効果〕以上のように、モータ駆
動回路Ａは、第２ＭＯＳ−ＦＥＴ２が入力されるパルス
のＯＮ、ＯＦＦ比を変化させるＰＷＭ制御にて制御され
ることによって、第３ＭＯＳ−ＦＥＴ３が第２ＭＯＳ−
ＦＥＴ２と逆の論理でＰＷＭ制御にて制御されている。
すなわち、第３ＭＯＳ−ＦＥＴ３に還流電流が流れる時
には、第２ＭＯＳ−ＦＥＴ２がＯＦＦ状態に対して、第
３ＭＯＳ−ＦＥＴ３はＯＮ状態である。このときの第３
ＭＯＳ−ＦＥＴ３の消費電力Ｗ3 は、数６の式で表すこ
とができる。ここで、消費電力Ｗ3 は、直流モータ６の
モータ電流Ｉａ1 が流れている時の第１、第２ＭＯＳ−
ＦＥＴ１、２の消費電力（数４の式、数５の式）Ｗ1 、
Ｗ2 と比較しても、ほぼ変わりない消費電力となる。

【数４】Ｗ1 ＝Ｉａ1 ² ×ＲＤＳ1

【数５】Ｗ2 ＝Ｉａ1 ² ×ＲＤＳ2

【数６】Ｗ3 ＝Ｉａ2 ² ×ＲＤＳ3

【００２９】なお、ＲＤＳ1 は第１ＭＯＳ−ＦＥＴ１の
ＯＮ抵抗であり、ＲＤＳ2 は第２ＭＯＳ−ＦＥＴ２のＯ
Ｎ抵抗であり、ＲＤＳ3 は第３ＭＯＳ−ＦＥＴ３のＯＮ
抵抗である。また、Ｗ1 は第１ＭＯＳ−ＦＥＴ１の消費
電力であり、Ｗ2 は第２ＭＯＳ−ＦＥＴ２の消費電力で
あり、Ｗ3 は第３ＭＯＳ−ＦＥＴ３の消費電力である。
ここで、各第１〜第３ＭＯＳ−ＦＥＴ１〜３に同一のＭ
ＯＳ−ＦＥＴを用いれば、ＲＤＳ1 ＝ＲＤＳ2 ＝ＲＤＳ
3 である。

【００３０】したがって、このモータ駆動回路Ａでは、
直流モータ６を正回転方向に動かす時に、第２ＭＯＳ−
ＦＥＴ２をＯＦＦした時に還流電流が流れる第３ＭＯＳ
−ＦＥＴ３の発熱量を抑えることができるので、放熱フ
ィンを小さくすることができる。また、直流モータ６を
逆回転方向に動かす時に、同様にして、第４ＭＯＳ−Ｆ
ＥＴ４をＯＦＦした時に還流電流が流れる第１ＭＯＳ−
ＦＥＴ１の発熱量を抑えることができるので、放熱フィ
ンを小さくすることができる。

【００３１】さらに、直流モータ６を正回転方向に動か
す時に、第１遅延回路２９および第２遅延回路３０の作
動によって、第２、第３ＭＯＳ−ＦＥＴ２、３とのＯ
Ｎ、ＯＦＦのタイミングがずれているため、第２、第３
ＭＯＳ−ＦＥＴ２、３が同時にＯＮすることがなくなる
ので、バッテリ１０−接地間のショートを防止すること
ができる。また、直流モータ６を逆回転方向に動かす時
に、同様にして、第１、第４ＭＯＳ−ＦＥＴ１、４との
ＯＮ、ＯＦＦのタイミングもずれているため、第１、第
４ＭＯＳ−ＦＥＴ１、４が同時にＯＮすることがなくな
るので、バッテリ１０−接地間のショートを防止するこ
とができる。

【００３２】〔変形例〕この実施例では、本発明を車両
用４輪操舵装置のモータ駆動回路Ａに適用したが、本発
明を空気調和装置のダンパ駆動装置等のその他のモータ
駆動回路に適用しても良い。

【図面の簡単な説明】

【図１】この発明の実施例を示した電気回路図である。

【図２】従来のモータ駆動回路を示した電気回路図であ
る。

【符号の説明】

Ａ モータ駆動回路 １ 第１ＭＯＳ−ＦＥＴ（第１トランジスタ） ２ 第２ＭＯＳ−ＦＥＴ（第２トランジスタ） ３ 第３ＭＯＳ−ＦＥＴ（第３トランジスタ） ４ 第４ＭＯＳ−ＦＥＴ（第４トランジスタ） ５ ブリッジ回路 ６ 直流モータ ７ 第１駆動回路 ８ 第２駆動回路 １０ バッテリ（電源） １１ 導線（結線） １２ 導線（結線） １３ 給電線 ２９ 第１遅延回路（遅延手段） ３０ 第２遅延回路（遅延手段）

Claims (3)

【特許請求の範囲】
1. 【請求項１】電源側に２個の第１、第３トランジスタを
   並列接続し、接地側に２個の第２、第４トランジスタを
   並列接続し、前記第１、第４トランジスタを直列接続
   し、前記第３、第２トランジスタを直列接続することに
   より、前記電源と接地間に４個の第１〜第４トランジス
   タをブリッジ接続したブリッジ回路と、 このブリッジ回路の前記第１、第４トランジスタを結ぶ
   結線と前記第３、第２トランジスタを結ぶ結線とを接続
   する給電線中に設けられた直流モータと、 前記第１トランジスタをオン、前記第４トランジスタを
   オフさせる第１駆動回路と、 この第１駆動回路の作動中に、前記第２トランジスタを
   オン、オフさせる第２駆動回路とを備え、 前記第２トランジスタがオフした時に前記第３トランジ
   スタに還流電流が流れるモータ駆動回路において、 前記第２駆動回路は、前記第２トランジスタがオンした
   時に前記第３トランジスタをオフし、前記第２トランジ
   スタがオフした時に前記第３トランジスタをオンする制
   御回路を有することを特徴とするモータ駆動回路。
2. 【請求項２】請求項１に記載のモータ駆動回路におい
   て、 前記制御回路は、前記第２トランジスタと前記第３トラ
   ンジスタとのオン、オフのタイミングをずらす遅延手段
   を有することを特徴とするモータ駆動回路。
3. 【請求項３】請求項２に記載のモータ駆動回路におい
   て、 前記遅延手段は、前記第３トランジスタがオフした時の
   み前記第２トランジスタをオンする第１遅延回路、およ
   び前記第２トランジスタがオフした時のみ前記第３トラ
   ンジスタをオンする第２遅延回路よりなることを特徴と
   するモータ駆動回路。