JPH0822414A - コンピュータシステム - Google Patents

Abstract

(57)【要約】 【目的】 プロセッサの実装数等のシステム構成の変化
に伴う情報処理速度の低下を防止する。 【構成】 各々が、プロセッサ１０１（１０８）、キャ
ッシュメモリ１０３（１１０）、キャッシュコントロー
ラ１０２（１０９）を備えた複数のＣＰＵユニット２０
１（２０２）をプロセッサバス１１３を介して共有メモ
リ１０７に接続した構成のマルチプロセッサシステムを
構築可能なコンピュータシステムにおいて、各プロセッ
サ１０１（１０８）の配下のキャッシュメモリ１０３
（１１０）間のデータの一意性を保証するためのスヌー
プ処理を行うスヌープ処理制御回路１０５と、実装され
たプロセッサの個数を識別する個数識別回路１０４を設
け、スヌープ処理制御回路１０５には、プロセッサの実
装個数が１個の時にはスヌープ処理を抑止し、２個以上
の場合にはスヌープ処理を実行する制御論理を持たせ
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
に関し、特に、ユニプロセッサとマルチプロセッサのど
ちらでも動作可能なコンピュータシステムにおけるプロ
セッサ間のスヌープ処理等に適用して有効な技術に関す
る。

【０００２】

【従来の技術】各々のプロセッサ（ＣＰＵ）がキャッシ
ュメモリを持ち、ホストバス上に共有メモリを持つマル
チプロセッサシステムのコンピュータでは、キャッシュ
メモリ内のデータを同じにするためスヌープ処理を行わ
なければならない。

【０００３】キャッシュ制御方式がライトスルー方式
（プロセッサから共有メモリに書き出されるデータをキ
ャッシュメモリに溜めずに、直接的に共有メモリに書き
出す方式）であるシステムにおいては、あるＣＰＵがあ
るブロックにデータを書き込む場合、他のキャッシュに
同じブロックがある場合、データの統一を計るために他
キャッシュのブロックを無効化しなければならない。そ
のため、他キャッシュに前記ブロックのデータが書き変
わることを伝える信号を送信する。また、ＣＰＵがある
ブロックからデータを読み込む操作の場合、自キャッシ
ュメモリ内にそのブロックが存在しないなら、他のキャ
ッシュメモリのブロックのデータと共有メモリのブロッ
クのデータは同じである。そのため、ＣＰＵは共有メモ
リからデータを読み込めばよく、他のキャッシュにデー
タを問い合わせる必要はない。よって、データの読み込
みには、スヌープ処理は必要ない。

【０００４】次に、キャッシュ制御方式がライトバック
制御方式（プロセッサから共有メモリに書き出すべきデ
ータをキャッシュメモリに一旦溜めた後に共有メモリに
書き出す方式）を用いているシステムにおいて、ＣＰＵ
があるブロックにデータを書き込む場合、他キャッシュ
メモリに同じブロックがあるならその他キャッシュメモ
リのブロックを無効化する。また、ＣＰＵがあるブロッ
クからデータを読み込む場合、他キャッシュメモリにそ
のブロックが存在し、かつそのブロックが最新のデータ
であるなら、ライトバック動作を行わせる。そして、前
記動作が終了した後、共有メモリからデータを読み込
む。また、他キャッシュメモリに同じブロックが存在し
ないなら、ＣＰＵは共有メモリからデータを読み込む。

【０００５】一方、ユニプロセッサシステムの場合、他
キャッシュメモリが存在しないため上記のスヌープ処理
は必要とせず、唯一のＣＰＵは、自キャッシュメモリあ
るいは、共有メモリに即座にアクセスすることができ
る。

【０００６】

【発明が解決しようとする課題】これらのことから、マ
ルチプロセッサシステムで必要なスヌープ処理は、ユニ
プロセッサシステムでは不必要であり、マルチプロセッ
サのコンピュータシステムを、そのままユニプロセッサ
で動作させた場合、冗長なスヌープ処理の分だけ、通常
のユニプロセッサのコンピュータシステムより動作が遅
くなる、という問題を生じる。

【０００７】なお、従来のマルチプロセッサシステムの
スヌープ処理については、たとえば、特開平４−３２８
６５３号公報に開示された技術が知られている。すなわ
ち、当該技術では、バス・スヌープが必要なアドレス／
コマンド・バスには共有バス結合を用い、バス・スヌー
プが不要なデータ・バスにはインターコネクション・ネ
ットワークで結合されたマルチプル・データ・バスを用
いることで、共有バス結合におけるバス・ネックの解消
を図ろうとする技術が開示されている。ところが、この
従来技術では、マイクロプロセッサシステムを、単一の
プロセッサを実装した状態で使用する際の前述のような
性能低下について配慮されていない。

【０００８】本発明の目的は、プロセッサの実装数に応
じてスヌープ処理を制御することにより、プロセッサの
実装数等のシステム構成の変化に伴う情報処理速度の低
下を防止することが可能なコンピュータシステムを提供
することにある。

【０００９】

【課題を解決するための手段】本発明のコンピュータシ
ステムでは、実装されているプロセッサの個数を把握す
る個数識別回路を設け、スヌープ処理制御回路は、プロ
セッサの実装個数に応じてスヌープ処理のためのデータ
の問い合わせ信号を制御する。つまり、プロセッサが２
個以上で動作しているコンピュータシステムにおいて
は、プロセッサ間のキャッシュメモリへのデータの問い
合わせ信号をおのおののプロセッサに送り、データの一
致を保証するためのスヌープ処理を認める。また、プロ
セッサが１個で動作しているシステムの場合には、他キ
ャッシュメモリへのデータのスヌープ処理を行わないよ
うにする。

【００１０】

【作用】このように個数識別回路を設けることによりコ
ンピュータを動作させているプロセッサの個数を把握す
ることができ、プロセッサが１つで動作している場合に
は、スヌープ処理制御回路によって実行される冗長なキ
ャッシュメモリへのデータの問い合わせ処理を抑止する
ことにより、システムを高速に動作させることができ
る。

【００１１】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００１２】図１および図２は、本発明の一実施例であ
るコンピュータシステムの構成の一例を示すブロック図
である。本実施例のコンピュータシステムは、複数のプ
ロセッサを搭載することが可能なマルチプロセッサシス
テムとして構成されているが、単一のプロセッサを搭載
したユニプロセッサシステムとしても稼動させることが
できる。

【００１３】すなわち、図１は、本実施例のコンピュー
タシステムをマルチプロセッサシステムとして稼動させ
る場合を示しており、図２は、ユニプロセッサシステム
として稼動させる場合を示している。

【００１４】マルチプロセッサシステムの場合、図１に
例示されるように、共通のプロセッサバス１１３には、
複数のＣＰＵユニット２０１（ＣＵ）およびＣＰＵユニ
ット２０２（ＣＵ），．．．が接続されている。また、
プロセッサバス１１３には共有メモリ１０７および当該
共有メモリ１０７の制御を行うメモリコントローラ１０
６（ＭＣ）が接続されており、ＣＰＵユニット２０１お
よび２０２，．．．から共通にアクセスされる。

【００１５】個々のＣＰＵユニット２０１（２０
２，．．．）には、プロセッサ１０１（１０
８，．．．）（ＣＰＵ）と、当該プロセッサ１０１（１
０８，．．．）によってアクセスされる共有メモリ１０
７内のデータを一時的に保持するキャッシュメモリ１０
３（１１０，．．．）（ＣＭ）および当該キャッシュメ
モリ１０３（１１０，．．．）の動作を制御するキャッ
シュコントローラ１０２（１０９，．．．）（ＣＡＣ）
が設けられている。

【００１６】個々のＣＰＵユニット２０１（２０
２，．．．）のキャッシュコントローラ１０２（１０
９，．．．）は、スヌープ処理制御回路１０５に接続さ
れており、個々のキャッシュメモリ１０３および１１
０，．．．の各々に過渡的に保持されているデータ間の
一意性を保証するための、後述のようなスヌープ処理が
行われる。

【００１７】この場合、スヌープ処理制御回路１０５に
は、プロセッサバス１１３に実装されたＣＰＵユニット
の数、すなわち実装されたプロセッサの個数を識別する
個数識別回路１０４が接続されており、この個数識別回
路１０４は、制御信号１１５によって実装されているプ
ロセッサの数が単一か、あるいは複数かをスヌープ処理
制御回路１０５に伝達する構成となっている。特に図示
しないが、この個数識別回路１０４としては、たとえ
ば、ソフトウェア等で制御されるメモリスイッチや、外
部から操作されるディップスイッチ等で構成する事がで
きる。また、スヌープ処理制御回路１０５には、前記制
御信号１１５に基づいて、スヌープ処理の実行および実
行抑止を選択する制御論理が備えられている。

【００１８】以下、本実施例のコンピュータシステムの
作用の一例を説明する。

【００１９】まず、図１に例示されるマルチプロセッサ
システムの場合を説明する。プロセッサ１０１が、共有
メモリ１０７内のあるブロックのデータをアクセスする
場合、キャッシュメモリ１０３に前記ブロックが存在し
ないなら、キャッシュコントローラ１０２はスヌープ処
理制御回路１０５に共有メモリ１０７にアクセスするた
めの制御信号１１６を送信する。また、プロセッサの個
数を識別する個数識別回路１０４は、プロセッサの数が
複数であることを制御信号１１５を“Ｈi ”にすること
でスヌープ処理制御回路１０５へ伝える。その後、制御
信号１１６と制御信号１１５を受け取ったスヌープ処理
制御回路１０５は、他のキャッシュコントローラ１０９
等へ同じブロックが存在しないか問い合わせの制御信号
１１７を送信する。キャッシュコントローラ１０９等に
同じブロックが存在するならば、キャッシュコントロー
ラ１０９等は、キャッシュメモリ１１０等のデータを共
有メモリ１０７へ掃き出さすか、あるいはキャッシュメ
モリ１１０等内のブロックを無効化する。前記処理が終
了した後、スヌープ処理制御回路１０５は、キャッシュ
コントローラ１０２へ共有メモリ１０７に存在するある
ブロックのデータにアクセスできることを送信する。こ
れにより、キャッシュコントローラ１０２は、共有メモ
リ１０７へアクセスでき、プロセッサ１０１は共有メモ
リ１０７内のあるブロックのデータをアクセスすること
ができる。

【００２０】一方、図２に示したユニプロセッサシステ
ムの作用について説明する。この図２の場合には、１個
のプロセッサを用いてシステムが構成されており、プロ
セッサ１０１があるブロックのデータをアクセスする場
合、キャッシュメモリ１０３に目的のブロックが存在し
ないならキャッシュコントローラ１０２はスヌープ処理
制御回路１０５に共有メモリ１０７へアクセスするため
の制御信号１１６を送信する。また、個数識別回路１０
４は、プロセッサが１個であることを制御信号１１５を
“Ｌow”にすることでスヌープ処理制御回路１０５へ送
信する。その後、制御信号１１６と制御信号１１５を受
け取ったスヌープ処理制御回路１０５は、他キャッシュ
が存在しないことから、直ちに共有メモリ１０７の目的
のブロックのデータへアクセスできることを送信し、キ
ャッシュコントローラ１０２は共有メモリ１０７へのア
クセスを開始し、プロセッサ１０１は、共有メモリ１０
７内のあるブロックのデータにアクセスできる。

【００２１】以下、プロセッサ１０１があるブロックの
データにアクセスする時に、個数識別回路１０４とスヌ
ープ処理制御回路１０５の動作をキャッシュ制御方式の
違いについて図３、図４、図５、図６、図７、図８、図
９、図１０を用いて説明する。

【００２２】はじめに、キャッシュ制御方式がライトス
ルー方式であるシステムで、かつマルチプロセッサシス
テムで動作している場合の、プロセッサ側から共有メモ
リ１０７へのデータの書込みについて説明する。

【００２３】この場合、キャッシュコントローラ１０２
がある時点で共有メモリ１０７のあるブロックにデータ
を書き込む時には、図３に示すようにキャッシュコント
ローラ１０２は共有メモリ１０７へデータを書き始める
ことを伝える制御信号１１６をスヌープ処理制御回路１
０５に送信する（処理７０１）。また、個数識別回路１
０４は、プロセッサの個数が複数であることを制御信号
１１５を“Ｈi ”レベルにすることで伝える（処理７０
２）。

【００２４】スヌープ処理制御回路１０５は、制御信号
１１６と制御信号１１５を受け取った後、スヌープ処理
を行うか選択する（処理７０３）。そして図４に示すよ
うに制御信号１１５が“Ｈｉ”（マルチプロセッサ構
成）であるため、スヌープ処理制御回路１０５は、他の
キャッシュコントローラ１０９、キャッシュコントロー
ラ１１１等へ同じブロックが存在するかどうかの問い合
わせの制御信号１１７を送信する（処理７０４）。制御
信号１１７を受け取ったキャッシュコントローラ１０
９、キャッシュコントローラ１１１は問い合わせに対
し、同じブロックが存在するかしないかを図５に示すよ
うに制御信号１１８を用いて、スヌープ処理制御回路１
０５に応答する（処理７０５）。

【００２５】同じブロックがある場合は、他のキャッシ
ュメモリ１１０、キャッシュメモリ１１２内の同じブロ
ックを無効化する（処理７０６）。そして、キャッシュ
コントローラ１０９、キャッシュコントローラ１１１等
はスヌープが終了したことをスヌープ処理制御回路１０
５に伝える（処理７０７）。一方、同じブロックがキャ
ッシュメモリ１１０、キャッシュメモリ１１２等に存在
しなかったなら、スヌープ処理制御回路１０５へスヌー
プ処理が終了したことを伝えてスヌープ処理を終了する
（処理７０７）。

【００２６】処理７０７が行われた後、スヌープ処理制
御回路１０５は、図６に示すようにスヌープ処理が終了
したことをキャッシュコントローラ１０２に制御信号１
１９で送信し、メモリコントローラ１０６と共有メモリ
１０７へはデータを書き始めることを伝える制御信号１
２０を送信する。制御信号１１９を受け取ったキャッシ
ュコントローラ１０２は、キャッシュメモリ１０３と共
有メモリ１０７内のあるブロックにデータを書き込む
（処理７０８）。

【００２７】一方、キャッシュ制御方式がライトスルー
方式で、かつユニプロセッサシステムで動作している場
合のプロセッサ側から共有メモリ１０７への書込み処理
は次のようになる。キャッシュコントローラ１０２は、
データを書き始めることを伝える制御信号１１６をスヌ
ープ処理制御回路１０５に送信する（処理７０１）。ま
た、個数識別回路１０４は、プロセッサの個数が１個で
あることを制御信号１１５で伝える。この時、制御信号
１１５は“Ｌow”レベルとする（処理７０２）。制御信
号１１６と制御信号１１５を受け取ったスヌープ処理制
御回路１０５はスヌープ処理を行うか選択する（処理７
０３）。そして制御信号１１５が“Ｌow”であるため、
スヌープ処理制御回路１０５は、他のキャッシュメモリ
へ問い合わせの制御信号を送信する必要がないと判断
し、当該スヌープ処理制御回路１０５はキャッシュコン
トローラ１０２からの制御信号１１６をメモリコントロ
ーラ１０６と共有メモリ１０７に直接伝え、キャッシュ
コントローラ１０２は、キャッシュメモリ１０３と共有
メモリ１０７内のあるブロックにデータを書き込む（処
理７０８）。

【００２８】また、キャッシュ制御方式がライトスルー
方式である場合、キャッシュコントローラ１０２が共有
メモリ１０７からデータを読み込む処理は、マルチプロ
セッサシステムとユニプロセッサのシステムの両方とも
同じ処理である。これを図８に示す。キャッシュコント
ローラ１０２は、データを読み始めることを伝える制御
信号１１６をスヌープ処理制御回路１０５へ送信する
（処理８０１）。制御信号１１６を受け取ったスヌープ
処理制御回路１０５は、他のキャッシュメモリ１１０、
キャッシュメモリ１１２等内のブロックのデータと共有
メモリ１０７内のブロックのデータとが等しいため（書
込みによってキャッシュメモリ内のデータが変化しない
ため）、キャッシュコントローラ１０９、キャッシュコ
ントローラ１１１等へ同じブロックが存在するかの問い
合わせを行わない。ゆえに、スヌープ処理制御回路１０
５はキャッシュコントローラ１０２からの制御信号１１
６をメモリコントローラ１０６と共有メモリ１０７に直
接伝え、キャッシュコントローラ１０２は、キャッシュ
メモリ１０３と共有メモリ１０７内のあるブロックから
データを読み込む（処理８０２）。

【００２９】次に、図９のフローチャートを参照しなが
ら、キャッシュ制御方式がライトバック方式で、かつマ
ルチプロセッサで動作している場合について説明する。

【００３０】この場合、キャッシュコントローラ１０２
がある共有メモリ１０７のあるブロックにデータを書き
込む時には、図３に示すようにキャッシュコントローラ
１０２は共有メモリ１０７へデータを書き始めることを
伝える制御信号１１６をスヌープ処理制御回路１０５に
送信する（処理９０１）。また、この時、個数識別回路
１０４は、制御信号１１５を“Ｈｉ”レベルとすること
によりプロセッサの個数が複数であることを伝える（処
理９０２）。スヌープ処理制御回路１０５は、制御信号
１１６と制御信号１１５を受け取った後、スヌープ処理
を行うか選択する（処理９０３）。そして図４に示すよ
うに制御信号１１５が“Ｈi ”であるため、スヌープ処
理制御回路１０５は、スヌープ処理が必要と判断して、
他のキャッシュコントローラ１０９、キャッシュコント
ローラ１１１等へ同じブロックが存在するかどうかの問
い合わせの制御信号１１７を送信する（処理９０４）。

【００３１】制御信号１１７を受け取ったキャッシュコ
ントローラ１０９、キャッシュコントローラ１１１は問
い合わせに対し、同じブロックが存在するかしないかを
図５に示すように制御信号１１８を用いて、スヌープ処
理制御回路１０５に応答する（処理９０５）。キャッシ
ュメモリ１１０、キャッシュメモリ１１２等に同じブロ
ックが存在し、かつそのブロックが最新のデータを保持
しているかどうかをキャッシュコントローラ１０９、キ
ャッシュコントローラ１１１は確認する（処理９０
６）。図５に示すようにキャッシュメモリ１１０に最新
のデータが保持されているなら、キャッシュコントロー
ラ１０９は、共有メモリ１０７へキャッシュメモリ１１
０内のあるブロックの最新のデータを掃き出させる（処
理９０７）。他のキャッシュメモリ１１０、キャッシュ
メモリ１１２内に同じブロックは存在するが最新のデー
タでない場合、キャッシュメモリ１１０，キャッシュメ
モリ１１２等内の同じブロックを無効化する（処理９０
８）。

【００３２】そして、キャッシュコントローラ１０９、
キャッシュコントローラ１１１等はスヌープが終了した
ことをスヌープ処理制御回路１０５に伝える（処理９０
９）。一方、同じブロックがキャッシュメモリ１１０、
キャッシュメモリ１１２等に存在しなかったなら、スヌ
ープ処理制御回路１０５へスヌープ処理が終了したこと
を伝えてスヌープ処理を終了する（処理９０９）。

【００３３】処理９０９が行われた後、スヌープ処理制
御回路１０５は、図６に示すようにスヌープ処理が終了
したことをキャッシュコントローラ１０２に制御信号１
１９で送信し、メモリコントローラ１０６と共有メモリ
１０７へはデータを書き始めることを伝える制御信号１
２０を送信する。制御信号１１９を受け取ったキャッシ
ュコントローラ１０２は、キャッシュメモリ１０３と共
有メモリ１０７内のあるブロックにデータを書き込む
（処理９１０）。

【００３４】一方、キャッシュ制御方式がライトバック
方式で、かつユニプロセッサシステムで動作している場
合について説明する。

【００３５】この場合、キャッシュコントローラ１０２
は、共有メモリ１０７のあるブロックにデータを書き込
む時には、データを書き始めることを伝える制御信号１
１６をスヌープ処理制御回路１０５に送信する（処理９
０１）。また、この時、個数識別回路１０４は、制御信
号１１５を“Ｌow”レベルとすることでプロセッサの個
数が１個であることを伝える（処理９０２）。制御信号
１１６と制御信号１１５を受け取ったスヌープ処理制御
回路１０５はスヌープ処理を行うか選択する（処理９０
３）。

【００３６】そして制御信号１１５が“Ｌow”であるた
め、スヌープ処理制御回路１０５は、他のキャッシュメ
モリへ問い合わせの制御信号を送信する必要がない。ゆ
えに、スヌープ処理制御回路１０５はキャッシュコント
ローラ１０２からの制御信号１１６をメモリコントロー
ラ１０６と共有メモリ１０７に直接伝え、キャッシュコ
ントローラ１０２は、キャッシュメモリ１０３と共有メ
モリ１０７内のあるブロックにデータを書き込む（処理
９１０）。

【００３７】また、キャッシュ制御方式がライトバック
方式であるシステムで、かつマルチプロセッサで動作し
ている場合の、共有メモリ１０７からプロセッサ側への
データ読み出し処理は、図１０のフローチャートを用い
て説明すると以下のようになる。

【００３８】この場合、キャッシュコントローラ１０２
がある共有メモリ１０７のあるブロックにデータを読み
込む時には、図３に示すようにキャッシュコントローラ
１０２は共有メモリ１０７へデータを読み始めることを
伝える制御信号１１６をスヌープ処理制御回路１０５に
送信する（処理１１）。また、この時、個数識別回路１
０４は、制御信号１１５を“Ｈｉ”レベルとすることで
プロセッサの個数が複数であることを伝える（処理１
２）。スヌープ処理制御回路１０５は、制御信号１１６
と制御信号１１５を受け取った後、スヌープ処理を行う
か選択する（処理１３）。

【００３９】そして図４に示すように制御信号１１５が
“Ｈｉ”であるため、スヌープ処理制御回路１０５は、
他のキャッシュコントローラ１０９、キャッシュコント
ローラ１１１等へ同じブロックが存在するかどうかの問
い合わせの制御信号１１７を送信する（処理１４）。制
御信号１１７を受け取ったキャッシュコントローラ１０
９、キャッシュコントローラ１１１は問い合わせに対
し、同じブロックが存在するかしないかを図５に示すよ
うに制御信号１１８を用いて、スヌープ処理制御回路１
０５に応答する（処理１５）。そして、キャッシュメモ
リ１１０、キャッシュメモリ１１２等に同じブロックが
存在し、かつそのブロックが最新のデータを保持してい
るかどうかをキャッシュコントローラ１０９、キャッシ
ュコントローラ１１１は確認する（処理１６）。

【００４０】図５に示すようにキャッシュメモリ１１０
に最新のデータが保持されているなら、キャッシュコン
トローラ１０９は、共有メモリ１０７へキャッシュメモ
リ１１０内のあるブロックの最新のデータを掃き出させ
る（処理１７）。他のキャッシュメモリ１１０、キャッ
シュメモリ１１２内に同じブロックは存在するが最新の
データでない場合、共有メモリ１０７内に同じブロック
が存在するとみなし、キャッシュコントローラ１０９、
キャッシュコントローラ１１１等はスヌープが終了した
ことをスヌープ処理制御回路１０５に伝える（処理１
９）。

【００４１】一方、同じブロックがキャッシュメモリ１
１０、キャッシュメモリ１１２等に存在しなかったな
ら、スヌープ処理制御回路１０５へスヌープ処理が終了
したことを伝えてスヌープ処理を終了する（処理１
９）。処理１９が行われた後、スヌープ処理制御回路１
０５は、図６に示すようにスヌープ処理が終了したこと
をキャッシュコントローラ１０２に制御信号１１９で送
信し、メモリコントローラ１０６と共有メモリ１０７へ
はデータを読み始めることを伝える制御信号１２０を送
信する。制御信号１１９を受け取ったキャッシュコント
ローラ１０２は、共有メモリ１０７内のあるブロックか
らデータを読み込む（処理２０）。

【００４２】一方、キャッシュ制御方式がライトバック
方式で、かつユニプロセッサシステムで動作している場
合、共有メモリ１０７からのデータの読み込み処理は以
下のようになる。

【００４３】キャッシュコントローラ１０２は、データ
を読み始めることを伝える制御信号１１６をスヌープ処
理制御回路１０５に送信する（処理１１）。また、個数
識別回路１０４は、プロセッサの個数が１個であること
を制御信号１１５で伝える。

【００４４】この時、制御信号１１５は“Ｌow”レベル
とする（処理１２）。制御信号１１６と制御信号１１５
を受け取ったスヌープ処理制御回路１０５はスヌープ処
理を行うか選択する（処理１３）。そして制御信号１１
５が“Ｌow”であるため、スヌープ処理制御回路１０５
は、他のキャッシュメモリへ問い合わせの制御信号を送
信する必要がない。ゆえに、スヌープ処理制御回路１０
５はキャッシュコントローラ１０２からの制御信号１１
６をメモリコントローラ１０６と共有メモリ１０７に直
接伝え、キャッシュコントローラ１０２は、キャッシュ
メモリ１０３と共有メモリ１０７内のあるブロックから
データを読み込む（処理２０）。

【００４５】以上のように、本実施例のコンピュータシ
ステムによれば、マルチプロセッサ構成の場合には、複
数のキャッシュメモリ間におけるデータの一意性を確保
できるとともに、実装されるプロセッサが単一の場合の
ユニプロセッサ構成では、時間のかかる冗長なスヌープ
処理を抑止するので、システム構成の変更に伴う効率低
下を最小限に止めて、性能向上を図ることができる。

【００４６】たとえば、比較的小規模のマイクロプロセ
ッサベースのコンピュータシステムにおいてマルチプロ
セッサシステムを設計する場合、製品のラインアップ
（価格帯、性能）の多様化や差別化のために、本来マル
チプロセッサシステムとして設計されたものをユニプロ
セッサシステムとして製品化しても、スヌープ処理等の
冗長な処理に起因する効率低下を最小限に止めて、性能
向上を図ることができる。

【００４７】なお、上記の説明では、キャッシュコント
ローラとスヌープ処理制御回路とを別個に設けた場合に
ついて説明したが、キャッシュコントローラがスヌープ
処理制御回路の諸機能を含む構成とし、システムの起動
時に、特定のキャッシュコントローラをマスタとし、他
のスレーブとして、マスタのキャッシュコントローラに
スヌープ処理制御回路の機能を持たせる構成としてもよ
い。

【００４８】

【発明の効果】本発明のコンピュータシステムによれ
ば、マルチプロセッサとユニプロセッサの両方を実現可
能なコンピュータシステムにおいて、プロセッサの実装
数に応じてスヌープ処理を制御することにより、プロセ
ッサの実装数等のシステム構成の変化に伴う情報処理速
度の低下を防止して性能向上を実現できる、という効果
が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例であるコンピュータシステム
をマルチプロセッサシステムとして稼動させる場合のブ
ロック図である。

【図２】本発明の一実施例であるコンピュータシステム
をユニプロセッサシステムとして稼動させる場合のブロ
ック図である。

【図３】本発明の一実施例であるコンピュータシステム
におけるキャッシュコントローラとスヌープ処理制御回
路との間における信号の授受の一例を示すブロック図で
ある。

【図４】本発明の一実施例であるコンピュータシステム
におけるキャッシュコントローラとスヌープ処理制御回
路との間における信号の授受の一例を示すブロック図で
ある。

【図５】本発明の一実施例であるコンピュータシステム
におけるキャッシュコントローラのスヌープ処理の一例
を示すブロック図である。

【図６】本発明の一実施例であるコンピュータシステム
におけるキャッシュコントローラのスヌープ処理完了後
の共有メモリへのアクセスの一例を示すブロック図であ
る。

【図７】本発明の一実施例であるコンピュータシステム
におけるキャッシュコントローラのライトスルー方式に
おける共有メモリへの書込み動作の一例を示すフローチ
ャートである。

【図８】本発明の一実施例であるコンピュータシステム
におけるキャッシュコントローラのライトスルー方式に
おける共有メモリからの読み出し動作の一例を示すフロ
ーチャートである。

【図９】本発明の一実施例であるコンピュータシステム
におけるキャッシュコントローラのライトバック方式に
おける共有メモリへの書込み動作の一例を示すフローチ
ャートである。

【図１０】本発明の一実施例であるコンピュータシステ
ムにおけるキャッシュコントローラのライトバック方式
における共有メモリからの読み出し動作の一例を示すフ
ローチャートである。

【符号の説明】

１０１…プロセッサ、１０２…キャッシュコントロー
ラ、１０３…キャッシュメモリ、１０４…個数識別回
路、１０５…スヌープ処理制御回路、１０６…メモリコ
ントローラ、１０７…共有メモリ、１０９…キャッシュ
コントローラ、１１０…キャッシュメモリ、１１１…キ
ャッシュコントローラ、１１２…キャッシュメモリ、１
１３…プロセッサバス、１１５〜１２０…制御信号、２
０１，２０２…ＣＰＵユニット。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 １個あるいは２個以上のプロセッサと、
   前記プロセッサによってアクセスされる共有メモリと、
   前記プロセッサの各々に設けられ、前記プロセッサから
   前記共有メモリに対して書き込まれるデータおよび前記
   共有メモリから前記プロセッサへと読みだされるデータ
   の少なくとも一方を一時的に保持するキャッシュメモリ
   と、前記キャッシュメモリを制御するキャッシュコント
   ローラとを含むコンピュータシステムであって、前記キ
   ャッシュメモリ間における前記データの一意性を保証す
   るためのスヌープ処理を行うスヌープ処理制御回路と、
   前記プロセッサの実装個数を識別して前記スヌープ処理
   制御回路に伝達する個数識別回路とを備え、前記スヌー
   プ処理制御回路は、前記プロセッサの実装数が複数の場
   合には前記スヌープ処理を行い、前記プロセッサの実装
   数が単一の場合には前記スヌープ処理を抑止する制御論
   理を有することを特徴とするコンピュータシステム。