JPH08227380A - データ処理システム - Google Patents
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- JPH08227380A JPH08227380A JP7282636A JP28263695A JPH08227380A JP H08227380 A JPH08227380 A JP H08227380A JP 7282636 A JP7282636 A JP 7282636A JP 28263695 A JP28263695 A JP 28263695A JP H08227380 A JPH08227380 A JP H08227380A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ２つのサブアレイに分割されたインタリーブ
式データ・キャッシュ・アレイを提供する。 【解決手段】 それぞれのサブアレイは複数のキャッシ
ュ線を含み、それぞれのキャッシュ線は、指定のデータ
・ブロックと、パリティ・フィールドと、指定のデータ
・ブロック用の有効アドレスの一部を含む内容アドレス
可能フィールドと、指定のデータ・ブロック用の実アド
レスの一部を含む第２の内容アドレス可能フィールド
と、データ状況フィールドとを含む。有効アドレスと実
アドレス用に２つの個別の内容アドレス可能フィールド
を使用することにより、オフセットと別名の問題を効率
よく解決することができる。個別の有効アドレス・ポー
トと実アドレス・ポートにより、個別のサブアレイ内で
の競合を発生せずにキャッシュに並列アクセスすること
ができる。
式データ・キャッシュ・アレイを提供する。 【解決手段】 それぞれのサブアレイは複数のキャッシ
ュ線を含み、それぞれのキャッシュ線は、指定のデータ
・ブロックと、パリティ・フィールドと、指定のデータ
・ブロック用の有効アドレスの一部を含む内容アドレス
可能フィールドと、指定のデータ・ブロック用の実アド
レスの一部を含む第２の内容アドレス可能フィールド
と、データ状況フィールドとを含む。有効アドレスと実
アドレス用に２つの個別の内容アドレス可能フィールド
を使用することにより、オフセットと別名の問題を効率
よく解決することができる。個別の有効アドレス・ポー
トと実アドレス・ポートにより、個別のサブアレイ内で
の競合を発生せずにキャッシュに並列アクセスすること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、改良型のデータ処
理システムに関し、特に、データ処理システムで使用す
るための改良型のデータ・キャッシュ・アレイに関す
る。より具体的には、本発明は、各キャッシュ線内に複
数の内容アドレス可能フィールドを含む、改良型のイン
タリーブ式データ・キャッシュに関する。
理システムに関し、特に、データ処理システムで使用す
るための改良型のデータ・キャッシュ・アレイに関す
る。より具体的には、本発明は、各キャッシュ線内に複
数の内容アドレス可能フィールドを含む、改良型のイン
タリーブ式データ・キャッシュに関する。
【０００２】
【従来の技術】情報処理用の多くのシステムは、システ
ム・メモリとキャッシュ・メモリの両方を含んでいる。
キャッシュ・メモリは、比較的小さい高速メモリで、シ
ステム・メモリの各部の１つまたは複数からの情報のコ
ピーを格納する。多くの場合、キャッシュ・メモリはシ
ステム・メモリと物理的に異なっている。このようなキ
ャッシュ・メモリは、システムのプロセッサ・デバイス
と一体である場合もあれば、プロセッサとは非一体であ
る場合もある。
ム・メモリとキャッシュ・メモリの両方を含んでいる。
キャッシュ・メモリは、比較的小さい高速メモリで、シ
ステム・メモリの各部の１つまたは複数からの情報のコ
ピーを格納する。多くの場合、キャッシュ・メモリはシ
ステム・メモリと物理的に異なっている。このようなキ
ャッシュ・メモリは、システムのプロセッサ・デバイス
と一体である場合もあれば、プロセッサとは非一体であ
る場合もある。
【０００３】システム・メモリの一部からキャッシュ・
メモリに情報をコピーすることができる。キャッシュ・
メモリ内の情報は、その後、変更することができる。ま
た、キャッシュ・メモリからの変更済み情報は、システ
ム・メモリの一部にコピーして戻すことができる。した
がって、キャッシュ・メモリ内の情報をシステム・メモ
リ内のその位置に対して相対的にマッピングすることが
重要である。
メモリに情報をコピーすることができる。キャッシュ・
メモリ内の情報は、その後、変更することができる。ま
た、キャッシュ・メモリからの変更済み情報は、システ
ム・メモリの一部にコピーして戻すことができる。した
がって、キャッシュ・メモリ内の情報をシステム・メモ
リ内のその位置に対して相対的にマッピングすることが
重要である。
【０００４】情報をキャッシュするための従来の技法と
しては、直接マッピング、セットアソシアティブ・マッ
ピング、完全アソシアティブ・マッピングなどがある。
直接マッピング技法の欠点は、可能なすべてのアドレス
の範囲が複数のサブセットに論理的に配置された状態
で、いつでも一度に各サブセットのそれぞれのアドレス
の１つに関する情報だけを格納するためにキャッシュ・
メモリを割り振る場合がある点である。
しては、直接マッピング、セットアソシアティブ・マッ
ピング、完全アソシアティブ・マッピングなどがある。
直接マッピング技法の欠点は、可能なすべてのアドレス
の範囲が複数のサブセットに論理的に配置された状態
で、いつでも一度に各サブセットのそれぞれのアドレス
の１つに関する情報だけを格納するためにキャッシュ・
メモリを割り振る場合がある点である。
【０００５】セットアソシアティブ技法の欠点は、キャ
ッシュ・メモリから情報を出力した後で、アドレス比較
に応じてその情報の一部を選択しなければならず、その
結果、キャッシュ・メモリから出力された情報の選択が
遅延される点である。また、完全アソシアティブ・キャ
ッシュ技法は、いわゆる「内容アドレス可能メモリ」
（ＣＡＭ）アレイを使用して開発されたものであるが、
このような技法は比較的高価で、複雑かつ低速である。
ッシュ・メモリから情報を出力した後で、アドレス比較
に応じてその情報の一部を選択しなければならず、その
結果、キャッシュ・メモリから出力された情報の選択が
遅延される点である。また、完全アソシアティブ・キャ
ッシュ技法は、いわゆる「内容アドレス可能メモリ」
（ＣＡＭ）アレイを使用して開発されたものであるが、
このような技法は比較的高価で、複雑かつ低速である。
【０００６】したがって、キャッシュ回路の複雑さと、
データを正常に取り出せる速度とを最小限にしながら、
大量のデータをキャッシュすることができる、情報をキ
ャッシュするための方法およびシステムに対する必要性
が生じている。
データを正常に取り出せる速度とを最小限にしながら、
大量のデータをキャッシュすることができる、情報をキ
ャッシュするための方法およびシステムに対する必要性
が生じている。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
一目的は、改良型のデータ処理システムを提供すること
にある。
一目的は、改良型のデータ処理システムを提供すること
にある。
【０００８】本発明の他の目的は、データ処理システム
で使用するための改良型のデータ・キャッシュ・アレイ
を提供することにある。
で使用するための改良型のデータ・キャッシュ・アレイ
を提供することにある。
【０００９】本発明の他の目的は、データ処理システム
で使用可能な、各キャッシュ線内に複数の内容アドレス
可能フィールドを含む改良型のインタリーブ式データ・
キャッシュ・アレイを提供することにある。
で使用可能な、各キャッシュ線内に複数の内容アドレス
可能フィールドを含む改良型のインタリーブ式データ・
キャッシュ・アレイを提供することにある。
【００１０】
【課題を解決するための手段】上記の目的は、以下に説
明するように達成される。データ処理システム内で使用
するために、２つのサブアレイに分割されたインタリー
ブ式データ・キャッシュ・アレイを提供する。それぞれ
のサブアレイは複数のキャッシュ線を含み、それぞれの
キャッシュ線は、指定のデータ・ブロックと、パリティ
・フィールドと、指定のデータ・ブロック用の有効アド
レスの一部を含む内容アドレス可能フィールドと、指定
のデータ・ブロック用の実アドレスの一部を含む第２の
内容アドレス可能フィールドと、データ状況フィールド
とを含む。有効アドレスと実アドレス用に２つの個別の
内容アドレス可能フィールドを使用することにより、オ
フセットと別名の問題を効率よく解決することができ
る。このデータ・キャッシュは、それぞれの合同クラス
が同一の下位アドレス・ビットを有する最高８つの項目
を含む、８ウェイ・セットアソシアティブ・キャッシュ
として配置されていることが好ましい。個別の有効アド
レス・ポートと実アドレス・ポートにより、個別のサブ
アレイ内での競合を発生せずにキャッシュに並列アクセ
スすることができ、有効アドレス・ポートと実アドレス
・ポートの両方による単一サブアレイへの同時アクセス
の試行のためにサブアレイ・アービトレーション論理回
路が設けられている。
明するように達成される。データ処理システム内で使用
するために、２つのサブアレイに分割されたインタリー
ブ式データ・キャッシュ・アレイを提供する。それぞれ
のサブアレイは複数のキャッシュ線を含み、それぞれの
キャッシュ線は、指定のデータ・ブロックと、パリティ
・フィールドと、指定のデータ・ブロック用の有効アド
レスの一部を含む内容アドレス可能フィールドと、指定
のデータ・ブロック用の実アドレスの一部を含む第２の
内容アドレス可能フィールドと、データ状況フィールド
とを含む。有効アドレスと実アドレス用に２つの個別の
内容アドレス可能フィールドを使用することにより、オ
フセットと別名の問題を効率よく解決することができ
る。このデータ・キャッシュは、それぞれの合同クラス
が同一の下位アドレス・ビットを有する最高８つの項目
を含む、８ウェイ・セットアソシアティブ・キャッシュ
として配置されていることが好ましい。個別の有効アド
レス・ポートと実アドレス・ポートにより、個別のサブ
アレイ内での競合を発生せずにキャッシュに並列アクセ
スすることができ、有効アドレス・ポートと実アドレス
・ポートの両方による単一サブアレイへの同時アクセス
の試行のためにサブアレイ・アービトレーション論理回
路が設けられている。
【００１１】本発明の上記ならびに追加の目的、特徴、
利点は、以下の詳細な説明で明らかになるであろう。
利点は、以下の詳細な説明で明らかになるであろう。
【００１２】本発明の特性を示すと思われる新規の特徴
は、特許請求の範囲に示されている。しかし、本発明そ
のもの、ならびに好ましい使用方法、本発明の追加の目
的および利点については、添付図面に関連して以下に示
す実施例の詳細な説明を参照することにより、最もよく
理解できるであろう。
は、特許請求の範囲に示されている。しかし、本発明そ
のもの、ならびに好ましい使用方法、本発明の追加の目
的および利点については、添付図面に関連して以下に示
す実施例の詳細な説明を参照することにより、最もよく
理解できるであろう。
【００１３】
【発明の実施の形態】ここで添付図面、特に図１〜３を
参照するが、これらの図には、先行技術により情報をキ
ャッシュするためのマッピング技法の例の概念図が示さ
れている。キャッシュ・ディレクトリ１０はｐ＝２k＝
８個の項目を有し、それぞれの項目はキャッシュ・メモ
リ内のそれぞれの情報ブロックに関連づけられている。
マトリックス１２はｑ＝２m+k＝６４個の８進アドレス
を有し、それぞれのアドレスは２次メモリ内のそれぞれ
の情報ブロックを表している。図１〜３は、マトリック
ス１２の各ブロックとともにそのブロックの関連アドレ
スを示している。マトリックス１２のｑ個の８進アドレ
スのそれぞれは、ｍ＋ｋ＝６個のアドレス・ビットを有
する。
参照するが、これらの図には、先行技術により情報をキ
ャッシュするためのマッピング技法の例の概念図が示さ
れている。キャッシュ・ディレクトリ１０はｐ＝２k＝
８個の項目を有し、それぞれの項目はキャッシュ・メモ
リ内のそれぞれの情報ブロックに関連づけられている。
マトリックス１２はｑ＝２m+k＝６４個の８進アドレス
を有し、それぞれのアドレスは２次メモリ内のそれぞれ
の情報ブロックを表している。図１〜３は、マトリック
ス１２の各ブロックとともにそのブロックの関連アドレ
スを示している。マトリックス１２のｑ個の８進アドレ
スのそれぞれは、ｍ＋ｋ＝６個のアドレス・ビットを有
する。
【００１４】図１は直接マッピング技法を示すものであ
る。図１のマトリックス１２とディレクトリ１０はｐ＝
２k＝８個の合同クラスに論理的に配置されている。合
同クラスは、あるアドレスの下位ｋビットのアドレス・
ビットによって指定される。したがって、各合同クラス
は複数のアドレスを含み、そのすべてが同じ下位ｋビッ
トのアドレス・ビットを共用することができる。図１で
は、ｋ＝３であり、ｍ＝３である。
る。図１のマトリックス１２とディレクトリ１０はｐ＝
２k＝８個の合同クラスに論理的に配置されている。合
同クラスは、あるアドレスの下位ｋビットのアドレス・
ビットによって指定される。したがって、各合同クラス
は複数のアドレスを含み、そのすべてが同じ下位ｋビッ
トのアドレス・ビットを共用することができる。図１で
は、ｋ＝３であり、ｍ＝３である。
【００１５】たとえば、図１の１つの合同クラスは、下
位３ビットのアドレス・ビットが８進数の７になるすべ
てのアドレスを含む。この合同クラスは、０７、１７、
２７、３７、４７、５７、６７、７７という８進アドレ
スを含む。同様に、別の合同クラスは、０２、１２、２
２、３２、４２、５２、６２、７２という８進アドレス
を含む。
位３ビットのアドレス・ビットが８進数の７になるすべ
てのアドレスを含む。この合同クラスは、０７、１７、
２７、３７、４７、５７、６７、７７という８進アドレ
スを含む。同様に、別の合同クラスは、０２、１２、２
２、３２、４２、５２、６２、７２という８進アドレス
を含む。
【００１６】図１の各合同クラスは、キャッシュ・ディ
レクトリ１０内の事前割当ての関連項目をそれぞれ１つ
ずつ有する。したがって、キャッシュ・メモリは、いつ
でも一度に１つの合同クラスの単一アドレスに関する情
報だけを格納し、この単一アドレスは、キャッシュ・デ
ィレクトリ１０のその合同クラスの関連項目に指定され
る。たとえば、その合同クラスの関連項目では、キャッ
シュ・ディレクトリ１０は、単一アドレスの上位ｍビッ
トのアドレス・ビットを含むタグを格納することができ
る。図１では、ｍ＝３である。
レクトリ１０内の事前割当ての関連項目をそれぞれ１つ
ずつ有する。したがって、キャッシュ・メモリは、いつ
でも一度に１つの合同クラスの単一アドレスに関する情
報だけを格納し、この単一アドレスは、キャッシュ・デ
ィレクトリ１０のその合同クラスの関連項目に指定され
る。たとえば、その合同クラスの関連項目では、キャッ
シュ・ディレクトリ１０は、単一アドレスの上位ｍビッ
トのアドレス・ビットを含むタグを格納することができ
る。図１では、ｍ＝３である。
【００１７】一例として、図１では、下位３ビットのア
ドレス・ビットが８進数の５になる８個のアドレスによ
れば、キャッシュ・ディレクトリ１０は、そのタグ値が
８進数の４になる８進アドレス４５に関する情報だけを
キャッシュ・メモリが格納することを示している。同様
に、下位アドレス・ビットが８進数の１になる８個のア
ドレスによれば、キャッシュ・ディレクトリ１０は、８
進アドレス３１に関する情報だけをキャッシュ・メモリ
が格納することを示している。
ドレス・ビットが８進数の５になる８個のアドレスによ
れば、キャッシュ・ディレクトリ１０は、そのタグ値が
８進数の４になる８進アドレス４５に関する情報だけを
キャッシュ・メモリが格納することを示している。同様
に、下位アドレス・ビットが８進数の１になる８個のア
ドレスによれば、キャッシュ・ディレクトリ１０は、８
進アドレス３１に関する情報だけをキャッシュ・メモリ
が格納することを示している。
【００１８】したがって、アドレスＡＤＤＲの下位ｋビ
ットのアドレス・ビットは、ＡＤＤＲという合同クラス
を指定する。さらに、下位ｋビットのアドレス・ビット
は、２進復号化によりキャッシュ・ディレクトリ１０内
のその合同クラスの関連項目と、キャッシュ・メモリ内
のそれに関連する情報ブロックとにアクセスするための
インデックスとして機能する。キャッシュ・ディレクト
リ１０のインデックス付き項目が読み取られ、ＡＤＤＲ
と比較される。ＡＤＤＲがインデックス項目と一致する
場合は、キャッシュ・メモリのインデックス・ブロック
がＡＤＤＲに関する情報を格納する。
ットのアドレス・ビットは、ＡＤＤＲという合同クラス
を指定する。さらに、下位ｋビットのアドレス・ビット
は、２進復号化によりキャッシュ・ディレクトリ１０内
のその合同クラスの関連項目と、キャッシュ・メモリ内
のそれに関連する情報ブロックとにアクセスするための
インデックスとして機能する。キャッシュ・ディレクト
リ１０のインデックス付き項目が読み取られ、ＡＤＤＲ
と比較される。ＡＤＤＲがインデックス項目と一致する
場合は、キャッシュ・メモリのインデックス・ブロック
がＡＤＤＲに関する情報を格納する。
【００１９】直接マッピング技法の欠点は、１つのアド
レスの情報をキャッシュ・メモリに格納することによっ
て、同一合同クラスの他のすべてのアドレスに関する情
報の格納が除外される点である。合同クラスの数
（２k）がキャッシュ・ディレクトリ１０内の項目の数
（２k）に制限され、このため、多数のアドレスがキャ
ッシュ・ディレクトリ１０内の単一項目を共用せざるを
得なくなるということにより、この欠点はさらに増大す
る。同様に、単一合同クラスのすべてのアドレスはキャ
ッシュ・メモリ内の単一項目を共用せざるを得ない。
レスの情報をキャッシュ・メモリに格納することによっ
て、同一合同クラスの他のすべてのアドレスに関する情
報の格納が除外される点である。合同クラスの数
（２k）がキャッシュ・ディレクトリ１０内の項目の数
（２k）に制限され、このため、多数のアドレスがキャ
ッシュ・ディレクトリ１０内の単一項目を共用せざるを
得なくなるということにより、この欠点はさらに増大す
る。同様に、単一合同クラスのすべてのアドレスはキャ
ッシュ・メモリ内の単一項目を共用せざるを得ない。
【００２０】図２は、ｎ＝２の場合のｎウェイ・セット
アソシアティブ・マッピング技法を示すものである。図
２のマトリックス１２とディレクトリ１０は、ｐ／ｎ＝
４個の合同クラスに論理的に配置されている。合同クラ
スは、アドレスの下位ｙビットのアドレス・ビットによ
って指定され、ｐ／ｎ＝２yである。したがって、各合
同クラスは複数のアドレスを含み、そのすべてが同一の
下位ｙビットのアドレス・ビットを共用する。図２で
は、ｋ＝３であり、ｙ＝２である。
アソシアティブ・マッピング技法を示すものである。図
２のマトリックス１２とディレクトリ１０は、ｐ／ｎ＝
４個の合同クラスに論理的に配置されている。合同クラ
スは、アドレスの下位ｙビットのアドレス・ビットによ
って指定され、ｐ／ｎ＝２yである。したがって、各合
同クラスは複数のアドレスを含み、そのすべてが同一の
下位ｙビットのアドレス・ビットを共用する。図２で
は、ｋ＝３であり、ｙ＝２である。
【００２１】たとえば、図２の１つの合同クラスは、下
位２ビットのアドレス・ビットが３という値を有するす
べてのアドレスを含む。この合同クラスは、０３、０
７、１３、１７、２３、２７、３３、３７、４３、４
７、５３、５７、６３、６７、７３、７７という８進ア
ドレスを含む。同様に、別の合同クラスは、０１、０
５、１１、１５、２１、２５、３１、３５、４１、４
５、５１、５５、６１、６５、７１、７５という８進ア
ドレスを含む。
位２ビットのアドレス・ビットが３という値を有するす
べてのアドレスを含む。この合同クラスは、０３、０
７、１３、１７、２３、２７、３３、３７、４３、４
７、５３、５７、６３、６７、７３、７７という８進ア
ドレスを含む。同様に、別の合同クラスは、０１、０
５、１１、１５、２１、２５、３１、３５、４１、４
５、５１、５５、６１、６５、７１、７５という８進ア
ドレスを含む。
【００２２】図２のキャッシュ・ディレクトリ１０は、
それぞれ４つのブロックを有する２つの列に論理的に配
置されている。したがって、各合同クラスは、キャッシ
ュ・ディレクトリ１０内の第１および第２の項目からな
る事前割当ての関連セットをそれぞれ１つずつ有する。
したがって、キャッシュ・メモリは、いつでも一度に１
つの合同クラスの第１および第２のアドレスに関する情
報を格納し、この第１および第２のアドレスは、キャッ
シュ・ディレクトリ１０内の第１および第２の項目から
なるその合同クラスの関連セットに指定される。たとえ
ば、第１の関連項目では、キャッシュ・ディレクトリ１
０は、第１のアドレスの上位ｍ＝１ビットのアドレス・
ビットを含む第１のタグを格納することができ、第２の
関連項目では、キャッシュ・ディレクトリ１０は、第２
のアドレスの上位ｍ＝１ビットのアドレス・ビットを含
む第２のタグを格納することができる。図２では、ｍ＝
３である。
それぞれ４つのブロックを有する２つの列に論理的に配
置されている。したがって、各合同クラスは、キャッシ
ュ・ディレクトリ１０内の第１および第２の項目からな
る事前割当ての関連セットをそれぞれ１つずつ有する。
したがって、キャッシュ・メモリは、いつでも一度に１
つの合同クラスの第１および第２のアドレスに関する情
報を格納し、この第１および第２のアドレスは、キャッ
シュ・ディレクトリ１０内の第１および第２の項目から
なるその合同クラスの関連セットに指定される。たとえ
ば、第１の関連項目では、キャッシュ・ディレクトリ１
０は、第１のアドレスの上位ｍ＝１ビットのアドレス・
ビットを含む第１のタグを格納することができ、第２の
関連項目では、キャッシュ・ディレクトリ１０は、第２
のアドレスの上位ｍ＝１ビットのアドレス・ビットを含
む第２のタグを格納することができる。図２では、ｍ＝
３である。
【００２３】一例として、図２では、下位２ビットのア
ドレス・ビットが１という値を有する１６個のアドレス
によれば、キャッシュ・ディレクトリ１０は、８進アド
レス０５と８進アドレス１１に関する情報だけをキャッ
シュ・メモリが格納することを示している。同様に、下
位２ビットのアドレス・ビットが３という値を有する１
６個のアドレスによれば、キャッシュ・ディレクトリ１
０は、８進アドレス４３と８進アドレス１４に関する情
報だけをキャッシュ・メモリが格納することを示してい
る。
ドレス・ビットが１という値を有する１６個のアドレス
によれば、キャッシュ・ディレクトリ１０は、８進アド
レス０５と８進アドレス１１に関する情報だけをキャッ
シュ・メモリが格納することを示している。同様に、下
位２ビットのアドレス・ビットが３という値を有する１
６個のアドレスによれば、キャッシュ・ディレクトリ１
０は、８進アドレス４３と８進アドレス１４に関する情
報だけをキャッシュ・メモリが格納することを示してい
る。
【００２４】したがって、アドレスＡＤＤＲの下位ｙビ
ットのアドレス・ビットは、ＡＤＤＲという合同クラス
を指定する。さらに、下位ｙビットのアドレス・ビット
は、キャッシュ・ディレクトリ１０内の２つの項目から
なるその合同クラスの関連セットと、キャッシュ・メモ
リ内のそれに関連する２つのブロックのセットへのイン
デックスとして機能する。キャッシュ・ディレクトリ１
０の２つのインデックス項目が読み取られ、ＡＤＤＲと
比較される。ＡＤＤＲが一方のインデックス付き項目と
一致する場合は、キャッシュ・メモリの一致項目の関連
ブロックがＡＤＤＲに関する情報を格納する。セットア
ソシアティブ技法の欠点は、キャッシュ・ディレクトリ
１０の２つのインデックス付き項目間の選択の結果、キ
ャッシュ・メモリから出力される情報の選択が遅延され
る点である。この欠点は、本発明の方法およびシステム
によって克服される。
ットのアドレス・ビットは、ＡＤＤＲという合同クラス
を指定する。さらに、下位ｙビットのアドレス・ビット
は、キャッシュ・ディレクトリ１０内の２つの項目から
なるその合同クラスの関連セットと、キャッシュ・メモ
リ内のそれに関連する２つのブロックのセットへのイン
デックスとして機能する。キャッシュ・ディレクトリ１
０の２つのインデックス項目が読み取られ、ＡＤＤＲと
比較される。ＡＤＤＲが一方のインデックス付き項目と
一致する場合は、キャッシュ・メモリの一致項目の関連
ブロックがＡＤＤＲに関する情報を格納する。セットア
ソシアティブ技法の欠点は、キャッシュ・ディレクトリ
１０の２つのインデックス付き項目間の選択の結果、キ
ャッシュ・メモリから出力される情報の選択が遅延され
る点である。この欠点は、本発明の方法およびシステム
によって克服される。
【００２５】最後に図３は、完全アソシアティブ・マッ
ピング技法を示すものである。図３のマトリックス１２
とディレクトリ１０は、複数の合同クラスに論理的に配
置されていない。したがって、キャッシュ・メモリは、
いつでも一度に８個のアドレスからなる任意のグループ
に関する情報を格納することができ、この８個のアドレ
スは、キャッシュ・ディレクトリ１０の８個の項目に指
定される。たとえば、キャッシュ・ディレクトリ１０
は、８個のタグを格納することができ、それぞれが１つ
のアドレスの全ビットを含む。
ピング技法を示すものである。図３のマトリックス１２
とディレクトリ１０は、複数の合同クラスに論理的に配
置されていない。したがって、キャッシュ・メモリは、
いつでも一度に８個のアドレスからなる任意のグループ
に関する情報を格納することができ、この８個のアドレ
スは、キャッシュ・ディレクトリ１０の８個の項目に指
定される。たとえば、キャッシュ・ディレクトリ１０
は、８個のタグを格納することができ、それぞれが１つ
のアドレスの全ビットを含む。
【００２６】図３のキャッシュ・ディレクトリ１０は、
（ｐ＝８個のＣＡＭ項目）×（ｍ＋ｋ＝６個のアドレス
・ビット）からなる１つの内容アドレス可能メモリ（Ｃ
ＡＭ）アレイとして構造化されている。ＣＡＭアレイと
して、キャッシュ・ディレクトリ１０はアドレスＡＤＤ
Ｒを入力し、それを８個のＣＡＭ項目内のすべてのアド
レスと同時に比較する。ＡＤＤＲがいずれかのＣＡＭ項
目のアドレスと一致する場合は、ＡＤＤＲに関する情報
を格納するキャッシュ・メモリ・ブロックを直接選択す
るために一致線１４ａ〜１４ｈのそれぞれをアサートす
る。したがって、キャッシュ・ディレクトリ１０は、キ
ャッシュ・メモリ用の復号器およびアクセス機構として
機能する。
（ｐ＝８個のＣＡＭ項目）×（ｍ＋ｋ＝６個のアドレス
・ビット）からなる１つの内容アドレス可能メモリ（Ｃ
ＡＭ）アレイとして構造化されている。ＣＡＭアレイと
して、キャッシュ・ディレクトリ１０はアドレスＡＤＤ
Ｒを入力し、それを８個のＣＡＭ項目内のすべてのアド
レスと同時に比較する。ＡＤＤＲがいずれかのＣＡＭ項
目のアドレスと一致する場合は、ＡＤＤＲに関する情報
を格納するキャッシュ・メモリ・ブロックを直接選択す
るために一致線１４ａ〜１４ｈのそれぞれをアサートす
る。したがって、キャッシュ・ディレクトリ１０は、キ
ャッシュ・メモリ用の復号器およびアクセス機構として
機能する。
【００２７】完全アソシアティブ技法の欠点は、（ｍ＋
ｋ個のアドレス・ビット線）×ｐ個の一致線を有するＣ
ＡＭアレイの費用、複雑さ、速度低下である。これは、
２次メモリ・ブロックの数（ｑ＝２m+k）とともにアド
レス・ビットの数（ｍ＋ｋ）が増すにつれて特に当ては
まることである。
ｋ個のアドレス・ビット線）×ｐ個の一致線を有するＣ
ＡＭアレイの費用、複雑さ、速度低下である。これは、
２次メモリ・ブロックの数（ｑ＝２m+k）とともにアド
レス・ビットの数（ｍ＋ｋ）が増すにつれて特に当ては
まることである。
【００２８】次に図４を参照すると、同図には、本発明
により情報をキャッシュするためのセミアソシアティブ
・マッピング技法の概念図が示されている。図示の通
り、キャッシュ・ディレクトリ３０はｐ＝２k＝８個の
項目（または「位置」）を有し、それぞれの項目は本発
明により提供されるキャッシュ・メモリ内のそれぞれの
情報ブロック（または位置）に関連づけられている。マ
トリックス３２が示されているが、これはｑ＝２m+k＝
６４個の８進アドレスを含み、それぞれのアドレスは図
５に示す２次メモリ内のそれぞれの情報ブロック（また
は「位置」）を表している。マトリックス３２のｑ個の
８進アドレスのそれぞれはｍ＋ｋ＝６個のアドレス・ビ
ットを有する。
により情報をキャッシュするためのセミアソシアティブ
・マッピング技法の概念図が示されている。図示の通
り、キャッシュ・ディレクトリ３０はｐ＝２k＝８個の
項目（または「位置」）を有し、それぞれの項目は本発
明により提供されるキャッシュ・メモリ内のそれぞれの
情報ブロック（または位置）に関連づけられている。マ
トリックス３２が示されているが、これはｑ＝２m+k＝
６４個の８進アドレスを含み、それぞれのアドレスは図
５に示す２次メモリ内のそれぞれの情報ブロック（また
は「位置」）を表している。マトリックス３２のｑ個の
８進アドレスのそれぞれはｍ＋ｋ＝６個のアドレス・ビ
ットを有する。
【００２９】図４に示すように、マトリックス３２とデ
ィレクトリ３０は２(k+j)個の合同クラスに論理的に配
置されており、２kは１次合同クラスの数であり、２jは
２次合同クラス（「合同サブクラス」）の数である。図
４では、ｐ＊２＝２(k+j)＝１６であるので、ｋ＝３か
つｊ＝１である。１次／２次合同クラスは１つのアドレ
スのインデックス（ｋ＋ｊ）アドレス・ビットによって
指定される。したがって、各合同クラスは複数のアドレ
スを含み、そのすべてが同じインデックス（ｋ＋ｊ）ア
ドレス・ビットを共用する。
ィレクトリ３０は２(k+j)個の合同クラスに論理的に配
置されており、２kは１次合同クラスの数であり、２jは
２次合同クラス（「合同サブクラス」）の数である。図
４では、ｐ＊２＝２(k+j)＝１６であるので、ｋ＝３か
つｊ＝１である。１次／２次合同クラスは１つのアドレ
スのインデックス（ｋ＋ｊ）アドレス・ビットによって
指定される。したがって、各合同クラスは複数のアドレ
スを含み、そのすべてが同じインデックス（ｋ＋ｊ）ア
ドレス・ビットを共用する。
【００３０】たとえば、図４の１つの合同クラスは、そ
のインデックス（ｋ＋ｊ）アドレス・ビットが０００１
になるすべてのアドレスを含む。この合同クラスは０
１、２１、４１、６１という８進アドレスを含む。同様
に、別の合同クラス（そのインデックス（ｋ＋ｊ）アド
レス・ビットが１００１になる）は１１、３１、５１、
７１という８進アドレスを含む。
のインデックス（ｋ＋ｊ）アドレス・ビットが０００１
になるすべてのアドレスを含む。この合同クラスは０
１、２１、４１、６１という８進アドレスを含む。同様
に、別の合同クラス（そのインデックス（ｋ＋ｊ）アド
レス・ビットが１００１になる）は１１、３１、５１、
７１という８進アドレスを含む。
【００３１】好ましい実施例の重要な態様では、キャッ
シュ・ディレクトリ３０内の項目に合同クラスが事前割
当てされていない。むしろ、合同クラスは、キャッシュ
・ディレクトリ３０内の項目に動的に関連づけられてい
る（または「割り振られている」）。したがって、キャ
ッシュ・ディレクトリ３０の各項目は、複数の合同クラ
スの複数の２次メモリ・ブロックのいずれかにキャッシ
ュ・メモリ・ブロックを関連づけることができる。
シュ・ディレクトリ３０内の項目に合同クラスが事前割
当てされていない。むしろ、合同クラスは、キャッシュ
・ディレクトリ３０内の項目に動的に関連づけられてい
る（または「割り振られている」）。したがって、キャ
ッシュ・ディレクトリ３０の各項目は、複数の合同クラ
スの複数の２次メモリ・ブロックのいずれかにキャッシ
ュ・メモリ・ブロックを関連づけることができる。
【００３２】したがって、２k+j個の合同クラスのうち
の最高２k個は、いつでも一度に任意のグループ化およ
び任意の順序でキャッシュ・ディレクトリ３０内のそれ
ぞれの関連項目を有する。したがって、キャッシュ・メ
モリは、いつでも一度に任意のグループ化および任意の
順序で２(k+j)個の合同クラスのうちの最高２k個に関す
る情報を格納する。１つの合同クラスの値は、キャッシ
ュ・ディレクトリ３０内でその合同クラスに動的に関連
づけられた項目のｋ＋ｊ個のＣＡＭセルに格納される。
キャッシュ・ディレクトリ３０内の合同クラスの関連項
目では、その合同クラスの複数のアドレスの１つが指定
される。たとえば、キャッシュ・ディレクトリ３０は、
そのアドレスの上位（ｍ−ｊ）ビットのアドレス・ビッ
トを含むタグを合同クラスの関連項目に格納することが
できる。図４では、ｍ＝３である。
の最高２k個は、いつでも一度に任意のグループ化およ
び任意の順序でキャッシュ・ディレクトリ３０内のそれ
ぞれの関連項目を有する。したがって、キャッシュ・メ
モリは、いつでも一度に任意のグループ化および任意の
順序で２(k+j)個の合同クラスのうちの最高２k個に関す
る情報を格納する。１つの合同クラスの値は、キャッシ
ュ・ディレクトリ３０内でその合同クラスに動的に関連
づけられた項目のｋ＋ｊ個のＣＡＭセルに格納される。
キャッシュ・ディレクトリ３０内の合同クラスの関連項
目では、その合同クラスの複数のアドレスの１つが指定
される。たとえば、キャッシュ・ディレクトリ３０は、
そのアドレスの上位（ｍ−ｊ）ビットのアドレス・ビッ
トを含むタグを合同クラスの関連項目に格納することが
できる。図４では、ｍ＝３である。
【００３３】一例として、図４では、そのインデックス
（ｋ＋ｊ）アドレス・ビットが１１０１になる４個のア
ドレス（８進アドレス１５、３５、５５、７５）によれ
ば、キャッシュ・ディレクトリ３０は、８進アドレス５
５に関する情報をキャッシュ・メモリが格納することを
示している。このような状況では、キャッシュ・ディレ
クトリ３０の合同クラスの項目のＣＡＭビット部分にｋ
＋ｊ個のインデックス・ビット１１０１が格納され、キ
ャッシュ・ディレクトリ３０の合同クラスの項目のタグ
部分にｍ−ｊ個のタグ・ビットが格納される。比較する
と、キャッシュ・ディレクトリ３０は、そのインデック
ス（ｋ＋ｊ）アドレス・ビットが００１１になる４個の
アドレス（８進アドレス０３、２３、４３、６３）のい
ずれに関する情報もキャッシュ・メモリが格納しないこ
とを示している。
（ｋ＋ｊ）アドレス・ビットが１１０１になる４個のア
ドレス（８進アドレス１５、３５、５５、７５）によれ
ば、キャッシュ・ディレクトリ３０は、８進アドレス５
５に関する情報をキャッシュ・メモリが格納することを
示している。このような状況では、キャッシュ・ディレ
クトリ３０の合同クラスの項目のＣＡＭビット部分にｋ
＋ｊ個のインデックス・ビット１１０１が格納され、キ
ャッシュ・ディレクトリ３０の合同クラスの項目のタグ
部分にｍ−ｊ個のタグ・ビットが格納される。比較する
と、キャッシュ・ディレクトリ３０は、そのインデック
ス（ｋ＋ｊ）アドレス・ビットが００１１になる４個の
アドレス（８進アドレス０３、２３、４３、６３）のい
ずれに関する情報もキャッシュ・メモリが格納しないこ
とを示している。
【００３４】実施例の特定の合同クラスには、キャッシ
ュ・ディレクトリ３０内の１つの関連項目だけが割り当
てられ、キャッシュ・ディレクトリがいつでも一度にそ
の特定の合同クラスの１つのアドレスに関する情報だけ
を格納できるようになっている。比較すると、好ましい
実施例の特定の合同クラスには、任意のグループ化およ
び任意の順序でキャッシュ・ディレクトリ３０内の複数
の関連項目が割り当てられ、キャッシュ・メモリが任意
のグループ化および順序でいつでも一度にその特定の合
同クラスの複数のアドレスに関する情報を格納できるよ
うになっている。
ュ・ディレクトリ３０内の１つの関連項目だけが割り当
てられ、キャッシュ・ディレクトリがいつでも一度にそ
の特定の合同クラスの１つのアドレスに関する情報だけ
を格納できるようになっている。比較すると、好ましい
実施例の特定の合同クラスには、任意のグループ化およ
び任意の順序でキャッシュ・ディレクトリ３０内の複数
の関連項目が割り当てられ、キャッシュ・メモリが任意
のグループ化および順序でいつでも一度にその特定の合
同クラスの複数のアドレスに関する情報を格納できるよ
うになっている。
【００３５】次に図５を参照すると、同図には、システ
ム・バス３０８によって互いに接続されている第１およ
び第２の処理システム３０２および３０４とレベル２
（「Ｌ２」）キャッシュ・コントローラ３０６とを含む
システム例（全体を３００として示す）のブロック図が
示されている。Ｌ２キャッシュ・コントローラ３０６
は、実際の４ウェイ・セットアソシアティブ・マッピン
グ技法によりＬ２キャッシュ・メモリ３１２を制御す
る。Ｌ２キャッシュ・メモリ３１２は、実アドレスに応
じてアクセスされる。
ム・バス３０８によって互いに接続されている第１およ
び第２の処理システム３０２および３０４とレベル２
（「Ｌ２」）キャッシュ・コントローラ３０６とを含む
システム例（全体を３００として示す）のブロック図が
示されている。Ｌ２キャッシュ・コントローラ３０６
は、実際の４ウェイ・セットアソシアティブ・マッピン
グ技法によりＬ２キャッシュ・メモリ３１２を制御す
る。Ｌ２キャッシュ・メモリ３１２は、実アドレスに応
じてアクセスされる。
【００３６】処理システム３０２は、プロセッサ３１４
と、Ｌ１キャッシュ・コントローラ３１６と、Ｌ１キャ
ッシュ・メモリ３１８とを含む。Ｌ１キャッシュ・コン
トローラ３１６は、システム・バス３０８と、プロセッ
サ３１４と、Ｌ１キャッシュ・メモリ３１８とに接続さ
れている。Ｌ１キャッシュ・コントローラ３１６は、本
明細書に開示するセミアソシアティブ・マッピング技法
によりＬ１キャッシュ・メモリ３１８を制御する。
と、Ｌ１キャッシュ・コントローラ３１６と、Ｌ１キャ
ッシュ・メモリ３１８とを含む。Ｌ１キャッシュ・コン
トローラ３１６は、システム・バス３０８と、プロセッ
サ３１４と、Ｌ１キャッシュ・メモリ３１８とに接続さ
れている。Ｌ１キャッシュ・コントローラ３１６は、本
明細書に開示するセミアソシアティブ・マッピング技法
によりＬ１キャッシュ・メモリ３１８を制御する。
【００３７】同様に、処理システム３０４は、プロセッ
サ３２０と、Ｌ１キャッシュ・コントローラ３２２と、
Ｌ１キャッシュ・メモリ３２４とを含む。Ｌ１キャッシ
ュ・コントローラ３２２は、システム・バス３０８と、
プロセッサ３２０と、Ｌ１キャッシュ・メモリ３２４と
に接続されている。Ｌ１キャッシュ・コントローラ３２
２は、本明細書に示すセミアソシアティブ・マッピング
技法によりＬ１キャッシュ・メモリ３２４を制御する。
サ３２０と、Ｌ１キャッシュ・コントローラ３２２と、
Ｌ１キャッシュ・メモリ３２４とを含む。Ｌ１キャッシ
ュ・コントローラ３２２は、システム・バス３０８と、
プロセッサ３２０と、Ｌ１キャッシュ・メモリ３２４と
に接続されている。Ｌ１キャッシュ・コントローラ３２
２は、本明細書に示すセミアソシアティブ・マッピング
技法によりＬ１キャッシュ・メモリ３２４を制御する。
【００３８】処理システム３０２は、処理システム３０
２および３０４を代表するものである。特に、Ｌ１キャ
ッシュ・メモリ３１８内の複数ブロックのセットは、Ｌ
２キャッシュ・メモリ３１２内の複数ブロックのサブセ
ットである。また、Ｌ２キャッシュ・メモリ３１２に格
納されたどの情報ブロックもＬ１キャッシュ・メモリ３
１８に同様に格納することができる。
２および３０４を代表するものである。特に、Ｌ１キャ
ッシュ・メモリ３１８内の複数ブロックのセットは、Ｌ
２キャッシュ・メモリ３１２内の複数ブロックのサブセ
ットである。また、Ｌ２キャッシュ・メモリ３１２に格
納されたどの情報ブロックもＬ１キャッシュ・メモリ３
１８に同様に格納することができる。
【００３９】したがって、Ｌ２キャッシュ・メモリ３１
２は、少なくともＬ１キャッシュ・メモリ３１８のブロ
ック・サイズと同規模のブロック・サイズを有する実キ
ャッシュとして編成されることが好ましい。Ｌ１キャッ
シュ・メモリ３１８内の部録の数がｐである場合、Ｌ１
キャッシュ・メモリ３１８には（Ｌ２キャッシュ・メモ
リ３１２に格納されているブロックの総数のうちの）任
意のｐ個のブロックを格納することができる。マルチプ
ロセッサと入出力キャッシュの整合性のため、Ｌ２キャ
ッシュ・メモリ３１２のディレクトリは、Ｌ１キャッシ
ュ・メモリ３１８に格納された各ブロックごとの実アド
レスを格納する。
２は、少なくともＬ１キャッシュ・メモリ３１８のブロ
ック・サイズと同規模のブロック・サイズを有する実キ
ャッシュとして編成されることが好ましい。Ｌ１キャッ
シュ・メモリ３１８内の部録の数がｐである場合、Ｌ１
キャッシュ・メモリ３１８には（Ｌ２キャッシュ・メモ
リ３１２に格納されているブロックの総数のうちの）任
意のｐ個のブロックを格納することができる。マルチプ
ロセッサと入出力キャッシュの整合性のため、Ｌ２キャ
ッシュ・メモリ３１２のディレクトリは、Ｌ１キャッシ
ュ・メモリ３１８に格納された各ブロックごとの実アド
レスを格納する。
【００４０】本明細書に示すタイプのシステムの別名化
はページ細分性でサポートされ、実情報ブロックが様々
な有効アドレスを持てるようになっている。実施例で
は、この様々な有効アドレス（同じ実ブロックの情報に
対応する）がページ・サイズである４キロバイトの整数
倍だけ異なる可能性がある。一例として、Ｌ１キャッシ
ュ・メモリ３１８のサイズが３２キロバイトで、ブロッ
ク・サイズが６４バイトの場合、Ｌ１キャッシュ・メモ
リ３１８は５１２個のブロックを有する。６４バイトの
情報に加え、各ブロックは、実アドレスと様々な状況ビ
ットとを含むディレクトリ情報を有する。
はページ細分性でサポートされ、実情報ブロックが様々
な有効アドレスを持てるようになっている。実施例で
は、この様々な有効アドレス（同じ実ブロックの情報に
対応する）がページ・サイズである４キロバイトの整数
倍だけ異なる可能性がある。一例として、Ｌ１キャッシ
ュ・メモリ３１８のサイズが３２キロバイトで、ブロッ
ク・サイズが６４バイトの場合、Ｌ１キャッシュ・メモ
リ３１８は５１２個のブロックを有する。６４バイトの
情報に加え、各ブロックは、実アドレスと様々な状況ビ
ットとを含むディレクトリ情報を有する。
【００４１】したがって、Ｌ１キャッシュ・メモリ３１
８内の５１２個の情報ブロックのそれぞれは１つの有効
アドレスに関連づけられる。有効アドレスの一部は、各
ブロックの関連有効アドレスのうちの２12〜２c個のビ
ットによって形成される。この実施例では、ｃ＝１９で
あり、有効アドレスの長さは３２ビットまたは６４ビッ
トのいずれかである。有効アドレス（ＥＡ）（図６を参
照）に応じてＬ１キャッシュ・メモリ３１８を探索する
ことにより、１サイクル・ロードが達成される。
８内の５１２個の情報ブロックのそれぞれは１つの有効
アドレスに関連づけられる。有効アドレスの一部は、各
ブロックの関連有効アドレスのうちの２12〜２c個のビ
ットによって形成される。この実施例では、ｃ＝１９で
あり、有効アドレスの長さは３２ビットまたは６４ビッ
トのいずれかである。有効アドレス（ＥＡ）（図６を参
照）に応じてＬ１キャッシュ・メモリ３１８を探索する
ことにより、１サイクル・ロードが達成される。
【００４２】次に図６を参照すると、同図には、本発明
のシステム内で使用可能なアドレス指定方式のグラフ図
が示されている。図示の通り、図６には有効アドレスま
たは仮想アドレス４００がグラフで示されている。有効
アドレス４００は６４ビットを含むことが好ましいが、
本発明のデータ・キャッシュ・アレイではビット０〜ビ
ット４３は使用しない。図示の通り、ビット５８〜６３
（４１０に示す）は有効アドレスのライン・オフセット
を表している。ビット５７（４０８に示す）は本発明の
データ・キャッシュ・アレイ内の２つのサブアレイのう
ちの一方を選択するために使用する。次に、ビット５２
〜５６（４０６に示す）は本発明のデータ・キャッシュ
・アレイの各サブアレイ内の３２個のキャムレットのう
ちの１つを選択するために使用する。本発明の図示の実
施例では、それぞれの「キャムレット」はデータ・キャ
ッシュ・アレイの８本の線を含み、そのレイアウトにつ
いては以下に詳述する。最後に、有効アドレスの８個の
ビットであるビット４４〜５１（４０４に示す）は、本
発明により提供されるデータ・キャッシュ・アレイの各
線内に存在する、「ＥＣＡＭ」タグとも呼ばれる内容ア
ドレス可能メモリ・フィールドを形成する。
のシステム内で使用可能なアドレス指定方式のグラフ図
が示されている。図示の通り、図６には有効アドレスま
たは仮想アドレス４００がグラフで示されている。有効
アドレス４００は６４ビットを含むことが好ましいが、
本発明のデータ・キャッシュ・アレイではビット０〜ビ
ット４３は使用しない。図示の通り、ビット５８〜６３
（４１０に示す）は有効アドレスのライン・オフセット
を表している。ビット５７（４０８に示す）は本発明の
データ・キャッシュ・アレイ内の２つのサブアレイのう
ちの一方を選択するために使用する。次に、ビット５２
〜５６（４０６に示す）は本発明のデータ・キャッシュ
・アレイの各サブアレイ内の３２個のキャムレットのう
ちの１つを選択するために使用する。本発明の図示の実
施例では、それぞれの「キャムレット」はデータ・キャ
ッシュ・アレイの８本の線を含み、そのレイアウトにつ
いては以下に詳述する。最後に、有効アドレスの８個の
ビットであるビット４４〜５１（４０４に示す）は、本
発明により提供されるデータ・キャッシュ・アレイの各
線内に存在する、「ＥＣＡＭ」タグとも呼ばれる内容ア
ドレス可能メモリ・フィールドを形成する。
【００４３】次に、ブロック４１２に示すように、本発
明のシステムで使用可能な実アドレス例について説明す
る。上記のように、６個のビットであるビット３４〜３
９（４２０に示す）は、実アドレスのライン・オフセッ
トである。ブロック４１８に示すビット３３は、本発明
のデータ・キャッシュ・アレイ内の２つのサブアレイの
うちの一方を選択するために使用し、４１６に示す５個
のビットであるビット２８〜３２は、各サブアレイ内の
３２個のキャムレットのうちの特定のものを選択するた
めに使用する。最後に、４１４に示すように、関連情報
ブロックの実アドレスの２８個のビットは、「ＲＣＡ
Ｍ」と呼ばれる第２の内容アドレス可能フィールド内に
格納される。本明細書には詳しく記載しないが、所望の
アドレスとＥＣＡＭフィールドおよびＲＣＡＭフィール
ド内に格納されたアドレスの一部分とを比較する際にそ
のキャムレットを識別するビットも比較する必要がある
ことが当業者には分かるだろう。
明のシステムで使用可能な実アドレス例について説明す
る。上記のように、６個のビットであるビット３４〜３
９（４２０に示す）は、実アドレスのライン・オフセッ
トである。ブロック４１８に示すビット３３は、本発明
のデータ・キャッシュ・アレイ内の２つのサブアレイの
うちの一方を選択するために使用し、４１６に示す５個
のビットであるビット２８〜３２は、各サブアレイ内の
３２個のキャムレットのうちの特定のものを選択するた
めに使用する。最後に、４１４に示すように、関連情報
ブロックの実アドレスの２８個のビットは、「ＲＣＡ
Ｍ」と呼ばれる第２の内容アドレス可能フィールド内に
格納される。本明細書には詳しく記載しないが、所望の
アドレスとＥＣＡＭフィールドおよびＲＣＡＭフィール
ド内に格納されたアドレスの一部分とを比較する際にそ
のキャムレットを識別するビットも比較する必要がある
ことが当業者には分かるだろう。
【００４４】したがって、図６に示すアドレス指定方式
により、本発明のデータ・キャッシュ・アレイを取り入
れたシステム内の各情報ブロックが、キャッシュ・アレ
イ内の情報ブロックを選択するために有効アドレスの一
部または実アドレスの一部のいずれかとともに使用可能
な、２つの個別の内容アドレス可能フィールドを含むこ
とが当業者には分かるだろう。
により、本発明のデータ・キャッシュ・アレイを取り入
れたシステム内の各情報ブロックが、キャッシュ・アレ
イ内の情報ブロックを選択するために有効アドレスの一
部または実アドレスの一部のいずれかとともに使用可能
な、２つの個別の内容アドレス可能フィールドを含むこ
とが当業者には分かるだろう。
【００４５】次に図７を参照すると、同図には、本発明
により提供されるＣＭＯＳ ＣＡＭセル例の概略電気回
路図が示されている。５００に全体が示されているよう
に、図示のＣＡＭセルは、６トランジスタＳＲＡＭメモ
リ・セル（全体を５０２に示す）と、比較およびＸＯＲ
機能のための追加論理回路（全体を５１６に示す）とを
含んでいる。このＳＲＡＭメモリは、ワード線５１２の
活動化により１対のビット線５０４および５０６に接続
されることが好ましい。ＸＯＲ論理回路の２つの入力
は、基準線対５０８に接続され、一致線１４に出力され
ることが好ましい。本発明のシステムによれば、指定の
ＣＡＭセル内でビット線対５０４および５０６と基準線
対５０８および５１０の両方を使用すると、同一クロッ
ク・サイクル中に比較と読取り／書込みが可能になる。
により提供されるＣＭＯＳ ＣＡＭセル例の概略電気回
路図が示されている。５００に全体が示されているよう
に、図示のＣＡＭセルは、６トランジスタＳＲＡＭメモ
リ・セル（全体を５０２に示す）と、比較およびＸＯＲ
機能のための追加論理回路（全体を５１６に示す）とを
含んでいる。このＳＲＡＭメモリは、ワード線５１２の
活動化により１対のビット線５０４および５０６に接続
されることが好ましい。ＸＯＲ論理回路の２つの入力
は、基準線対５０８に接続され、一致線１４に出力され
ることが好ましい。本発明のシステムによれば、指定の
ＣＡＭセル内でビット線対５０４および５０６と基準線
対５０８および５１０の両方を使用すると、同一クロッ
ク・サイクル中に比較と読取り／書込みが可能になる。
【００４６】動作時は、基準線対５０８および５１０が
強制的にローになり、一致線５１４がハイに事前充電さ
れる。次に、基準線（５０８および５１０）の一方が活
動化され、比較が始まる。基準線上のデータがメモり・
セル内に格納されたデータと一致しない場合は、一致線
５１４が放電される。しかし、基準線上のデータがメモ
り・セル内に格納されたデータと一致する場合は、一致
線５１４が事前充電状態のままになる。一致線５１４の
状態はラッチされることが好ましく、その後、一致線が
事前充電状態にある間にデータの読取りまたは書込みを
続行することができる。
強制的にローになり、一致線５１４がハイに事前充電さ
れる。次に、基準線（５０８および５１０）の一方が活
動化され、比較が始まる。基準線上のデータがメモり・
セル内に格納されたデータと一致しない場合は、一致線
５１４が放電される。しかし、基準線上のデータがメモ
り・セル内に格納されたデータと一致する場合は、一致
線５１４が事前充電状態のままになる。一致線５１４の
状態はラッチされることが好ましく、その後、一致線が
事前充電状態にある間にデータの読取りまたは書込みを
続行することができる。
【００４７】次に図８を参照すると、同図には、本発明
により提供される複数サブアレイ・キャッシュ６００の
高レベル・ブロック図が示されている。図示の通り、複
数サブアレイ・キャッシュ６００は２つのサブアレイ６
０２および６０４を含むことが好ましいが、本明細書を
参照したときに当業者には分かるように、より多数のサ
ブアレイを設けることも可能である。図示の通り、デー
タ・キャッシュ・アレイ・ユニット６００は、３２Ｋバ
イトのキャッシュ・データを収容することが好ましく、
サブアレイ６０２および６０４に物理的に細分化されて
いる。それぞれのサブアレイは２５６本のキャッシュ線
を含むことが好ましく、それぞれのキャッシュ線は、サ
ブアレイ６０２内の６１８および６２８に示すように２
つのセグメントに分割された５１２ビットのデータ・フ
ィールドを含む。また、それぞれのキャッシュ線は、６
４ビットのパリティ・フィールド（図示せず）と、２８
ビットのＲＣＡＭフィールド６２６と、９ビットのＥＣ
ＡＭフィールド６２０と、３ビットのＭＥＳＩフィール
ド６２４とを含むことが好ましい。
により提供される複数サブアレイ・キャッシュ６００の
高レベル・ブロック図が示されている。図示の通り、複
数サブアレイ・キャッシュ６００は２つのサブアレイ６
０２および６０４を含むことが好ましいが、本明細書を
参照したときに当業者には分かるように、より多数のサ
ブアレイを設けることも可能である。図示の通り、デー
タ・キャッシュ・アレイ・ユニット６００は、３２Ｋバ
イトのキャッシュ・データを収容することが好ましく、
サブアレイ６０２および６０４に物理的に細分化されて
いる。それぞれのサブアレイは２５６本のキャッシュ線
を含むことが好ましく、それぞれのキャッシュ線は、サ
ブアレイ６０２内の６１８および６２８に示すように２
つのセグメントに分割された５１２ビットのデータ・フ
ィールドを含む。また、それぞれのキャッシュ線は、６
４ビットのパリティ・フィールド（図示せず）と、２８
ビットのＲＣＡＭフィールド６２６と、９ビットのＥＣ
ＡＭフィールド６２０と、３ビットのＭＥＳＩフィール
ド６２４とを含むことが好ましい。
【００４８】当業者には分かるように、いわゆる「ＭＥ
ＳＩ」状況ビットは一般にデータ・キャッシュ内で使用
される。「ＭＥＳＩ」という用語は、「変更済み」、
「排他」、「共用」、「無効」を表す頭字語である。し
たがって、データ・キャッシュ内の特定の線内のデータ
の状況は、この３つのビットの状況を判定することによ
り、迅速かつ効率よく判定することができる。同様に、
キャッシュ内のデータの状況は、ＭＥＳＩフィールドに
様々なビットを書き込むことにより変更することができ
る。
ＳＩ」状況ビットは一般にデータ・キャッシュ内で使用
される。「ＭＥＳＩ」という用語は、「変更済み」、
「排他」、「共用」、「無効」を表す頭字語である。し
たがって、データ・キャッシュ内の特定の線内のデータ
の状況は、この３つのビットの状況を判定することによ
り、迅速かつ効率よく判定することができる。同様に、
キャッシュ内のデータの状況は、ＭＥＳＩフィールドに
様々なビットを書き込むことにより変更することができ
る。
【００４９】さらに、図８に示すように、それぞれのサ
ブアレイは、関連割振りバッファ６０６および６０８
と、アレイ内のキャッシュ線にデータを送り込むために
使用する関連書込みドライバ６１０および６１２とを含
んでいる。同様に、特定のキャッシュ線からの出力信号
を増幅するために、センス・アンプ６５０および６５２
が設けられている。
ブアレイは、関連割振りバッファ６０６および６０８
と、アレイ内のキャッシュ線にデータを送り込むために
使用する関連書込みドライバ６１０および６１２とを含
んでいる。同様に、特定のキャッシュ線からの出力信号
を増幅するために、センス・アンプ６５０および６５２
が設けられている。
【００５０】図８に示すように、データ・キャッシュ・
アレイ内の各線内に２つの個別の内容アドレス可能フィ
ールドを設けることにより、複数の新規かつ効率的な手
順でその線内のデータにアクセスすることができる。
アレイ内の各線内に２つの個別の内容アドレス可能フィ
ールドを設けることにより、複数の新規かつ効率的な手
順でその線内のデータにアクセスすることができる。
【００５１】次に図９を参照すると、同図には、１つの
キャムレットをより詳細に示す、本発明により提供され
るキャッシュの単一サブアレイの詳細ブロック図が示さ
れている。図示の通り、単一サブアレイ７００について
説明する。前述のように、サブアレイ７００内の各線
は、データ・フィールド７０２および７０４に分割され
た５１２ビットのデータを含んでいる。マルチビット実
アドレス（ＲＣＡＭ）の一部を含む２８ビットの内容ア
ドレス可能フィールドを７０６に示し、８ビットの有効
アドレス内容アドレス可能フィールド（ＥＣＡＭ）をブ
ロック７０８に示す。追加のＭＲＵビット７１０が示さ
れているが、このビットは、２つまたはそれ以上の有効
アドレスが１つの実アドレスにマッピングされるオフセ
ット状況を解決するために、８ビットのＥＣＡＭ内容ア
ドレス可能フィールド７０８とともに使用される。
キャムレットをより詳細に示す、本発明により提供され
るキャッシュの単一サブアレイの詳細ブロック図が示さ
れている。図示の通り、単一サブアレイ７００について
説明する。前述のように、サブアレイ７００内の各線
は、データ・フィールド７０２および７０４に分割され
た５１２ビットのデータを含んでいる。マルチビット実
アドレス（ＲＣＡＭ）の一部を含む２８ビットの内容ア
ドレス可能フィールドを７０６に示し、８ビットの有効
アドレス内容アドレス可能フィールド（ＥＣＡＭ）をブ
ロック７０８に示す。追加のＭＲＵビット７１０が示さ
れているが、このビットは、２つまたはそれ以上の有効
アドレスが１つの実アドレスにマッピングされるオフセ
ット状況を解決するために、８ビットのＥＣＡＭ内容ア
ドレス可能フィールド７０８とともに使用される。
【００５２】参照番号７１２にはＭＥＳＩビットをより
詳細に示すが、本発明の重要な特徴によれば、サブアレ
イ７００には擬似ＬＲＵ（ＰＬＲＵ）論理回路が存在
し、ブロック７１４に示されている。それぞれのキャム
レットは、データ・キャッシュ・アレイ７００の８本の
線を含み、キャッシュ・ミスが発生したり新しいデータ
線のロードが必要になった場合にそのキャムレット内の
特定の線を除去および置換に割り振るために以下に詳述
するような方法で使用することができる個別のＰＬＲＵ
論理回路を含んでいる。
詳細に示すが、本発明の重要な特徴によれば、サブアレ
イ７００には擬似ＬＲＵ（ＰＬＲＵ）論理回路が存在
し、ブロック７１４に示されている。それぞれのキャム
レットは、データ・キャッシュ・アレイ７００の８本の
線を含み、キャッシュ・ミスが発生したり新しいデータ
線のロードが必要になった場合にそのキャムレット内の
特定の線を除去および置換に割り振るために以下に詳述
するような方法で使用することができる個別のＰＬＲＵ
論理回路を含んでいる。
【００５３】また、ブロック７１６にはＰＬＲＵマルチ
プレクサも示されているが、これは、その中のデータの
有効性の欠如に応じてまたはＰＬＲＵ論理回路７１４を
使用して判定した使用状況データに応じてキャムレット
内の特定の線を割り振ることができるようにするため
に、以下に詳述するような方法で使用する。
プレクサも示されているが、これは、その中のデータの
有効性の欠如に応じてまたはＰＬＲＵ論理回路７１４を
使用して判定した使用状況データに応じてキャムレット
内の特定の線を割り振ることができるようにするため
に、以下に詳述するような方法で使用する。
【００５４】出力バッファとセンス・アンプ７１８およ
び７２０は、キャッシュ線からデータを読み取るために
従来どおりに使用される。本発明の新規の特徴によれ
ば、それぞれのサブアレイ内部には２つの入力ポートが
設けられている。最高２つの同時アクセスをサポートで
きるように、有効アドレス（ＥＡ）入力ポートと実アド
レス（ＲＡ）入力ポートが設けられている。したがっ
て、１つの有効アドレス（ＥＡ）ポートと１つの実アド
レス（ＲＡ）ポートを使用して、同一サイクル中にその
アレイに同時アクセスすることができる。有効アドレス
（ＥＡ）ポートと実アドレス（ＲＡ）ポートを使用して
同一サブアレイの同時アクセスを試みた場合に、優先順
位の低いサイクルをブロックして、優先順位の高いサイ
クルがサブアレイにアクセスできるようにするために、
読取り制御およびアービトレーション論理回路７２２が
設けられている。この技法の例外は、有効アドレス（Ｅ
Ａ）サイクルのいずれかと同時にＳＮＯＯＰアクセスを
実行できるように、ＭＥＳＩビットのアクセス用に第２
のワード線を実現することにより、以下に詳述するよう
な方法でいわゆる「ＳＮＯＯＰ」サイクルが提供される
点である。
び７２０は、キャッシュ線からデータを読み取るために
従来どおりに使用される。本発明の新規の特徴によれ
ば、それぞれのサブアレイ内部には２つの入力ポートが
設けられている。最高２つの同時アクセスをサポートで
きるように、有効アドレス（ＥＡ）入力ポートと実アド
レス（ＲＡ）入力ポートが設けられている。したがっ
て、１つの有効アドレス（ＥＡ）ポートと１つの実アド
レス（ＲＡ）ポートを使用して、同一サイクル中にその
アレイに同時アクセスすることができる。有効アドレス
（ＥＡ）ポートと実アドレス（ＲＡ）ポートを使用して
同一サブアレイの同時アクセスを試みた場合に、優先順
位の低いサイクルをブロックして、優先順位の高いサイ
クルがサブアレイにアクセスできるようにするために、
読取り制御およびアービトレーション論理回路７２２が
設けられている。この技法の例外は、有効アドレス（Ｅ
Ａ）サイクルのいずれかと同時にＳＮＯＯＰアクセスを
実行できるように、ＭＥＳＩビットのアクセス用に第２
のワード線を実現することにより、以下に詳述するよう
な方法でいわゆる「ＳＮＯＯＰ」サイクルが提供される
点である。
【００５５】最後に、書込みドライバおよび関連の多重
装置（７３２および７３４に示す）とともに書込み制御
装置７３０を使用すると、データ・キャッシュ・アレイ
内のデータを書き込むことができる。さらに図９を参照
すると、初期キャッシュ探索時にＥＣＡＭフィールド内
の一致を獲得しようと試みる場合に有効アドレスの一部
しか使用しないので、有効アドレスのうちの使用した部
分が「ヒット」を示しても、そのＥＣＡＭフィールドに
関連するデータが適切なデータではないという状況が発
生する可能性がある。このような状況は、アドレス「オ
フセット」状態と呼ばれている。この状況は、キャッシ
ュ内の項目が所望の部分有効アドレスを含むが、所望の
データの実アドレスがそれに関連づけられていないとき
に発生する。
装置（７３２および７３４に示す）とともに書込み制御
装置７３０を使用すると、データ・キャッシュ・アレイ
内のデータを書き込むことができる。さらに図９を参照
すると、初期キャッシュ探索時にＥＣＡＭフィールド内
の一致を獲得しようと試みる場合に有効アドレスの一部
しか使用しないので、有効アドレスのうちの使用した部
分が「ヒット」を示しても、そのＥＣＡＭフィールドに
関連するデータが適切なデータではないという状況が発
生する可能性がある。このような状況は、アドレス「オ
フセット」状態と呼ばれている。この状況は、キャッシ
ュ内の項目が所望の部分有効アドレスを含むが、所望の
データの実アドレスがそれに関連づけられていないとき
に発生する。
【００５６】さらに、キャッシュ内のＥＣＡＭフィール
ドに収容された有効アドレスの一部が初期探索時に所望
の有効アドレスと一致しないが、所望のデータが依然と
してキャッシュ内に存在する可能性がある場合も考えら
れる。これは、２つの異なる有効アドレスが同一の実ア
ドレスにマッピングされる可能性があるためである。こ
のような状況は、仮想アドレス「エイリアシング」と呼
ばれている。
ドに収容された有効アドレスの一部が初期探索時に所望
の有効アドレスと一致しないが、所望のデータが依然と
してキャッシュ内に存在する可能性がある場合も考えら
れる。これは、２つの異なる有効アドレスが同一の実ア
ドレスにマッピングされる可能性があるためである。こ
のような状況は、仮想アドレス「エイリアシング」と呼
ばれている。
【００５７】２つのＲＣＡＭフィールドが指定のキャム
レット内の同一内容を収容しないようにデータ・キャッ
シュ・アレイに制約が加えられていれば、本発明のデー
タ・キャッシュ・アレイ内で上記の２つの状況を効率よ
く処理することができる。これにより、所与のアドレス
ではキャムレット当たり１本の線だけが一致するように
なる。参照番号７１０に示すように、ＭＲＵビットをＥ
ＣＡＭフィールドの一部として格納し、２つの異なるＥ
ＣＡＭフィールドが同一の格納アドレスを持つがＥＣＡ
Ｍフィールドの一方だけが一致するようにこのＭＲＵビ
ットを使用することができる。すなわち、１つのキャム
レット内に同一ＥＣＡＭアドレス・フィールドの複数コ
ピーが格納されている場合、妥当性検査済みＭＲＵビッ
トを有する特定のＥＣＡＭフィールドだけが一致してい
ると見なされる。
レット内の同一内容を収容しないようにデータ・キャッ
シュ・アレイに制約が加えられていれば、本発明のデー
タ・キャッシュ・アレイ内で上記の２つの状況を効率よ
く処理することができる。これにより、所与のアドレス
ではキャムレット当たり１本の線だけが一致するように
なる。参照番号７１０に示すように、ＭＲＵビットをＥ
ＣＡＭフィールドの一部として格納し、２つの異なるＥ
ＣＡＭフィールドが同一の格納アドレスを持つがＥＣＡ
Ｍフィールドの一方だけが一致するようにこのＭＲＵビ
ットを使用することができる。すなわち、１つのキャム
レット内に同一ＥＣＡＭアドレス・フィールドの複数コ
ピーが格納されている場合、妥当性検査済みＭＲＵビッ
トを有する特定のＥＣＡＭフィールドだけが一致してい
ると見なされる。
【００５８】まず、いわゆる仮想「別名化」ミスについ
て説明する。このシナリオでは、部分有効アドレスを使
用して、参照番号７０８にあるＥＣＡＭと呼ばれる内容
アドレス可能フィールドにアクセスし、所望のサブアレ
イおよびキャムレット内に格納されているＥＣＡＭフィ
ールドはいずれも所望の部分有効アドレスと一致しな
い。したがって、仮想別名化が発生したかどうかを判定
するには、第２のサイクルの実アドレス探索が必要にな
る。
て説明する。このシナリオでは、部分有効アドレスを使
用して、参照番号７０８にあるＥＣＡＭと呼ばれる内容
アドレス可能フィールドにアクセスし、所望のサブアレ
イおよびキャムレット内に格納されているＥＣＡＭフィ
ールドはいずれも所望の部分有効アドレスと一致しな
い。したがって、仮想別名化が発生したかどうかを判定
するには、第２のサイクルの実アドレス探索が必要にな
る。
【００５９】部分有効アドレスを使用して、所望のキャ
ムレット内のＥＣＡＭフィールドが一致しているかどう
かを判定する期間の間、メモリ管理ユニットによってシ
ステム内で所望の有効アドレスを実アドレスに変換する
ことが好ましい。有効アドレスを実アドレスに変換する
数多くの方式は先行技術で既知のものであるので、この
技法については本明細書ではこれ以上説明しない。第２
のサイクルでは、所望の実アドレスの適切な部分を使用
して、実アドレス部分を収容し、別名化アドレス条件を
示す「ヒット」が発生している可能性のある内容アドレ
ス可能フィールド（ＲＣＡＭ）内で一致の位置の特定を
試みる。
ムレット内のＥＣＡＭフィールドが一致しているかどう
かを判定する期間の間、メモリ管理ユニットによってシ
ステム内で所望の有効アドレスを実アドレスに変換する
ことが好ましい。有効アドレスを実アドレスに変換する
数多くの方式は先行技術で既知のものであるので、この
技法については本明細書ではこれ以上説明しない。第２
のサイクルでは、所望の実アドレスの適切な部分を使用
して、実アドレス部分を収容し、別名化アドレス条件を
示す「ヒット」が発生している可能性のある内容アドレ
ス可能フィールド（ＲＣＡＭ）内で一致の位置の特定を
試みる。
【００６０】この結果は、要求したデータが指定のキャ
ムレット内に収容されているが、第１のサイクルの探索
中に使用した有効アドレス・フィールドとは異なる有効
アドレス・フィールドを使用してそのデータがキャッシ
ュに割り振られていることを意味する。このような状況
では、第２のサイクル中にヒット・データとＭＥＳＩ状
況ビットがロード・ユニットに返される。さらに、線を
選択する間に、所望のデータに関連するＥＣＡＭフィー
ルドが、初期探索中に使用した有効アドレスの一部によ
って更新され、その線のＭＲＵビットが「１」に設定さ
れ、今後の探索のためにこのデータ・キャッシュ線が効
果的に単一サイクル・ヒット・ケースになる。
ムレット内に収容されているが、第１のサイクルの探索
中に使用した有効アドレス・フィールドとは異なる有効
アドレス・フィールドを使用してそのデータがキャッシ
ュに割り振られていることを意味する。このような状況
では、第２のサイクル中にヒット・データとＭＥＳＩ状
況ビットがロード・ユニットに返される。さらに、線を
選択する間に、所望のデータに関連するＥＣＡＭフィー
ルドが、初期探索中に使用した有効アドレスの一部によ
って更新され、その線のＭＲＵビットが「１」に設定さ
れ、今後の探索のためにこのデータ・キャッシュ線が効
果的に単一サイクル・ヒット・ケースになる。
【００６１】また、オフセット・ヒット・シナリオが発
生する可能性もある。このような状況では、ＥＣＡＭフ
ィールドにアクセスするために使用した有効アドレスの
一部が所望のキャムレット内でのヒットを示すが、デー
タ・キャッシュ・アレイ内のその線内に格納された実ア
ドレス部分は、変換後にメモり管理ユニットから出力さ
れる実ページ番号とは一致しない。この時点で、対象と
なるデータが一致するＥＣＡＭアドレスを有する線内に
格納されていないと判定されるが、そのデータが異なる
ＥＣＡＭアドレス・フィールドを有する残りのキャムレ
ット位置のいずれかに存在するかどうかはまだ不明であ
る。上記のように、キャムレット内のＲＣＡＭ内容アド
レス可能フィールドは、変換後の実アドレスの一部を使
用してアクセスされ、ＲＣＡＭ内容アドレス可能フィー
ルドがヒットしなかった場合は、要求されたデータが指
定のキャムレット内に存在しないことを示す。
生する可能性もある。このような状況では、ＥＣＡＭフ
ィールドにアクセスするために使用した有効アドレスの
一部が所望のキャムレット内でのヒットを示すが、デー
タ・キャッシュ・アレイ内のその線内に格納された実ア
ドレス部分は、変換後にメモり管理ユニットから出力さ
れる実ページ番号とは一致しない。この時点で、対象と
なるデータが一致するＥＣＡＭアドレスを有する線内に
格納されていないと判定されるが、そのデータが異なる
ＥＣＡＭアドレス・フィールドを有する残りのキャムレ
ット位置のいずれかに存在するかどうかはまだ不明であ
る。上記のように、キャムレット内のＲＣＡＭ内容アド
レス可能フィールドは、変換後の実アドレスの一部を使
用してアクセスされ、ＲＣＡＭ内容アドレス可能フィー
ルドがヒットしなかった場合は、要求されたデータが指
定のキャムレット内に存在しないことを示す。
【００６２】このような状況では、２つのＥＣＡＭがキ
ャムレット内の同一内容を持つ状態を発生せずにＥＣＡ
Ｍフィールドが更新されるように、第１のＥＣＡＭフィ
ールド線のＭＲＵビットをリセットしなければならな
い。第３のサイクルでは、ラッチした有効アドレスを使
用して第１の線と比較し、その線のＭＲＵビットをゼロ
にリセットする。第４のサイクルでは、以下に詳述する
方法でＰＬＲＵ論理回路を使用して置換用の線を選択す
るか、またはＭＥＳＩビットを使用して判定した妥当性
状況に基づいて割振り候補を決定する、割振りサイクル
を実行する。所望のデータとそれに関連するＥＣＡＭお
よびＲＣＡＭフィールドはキャッシュに書き込まれ、そ
の線用のＭＲＵビットが「１」に設定される。その後、
キャッシュ・アレイ内のその線から所望のデータを読み
取ることができる。
ャムレット内の同一内容を持つ状態を発生せずにＥＣＡ
Ｍフィールドが更新されるように、第１のＥＣＡＭフィ
ールド線のＭＲＵビットをリセットしなければならな
い。第３のサイクルでは、ラッチした有効アドレスを使
用して第１の線と比較し、その線のＭＲＵビットをゼロ
にリセットする。第４のサイクルでは、以下に詳述する
方法でＰＬＲＵ論理回路を使用して置換用の線を選択す
るか、またはＭＥＳＩビットを使用して判定した妥当性
状況に基づいて割振り候補を決定する、割振りサイクル
を実行する。所望のデータとそれに関連するＥＣＡＭお
よびＲＣＡＭフィールドはキャッシュに書き込まれ、そ
の線用のＭＲＵビットが「１」に設定される。その後、
キャッシュ・アレイ内のその線から所望のデータを読み
取ることができる。
【００６３】最後に、オフセット状況では別名化ヒット
が発生する可能性がある。このシナリオでは、キャムレ
ット内のＥＣＡＭ内容アドレス可能フィールドにアクセ
スするために使用した有効アドレスの一部がヒットを示
すが、そこに格納されている実アドレス部分は変換後に
メモリ管理ユニットから出力される実ページ番号と一致
しない。この場合も、この時点では、対象となるデータ
がこの特定の線内に格納されていないことが分かってい
るが、異なるＥＣＡＭアドレスを有する他のキャムレッ
ト位置に所望のデータが存在するかどうかは不明であ
る。別名化状況に関して前述したように、第２のサイク
ルでは、ＲＣＡＭ内容アドレス可能フィールドを検査し
て所望の実アドレスとの一致があるかどうかを確認する
が、要求したデータがキャムレット内に存在するもの
の、異なる有効アドレスによってそのデータが割り振ら
れていることを示すヒットが発生する可能性もある。こ
のような状況では、第１の線のＭＲＵビットがリセット
され、第２の線内のＥＣＡＭフィールドが更新され、２
つのＥＣＡＭがキャムレットによって同一内容を持つよ
うな状態を発生せずにこのプロセスが行われる。ＭＲＵ
ビットは「１」に設定され、次にキャッシュから所望の
データが返される。
が発生する可能性がある。このシナリオでは、キャムレ
ット内のＥＣＡＭ内容アドレス可能フィールドにアクセ
スするために使用した有効アドレスの一部がヒットを示
すが、そこに格納されている実アドレス部分は変換後に
メモリ管理ユニットから出力される実ページ番号と一致
しない。この場合も、この時点では、対象となるデータ
がこの特定の線内に格納されていないことが分かってい
るが、異なるＥＣＡＭアドレスを有する他のキャムレッ
ト位置に所望のデータが存在するかどうかは不明であ
る。別名化状況に関して前述したように、第２のサイク
ルでは、ＲＣＡＭ内容アドレス可能フィールドを検査し
て所望の実アドレスとの一致があるかどうかを確認する
が、要求したデータがキャムレット内に存在するもの
の、異なる有効アドレスによってそのデータが割り振ら
れていることを示すヒットが発生する可能性もある。こ
のような状況では、第１の線のＭＲＵビットがリセット
され、第２の線内のＥＣＡＭフィールドが更新され、２
つのＥＣＡＭがキャムレットによって同一内容を持つよ
うな状態を発生せずにこのプロセスが行われる。ＭＲＵ
ビットは「１」に設定され、次にキャッシュから所望の
データが返される。
【００６４】上記の説明を参照すると、有効アドレスま
たは実アドレスのいずれかを使用してキャッシュ線内の
データにアクセスするために使用可能な各キャッシュ線
内の２つの個別の内容アドレス可能フィールドに書き込
むことにより、先行技術で既知のセット・アソシアティ
ブ・キャッシュ設計の高いヒット率を維持しながら、本
発明のデータ・キャッシュ・アレイを完全アソシアティ
ブ・キャッシュ設計よりかなり効率のよいものにするこ
とができることが当業者には分かるだろう。
たは実アドレスのいずれかを使用してキャッシュ線内の
データにアクセスするために使用可能な各キャッシュ線
内の２つの個別の内容アドレス可能フィールドに書き込
むことにより、先行技術で既知のセット・アソシアティ
ブ・キャッシュ設計の高いヒット率を維持しながら、本
発明のデータ・キャッシュ・アレイを完全アソシアティ
ブ・キャッシュ設計よりかなり効率のよいものにするこ
とができることが当業者には分かるだろう。
【００６５】次に図１０を参照すると、同図には、本発
明により提供されるキャッシュ内の割振り制御用のシス
テムを示す高レベル・ブロック図が示されている。図示
の通り、データ・キャッシュ・アレイ内の各キャムレッ
トごとに擬似ＬＲＵ（ＰＬＲＵ）論理回路８０２が設け
られている。擬似ＬＲＵ（ＰＬＲＵ）論理回路８０２
は、一致線８１２に結合されたトランジスタの伝導を制
御するために使用する割振り制御装置８１４に一連の信
号を提供するために使用する。図示の通り、擬似ＬＲＵ
（ＰＬＲＵ）論理回路８０２は、キャムレット内の各線
にこのような制御信号を提供するために使用し、その結
果、８個の制御出力が得られる。
明により提供されるキャッシュ内の割振り制御用のシス
テムを示す高レベル・ブロック図が示されている。図示
の通り、データ・キャッシュ・アレイ内の各キャムレッ
トごとに擬似ＬＲＵ（ＰＬＲＵ）論理回路８０２が設け
られている。擬似ＬＲＵ（ＰＬＲＵ）論理回路８０２
は、一致線８１２に結合されたトランジスタの伝導を制
御するために使用する割振り制御装置８１４に一連の信
号を提供するために使用する。図示の通り、擬似ＬＲＵ
（ＰＬＲＵ）論理回路８０２は、キャムレット内の各線
にこのような制御信号を提供するために使用し、その結
果、８個の制御出力が得られる。
【００６６】前述のように、一致線８１２は、事前充電
され、ＣＡＭセル（８０６、８０８）内に格納されてい
るデータが所望の基準データ・セットと一致しない場合
に応じて放電されることが好ましい。
され、ＣＡＭセル（８０６、８０８）内に格納されてい
るデータが所望の基準データ・セットと一致しない場合
に応じて放電されることが好ましい。
【００６７】以下に詳述するように、擬似ＬＲＵ（ＰＬ
ＲＵ）論理回路８０２は、これらの線の使用状況データ
に基づくか、またはそのキャムレット内の特定の線の妥
当性状況に基づいて、割振り用にキャムレット内の特定
の線を選択するために使用することができる。このた
め、データ・キャッシュ・アレイ内に割振り選択論理回
路を設けることにより、置換のためのデータ・キャッシ
ュ・アレイ内の線の選択が大幅に強化され、バス・ロー
ドが低減されると同時に、ミス・シーケンスを完了する
のに必要なサイクル数も低減される。これは、以下に詳
述するように、データ・キャッシュ・アレイ内の各線の
各ＥＣＡＭフィールド内に追加の変更セルである割振り
制御セルを設けることにより達成される。割振りサイク
ル中、擬似ＬＲＵ（ＰＬＲＵ）論理回路８０２はこの追
加セルを制御するが、すべてのＥＣＡＭ基準線対は強制
的にローになり、ＥＣＡＭ一致線へのその影響は使用不
能になる。これにより、擬似ＬＲＵ（ＰＬＲＵ）論理回
路８０２は、割振りとその他の関連ミス・シーケンス・
サイクルのために１本の線を直接選択できるようにな
る。
ＲＵ）論理回路８０２は、これらの線の使用状況データ
に基づくか、またはそのキャムレット内の特定の線の妥
当性状況に基づいて、割振り用にキャムレット内の特定
の線を選択するために使用することができる。このた
め、データ・キャッシュ・アレイ内に割振り選択論理回
路を設けることにより、置換のためのデータ・キャッシ
ュ・アレイ内の線の選択が大幅に強化され、バス・ロー
ドが低減されると同時に、ミス・シーケンスを完了する
のに必要なサイクル数も低減される。これは、以下に詳
述するように、データ・キャッシュ・アレイ内の各線の
各ＥＣＡＭフィールド内に追加の変更セルである割振り
制御セルを設けることにより達成される。割振りサイク
ル中、擬似ＬＲＵ（ＰＬＲＵ）論理回路８０２はこの追
加セルを制御するが、すべてのＥＣＡＭ基準線対は強制
的にローになり、ＥＣＡＭ一致線へのその影響は使用不
能になる。これにより、擬似ＬＲＵ（ＰＬＲＵ）論理回
路８０２は、割振りとその他の関連ミス・シーケンス・
サイクルのために１本の線を直接選択できるようにな
る。
【００６８】命令キャッシュの場合は、この手法を使用
して、割振りサイクルと、線選択サイクルと、再充填サ
イクルとを１つのサイクルに統合することができる。置
換線のコピー・バックを必要とする可能性のあるデータ
・キャッシュの場合は、この手法により、割振りサイク
ルと、状況／タグ読取りサイクルと、第１のコピー・バ
ック読取りサイクルとを１つのサイクルに統合すること
ができる。タグ線、状況ビット線、データ・ワード線を
選択するのと同じ論理回路を使用してＥＣＡＭワード線
を選択することができるので、ＥＣＡＭフィールドを更
新するために以前は必要だったＥＣＡＭワード線ドライ
バ回路も解消される。したがって、単一ワード線を使用
して、キャッシュ線内のすべてのメモリ素子（ＲＣＡＭ
／ＥＣＡＭ／タグ／状況／データ）を選択することがで
きる。
して、割振りサイクルと、線選択サイクルと、再充填サ
イクルとを１つのサイクルに統合することができる。置
換線のコピー・バックを必要とする可能性のあるデータ
・キャッシュの場合は、この手法により、割振りサイク
ルと、状況／タグ読取りサイクルと、第１のコピー・バ
ック読取りサイクルとを１つのサイクルに統合すること
ができる。タグ線、状況ビット線、データ・ワード線を
選択するのと同じ論理回路を使用してＥＣＡＭワード線
を選択することができるので、ＥＣＡＭフィールドを更
新するために以前は必要だったＥＣＡＭワード線ドライ
バ回路も解消される。したがって、単一ワード線を使用
して、キャッシュ線内のすべてのメモリ素子（ＲＣＡＭ
／ＥＣＡＭ／タグ／状況／データ）を選択することがで
きる。
【００６９】データ・キャッシュ・アレイ内の１本の線
を置換する必要がある場合、擬似ＬＲＵ（ＰＬＲＵ）論
理回路８０２はまず、キャムレット内に置換可能な無効
線が存在するかどうかを判定する。当業者には分かるよ
うに、これは、キャムレット内の各線のＭＥＳＩビット
を検査することにより実施される。キャムレット内のす
べての線が有効である場合、擬似ＬＲＵ（ＰＬＲＵ）論
理回路８０２は共通ＰＬＲＵ機構を使用して、どの線を
置換すべきかを判定する。擬似ＬＲＵ（ＰＬＲＵ）論理
回路８０２内の７つの２進ビットは、キャムレット内の
８本の線の１本ずつについて定義されている。これらの
ビットはＰＬＲＵビットと呼ばれ、データ・キャッシュ
内でヒットするごとに更新される。
を置換する必要がある場合、擬似ＬＲＵ（ＰＬＲＵ）論
理回路８０２はまず、キャムレット内に置換可能な無効
線が存在するかどうかを判定する。当業者には分かるよ
うに、これは、キャムレット内の各線のＭＥＳＩビット
を検査することにより実施される。キャムレット内のす
べての線が有効である場合、擬似ＬＲＵ（ＰＬＲＵ）論
理回路８０２は共通ＰＬＲＵ機構を使用して、どの線を
置換すべきかを判定する。擬似ＬＲＵ（ＰＬＲＵ）論理
回路８０２内の７つの２進ビットは、キャムレット内の
８本の線の１本ずつについて定義されている。これらの
ビットはＰＬＲＵビットと呼ばれ、データ・キャッシュ
内でヒットするごとに更新される。
【００７０】したがって、そのセットへの最新アクセス
が線Ｌ０、線Ｌ１、線Ｌ２、または線Ｌ３に対するもの
である場合は、２進ビットＢ０が１になるように設定さ
れる。そのセットへの最新アクセスが線Ｌ４、Ｌ５、Ｌ
６、またはＬ７に対するものである場合は、２進ビット
Ｂ０が「０」になるように設定される。さらに、線Ｌ０
〜Ｌ３への最新アクセスがＬ０またはＬ１に対するもの
である場合は、２進ビットＢ１が１になるように設定さ
れ、それ以外の場合は、２進ビットＢ１が０になるよう
に設定される。線Ｌ４〜Ｌ７への最新アクセスがＬ４ま
たはＬ５に対するものである場合は、２進ビットＢ２が
１になるように設定され、それ以外の場合は、２進ビッ
トＢ２が０になるように設定される。線Ｌ０〜Ｌ１への
最新アクセスがＬ０に対するものである場合は、２進ビ
ットＢ３が１になるように設定され、それ以外の場合
は、２進ビットＢ３が０になるように設定される。線Ｌ
２〜Ｌ３への最新アクセスがＬ２に対するものである場
合は、２進ビットＢ４が１になるように設定され、それ
以外の場合は、２進ビットＢ４が０になるように設定さ
れる。同様に、線Ｌ４〜Ｌ５への最新アクセスが線Ｌ４
に対するものである場合は、２進ビットＢ５が１になる
ように設定され、それ以外の場合は、２進ビットＢ５が
０になるように設定される。最後に、線Ｌ６〜Ｌ７への
最新アクセスが線Ｌ６に対するものである場合は、２進
ビットＢ６が１になるように設定され、それ以外の場合
は、２進ビットＢ６が０になるように設定される。
が線Ｌ０、線Ｌ１、線Ｌ２、または線Ｌ３に対するもの
である場合は、２進ビットＢ０が１になるように設定さ
れる。そのセットへの最新アクセスが線Ｌ４、Ｌ５、Ｌ
６、またはＬ７に対するものである場合は、２進ビット
Ｂ０が「０」になるように設定される。さらに、線Ｌ０
〜Ｌ３への最新アクセスがＬ０またはＬ１に対するもの
である場合は、２進ビットＢ１が１になるように設定さ
れ、それ以外の場合は、２進ビットＢ１が０になるよう
に設定される。線Ｌ４〜Ｌ７への最新アクセスがＬ４ま
たはＬ５に対するものである場合は、２進ビットＢ２が
１になるように設定され、それ以外の場合は、２進ビッ
トＢ２が０になるように設定される。線Ｌ０〜Ｌ１への
最新アクセスがＬ０に対するものである場合は、２進ビ
ットＢ３が１になるように設定され、それ以外の場合
は、２進ビットＢ３が０になるように設定される。線Ｌ
２〜Ｌ３への最新アクセスがＬ２に対するものである場
合は、２進ビットＢ４が１になるように設定され、それ
以外の場合は、２進ビットＢ４が０になるように設定さ
れる。同様に、線Ｌ４〜Ｌ５への最新アクセスが線Ｌ４
に対するものである場合は、２進ビットＢ５が１になる
ように設定され、それ以外の場合は、２進ビットＢ５が
０になるように設定される。最後に、線Ｌ６〜Ｌ７への
最新アクセスが線Ｌ６に対するものである場合は、２進
ビットＢ６が１になるように設定され、それ以外の場合
は、２進ビットＢ６が０になるように設定される。
【００７１】このため、以下の論理式により、キャムレ
ット内の８本の線すべてが有効であるサイクルでの割振
り中に、擬似ＬＲＵ（ＰＬＲＵ）論理回路８０２を使用
して特定の線を選択することができる。 L0_selected:=^B0&^B1&^B3; L1_selected:=^B0&^B1&B3; L2_selected:=^B0&B1&^B4; L3_selected:=^B0&B1&B4; L4_selected:=B0&^B2&^B5; L5_selected:=B0&^B2&B5; L6_selected:=B0&B2&^B6; L7_selected:=B0&B2&B6;
ット内の８本の線すべてが有効であるサイクルでの割振
り中に、擬似ＬＲＵ（ＰＬＲＵ）論理回路８０２を使用
して特定の線を選択することができる。 L0_selected:=^B0&^B1&^B3; L1_selected:=^B0&^B1&B3; L2_selected:=^B0&B1&^B4; L3_selected:=^B0&B1&B4; L4_selected:=B0&^B2&^B5; L5_selected:=B0&^B2&B5; L6_selected:=B0&B2&^B6; L7_selected:=B0&B2&B6;
【００７２】次に図１１を参照すると、同図には、本発
明により提供されるデータ・キャッシュ・アレイ内で割
振り制御を実施するための論理回路が示されている。図
示の通り、キャムレット内の特定の線が無効であること
を示す信号を論理ゲート９０２に結合し、これを使用し
て割振りサイクル用の無効線の選択を可能にすることが
できる。あるいは、擬似ＬＲＵ（ＰＬＲＵ）論理回路８
０２によって選択された特定の線を使用して、割振り用
にキャムレット内の特定の線を選択することもできる。
これらの信号は論理的に組み合わされ、例示のために割
振り制御セル９０４および９０６に結合され、次にこれ
らの回路を使用して前述のように割振り制御トランジス
タ９０８および９１０を制御する。これらのトランジス
タを使用すると、割振り用に特定の線の選択を行うこと
ができる。
明により提供されるデータ・キャッシュ・アレイ内で割
振り制御を実施するための論理回路が示されている。図
示の通り、キャムレット内の特定の線が無効であること
を示す信号を論理ゲート９０２に結合し、これを使用し
て割振りサイクル用の無効線の選択を可能にすることが
できる。あるいは、擬似ＬＲＵ（ＰＬＲＵ）論理回路８
０２によって選択された特定の線を使用して、割振り用
にキャムレット内の特定の線を選択することもできる。
これらの信号は論理的に組み合わされ、例示のために割
振り制御セル９０４および９０６に結合され、次にこれ
らの回路を使用して前述のように割振り制御トランジス
タ９０８および９１０を制御する。これらのトランジス
タを使用すると、割振り用に特定の線の選択を行うこと
ができる。
【００７３】最後に、図１２を参照すると、同図には、
本発明により提供されるデータ・キャッシュ・アレイ内
の２重ポート同時アクセスの概略表現が示されている。
概略で示すように、ＥＣＡＭセル１００２とＲＣＡＭセ
ル１００４は、それぞれ関連の一致線１００６および１
００８を駆動する。それぞれの一致線は、一致線アービ
トレーション回路１０１０および１０１２に結合されて
いる。したがって、同一サブアレイ内のＥＡポートとＲ
Ａポートを使用して同時アクセスを試みると、その結
果、単一ワード線１０１４だけがアサートされるように
アービトレーションが行われる。これにより、同一サブ
アレイ内のＥＡポートとＲＡポートの両方による同時ア
クセスが起こらなくなる。
本発明により提供されるデータ・キャッシュ・アレイ内
の２重ポート同時アクセスの概略表現が示されている。
概略で示すように、ＥＣＡＭセル１００２とＲＣＡＭセ
ル１００４は、それぞれ関連の一致線１００６および１
００８を駆動する。それぞれの一致線は、一致線アービ
トレーション回路１０１０および１０１２に結合されて
いる。したがって、同一サブアレイ内のＥＡポートとＲ
Ａポートを使用して同時アクセスを試みると、その結
果、単一ワード線１０１４だけがアサートされるように
アービトレーションが行われる。これにより、同一サブ
アレイ内のＥＡポートとＲＡポートの両方による同時ア
クセスが起こらなくなる。
【００７４】ただし、ＲＡアクセス・ポートを使用して
「ＳＮＯＯＰ」アクセスを可能にする場合、第２のワー
ド線が活動化される場合もある。したがって、ＳＮＯＯ
Ｐワード線１０１８は、アービトレーションにかかわら
ず、ＲＡ一致線１００８から直接活動化され、ＲＡ入力
ポートをＳＮＯＯＰアクセスに使用できるようにし、Ｅ
Ａ入力ポートを通常のロードまたはキャッシュ制御操作
に使用することができる。次に、ＳＮＯＯＰワード線１
０１８を使用して、ＭＥＳＩビット（そのうちの２つを
１０２０および１０２２に示す）を検査することにより
特定の線内のデータの状況を判定することができる。こ
れらのビットを提供するＣＡＭセルは、本来、２重ボー
トになっており、２本のワード線を使用して２組のビッ
ト線上で各ビットを同時に読み取ることができる。
「ＳＮＯＯＰ」アクセスを可能にする場合、第２のワー
ド線が活動化される場合もある。したがって、ＳＮＯＯ
Ｐワード線１０１８は、アービトレーションにかかわら
ず、ＲＡ一致線１００８から直接活動化され、ＲＡ入力
ポートをＳＮＯＯＰアクセスに使用できるようにし、Ｅ
Ａ入力ポートを通常のロードまたはキャッシュ制御操作
に使用することができる。次に、ＳＮＯＯＰワード線１
０１８を使用して、ＭＥＳＩビット（そのうちの２つを
１０２０および１０２２に示す）を検査することにより
特定の線内のデータの状況を判定することができる。こ
れらのビットを提供するＣＡＭセルは、本来、２重ボー
トになっており、２本のワード線を使用して２組のビッ
ト線上で各ビットを同時に読み取ることができる。
【００７５】１０１４に示す「通常」のワード線は、Ｅ
Ａ一致線がアービトレーション化パス装置によりワード
線に到達できるようにすることによって、活動化するこ
とができる。当然のことながら、これには、通常のワー
ド線を選択するためにＲＡ一致線１００８を使用しない
ことが必要である。というのは、最終ワード線バッファ
論理回路全体で１本の一致線しか使用できないからであ
る。このため、ＥＡ入力ポート／ＲＡ入力ポート・アー
ビトレーション化一致線選択経路と非アービトレーショ
ン化ＲＡ入力ポート一致線選択経路とから構成されるワ
ード線ドライバを設けることにより、ＳＮＯＯＰ目的の
同時アクセスを可能にすることができる。
Ａ一致線がアービトレーション化パス装置によりワード
線に到達できるようにすることによって、活動化するこ
とができる。当然のことながら、これには、通常のワー
ド線を選択するためにＲＡ一致線１００８を使用しない
ことが必要である。というのは、最終ワード線バッファ
論理回路全体で１本の一致線しか使用できないからであ
る。このため、ＥＡ入力ポート／ＲＡ入力ポート・アー
ビトレーション化一致線選択経路と非アービトレーショ
ン化ＲＡ入力ポート一致線選択経路とから構成されるワ
ード線ドライバを設けることにより、ＳＮＯＯＰ目的の
同時アクセスを可能にすることができる。
【００７６】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００７７】（１）複数のキャッシュ線を含むデータ・
キャッシュ・アレイにおいて、前記複数のキャッシュ線
のそれぞれが、指定の情報ブロックと、第１の内容アド
レス可能フィールドであって、前記第１の内容アドレス
可能フィールドが、前記指定の情報ブロックに関するマ
ルチビット有効アドレスの少なくとも一部を収容する第
１の内容アドレス可能フィールドと、第２の内容アドレ
ス可能フィールドであって、前記第２の内容アドレス可
能フィールドが、前記指定の情報ブロックに関するマル
チビット実アドレスの少なくとも一部を収容する第２の
内容アドレス可能フィールドとを含み、有効アドレスま
たは実アドレスを使用して、前記指定の情報ブロックの
位置を前記データ・キャッシュ・アレイ内で効率よく特
定することができることを特徴とする、データ・キャッ
シュ・アレイ。 （２）前記データ・キャッシュ・アレイが複数のサブア
レイを含み、それぞれのサブアレイが複数のキャッシュ
線を含むことを特徴とする、上記（１）に記載のデータ
・キャッシュ・アレイ。 （３）前記データ・キャッシュ・アレイが複数の合同ク
ラスを含み、前記複数の合同クラスのそれぞれが前記複
数のキャッシュ線の指定のサブセットを含むことを特徴
とする、上記（１）に記載のデータ・キャッシュ・アレ
イ。 （４）前記複数の合同クラスのそれぞれが、前記複数の
キャッシュ線のうちの８本を含むことを特徴とする、上
記（１）に記載のデータ・キャッシュ・アレイ。 （５）前記データ・キャッシュ・アレイに結合された有
効アドレス・ポートと実アドレス・ポートとをさらに含
むことを特徴とする、上記（２）に記載のデータ・キャ
ッシュ・アレイ。 （６）前記有効アドレス・ポートと前記実アドレス・ポ
ートの両方を使用した前記単一サブアレイへの同時アク
セスの試行に応じて、前記データ・キャッシュ・アレイ
内の単一サブアレイへのアクセスを制御するためのサブ
アレイ・アービトレーション回路をさらに含むことを特
徴とする、上記（２）に記載のデータ・キャッシュ・ア
レイ。 （７）前記複数のキャッシュ線のそれぞれがデータ状況
フィールドをさらに含むことを特徴とする、上記（１）
に記載のデータ・キャッシュ・アレイ。 （８）データ処理システム内でデータをキャッシュする
方法において、前記方法が、複数のキャッシュ線を有す
るデータ・キャッシュ・アレイを設けるステップと、各
キャッシュ線内に、指定の情報ブロックを格納するステ
ップと、第１の内容アドレス可能フィールド内に前記指
定の情報ブロックに関するマルチビット有効アドレスの
少なくとも一部を格納するステップと、第２の内容アド
レス可能フィールド内に前記指定の情報ブロックに関す
るマルチビット実アドレスの少なくとも一部を格納する
ステップとを含み、有効アドレスまたは実アドレスを使
用して、前記指定の情報ブロックの位置を前記データ・
キャッシュ・アレイ内で効率よく特定することができる
ことを特徴とする、データをキャッシュする方法。 （９）第１の内容アドレス可能フィールド内に前記指定
の情報ブロックに関するマルチビット有効アドレスの一
部を格納する前記ステップが、第１の内容アドレス可能
フィールド内に前記指定の情報ブロックに関する前記マ
ルチビット有効アドレスのうちの８ビットを格納するス
テップを含むことを特徴とする、上記（８）に記載のデ
ータをキャッシュする方法。 （１０）第１の内容アドレス可能フィールド内に前記指
定の情報ブロックに関するマルチビット実アドレスの一
部を格納する前記ステップが、第１の内容アドレス可能
フィールド内に前記指定の情報ブロックに関する前記マ
ルチビット有効アドレスのうちの２８ビットを格納する
ステップを含むことを特徴とする、上記（８）に記載の
データをキャッシュする方法。 （１１）前記データ・キャッシュ・アレイを複数の合同
クラスに分割するステップをさらに含むことを特徴とす
る、上記（８）に記載のデータをキャッシュする方法。 （１２）前記データ・キャッシュ・アレイを複数の合同
クラスに分割する前記ステップが、前記データ・キャッ
シュ・アレイをそれぞれが８本のキャッシュ線を含む複
数の合同クラスに分割するステップを含むことを特徴と
する、上記（１１）に記載のデータをキャッシュする方
法。 （１３）プロセッサと、メイン・メモリ記憶装置と、前
記メイン・メモリ記憶装置からの複数の情報ブロックを
一時的に格納するためのデータ・キャッシュ・アレイと
を含み、前記データ・キャッシュ・アレイが、複数のキ
ャッシュ線を含み、前記複数のキャッシュ線のそれぞれ
が、指定の情報ブロックと、第１の内容アドレス可能フ
ィールドであって、前記第１の内容アドレス可能フィー
ルドが、前記指定の情報ブロックに関するマルチビット
有効アドレスの少なくとも一部を収容する第１の内容ア
ドレス可能フィールドと、第２の内容アドレス可能フィ
ールドであって、前記第２の内容アドレス可能フィール
ドが、前記指定の情報ブロックに関するマルチビット実
アドレスの少なくとも一部を収容する第２の内容アドレ
ス可能フィールドとを含み、有効アドレスまたは実アド
レスを使用して、前記指定の情報ブロックの位置を前記
データ・キャッシュ・アレイ内で効率よく特定すること
ができることを特徴とする、データ処理システム。 （１４）前記データ・キャッシュ・アレイが複数のサブ
アレイを含み、それぞれのサブアレイが複数のキャッシ
ュ線を含むことを特徴とする、上記（１３）に記載のデ
ータ処理システム。 （１５）前記データ・キャッシュ・アレイが複数の合同
クラスを含み、前記複数の合同クラスのそれぞれが前記
複数のキャッシュ線の指定のサブセットを含むことを特
徴とする、上記（１３）に記載のデータ処理システム。 （１６）前記複数の合同クラスのそれぞれが、前記複数
のキャッシュ線のうちの８本を含むことを特徴とする、
上記（１３）に記載のデータ処理システム。 （１７）前記データ・キャッシュ・アレイに結合された
有効アドレス・ポートと実アドレス・ポートとをさらに
含むことを特徴とする、上記（１４）に記載のデータ処
理システム。 （１８）前記有効アドレス・ポートと前記実アドレス・
ポートの両方を使用した前記単一サブアレイへの同時ア
クセスの試行に応じて、前記データ・キャッシュ・アレ
イ内の単一サブアレイへのアクセスを制御するためのサ
ブアレイ・アービトレーション回路をさらに含むことを
特徴とする、上記（１４）に記載のデータ処理システ
ム。 （１９）前記複数のキャッシュ線のそれぞれがデータ状
況フィールドをさらに含むことを特徴とする、上記（１
３）に記載のデータ処理システム。
キャッシュ・アレイにおいて、前記複数のキャッシュ線
のそれぞれが、指定の情報ブロックと、第１の内容アド
レス可能フィールドであって、前記第１の内容アドレス
可能フィールドが、前記指定の情報ブロックに関するマ
ルチビット有効アドレスの少なくとも一部を収容する第
１の内容アドレス可能フィールドと、第２の内容アドレ
ス可能フィールドであって、前記第２の内容アドレス可
能フィールドが、前記指定の情報ブロックに関するマル
チビット実アドレスの少なくとも一部を収容する第２の
内容アドレス可能フィールドとを含み、有効アドレスま
たは実アドレスを使用して、前記指定の情報ブロックの
位置を前記データ・キャッシュ・アレイ内で効率よく特
定することができることを特徴とする、データ・キャッ
シュ・アレイ。 （２）前記データ・キャッシュ・アレイが複数のサブア
レイを含み、それぞれのサブアレイが複数のキャッシュ
線を含むことを特徴とする、上記（１）に記載のデータ
・キャッシュ・アレイ。 （３）前記データ・キャッシュ・アレイが複数の合同ク
ラスを含み、前記複数の合同クラスのそれぞれが前記複
数のキャッシュ線の指定のサブセットを含むことを特徴
とする、上記（１）に記載のデータ・キャッシュ・アレ
イ。 （４）前記複数の合同クラスのそれぞれが、前記複数の
キャッシュ線のうちの８本を含むことを特徴とする、上
記（１）に記載のデータ・キャッシュ・アレイ。 （５）前記データ・キャッシュ・アレイに結合された有
効アドレス・ポートと実アドレス・ポートとをさらに含
むことを特徴とする、上記（２）に記載のデータ・キャ
ッシュ・アレイ。 （６）前記有効アドレス・ポートと前記実アドレス・ポ
ートの両方を使用した前記単一サブアレイへの同時アク
セスの試行に応じて、前記データ・キャッシュ・アレイ
内の単一サブアレイへのアクセスを制御するためのサブ
アレイ・アービトレーション回路をさらに含むことを特
徴とする、上記（２）に記載のデータ・キャッシュ・ア
レイ。 （７）前記複数のキャッシュ線のそれぞれがデータ状況
フィールドをさらに含むことを特徴とする、上記（１）
に記載のデータ・キャッシュ・アレイ。 （８）データ処理システム内でデータをキャッシュする
方法において、前記方法が、複数のキャッシュ線を有す
るデータ・キャッシュ・アレイを設けるステップと、各
キャッシュ線内に、指定の情報ブロックを格納するステ
ップと、第１の内容アドレス可能フィールド内に前記指
定の情報ブロックに関するマルチビット有効アドレスの
少なくとも一部を格納するステップと、第２の内容アド
レス可能フィールド内に前記指定の情報ブロックに関す
るマルチビット実アドレスの少なくとも一部を格納する
ステップとを含み、有効アドレスまたは実アドレスを使
用して、前記指定の情報ブロックの位置を前記データ・
キャッシュ・アレイ内で効率よく特定することができる
ことを特徴とする、データをキャッシュする方法。 （９）第１の内容アドレス可能フィールド内に前記指定
の情報ブロックに関するマルチビット有効アドレスの一
部を格納する前記ステップが、第１の内容アドレス可能
フィールド内に前記指定の情報ブロックに関する前記マ
ルチビット有効アドレスのうちの８ビットを格納するス
テップを含むことを特徴とする、上記（８）に記載のデ
ータをキャッシュする方法。 （１０）第１の内容アドレス可能フィールド内に前記指
定の情報ブロックに関するマルチビット実アドレスの一
部を格納する前記ステップが、第１の内容アドレス可能
フィールド内に前記指定の情報ブロックに関する前記マ
ルチビット有効アドレスのうちの２８ビットを格納する
ステップを含むことを特徴とする、上記（８）に記載の
データをキャッシュする方法。 （１１）前記データ・キャッシュ・アレイを複数の合同
クラスに分割するステップをさらに含むことを特徴とす
る、上記（８）に記載のデータをキャッシュする方法。 （１２）前記データ・キャッシュ・アレイを複数の合同
クラスに分割する前記ステップが、前記データ・キャッ
シュ・アレイをそれぞれが８本のキャッシュ線を含む複
数の合同クラスに分割するステップを含むことを特徴と
する、上記（１１）に記載のデータをキャッシュする方
法。 （１３）プロセッサと、メイン・メモリ記憶装置と、前
記メイン・メモリ記憶装置からの複数の情報ブロックを
一時的に格納するためのデータ・キャッシュ・アレイと
を含み、前記データ・キャッシュ・アレイが、複数のキ
ャッシュ線を含み、前記複数のキャッシュ線のそれぞれ
が、指定の情報ブロックと、第１の内容アドレス可能フ
ィールドであって、前記第１の内容アドレス可能フィー
ルドが、前記指定の情報ブロックに関するマルチビット
有効アドレスの少なくとも一部を収容する第１の内容ア
ドレス可能フィールドと、第２の内容アドレス可能フィ
ールドであって、前記第２の内容アドレス可能フィール
ドが、前記指定の情報ブロックに関するマルチビット実
アドレスの少なくとも一部を収容する第２の内容アドレ
ス可能フィールドとを含み、有効アドレスまたは実アド
レスを使用して、前記指定の情報ブロックの位置を前記
データ・キャッシュ・アレイ内で効率よく特定すること
ができることを特徴とする、データ処理システム。 （１４）前記データ・キャッシュ・アレイが複数のサブ
アレイを含み、それぞれのサブアレイが複数のキャッシ
ュ線を含むことを特徴とする、上記（１３）に記載のデ
ータ処理システム。 （１５）前記データ・キャッシュ・アレイが複数の合同
クラスを含み、前記複数の合同クラスのそれぞれが前記
複数のキャッシュ線の指定のサブセットを含むことを特
徴とする、上記（１３）に記載のデータ処理システム。 （１６）前記複数の合同クラスのそれぞれが、前記複数
のキャッシュ線のうちの８本を含むことを特徴とする、
上記（１３）に記載のデータ処理システム。 （１７）前記データ・キャッシュ・アレイに結合された
有効アドレス・ポートと実アドレス・ポートとをさらに
含むことを特徴とする、上記（１４）に記載のデータ処
理システム。 （１８）前記有効アドレス・ポートと前記実アドレス・
ポートの両方を使用した前記単一サブアレイへの同時ア
クセスの試行に応じて、前記データ・キャッシュ・アレ
イ内の単一サブアレイへのアクセスを制御するためのサ
ブアレイ・アービトレーション回路をさらに含むことを
特徴とする、上記（１４）に記載のデータ処理システ
ム。 （１９）前記複数のキャッシュ線のそれぞれがデータ状
況フィールドをさらに含むことを特徴とする、上記（１
３）に記載のデータ処理システム。
【図１】先行技術により情報をキャッシュするためのマ
ッピング技法の例を示す概念図である。
ッピング技法の例を示す概念図である。
【図２】先行技術により情報をキャッシュするためのマ
ッピング技法の例を示す概念図である。
ッピング技法の例を示す概念図である。
【図３】先行技術により情報をキャッシュするためのマ
ッピング技法の例を示す概念図である。
ッピング技法の例を示す概念図である。
【図４】本発明の好ましい実施例により情報をキャッシ
ュするためのセミアソシアティブ・マッピング技法の概
念図である。
ュするためのセミアソシアティブ・マッピング技法の概
念図である。
【図５】第１および第２の処理システムとレベル２
（「Ｌ２」）キャッシュ・メモリとを含むシステム例の
ブロック図である。
（「Ｌ２」）キャッシュ・メモリとを含むシステム例の
ブロック図である。
【図６】本発明のシステム内で使用するアドレス指定方
式のグラフ図である。
式のグラフ図である。
【図７】ＣＭＯＳ ＣＡＭセル例の概略電気回路図であ
る。
る。
【図８】本発明により提供される複数サブアレイ・キャ
ッシュの高レベル・ブロック図である。
ッシュの高レベル・ブロック図である。
【図９】１つのキャムレットを示す、図８のキャッシュ
の単一サブアレイの詳細ブロック図である。
の単一サブアレイの詳細ブロック図である。
【図１０】本発明により提供されるキャッシュ内の割振
り制御用のシステムを示す高レベル・ブロック図であ
る。
り制御用のシステムを示す高レベル・ブロック図であ
る。
【図１１】本発明により提供されるキャッシュ内で割振
り制御を実施するための論理回路を示す図である。
り制御を実施するための論理回路を示す図である。
【図１２】本発明により提供されるキャッシュ内で使用
するための２重ポート同時アクセス・システムの概略表
現である。
するための２重ポート同時アクセス・システムの概略表
現である。
３００ システム ３０２ 第１の処理システム ３０４ 第２の処理システム ３０６ Ｌ２キャッシュ・コントローラ ３０８ システム・バス ３１２ Ｌ２キャッシュ ３１４ プロセッサ ３１６ Ｌ１キャッシュ・コントローラ ３１８ Ｌ１キャッシュ・メモリ ３２０ プロセッサ ３２２ Ｌ１キャッシュ・コントローラ ３２４ Ｌ１キャッシュ・メモリ ３２６ メモリ
Claims (19)
- 【請求項１】複数のキャッシュ線を含むデータ・キャッ
シュ・アレイにおいて、前記複数のキャッシュ線のそれ
ぞれが、 指定の情報ブロックと、 第１の内容アドレス可能フィールドであって、前記第１
の内容アドレス可能フィールドが、前記指定の情報ブロ
ックに関するマルチビット有効アドレスの少なくとも一
部を収容する第１の内容アドレス可能フィールドと、 第２の内容アドレス可能フィールドであって、前記第２
の内容アドレス可能フィールドが、前記指定の情報ブロ
ックに関するマルチビット実アドレスの少なくとも一部
を収容する第２の内容アドレス可能フィールドとを含
み、 有効アドレスまたは実アドレスを使用して、前記指定の
情報ブロックの位置を前記データ・キャッシュ・アレイ
内で効率よく特定することができることを特徴とする、
データ・キャッシュ・アレイ。 - 【請求項２】前記データ・キャッシュ・アレイが複数の
サブアレイを含み、それぞれのサブアレイが複数のキャ
ッシュ線を含むことを特徴とする、請求項１に記載のデ
ータ・キャッシュ・アレイ。 - 【請求項３】前記データ・キャッシュ・アレイが複数の
合同クラスを含み、前記複数の合同クラスのそれぞれが
前記複数のキャッシュ線の指定のサブセットを含むこと
を特徴とする、請求項１に記載のデータ・キャッシュ・
アレイ。 - 【請求項４】前記複数の合同クラスのそれぞれが、前記
複数のキャッシュ線のうちの８本を含むことを特徴とす
る、請求項１に記載のデータ・キャッシュ・アレイ。 - 【請求項５】前記データ・キャッシュ・アレイに結合さ
れた有効アドレス・ポートと実アドレス・ポートとをさ
らに含むことを特徴とする、請求項２に記載のデータ・
キャッシュ・アレイ。 - 【請求項６】前記有効アドレス・ポートと前記実アドレ
ス・ポートの両方を使用した前記単一サブアレイへの同
時アクセスの試行に応じて、前記データ・キャッシュ・
アレイ内の単一サブアレイへのアクセスを制御するため
のサブアレイ・アービトレーション回路をさらに含むこ
とを特徴とする、請求項２に記載のデータ・キャッシュ
・アレイ。 - 【請求項７】前記複数のキャッシュ線のそれぞれがデー
タ状況フィールドをさらに含むことを特徴とする、請求
項１に記載のデータ・キャッシュ・アレイ。 - 【請求項８】データ処理システム内でデータをキャッシ
ュする方法において、前記方法が、 複数のキャッシュ線を有するデータ・キャッシュ・アレ
イを設けるステップと、 各キャッシュ線内に、 指定の情報ブロックを格納するステップと、 第１の内容アドレス可能フィールド内に前記指定の情報
ブロックに関するマルチビット有効アドレスの少なくと
も一部を格納するステップと、 第２の内容アドレス可能フィールド内に前記指定の情報
ブロックに関するマルチビット実アドレスの少なくとも
一部を格納するステップとを含み、 有効アドレスまたは実アドレスを使用して、前記指定の
情報ブロックの位置を前記データ・キャッシュ・アレイ
内で効率よく特定することができることを特徴とする、
データをキャッシュする方法。 - 【請求項９】第１の内容アドレス可能フィールド内に前
記指定の情報ブロックに関するマルチビット有効アドレ
スの一部を格納する前記ステップが、第１の内容アドレ
ス可能フィールド内に前記指定の情報ブロックに関する
前記マルチビット有効アドレスのうちの８ビットを格納
するステップを含むことを特徴とする、請求項８に記載
のデータをキャッシュする方法。 - 【請求項１０】第１の内容アドレス可能フィールド内に
前記指定の情報ブロックに関するマルチビット実アドレ
スの一部を格納する前記ステップが、第１の内容アドレ
ス可能フィールド内に前記指定の情報ブロックに関する
前記マルチビット有効アドレスのうちの２８ビットを格
納するステップを含むことを特徴とする、請求項８に記
載のデータをキャッシュする方法。 - 【請求項１１】前記データ・キャッシュ・アレイを複数
の合同クラスに分割するステップをさらに含むことを特
徴とする、請求項８に記載のデータをキャッシュする方
法。 - 【請求項１２】前記データ・キャッシュ・アレイを複数
の合同クラスに分割する前記ステップが、前記データ・
キャッシュ・アレイをそれぞれが８本のキャッシュ線を
含む複数の合同クラスに分割するステップを含むことを
特徴とする、請求項１１に記載のデータをキャッシュす
る方法。 - 【請求項１３】プロセッサと、 メイン・メモリ記憶装置と、 前記メイン・メモリ記憶装置からの複数の情報ブロック
を一時的に格納するためのデータ・キャッシュ・アレイ
とを含み、前記データ・キャッシュ・アレイが、 複数のキャッシュ線を含み、前記複数のキャッシュ線の
それぞれが、 指定の情報ブロックと、 第１の内容アドレス可能フィールドであって、前記第１
の内容アドレス可能フィールドが、前記指定の情報ブロ
ックに関するマルチビット有効アドレスの少なくとも一
部を収容する第１の内容アドレス可能フィールドと、 第２の内容アドレス可能フィールドであって、前記第２
の内容アドレス可能フィールドが、前記指定の情報ブロ
ックに関するマルチビット実アドレスの少なくとも一部
を収容する第２の内容アドレス可能フィールドとを含
み、 有効アドレスまたは実アドレスを使用して、前記指定の
情報ブロックの位置を前記データ・キャッシュ・アレイ
内で効率よく特定することができることを特徴とする、
データ処理システム。 - 【請求項１４】前記データ・キャッシュ・アレイが複数
のサブアレイを含み、それぞれのサブアレイが複数のキ
ャッシュ線を含むことを特徴とする、請求項１３に記載
のデータ処理システム。 - 【請求項１５】前記データ・キャッシュ・アレイが複数
の合同クラスを含み、前記複数の合同クラスのそれぞれ
が前記複数のキャッシュ線の指定のサブセットを含むこ
とを特徴とする、請求項１３に記載のデータ処理システ
ム。 - 【請求項１６】前記複数の合同クラスのそれぞれが、前
記複数のキャッシュ線のうちの８本を含むことを特徴と
する、請求項１３に記載のデータ処理システム。 - 【請求項１７】前記データ・キャッシュ・アレイに結合
された有効アドレス・ポートと実アドレス・ポートとを
さらに含むことを特徴とする、請求項１４に記載のデー
タ処理システム。 - 【請求項１８】前記有効アドレス・ポートと前記実アド
レス・ポートの両方を使用した前記単一サブアレイへの
同時アクセスの試行に応じて、前記データ・キャッシュ
・アレイ内の単一サブアレイへのアクセスを制御するた
めのサブアレイ・アービトレーション回路をさらに含む
ことを特徴とする、請求項１４に記載のデータ処理シス
テム。 - 【請求項１９】前記複数のキャッシュ線のそれぞれがデ
ータ状況フィールドをさらに含むことを特徴とする、請
求項１３に記載のデータ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/319,329 US5805855A (en) | 1994-10-05 | 1994-10-05 | Data cache array having multiple content addressable fields per cache line |
| US319329 | 1994-10-05 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=23241793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7282636A Pending JPH08227380A (ja) | 1994-10-05 | 1995-10-04 | データ処理システム |
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| JP (1) | JPH08227380A (ja) |
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