JPH08227381A - メモリシステムおよびこのシステムにアクセスする方法 - Google Patents

メモリシステムおよびこのシステムにアクセスする方法

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JPH08227381A
JPH08227381A JP7288842A JP28884295A JPH08227381A JP H08227381 A JPH08227381 A JP H08227381A JP 7288842 A JP7288842 A JP 7288842A JP 28884295 A JP28884295 A JP 28884295A JP H08227381 A JPH08227381 A JP H08227381A
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memory
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bus
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バナジー プラディップ
Atul V Ghia
ヴィー ギア アツール
Simon Lau
ロー サイモン
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Abstract

(57)【要約】 （修正有） 【課題】 複数キャッシュメモリアクセスの効率を改善
する。 【解決手段】 ＣＰＵからメモリアドレスおよびメモリ
リクエストが発生されると、各キャッシュメモリデバイ
ス内に配置された各コントローラ回路は各々に固有な識
別番号を受信するように結合される。コントローラ回路
は、固有な識別番号と所定のアドレスビットとを比較
し、両者が一致した場合、コントローラ回路は制御信号
を発生し、そのキャッシュメモリをイネーブルし、メイ
ンメモリアドレスに対応するキャッシュメモリロケーシ
ョンでメモリオペレーションを実行させる。識別番号と
アドレスビットが一致しない場合、コントローラ回路
は、メモリをイネーブルする制御信号は発生せず、キャ
ッシュメモリ内の出力ドライバ回路をディスエーブルす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリシステムに
関し、より詳細にはコンピュータシステムその他の電子
デバイスで使用され得るキャッシュメモリ内の情報をア
ドレス指定し、この情報にアクセスするための方法およ
び装置に関する。
【０００２】
【従来技術】中央処理ユニット（ＣＰＵ）に対するメモ
リアクセス平均時間を改善するため、このプロセッサに
結合された「キャッシュメモリ」と称される高速バッフ
ァメモリを利用することは、データ処理システムの多く
で行われている一般的なやり方である。キャッシュメモ
リの利用は、データ処理システムがある時間中にメモリ
の所定の局部的エリアに頻繁にアクセスするという前提
に基づくものである。このキャッシュメモリは一般に、
メインメモリに配置された全データセットのうちのサブ
（部分）セットを含み、このキャッシュメモリはメイン
メモリにアクセスすることなくＣＰＵによって極めて高
速にアクセスできる。データおよびインストラクション
がプログラムによって使用される際、メインメモリから
検索され、キャッシュメモリに入れられる場合、および
システムがまずキャッシュメモリを見て必要な情報がそ
こで入手できるかどうかを判断する場合、システムはキ
ャッシュメモリ内で所望する情報を探すことが多く、よ
って、より高速で作動することとなる。統計的には、プ
ロセスのうちの特定部分で使用されたばかりの情報の方
が、近い時点で使用されていない他の情報よりもすぐに
必要となる可能性が高いので、性能上の利点が得られ
る。
【０００３】従来技術は種々のキャッシング（高速バッ
ファ）システムを教示しており、あるタイプのキャッシ
ングシステムでは、キャッシュメモリデバイスとＣＰＵ
の双方がシステムバスに結合されている。ＣＰＵは、シ
ステムバスを通してキャッシュメモリにメモリリクエス
トを発生する。リクエストされたデータおよび／または
インストラクションがキャッシュメモリ内で見つかるよ
うな「ヒット」（当たり）がある場合、情報はキャッシ
ュメモリから取出され、システムバスを通してＣＰＵへ
送られる。キャッシュメモリ内で所望の情報が見つから
ない場合、この情報はメインメモリから得なければなら
ない。当技術分野では、メインメモリにアクセスする手
順は周知であるので、本明細書ではこれ以上説明しな
い。他のシステムでは、ＣＰＵとキャッシュメモリとを
単一の半導体デバイス（チップ）に設けるような同様の
方法が利用されている。
【０００４】図１には、１つの代表的な従来技術のシス
テムが示されている。図示するように、複数のキャッシ
ュメモリ１４、１６、１８および２０と通信するための
バス１２にＣＰＵが結合されている。キャッシュメモリ
の各々はバス１２に結合され、キャッシュメモリがＣＰ
Ｕ１０からのメモリオペレーションリクエストを受信で
きるようになっている。図に示すように、システムバス
１２およびキャッシュメモリの各々にも論理制御回路２
２が結合されている。この論理制御回路２２はキャッシ
ュメモリの各々からのデータ出力ライン２６、２８、３
０および３２と同じように、出力選択マルチプレクサ２
４にも結合されている。作動中、ＣＰＵ１０はメモリア
ドレスと組み合わされたメモリリクエスト、例えば読み
出しリクエストまたは書き込みリクエストを発生する
が、この手順は従来技術では周知である。しかしなが
ら、図１に示したシステムを混乱を生じることなく明瞭
に理解できるように説明すると、論理制御回路２２はメ
モリリクエストが送られる特定のキャッシュメモリデバ
イスに対しチップ選択信号（ＣＳ）を与えなければなら
ない。キャッシュメモリ１４、１６、１８および２０の
各々はバス１２に結合されているので、各々のメモリは
ＣＰＵから送られるメモリリクエストおよびアドレスを
検出する。論理制御回路はメモリリクエストを検出し、
リクエストのアドレスに応じ、選択されたメモリデバイ
スにチップ選択信号を発生することにより、適当なキャ
ッシュメモリをイネーブルしなければならない。従っ
て、論理制御回路２２は、ＣＰＵ１０が発生した特定の
メモリリクエストにキャッシュメモリのうちのどのメモ
リが応答すべきかを決定する。論理制御回路２２は、出
力選択マルチプレクサ２４に、応答するキャッシュメモ
リの出力をバス１２に結合させ、ＣＰＵ１０によって受
信できるようにする。
【０００５】
【発明が解決しようとする課題】論理制御回路２２及び
出力選択マルチプレクサ２４を一緒にして、一般にグル
ー（ｇｌｕｅ）論理回路という。このグルー論理回路
は、システムにおける信号の遅延時間を長くすることで
システムの性能を低下させ、別の半導体部品を必要とす
ることでメモリシステムのコストを増している。
【０００６】本発明の課題は、上記従来技術のシステム
の限界を克服するキャッシュメモリシステムおよび方法
を提供することである。本発明は、従来技術の方法でこ
れまで必要であった外部のグルー論理回路によって生じ
た性能の低下を引き起こすことなく、カスケード接続さ
れたキャッシュメモリデバイスを使用することにより、
キャッシュメモリサイズをもっと大きくするものであ
る。
【０００７】
【課題を解決するための手段】本発明は、キャッシュメ
モリサイズをより大きくするのに、キャッシュメモリデ
バイスをカスケード接続した、データ処理システム内で
使用するための特定の用途を有する改良されたキャッシ
ュメモリを提供するものである。本発明は、バスに結合
された中央処理ユニット（ＣＰＵ）を含み、ＣＰＵから
のメモリリクエストを受信するため、このバスには複数
のキャッシュメモリデバイスが結合されている。キャッ
シュメモリデバイスの各々は、コントローラ回路に結合
されたキャッシュメモリを含む。コントローラ回路は、
ＣＰＵによってリクエストされたメモリオペレーション
をキャッシュメモリが実行できるようにする制御信号を
発生する。このコントローラ回路は、ＣＰＵが発生した
メモリアドレスおよびメモリリクエストを含む所定のア
ドレスビットを受信するように結合されている。各キャ
ッシュメモリデバイス内に配置されたコントローラ回路
の各々は、更にバスに結合されてキャッシュメモリデバ
イスの各々に固有の識別番号を受信するようになってい
る。キャッシュメモリデバイスの各々に配置されたコン
トローラ回路は、固有の識別番号と所定のアドレスビッ
トとを比較し、この識別番号と所定のアドレスビットと
が一致すれば、コントローラ回路は、メインメモリアド
レスに対応するキャッシュメモリロケーション（記憶位
置）でＣＰＵがリクエストしたメモリオペレーションを
実行するように、そのキャッシュメモリをイネーブル状
態とする制御信号を発生する。
【０００８】識別番号が所定のアドレスビットと一致し
なければ、メモリコントローラ回路は、メモリオペレー
ションを実行するようにメモリをイネーブル状態とする
制御信号を発生せず、キャッシュメモリデバイス内に配
置された出力ドライバ回路をディスエーブル（不能化）
し、この結果、選択されていないキャッシュメモリデバ
イスがバスに出力を発生しないように効果的に働く。従
って、キャッシュメモリデバイスの各々は、それぞれの
キャッシュメモリ内に配置されたメモリロケーションに
特定のメモリリクエストが向けられているかどうかを別
々に判断する。ＣＰＵは、メモリリクエストがどのキャ
ッシュメモリデバイスに向けられるかを識別する必要は
なく、更に、選択されないキャッシュメモリデバイスの
すべては、それらのそれぞれのコントローラ回路によっ
てディスエーブル状態とされるので、ＣＰＵが受信して
不正確に解釈する可能性がある疑似信号をこれらメモリ
デバイスがバスに発生しないことが保証される。
【０００９】
【発明の実施の形態】これより、メモリアクセスの効率
を改善するための、コンピュータシステムに使用する特
定の用途を有する改良されたキャッシュメモリ方法およ
び装置を開示する。次の説明では、本発明を完全に理解
するよう、特定のメモリ、組み合わせ、アーキテクチャ
（構造）、データライン、アドレスライン等を記載して
いるが、これら特定の細目がなくても本発明を実施でき
ることは、当業者には明らかであろう。他の場合では、
本発明を不明瞭としないように周知の回路はブロック図
として示した。
【００１０】図２に、本発明のシステムの一般化された
ブロック図が示されている。ここに示されているよう
に、中央処理ユニット（ＣＰＵ）４０はバス４２に結合
されている。このバス４２は、システムバスでもよい
し、またこれと異なりＣＰＵ４０とキャッシュメモリと
の間の高速データ転送を処理するように設計されたロー
カルバスでもよい。他の種々のシステムリソース、例え
ばシステムデバイス４４も、ＣＰＵ４０との通信のため
バス４２に結合されている。この説明では、理解を容易
とするため、バス４２のみならずＣＰＵ４０も簡略化さ
れたブロック図として示されている。また、バス４２、
ＣＰＵ４０、システムデバイス４４および図面に示され
た他の部品以外に更に別の部品が多数あることは、当業
者には理解できよう。本明細書では、本発明を不必要に
不明瞭としないように、これら部品については詳しく説
明しない。図２に示すように本発明のキャッシュメモリ
は、キャッシュメモリデバイス４６、４８、５０および
５２（以下、キャッシュメモリチップと称す。）を含
む。バス４２に結合された４個の別々のキャッシュメモ
リチップを参照して本発明を説明するが、本発明の要旨
は、図面に示したキャッシュメモリの数よりも少ないメ
モリチップまたはこの数よりも多いメモリチップを有す
るキャッシュメモリシステムでも使用できることは、当
業者に理解できよう。
【００１１】図２に示すように、キャッシュメモリチッ
プの各々は構造が同じである。例えば、キャッシュメモ
リチップ４６はコントローラ６０を含み、このコントロ
ーラ６０は、後に説明するようにキャッシュメモリ６２
および出力ドライバ６４および６６に結合されている。
コントローラ６０は識別番号（ＩＤ＃）を受信するよう
にも結合されており、この識別番号は、この好ましい実
施例では、２ビットの二進数から成る。同様に、キャッ
シュメモリ４８は、キャッシュメモリ７０および出力ド
ライバ７２および７４に結合されたメモリコントローラ
６８を含む。キャッシュチップ５０はキャッシュコント
ローラ８０を含み、このキャッシュコントローラ８０
は、キャッシュメモリ８２および２つの出力ドライバ８
４および８６に結合されている。最後に、キャッシュチ
ップ５２はコントローラ８８を含み、このコントローラ
８８は、キャッシュメモリ９０および２つの出力ドライ
バ９２および９４に結合されている。
【００１２】続けて図２を参照すれば、キャッシュメモ
リチップ４６、４８、５０および５２の各々は、ＣＰＵ
４０と通信するようバス４２に結合されている。一般に
行われているように、ＣＰＵ４０は、メモリアドレスと
組み合わせてメモリ（アクセス）リクエストを発生す
る。このメモリリクエストおよびアドレス信号の特定の
タイミングおよび性質は、本発明で使用される特定のバ
スに応じて決まる。インテル社のマルチバス（商標）、
ＩＥＥＥ−４８８バスまたはサンマイクロシステムズ社
所有のＭバスのような幾つかのバスは、標準バス仕様に
合致するものである。しかしながら、本発明は、特定の
いかなるバス構造に依存するものではなく、種々の異な
るバス構造が利用されるようになっている。従って、本
明細書には特定のタイミングや信号化条件については記
載しない。
【００１３】ＣＰＵ４０はメモリリクエストを発生し、
このリクエストは、本発明の要旨に従い、図２に示され
たキャッシュメモリチップの各々内のコントローラ（例
えばコントローラ６０）の各々によって受信されるもの
と見なす。上記のように、本発明で使用されるキャッシ
ュメモリチップの各々には、バス４２上でその位置を識
別するための、固有の識別番号が与えられている。後に
説明するように、キャッシュメモリチップ内に配置され
たコントローラの各々は、メモリリクエストのみなら
ず、ＣＰＵ４０によって開始されたメモリオペレーショ
ンのためにアクセスすべきメインメモリの全アドレスを
含む所定のアドレスビットを受信する。
【００１４】図示するように、メモリチップ内に配置さ
れた各メモリコントローラは、制御ライン（例えば制御
ライン１００、１０２、１０４および１０５）を通して
キャッシュメモリに結合されており、それぞれのキャッ
シュメモリの各々には、メモリ読み出しおよび書き込み
プロセスを制御するのに必要なイネーブル信号および附
勢信号が与えられるようになっている。
【００１５】本発明は、図１に示されるような論理制御
回路および出力選択マルチプレクサを含む外部のグルー
論理回路を不要にすることにより、従来技術の限界、特
に図１に示された従来システムの限界を克服するもので
ある。特定のキャッシュチップの各々内のメモリアドレ
スロケーションに対応する、幾つかの所定のアドレスビ
ットの選択と組み合わせて、キャッシュチップの各々の
ための識別番号を本発明により使用することにより、こ
れまで従来技術で知られていなかった高性能のキャッシ
ュメモリへのアクセスが可能となった。
【００１６】本発明は、特定のキャッシュメモリ内のメ
モリアドレスロケーションに向けられたメモリリクエス
トを識別し、バス４２に結合されたその他のキャッシュ
メモリに向けられたメモリリクエストを無視できる能力
を、図２に示されたキャッシュメモリの各々に与えるも
のである。本発明の要旨によれば、キャッシュメモリチ
ップの各々には、これらキャッシュメモリチップ内のコ
ントローラの各々に割り当てられた２ビットの二進数で
ある固有の識別番号が与えられている。例えば、キャッ
シュメモリチップ４６のコントローラ６０には論理０の
二進識別番号が割り当てられ、同様に、図２に示すよう
に、キャッシュメモリチップ４８のコントローラ６８に
は二進の１が割り当てられ、キャッシュメモリチップ５
０のコントローラ８０には二進の２が割り当てられ、キ
ャッシュメモリチップ５２のコントローラ８８には二進
の３が割り当てられている。この好ましい実施例では、
識別番号の各々は、コントローラ６０内での静的な配線
による入力信号から成る。従って、各キャッシュメモリ
チップには静的な識別番号が与えられ、この番号は、特
定のキャッシュメモリチップを識別するのに使用される
と共に、ＣＰＵ４０によって発生されるメモリリクエス
トに対するメモリ選択プロセスへの入力信号となる。
【００１７】本発明では、キャッシュメモリチップの選
択は、ＣＰＵ４０によって与えられるメインメモリアド
レスを含む所定のアドレスビットの値および識別番号に
応じて決まる。本発明の一実施例では、ＣＰＵ４０のメ
インメモリアドレスのメモリスペースは４つの領域に分
割されており、図２に示される４つのキャッシュメモリ
チップの１つに各領域があらかじめ割り当てられてい
る。これらの領域は、連続していてもよいし、または飛
び越し状になっていてもよい。
【００１８】本発明の作動は、ＣＰＵ４０が発生するメ
モリリクエストにより開始すると言ってよい。メモリリ
クエストおよびアクセスすべきメインメモリロケーショ
ンのアドレスは、バス４２を通して与えられ、キャッシ
ュメモリチップ４６、キャッシュメモリチップ４８、キ
ャッシュメモリチップ５０およびキャッシュメモリチッ
プ５２によって受信される。メモリリクエストは、ＣＰ
Ｕによって与えられるアドレスと同じように、それぞれ
のキャッシュメモリチップ内に配置されたコントローラ
の各々によって受信される。所定のアドレスビットも、
例えばライン１２０（図２参照）を通してコントローラ
６０へ与えられる。同様に、キャッシュメモリチップ４
８に対するメモリリクエストは、コントローラ６８によ
り受信され、所定のアドレスビットがライン１２２を通
してコントローラ６８へ送られる。キャッシュメモリチ
ップ５０の場合、所定のアドレスビットがライン１２５
を通してコントローラ８０へ送られる。キャッシュメモ
リチップ５２の場合、所定のアドレスビットがライン１
３０を通してコントローラ８８へ送られる。
【００１９】図３を参照してより詳細に説明するよう
に、それぞれのキャッシュメモリチップ内のコントロー
ラの各々は、識別番号と与えられたアドレスビットとを
比較し、これらビットが一致していればキャッシュメモ
リチップ内のコントローラは所望のメモリオペレーショ
ンを開始させる制御信号を発生し、キャッシュチップ上
のキャッシュメモリにアクセスし、キャッシュメモリの
出力をバス４２へ与え、ＣＰＵ４０によって受信できる
ようにする。識別番号とアドレスビットとの比較の結果
一致していないことが判れば、特定のキャッシュメモリ
チップ上の出力ドライバがコントローラによってディス
エーブルされる。
【００２０】例として、キャッシュメモリチップ４８に
既に割り当てられているアドレススペースに対し、ＣＰ
Ｕ４０がメモリリクエストを発生したものと仮定する。
メモリリクエストおよびアドレスはバス４２を通して送
られ、図２に示されたキャッシュメモリチップの各々に
よって受信される。このメモリリクエストは、キャッシ
ュチップ４８のコントローラ６８だけでなく、キャッシ
ュチップの各々にも送られる。識別番号（本例では二進
数の１）とアドレスビットの比較の結果が一致していれ
ば、コントローラ６８は、ライン１０２を通してキャッ
シュメモリ７０へ適当なメモリ制御コマンドを発生し、
メモリオペレーションを開始させる。更に、コントロー
ラ６８は、出力ドライバ７４をイネーブルし、キャッシ
ュメモリ７０からのリクエストされたデータまたはこれ
より取出されたインストラクションをバス４２へ送り、
ＣＰＵ４０によって受信できるようにする。同様に、コ
ントローラ６８は、出力ドライバ７２をイネーブルし、
本発明が使用しているバスの特定のプロトコルに従って
適当な受信確認信号を発生する。キャッシュメモリ５０
のコントローラ８０は、ＣＰＵによって与えられた所定
のアドレスビットと特定の識別番号とが一致していない
と判断する。従って、コントローラ８０は、キャッシュ
メモリチップ５０からバス４２に出力が供給されないよ
う、出力ドライバ８４および出力ドライバ８６をディス
エーブルする。
【００２１】同じように、ＣＰＵによって与えられたア
ドレスとコントローラによって与えられた識別番号（二
進の３）は一致しないので、キャッシュメモリチップ５
２のコントローラ８８は、出力ドライバ９２および出力
ドライバ９４をディスエーブルする。従って、バス４２
に結合されているキャッシュメモリチップの各々は、外
部グルー論理回路を使用することなく、ＣＰＵ４０によ
って与えられたメモリリクエストがその特定のキャッシ
ュメモリを宛て先とするものであるかどうかを独自に判
断する。メモリアドレスがその特定のキャッシュメモリ
に割り当てられたメモリスペースに対応している場合、
キャッシュメモリチップのコントローラは、そのキャッ
シュメモリをイネーブルし、バス４２を通してＣＰＵ４
０へリクエストされたデータを送る。しかしながら、メ
モリリクエストがそのキャッシュメモリ宛てのものでは
ないとコントローラが判断した場合、コントローラはそ
のキャッシュメモリチップの出力ドライバをディスエー
ブルするので、そのチップは、休止状態に留まりＣＰＵ
のメモリリクエストに応答しない。
【００２２】ＣＰＵおよびキャッシュメモリの各々は独
立して作動するので、どれだけ多くのキャッシュメモリ
デバイスがバス４２に結合されているかを、何らかの信
号化方法によりＣＰＵ４０へ知らせる必要がないこと
を、当業者は理解するであろう。ＣＰＵは、必要なアド
レス情報と共にメモリリクエストを発生するだけであ
り、キャッシュメモリチップの各々は、別々に作動して
リクエストされたデータを発生したり、またはバス４２
に出力を発生しないように自らをディスエーブルする。
【００２３】図３および４と共に再度図２を参照して、
キャッシュメモリチップの各々内のコントローラの動作
を、より詳細に説明する。図２に示されたシステムはバ
ス４２に結合された４個のキャッシュメモリチップを含
むが、本発明は３個以下のキャッシュメモリチップを使
用するシステムでも実施可能である。従って、本発明
は、バス４２に１個または２個のキャッシュメモリチッ
プしか結合されていないシステムでも使用できるもので
ある。更に、本発明を４個までのキャッシュメモリチッ
プを有するシステムを参照して説明するが、本発明はそ
れ以上の数のキャッシュメモリチップを有するシステム
でも実施可能であることが分かるであろう。図３には、
キャッシュメモリチップの各々に配置されたそれぞれの
コントローラの各々のブロック図が示されている。説明
上、キャッシュメモリチップ４６のコントローラ６０を
参照して、図３に示されたコントローラおよびその動作
について説明する。しかしながら、このコントローラ６
０の動作は、図２に示された他のコントローラ６８、８
０および８８の動作に類似するものである。
【００２４】図３にはコントローラ６０のブロック図が
示されており、識別番号として比較回路２００に結合さ
れた２ビットの静的入力（本例では二進数００）が与え
られている。図から理解できるように、２ビット識別番
号の値と２ビットのアドレス値が一致すれば、比較回路
２００は、ライン２０２を通してマルチプレクサ２０４
へ一致信号を発生する。本発明のコントローラは、２個
のキャッシュメモリチップしかバス４２に結合されてい
ないようなケースにも適合するようになっている。かか
る場合、１つの識別ビットを検出し、単一のアドレスビ
ットと比較するだけでよい。一般に、図３内のライン２
０８によって識別される識別番号の最下位ビットに比較
回路２０６が結合されており、同様に、比較回路２０６
は、本発明のシステムによって与えられる２ビットのア
ドレスビットの単一ライン２１０にしか結合されていな
い。ライン２１０を通して送られたアドレスビットがラ
イン２０８を通して送られた識別ビットに一致する場
合、比較回路２０６は、ライン２１２上に一致信号を発
生し、これをマルチプレクサ２０４へ送る。マルチプレ
クサ２０４は、２キャッシュチップ選択ライン２１４が
附勢された際にライン２１２を選択するように構成され
ている。
【００２５】このシステムの設計者は、例えばプリント
基板上のジャンパー構造により、この２キャッシュチッ
プ選択信号を発生するためのメカニズムを設けようとし
ているが、将来のシステムではソフトウェア制御により
この信号を発生することも可能である。一般に、特定の
システム環境内で単一キャッシュチップしか使用しない
場合、単一チップ選択ライン２２０が設けられ、図３に
示されるようなＯＲゲート２２５の入力端に結合され
る。マルチプレクサ２０４の出力端は、ライン２３０を
通してＯＲゲート２２５へ結合されている。この好まし
い実施例では、単一のキャッシュメモリチップしか使用
しない場合、単一チップ選択ライン２２０が高レベルに
駆動され、よって、ライン２３５上にチップ選択（Ｃ
Ｓ）信号が常に発生することになる。
【００２６】図３に示されるように、チップ選択ライン
２３５はコントローラ論理デバイス２４０に結合されて
いる。このコントローラ論理デバイス２４０は、ＣＰＵ
４０によって発生されバス４２を通して送られるメモリ
リクエストを受信する。コントローラ論理デバイス２４
０が、ＣＰＵメモリリクエストおよびライン２３５を通
してチップ選択信号を受信する場合、コントローラ論理
デバイス２４０は、ライン１００を通してキャッシュメ
モリ６２にメモリ制御信号を送る。更にコントローラ論
理デバイス２４０は、出力ドライバ６６および６４をイ
ネーブルして、必要な受信確認信号およびその他のプロ
トコル信号の双方をバス４２を通してＣＰＵ４０へ与え
ると共に、ＣＰＵ４０からのリクエストに従ってキャッ
シュメモリ６２からリクエストされたデータを発生させ
る。
【００２７】メモリ、特にキャッシュメモリの動作は当
該技術分野では周知であるので、コントローラ論理デバ
イス２４０によりキャッシュメモリ６２に対して発生さ
れる特定の信号、および出力ドライバ６４により発生さ
れ駆動される信号の性質については、本明細書ではこれ
以上詳細には説明しない。更に当業者であれば、コント
ローラ論理デバイス２４０およびキャッシュメモリ６２
と組み合わされた出力ドライバの特定の構成は、種々の
バスプロトコルおよびアーキテクチャに合わせるように
変えることができる。
【００２８】コントローラ論理デバイス２４０がＣＰＵ
４０からのメモリリクエストを受信するが、ライン２３
５を通してチップ選択信号を受信しない場合は、コント
ローラ論理デバイス２４０は、ライン１００を通してメ
モリ制御信号を発生せず、出力ドライバ６６および６４
をディスエーブルする。従って、かかる場合、キャッシ
ュメモリチップは選択されないので、非アクティブモー
ドとなっていると見なされる。このキャッシュメモリチ
ップは、バス４２を通して次のメモリリクエストが受信
され、且つライン２３５を通してチップ選択信号が受信
されるまで、この非アクティブモードに留まる。
【００２９】次に、図３と共に図４を参照し、図示され
ているような本発明の好ましい実施例のための符号化方
法について説明する。本発明の４ビットの識別番号（Ｉ
Ｄ［３：０］）は、４つのビットが０である場合、この
システムは１つのキャッシュメモリチップしか利用せ
ず、単一チップ選択ライン２２０が高レベルになるとい
う取決めを使用している。図に示すように、ＩＤ番号が
二進数０１００から成る場合、４キャッシュメモリチッ
プシステムを使用する。このシステムでは、最後の２つ
のビット００がキャッシュメモリチップの識別番号、す
なわちチップ０に対応する。同様に、図４に示すよう
に、二進数０１０１は本発明にかかわるシステムが（図
２に示すように）４つのキャッシュメモリチップを使用
していることを示し、最後の２つの二進数０１はキャッ
シュメモリチップ４８の識別番号に対応する。図４で
は、理解を容易にするため、キャッシュメモリチップの
各々に対する静的二進数として与えられる識別ビットに
対応する最後の２つのビットを、長方形のブロックで囲
むように描いている。
【００３０】図４に示すように、１１００のＩＤ番号
は、図３の２キャッシュチップ選択ライン２１４が附勢
され、ライン２３０上のマルチプレクサ２０４の出力と
してライン２１２を選択するようにした２キャッシュメ
モリチップ構造を識別（特定）している。数字１１００
のうちの最後の２つのビット００は、図２に示されたキ
ャッシュメモリチップ４６に対する識別番号０に対応
し、最後の識別ビット数１１０１は、ライン２１４を選
択するようにこのシステムを２キャッシュチップシステ
ムとして識別し、この場合、最後の２つのビット０１は
図２内のキャッシュメモリチップ４８に対する識別番号
１を識別している。
【００３１】当業者であれば、図２〜４を参照して説明
した特定の符号化構造が設計時の選択事項にすぎず、本
発明の要旨に従えば、符号化構造の多数の組み合わせお
よび変形が可能であることは理解できるであろう。
【００３２】図には所定の回路および電子ブロック図が
示されているが、回路素子が作動するためには他の多数
のデータ通路、電気ブロック等も必要であることは当業
者には理解できよう。しかしながら、本発明の構成を不
必要な細部を示すことなく本発明の動作を示すよう簡単
に図示した。例えば、本発明をメモリリクエストを発生
するＣＰＵと共に使用されるものとして説明したが、他
のメモリアクセスデバイスでもかかるリクエストを発生
できると予想される。さらに、本発明をキャッシュメモ
リチップの識別番号と受信したアドレスの一部とを比較
するものとして説明したが、本発明は他の実施形態も可
能である。最も一般的な形態では、本発明は、識別指標
を比較し、メモリチップに与えられた第１識別指標がバ
ス４２を通して与えられた第２識別指標と一致する場合
に、メモリデバイスがリクエストされたメモリオペレー
ションを実行できるようにする制御信号を、メモリコン
トローラが発生するようにする。
【００３３】以上、改良されたキャッシュメモリの構造
および方法を開示した。特に図１から４を参照して本発
明を説明したが、当業者であれば本発明の要旨を他の種
々のコンピュータメモリにも適用できることは明らかで
あろう。従って、本発明は特許請求の範囲の表現によっ
て範囲を決定すべきである。
【図面の簡単な説明】
【図１】 従来のカスケード接続されたキャッシュメモ
リシステムのブロック図である。
【図２】 本発明によるキャッシュメモリシステムの簡
略ブロック図である。
【図３】 ＣＰＵによるキャッシュメモリアクセスに対
するシステム劣化をできる限り小さくして、キャッシュ
メモリサイズをより大きくする、本発明のキャッシュメ
モリ制御回路のより詳細なブロック図である。
【図４】 キャッシュメモリチップを選択するための二
進識別番号の使用例を示す図である。
【符号の説明】
４０ 中央処理ユニット（メモリアクセスユニット） ４２ バス ４６、４８、５０、５２ キャッシュメモリデバイス ６０、６８、８０、８８ コントローラ回路 ６２、７０、８２、９０ キャッシュメモリ ６４、６６、７２、７４、８４、８６、９２、９４ 出
力ドライバ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アツール ヴィー ギア アメリカ合衆国 カリフォルニア州 サン ノゼ，サウスビュー ドライブ 5839 (72)発明者 サイモン ロー アメリカ合衆国 カリフォルニア州 フリ モント，ファース コート 1797

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】 バスに結合されたメモリアクセスユニッ
    トと、前記バスに結合され、固有の第１の識別指標が与
    えられた少なくとも１つのメモリデバイスとを備え、 前記メモリデバイスは更に、 各々が前記メモリアクセスユニットによって与えられる
    アドレスにより識別される複数のメモリロケーションを
    有するメモリと、 前記メモリデバイスに固有な第１識別指標を受信し、更
    に前記バスを通して第２識別指標を受信するように前記
    メモリおよび前記バスに結合されたコントローラ回路と
    を備え、 前記コントローラ回路は、前記第１識別指標と前記第２
    識別指標とを比較するための比較回路を含み、前記第１
    識別指標と前記第２識別指標とが一致した場合、前記メ
    モリをイネーブルし、前記バスを通して与えられたアド
    レスに対応するメモリロケーションで前記メモリアクセ
    スユニットによってリクエストされたメモリオペレーシ
    ョンを行わせる制御信号を発生するようになっているメ
    モリシステム。
  2. 【請求項２】 前記実行されたメモリオペレーションの
    結果を、前記バスを通して前記メモリアクセスユニット
    へ与えるよう、前記コントローラ回路に結合された出力
    ドライバ回路を更に含む、請求項１記載のメモリシステ
    ム。
  3. 【請求項３】 前記第１識別指標と前記第２識別指標と
    が一致しない場合、コントローラ回路は前記出力ドライ
    バ回路をディスエーブルする、請求項２記載のメモリシ
    ステム。
  4. 【請求項４】 前記バスにはＮ個のメモリデバイスが結
    合されている、請求項３記載のメモリシステム。
  5. 【請求項５】 前記第１識別指標は識別番号を含む、請
    求項４記載のメモリシステム。
  6. 【請求項６】 前記第２識別指標は、前記バスを通して
    前記メモリアクセスユニットによって与えられる前記ア
    ドレスの一部を含む、請求項４記載のメモリシステム。
  7. 【請求項７】 前記Ｎ個のメモリデバイスの各々には少
    なくとも１つの二進数を含む識別番号が与えられてい
    る、請求項５記載のメモリシステム。
  8. 【請求項８】 前記二進数は前記メモリデバイスが前記
    バスに結合されている位置の関数である、請求項７記載
    のメモリシステム。
  9. 【請求項９】 Ｎは４に等しい、請求項８記載のメモリ
    システム。
  10. 【請求項１０】 前記メモリアクセスユニットは中央処
    理ユニット（ＣＰＵ）を含む、請求項９記載のメモリシ
    ステム。
  11. 【請求項１１】 前記アドレスの前記一部は、前記ＣＰ
    Ｕによって前記バスに結合された前記アドレスのうちの
    所定のビットを含む、請求項１０記載のメモリシステ
    ム。
  12. 【請求項１２】 前記メモリはキャッシュメモリであ
    る、請求項１１記載のメモリシステム。
  13. 【請求項１３】 複数の個々にアドレス指定可能なメモ
    リロケーションを有するメモリを含むメモリデバイスで
    あって、 前記メモリデバイスに固有な第１識別指標を受信し、更
    に前記メモリデバイスの外部の識別ソースによって与え
    られる第２識別指標を受信するよう、前記メモリに結合
    されたコントローラ回路を備え、 前記コントローラ回路は、前記第１識別指標と前記第２
    識別指標とを比較するための比較回路を更に含み、前記
    第１識別指標と前記第２識別指標とが一致した場合、前
    記メモリに指示して、前記メモリ内の前記対応するメモ
    リロケーションをアドレス指定するマルチビットアドレ
    スを使用するアドレスソースにより特定されるメモリオ
    ペレーションを行わせるようになっているメモリデバイ
    ス。
  14. 【請求項１４】 前記メモリオペレーションの結果を、
    前記アドレスソースへ与えるよう、前記コントローラ回
    路に結合された出力ドライバ回路を更に含む、請求項１
    ３記載のメモリデバイス。
  15. 【請求項１５】 前記第１識別指標と前記第２識別指標
    とが一致しない場合、コントローラ回路は前記出力ドラ
    イバ回路をディスエーブルする、請求項１４記載のメモ
    リデバイス。
  16. 【請求項１６】 前記メモリデバイスはバスを通して前
    記アドレスソースと通信するように結合されている、請
    求項１５記載のメモリデバイス。
  17. 【請求項１７】 前記バスにはＮ個のメモリデバイスが
    結合されている、請求項１６記載のメモリデバイス。
  18. 【請求項１８】 前記第１識別指標は識別番号を含む、
    請求項１７記載のメモリデバイス。
  19. 【請求項１９】 前記第２識別指標は前記マルチビット
    のアドレスの一部を含む、請求項１８記載のメモリデバ
    イス。
  20. 【請求項２０】 前記メモリデバイスの各々には少なく
    とも１つの二進数を含む識別番号が与えられている、請
    求項１９記載のメモリデバイス。
  21. 【請求項２１】 前記二進数は前記メモリデバイスが前
    記バスに結合されている位置の関数である、請求項２０
    記載のメモリデバイス。
  22. 【請求項２２】 前記アドレスソースおよび識別ソース
    は中央処理ユニット（ＣＰＵ）の一部として配置されて
    いる、請求項２１記載のメモリデバイス。
  23. 【請求項２３】 前記メモリデバイスはキャッシュメモ
    リを含む、請求項２２記載のメモリデバイス。
  24. 【請求項２４】 バスに結合された少なくとも１つのメ
    モリデバイスとメモリアクセスユニットとを含み、前記
    メモリデバイスは複数のメモリロケーションを備えたメ
    モリを有し、前記メモリロケーションの各々は前記メモ
    リアクセスユニットによって与えられるアドレスにより
    識別されるメモリシステムにおいて、 前記メモリおよび前記バスに結合されたコントローラ回
    路を使用して前記メモリデバイスに固有な第１識別指標
    を受信するステップ（前記コントローラ回路は前記バス
    を通して前記メモリアクセスユニットにより与えられる
    第２識別指標を更に受信するようになっている）と、 前記第１識別指標と前記第２識別指標とを比較し、前記
    第１識別指標と前記第２識別指標とが一致した場合、前
    記コントローラ回路は前記メモリをイネーブルし、前記
    アドレスに対応する前記メモリ内のメモリロケーション
    で前記メモリアクセスユニットによってリクエストされ
    たメモリオペレーションを行わせるための制御信号を発
    生するステップとを含む、前記メモリにアクセスするた
    めの方法。
  25. 【請求項２５】 前記実行されたメモリオペレーション
    の結果を、前記バスを通して前記メモリアクセスユニッ
    トへ与えるよう、前記コントローラ回路に結合された出
    力ドライバ回路を更に含む、請求項２４記載の方法。
  26. 【請求項２６】 前記第１識別指標と前記第２識別指標
    とが一致しない場合、前記コントローラ回路は前記出力
    ドライバ回路をディスエーブルする、請求項２５記載の
    方法。
  27. 【請求項２７】 前記バスにはＮ個のメモリデバイスが
    結合されている、請求項２５記載の方法。
  28. 【請求項２８】 前記第１識別指標は識別番号を含む、
    請求項２７記載の方法。
  29. 【請求項２９】 前記第２識別指標は前記メモリアクセ
    スユニットによって与えられる前記アドレスの一部を含
    む、請求項２８記載の方法。
  30. 【請求項３０】 前記メモリアクセスユニットは中央処
    理ユニット（ＣＰＵ）を含む、請求項２９記載の方法。
  31. 【請求項３１】 複数の個々にアドレス指定可能な複数
    のメモリロケーションを有するメモリを含むメモリデバ
    イスにアクセスするための方法であって、 前記メモリに結合されたコントローラ回路を使用して前
    記メモリデバイスに固有な識別番号および前記メモリデ
    バイスの外部のアドレスソースによって与えられたマル
    チビットのアドレスの一部を受信するステップと、 前記識別番号と前記マルチビットアドレスの前記一部と
    を比較し、前記識別番号と前記マルチビットアドレスの
    前記一部とが一致した場合、前記コントローラ回路は、
    前記メモリに命令し、前記メモリ内の前記対応するメモ
    リロケーションをアドレス指定する前記マルチビットア
    ドレスを使用して、前記アドレスソースにより指定され
    たメモリオペレーションを実行させるステップとを含
    む、メモリデバイスにアクセスする方法。
  32. 【請求項３２】 前記メモリオペレーションの結果を、
    前記アドレスソースに与えるよう、前記コントローラ回
    路に結合された出力ドライバ回路を更に含む、請求項３
    １記載の方法。
  33. 【請求項３３】 前記識別番号と前記マルチビットアド
    レスの前記部分とが一致しない場合、前記コントローラ
    回路は前記出力ドライバ回路をディスエーブルする、請
    求項３２記載の方法。
  34. 【請求項３４】 前記メモリデバイスはバスを通して前
    記アドレスソースと通信するように結合されている、請
    求項３３記載の方法。
  35. 【請求項３５】 前記バスにはＮ個のメモリデバイスが
    結合されている、請求項３４記載の方法。
  36. 【請求項３６】 前記識別番号は前記メモリデバイスが
    前記バスに結合されている位置の関数である、請求項３
    ５記載の方法。
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