JPH08227982A - 高密度半導体記憶装置 - Google Patents
高密度半導体記憶装置Info
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- JPH08227982A JPH08227982A JP7318648A JP31864895A JPH08227982A JP H08227982 A JPH08227982 A JP H08227982A JP 7318648 A JP7318648 A JP 7318648A JP 31864895 A JP31864895 A JP 31864895A JP H08227982 A JPH08227982 A JP H08227982A
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- Japan
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- word line
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- memory device
- semiconductor memory
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Abstract
(57)【要約】
【目的】 半導体記憶装置の単位面積当たりのメモリセ
ル数が減少することなく、ビット線同士を離間可能であ
り、セル容量を小さくして高密度化を可能とする。 【構成】 隣接するワード線同士が所定の間隔をもって
第１の方向に沿って延在する第１のワード線群と、ワー
ド線が上記方向と交差する第２の方向に沿って延在する
第２のワード線群とからワード線を構成し、第１のワー
ド線群に属する２本のワード線と第２のワード線群に属
するワード線とに囲まれた領域にビットコンタクトを設
け、これらワード線の上記領域を画定する部分の各々に
ビットコンタクトに接続されたメモリセルを設け、ビッ
ト線が第１及び第２のワード線に対して交差する方向に
延在することにより、ビットコンタクト数を半分にし、
また単位面積当たりのワード線数を２倍にでき、即ち単
位面積当たりのビットと線数を半分にできるためビット
線同士間を離せる。
ル数が減少することなく、ビット線同士を離間可能であ
り、セル容量を小さくして高密度化を可能とする。 【構成】 隣接するワード線同士が所定の間隔をもって
第１の方向に沿って延在する第１のワード線群と、ワー
ド線が上記方向と交差する第２の方向に沿って延在する
第２のワード線群とからワード線を構成し、第１のワー
ド線群に属する２本のワード線と第２のワード線群に属
するワード線とに囲まれた領域にビットコンタクトを設
け、これらワード線の上記領域を画定する部分の各々に
ビットコンタクトに接続されたメモリセルを設け、ビッ
ト線が第１及び第２のワード線に対して交差する方向に
延在することにより、ビットコンタクト数を半分にし、
また単位面積当たりのワード線数を２倍にでき、即ち単
位面積当たりのビットと線数を半分にできるためビット
線同士間を離せる。
Description
【０００１】
【発明が属する技術分野】本発明は、高密度半導体記憶
装置に関し、特に半導体基板装置を構成するメモリセル
の半導体基板上の配置に特徴のある高密度半導体記憶装
置に関する。
装置に関し、特に半導体基板装置を構成するメモリセル
の半導体基板上の配置に特徴のある高密度半導体記憶装
置に関する。
【０００２】
【従来の技術】従来、一方のソース・ドレイン電極がビ
ットコンタクトを介してビット線に接続され、かつゲー
ト電極がワード線に接続されたトランジスタを有するＤ
ＲＡＭ（Dynamic Random Access Memory）にあたって
は、例えば図６に示すように多数のワード線２１が互い
にほぼ平行に存在し、これと交差する方向に多数のビッ
ト線２５が延在し、その交点にメモリセル２３が設けら
れている。また、ビットコンタクト２４はビット線２５
をまたぐ２つのメモリセル２３に１つ設けられている。
ここで、回路の高密度化に伴いビット線２５同士の間隔
が狭くなっていることから、互いに隣接するビット線２
５のビットコンタクト２４同士が重ならないようにメモ
リセル対を千鳥配置することが一般的である。従って、
図６に示すようなワード線８本、ビット線８本で画定さ
れる領域にはメモリセル２３が３２個、ビットコンタク
ト２４が１６個設けられることとなる。
ットコンタクトを介してビット線に接続され、かつゲー
ト電極がワード線に接続されたトランジスタを有するＤ
ＲＡＭ（Dynamic Random Access Memory）にあたって
は、例えば図６に示すように多数のワード線２１が互い
にほぼ平行に存在し、これと交差する方向に多数のビッ
ト線２５が延在し、その交点にメモリセル２３が設けら
れている。また、ビットコンタクト２４はビット線２５
をまたぐ２つのメモリセル２３に１つ設けられている。
ここで、回路の高密度化に伴いビット線２５同士の間隔
が狭くなっていることから、互いに隣接するビット線２
５のビットコンタクト２４同士が重ならないようにメモ
リセル対を千鳥配置することが一般的である。従って、
図６に示すようなワード線８本、ビット線８本で画定さ
れる領域にはメモリセル２３が３２個、ビットコンタク
ト２４が１６個設けられることとなる。
【０００３】しかしながら、上記したようにビット線同
士が近接しているとビット線容量が増大することから、
読み出し時の読み出し電圧マージンを確保するために各
メモリセルの容量を大きくしなければならないためにセ
ル面積が増大し、装置全体が大型化する問題があった。
また、云うまでもなく上記構造に於てビット線数同士を
離間させればビット線容量は減少するが、単位面積当た
りのビット線数、即ちメモリセル数が少なくなり、同じ
記憶容量を確保するのに大きな面積が必要となる。
士が近接しているとビット線容量が増大することから、
読み出し時の読み出し電圧マージンを確保するために各
メモリセルの容量を大きくしなければならないためにセ
ル面積が増大し、装置全体が大型化する問題があった。
また、云うまでもなく上記構造に於てビット線数同士を
離間させればビット線容量は減少するが、単位面積当た
りのビット線数、即ちメモリセル数が少なくなり、同じ
記憶容量を確保するのに大きな面積が必要となる。
【０００４】メモリセルを高密度に集積するため、例え
ば米国特許第４，６５１，１８３号（issued to R.C. l
ange et al. on March 17,1987, intirled "High Densi
ey One Memory Cell Arrays"、特開昭６１−１４７１７
号）に開示された記憶装置に於ては、記憶装置を、各群
がソース／ドレイン領域を共有する４つのメモリセルを
含む複数のメモリセル群により構成し、それぞれの群に
含まれるメモリセルのキャパシタが全体として行列のマ
トリックスに配置されるように、前記複数のセル群を基
板上に配置し、前記共通のソース／ドレイン領域を、前
記行、列に斜めに交差する複数のビット線に接合してい
る。
ば米国特許第４，６５１，１８３号（issued to R.C. l
ange et al. on March 17,1987, intirled "High Densi
ey One Memory Cell Arrays"、特開昭６１−１４７１７
号）に開示された記憶装置に於ては、記憶装置を、各群
がソース／ドレイン領域を共有する４つのメモリセルを
含む複数のメモリセル群により構成し、それぞれの群に
含まれるメモリセルのキャパシタが全体として行列のマ
トリックスに配置されるように、前記複数のセル群を基
板上に配置し、前記共通のソース／ドレイン領域を、前
記行、列に斜めに交差する複数のビット線に接合してい
る。
【０００５】しかしながら、上記の構成では、各メモリ
セルのゲート電極を接合するワード線の形成に相当の困
難があると推定され、前記米国特許にもワード線の構成
に関する詳しい説明がない。
セルのゲート電極を接合するワード線の形成に相当の困
難があると推定され、前記米国特許にもワード線の構成
に関する詳しい説明がない。
【０００６】
【発明が解決しようとする課題】本発明の目的は、単位
面積当たりのメモリセルの数を減少することなく、隣接
ビット線間の間隙を、読み出し時の読み出し電圧に影響
を与えることがない程度に十分に大きくすることがで
き、かつワード線を容易に形成可能な構造の高密度半導
体記憶装置を提供することにある。
面積当たりのメモリセルの数を減少することなく、隣接
ビット線間の間隙を、読み出し時の読み出し電圧に影響
を与えることがない程度に十分に大きくすることがで
き、かつワード線を容易に形成可能な構造の高密度半導
体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の一実施形態によ
る高密度半導体記憶装置は、半導体基板と、複数のセル
群にして、各セル群は４つのメモリセルを含み、各メモ
リセルは１対のソース／ドレイン拡散領域と１つのゲー
ト電極をもったトランジスタと、前記一対のソース／ド
レイン領域の一方に接続されたキャパシタを含み、前記
一対のソース／ドレイン領域の他方は前記４つのメモリ
セルに共通である、前記複数のメモリセル群とを備え、
前記基板表面を、第１の方向に延びる複数の行と、前記
第１の方向と交差する第２の方向に延びる所定の間隔を
もった複数の列のマトリックスに配置された複数の区画
に区分したとき、前記複数のセル群が、前記複数のセル
群が、前記各行に於て１つおきの区画に、また前記各列
に於ても１つおきの区画に位置するように、前記区画に
選択的に配置される。
る高密度半導体記憶装置は、半導体基板と、複数のセル
群にして、各セル群は４つのメモリセルを含み、各メモ
リセルは１対のソース／ドレイン拡散領域と１つのゲー
ト電極をもったトランジスタと、前記一対のソース／ド
レイン領域の一方に接続されたキャパシタを含み、前記
一対のソース／ドレイン領域の他方は前記４つのメモリ
セルに共通である、前記複数のメモリセル群とを備え、
前記基板表面を、第１の方向に延びる複数の行と、前記
第１の方向と交差する第２の方向に延びる所定の間隔を
もった複数の列のマトリックスに配置された複数の区画
に区分したとき、前記複数のセル群が、前記複数のセル
群が、前記各行に於て１つおきの区画に、また前記各列
に於ても１つおきの区画に位置するように、前記区画に
選択的に配置される。
【０００８】本発明の他の実施形態による高密度半導体
記憶装置は、半導体基板と、前記半導体基板上に形成さ
れた複数のセル群にして、各セル群は１つの共通ソース
／ドレイン領域をもった４つのメモリセルを含み、各メ
モリセルはキャパシタと、該キャパシタを前記共通のソ
ース／ドレイン領域に接続するゲート電極をもったトラ
ンジスタを含む、前記複数のセル群と、前記半導体基板
上に設けられたワード線にして、第１群の第１の方向に
延びると共に各対が２つの隔離したワード線をもつ複数
のワード線対と、第２群の前記第１の方向と交差する第
２の方向に延びると共に各対が２つの隔離したワード線
をもつ複数のワード線対とを含み、前記第１群のワード
線対と前記第２群のワード線対との交差する箇所に、前
記第１の方向の複数の行と、前記第２の方向の複数の列
とのマトリックスに配列された複数の交差領域の形成さ
れた前記ワード線とを備え、前記複数のセル群の前記共
通ソース／ドレイン領域が、前記各行の交差領域の１つ
おきに、かつ前記各列の交差領域の１つおきに位置する
ように、前記共通ソース／ドレイン領域が前記交差領域
選択的に形成され、各共通ソース／ドレイン領域に接続
される前記４つのメモリセルは、該共通ソース／ドレイ
ン領域の形成されている前記交差領域に於て交差する前
記第１群のワード線対と前記第２群のワード線対とにそ
れぞれ接続される。
記憶装置は、半導体基板と、前記半導体基板上に形成さ
れた複数のセル群にして、各セル群は１つの共通ソース
／ドレイン領域をもった４つのメモリセルを含み、各メ
モリセルはキャパシタと、該キャパシタを前記共通のソ
ース／ドレイン領域に接続するゲート電極をもったトラ
ンジスタを含む、前記複数のセル群と、前記半導体基板
上に設けられたワード線にして、第１群の第１の方向に
延びると共に各対が２つの隔離したワード線をもつ複数
のワード線対と、第２群の前記第１の方向と交差する第
２の方向に延びると共に各対が２つの隔離したワード線
をもつ複数のワード線対とを含み、前記第１群のワード
線対と前記第２群のワード線対との交差する箇所に、前
記第１の方向の複数の行と、前記第２の方向の複数の列
とのマトリックスに配列された複数の交差領域の形成さ
れた前記ワード線とを備え、前記複数のセル群の前記共
通ソース／ドレイン領域が、前記各行の交差領域の１つ
おきに、かつ前記各列の交差領域の１つおきに位置する
ように、前記共通ソース／ドレイン領域が前記交差領域
選択的に形成され、各共通ソース／ドレイン領域に接続
される前記４つのメモリセルは、該共通ソース／ドレイ
ン領域の形成されている前記交差領域に於て交差する前
記第１群のワード線対と前記第２群のワード線対とにそ
れぞれ接続される。
【０００９】本発明によれば、各セル群が１つの共通の
ソース／ドレイン領域をもった４つのメモリセルを含む
複数のセル群が上記のように配置されるので、複数のメ
モリセル群の共通ソース／ドレイン領域に接続されるビ
ット線の数を、従来の半導体記憶装置のビット線の数の
半分にでき、従ってビットコンタクトの数も半分にな
り、隣接するビット線間の距離を大きくすることができ
るので、単位面積当たりのメモリ数が減少することな
く、各メモリセルの必要な記憶容量を確保することがで
きる。
ソース／ドレイン領域をもった４つのメモリセルを含む
複数のセル群が上記のように配置されるので、複数のメ
モリセル群の共通ソース／ドレイン領域に接続されるビ
ット線の数を、従来の半導体記憶装置のビット線の数の
半分にでき、従ってビットコンタクトの数も半分にな
り、隣接するビット線間の距離を大きくすることができ
るので、単位面積当たりのメモリ数が減少することな
く、各メモリセルの必要な記憶容量を確保することがで
きる。
【００１０】
【実施例】本発明の一実施例によるＤＲＡＭを添付図面
を参照して説明する。
を参照して説明する。
【００１１】本発明のＤＲＡＭは、半導体基板１１上に
形成された、各群が４つのメモリセル３を含む複数のセ
ル群を含む。各セル群の４つのメモリセル３の各々は、
図２に示すように、一対のソース／ドレイン拡散領域１
２、１５とゲート電極１４とをもったトランジスタ３１
と、このトランジスタに接続されたキャパシタ３２とを
含み、一対の拡散領域の一方１２は４つのメモリセルに
共通で、後述のビット線５にビットコンタクト４を介し
て接続されている。
形成された、各群が４つのメモリセル３を含む複数のセ
ル群を含む。各セル群の４つのメモリセル３の各々は、
図２に示すように、一対のソース／ドレイン拡散領域１
２、１５とゲート電極１４とをもったトランジスタ３１
と、このトランジスタに接続されたキャパシタ３２とを
含み、一対の拡散領域の一方１２は４つのメモリセルに
共通で、後述のビット線５にビットコンタクト４を介し
て接続されている。
【００１２】半導体基板１１を、第１の方向（図面の垂
直方向）に互いに平行に延びる複数の行線により区分さ
れる複数の行（その中の４つの行４１〜４４のみが図示
される）と、第１の方向に好ましくは直角に交わる第２
の方向（図面の水平方向）に互いに平行に延びる複数の
列線によって区分される複数の列（その中の４つの列５
１〜５４のみが図示される）のマトリックス状に配置さ
れた複数の長方形区域Ｂに区分したとき、前記複数のセ
ル群は、各行の区域Ｂの１つおき、かつ各列の区域Ｂの
１つおき位置するように、前記マトリックスに配列の複
数の区域Ｂに選択的に配置されている。このように複数
のセル群を配置することにより第１、第２の方向とそれ
ぞれ４５°の角度をなす第３の方向にセル群の配置され
た複数の長方形区画Ｂが整列し、各ビット線５はそれら
の共通ソース／ドレイン領域を結ぶように形成される。
直方向）に互いに平行に延びる複数の行線により区分さ
れる複数の行（その中の４つの行４１〜４４のみが図示
される）と、第１の方向に好ましくは直角に交わる第２
の方向（図面の水平方向）に互いに平行に延びる複数の
列線によって区分される複数の列（その中の４つの列５
１〜５４のみが図示される）のマトリックス状に配置さ
れた複数の長方形区域Ｂに区分したとき、前記複数のセ
ル群は、各行の区域Ｂの１つおき、かつ各列の区域Ｂの
１つおき位置するように、前記マトリックスに配列の複
数の区域Ｂに選択的に配置されている。このように複数
のセル群を配置することにより第１、第２の方向とそれ
ぞれ４５°の角度をなす第３の方向にセル群の配置され
た複数の長方形区画Ｂが整列し、各ビット線５はそれら
の共通ソース／ドレイン領域を結ぶように形成される。
【００１３】図１に戻って、半導体基板上には、第１の
方向に互いに所定の間隔をもって平行に延びる第１群１
の複数のワード線１ａと、第２の方向に所定の間隔をも
って互いに平行に延びる第２群２のワード線２ａとが設
けられ、また第１、第２の方向に実質的に４５°の角度
をなす第３の方向に互いに平行に延びる複数のビット線
５が設けられる。第１群１の隣接する２つのワード線１
ａによって１つのワード線対１ｂを構成し、前記区域Ｂ
の各行に１つのワード線対１ｂが設けられる。また、第
２群２の隣接する２つのワード線２ａにより１つのワー
ド線対２ｂを構成し、前記区域Ｂの各列に１つのワード
線対２ｂが設けられる。第１群の各ワード線対１ｂと第
２群の各ワード線対２ｂとの交差箇所に図２に示される
長方形区画Ａが形成され、基板上には行、列のマトリッ
クスに配置された複数の区域Ａが形成される。
方向に互いに所定の間隔をもって平行に延びる第１群１
の複数のワード線１ａと、第２の方向に所定の間隔をも
って互いに平行に延びる第２群２のワード線２ａとが設
けられ、また第１、第２の方向に実質的に４５°の角度
をなす第３の方向に互いに平行に延びる複数のビット線
５が設けられる。第１群１の隣接する２つのワード線１
ａによって１つのワード線対１ｂを構成し、前記区域Ｂ
の各行に１つのワード線対１ｂが設けられる。また、第
２群２の隣接する２つのワード線２ａにより１つのワー
ド線対２ｂを構成し、前記区域Ｂの各列に１つのワード
線対２ｂが設けられる。第１群の各ワード線対１ｂと第
２群の各ワード線対２ｂとの交差箇所に図２に示される
長方形区画Ａが形成され、基板上には行、列のマトリッ
クスに配置された複数の区域Ａが形成される。
【００１４】各区域Ａに設けられるセル群の４つのメモ
リセルの２つのセルのゲート電極は、該区域Ａを通過す
る前記第１群の１つのワード線対の２つのワード線１ａ
にそれぞれ接続され、他の２つのセルのゲート電極は該
区域Ａを通過する第２群のワード線対２ｂの２つのワー
ド線２ａにそれぞれ接続される。
リセルの２つのセルのゲート電極は、該区域Ａを通過す
る前記第１群の１つのワード線対の２つのワード線１ａ
にそれぞれ接続され、他の２つのセルのゲート電極は該
区域Ａを通過する第２群のワード線対２ｂの２つのワー
ド線２ａにそれぞれ接続される。
【００１５】また、第１群のワード線１ｂに接続される
隣接する２つのセル群の間には、第２群の４つのワード
線２ｂがある。同様に第２群のワード線２ａに接続され
る隣接する２つのセル群の間には、第１群の４つのワー
ド線１ａがある。従って、マトリックス状に配列された
小さな長方形領域Ａに関しては、第１、第２の方向の何
れの方向に於ても、隣接する２つのセル群（例えばセル
群Ａ１とＡ２）の間には、３つの空の長方形領域Ａ（例
えば、長方形領域Ａ３、Ａ４とＡ５）が存在し、第３の
方向に於ては、隣接する２つのセル群（例えばセル群Ａ
２とＡ６）の間に１つの空の長方形領域Ａ（例えば長方
形領域Ａ７）が存在する。
隣接する２つのセル群の間には、第２群の４つのワード
線２ｂがある。同様に第２群のワード線２ａに接続され
る隣接する２つのセル群の間には、第１群の４つのワー
ド線１ａがある。従って、マトリックス状に配列された
小さな長方形領域Ａに関しては、第１、第２の方向の何
れの方向に於ても、隣接する２つのセル群（例えばセル
群Ａ１とＡ２）の間には、３つの空の長方形領域Ａ（例
えば、長方形領域Ａ３、Ａ４とＡ５）が存在し、第３の
方向に於ては、隣接する２つのセル群（例えばセル群Ａ
２とＡ６）の間に１つの空の長方形領域Ａ（例えば長方
形領域Ａ７）が存在する。
【００１６】図６に示す従来のＤＲＡＭの構成と比較す
ると、図１のワード線１ａ、２ａによって形成されるマ
トリックス配列の長方形領域Ａと、図６のワード線２
５、ビット線２１によって形成されるマトリックス配列
の長方形領域Ａ′とが対応するので、半導体基板の単位
面積当たりのメモリ数は同じであるが、ビット線の間隔
は図１の構成のほうが、図６の構成より大きくすること
ができることがわかる。
ると、図１のワード線１ａ、２ａによって形成されるマ
トリックス配列の長方形領域Ａと、図６のワード線２
５、ビット線２１によって形成されるマトリックス配列
の長方形領域Ａ′とが対応するので、半導体基板の単位
面積当たりのメモリ数は同じであるが、ビット線の間隔
は図１の構成のほうが、図６の構成より大きくすること
ができることがわかる。
【００１７】図３は、図１の配列を用いたＤＲＡＭの構
成を示す平面図である。図３から分かるように、第１群
のワード線１ａと第２群のワード線２ａとの交差する部
分は、基板表面に対して異なるレベルの層とし、ワード
線１ａ、２ａの上層にビット線５を形成している。ま
た、１つのビット線５が、同じワード線に接続された複
数のセル群に接続されることを防止するため、各ビット
線は、ワード線の方向（第１または第２の方向）と４５
°の角度の第３の方向に延びるように形成されている。
これにより、隣接する２つのビット線の間は、ほぼ２つ
の小さな長方形領域Ａ（例えば、斜線部領域Ｂ１、Ｂ２
と長方形領域Ａ８）に相当する距離離れている。
成を示す平面図である。図３から分かるように、第１群
のワード線１ａと第２群のワード線２ａとの交差する部
分は、基板表面に対して異なるレベルの層とし、ワード
線１ａ、２ａの上層にビット線５を形成している。ま
た、１つのビット線５が、同じワード線に接続された複
数のセル群に接続されることを防止するため、各ビット
線は、ワード線の方向（第１または第２の方向）と４５
°の角度の第３の方向に延びるように形成されている。
これにより、隣接する２つのビット線の間は、ほぼ２つ
の小さな長方形領域Ａ（例えば、斜線部領域Ｂ１、Ｂ２
と長方形領域Ａ８）に相当する距離離れている。
【００１８】図４、図５は図３の線ＩＶ−ＩＶ及びＶ−
Ｖに沿った断面図である。図４、５に於て、基板１１に
は共通の一方のソース／ドレイン領域１２を介して左右
対称にゲート絶縁膜１３及びゲート電極１４が設けられ
ている。更にゲート電極１４を覆うように形成された絶
縁膜１３′が設けられている。また、その左右外側には
他方のソース／ドレイン領域１５及び素子分離膜１６が
設けられている。他方のソース／ドレイン領域１５上に
はキャパシタの下部電極１７、キャパシタ絶縁膜１８及
び上部電極１９がこの順番に積層されている。更に、各
上部電極１９の上には層間絶縁膜２０を介してビット線
５が形成され、このビット線５は上記一方のソースドレ
イン領域１２にビットコンタクト４により接続されてい
る。
Ｖに沿った断面図である。図４、５に於て、基板１１に
は共通の一方のソース／ドレイン領域１２を介して左右
対称にゲート絶縁膜１３及びゲート電極１４が設けられ
ている。更にゲート電極１４を覆うように形成された絶
縁膜１３′が設けられている。また、その左右外側には
他方のソース／ドレイン領域１５及び素子分離膜１６が
設けられている。他方のソース／ドレイン領域１５上に
はキャパシタの下部電極１７、キャパシタ絶縁膜１８及
び上部電極１９がこの順番に積層されている。更に、各
上部電極１９の上には層間絶縁膜２０を介してビット線
５が形成され、このビット線５は上記一方のソースドレ
イン領域１２にビットコンタクト４により接続されてい
る。
【００１９】また、図５に示すように半導体基板１１上
にワード線１ａ（１４）は形成されている。ワード線２
ａ（１４）は、ワード線１ａ（１４）を覆う絶縁膜１
３′を介してワード線１ａ（１４）上に形成されてい
る。更に、ワード線１ａとワード線２ａとは絶縁膜１
３′を介してそれぞれ分離したワード線となっている。
即ち、ワード線１ａとワード線２ａとは、絶縁膜１３′
より絶縁され、かつワード線１ａ上でワード線２ａは、
ワード線１ａに対してクロスした形で配置される。
にワード線１ａ（１４）は形成されている。ワード線２
ａ（１４）は、ワード線１ａ（１４）を覆う絶縁膜１
３′を介してワード線１ａ（１４）上に形成されてい
る。更に、ワード線１ａとワード線２ａとは絶縁膜１
３′を介してそれぞれ分離したワード線となっている。
即ち、ワード線１ａとワード線２ａとは、絶縁膜１３′
より絶縁され、かつワード線１ａ上でワード線２ａは、
ワード線１ａに対してクロスした形で配置される。
【００２０】尚、上記例では各メモリセル群が、共通ビ
ットコンタクトを介してビット線に接続された４つのメ
モリセルを含む実施例について例示的に説明した。しか
し、本発明は、各行、各列の隣接する２つのメモリセル
群の間隔を調整することにより、複数のメモリセル、例
えば５つ、６つ、またはそれ以上のメモリセルが共通の
ビット線に接続されるような場合についても、通用でき
ることは容易に理解されるであろう。
ットコンタクトを介してビット線に接続された４つのメ
モリセルを含む実施例について例示的に説明した。しか
し、本発明は、各行、各列の隣接する２つのメモリセル
群の間隔を調整することにより、複数のメモリセル、例
えば５つ、６つ、またはそれ以上のメモリセルが共通の
ビット線に接続されるような場合についても、通用でき
ることは容易に理解されるであろう。
【００２１】
【発明の効果】以上の説明により明らかなように、本発
明による高密度半導体記憶装置によれば、互いに接続す
るワード線同士が所定の間隔をもって第１の方向に沿っ
て延在する第１のワード線群と、互いに隣接するワード
線同士が所定の間隔をもって第１の方向と交差する第２
の方向に沿って延在する第２のワード線群とからワード
線を構成し、第１のワード線群に属する２本のワード線
と第２のワード線群に属するワード線とに囲まれた領域
にビットコンタクトを設け、これら４本のワード線の上
記領域を固定する部分の各々に上記ビットコンタクトに
接続されたメモリセルを設け、ビット線が第１及び第２
のワード線に対して交差する方向に延在することによ
り、ビットコンタクトの数を半分にすることができ、ま
た単位面積当たりのワード線の数を２倍にすることがで
き、即ち単位面積当たりのビットと線の数を半分にする
ことができることからビット線同士間を離すことができ
る。従って、ビット線容量が小さくなり、メモリセルの
容量（面積）を小さくできるため、装置の高密度化が可
能となる。
明による高密度半導体記憶装置によれば、互いに接続す
るワード線同士が所定の間隔をもって第１の方向に沿っ
て延在する第１のワード線群と、互いに隣接するワード
線同士が所定の間隔をもって第１の方向と交差する第２
の方向に沿って延在する第２のワード線群とからワード
線を構成し、第１のワード線群に属する２本のワード線
と第２のワード線群に属するワード線とに囲まれた領域
にビットコンタクトを設け、これら４本のワード線の上
記領域を固定する部分の各々に上記ビットコンタクトに
接続されたメモリセルを設け、ビット線が第１及び第２
のワード線に対して交差する方向に延在することによ
り、ビットコンタクトの数を半分にすることができ、ま
た単位面積当たりのワード線の数を２倍にすることがで
き、即ち単位面積当たりのビットと線の数を半分にする
ことができることからビット線同士間を離すことができ
る。従って、ビット線容量が小さくなり、メモリセルの
容量（面積）を小さくできるため、装置の高密度化が可
能となる。
【図１】本発明の一実施例によるＤＲＡＭのメモリセル
配列のスケルトンを示す図面。
配列のスケルトンを示す図面。
【図２】本発明の一実施例に於ける、１群のメモリセル
の電気的接続を示す図面。
の電気的接続を示す図面。
【図３】本発明の一実施例による半導体記憶装置の平面
図。
図。
【図４】図３の線ＩＶ−ＩＶに沿った断面図。
【図５】図３の線Ｖ−Ｖに沿った断面図。
【図６】従来のＤＲＡＭのメモリセル配列のスケルトン
を示す図面。
を示す図面。
１ 第１のワード線群 １ａ ワード線 ２ 第２のワード線群 ２ａ ワード線 ３ メモリセル ４ ビットコンタクト ５ ビット線 １１ 基板 １２ 一方のソース・ドレイン領域 １３ ゲート絶縁膜 １４ ゲート電極 １５ 他方のソース・ドレイン領域 １６ 素子分離膜 １７ キャパシタ下部電極 １８ キャパシタ絶縁膜 １９ キャパシタ上部電極 ２０ 層間絶縁膜 ２１ ワード線 ２３ メモリセル ２４ ビットコンタクト ２５ ビット線 ３１ トランジスタ ３２ キャパシタ ４１〜４４ 行 ５１〜５４ 列 Ａ、Ｂ 区域 １３′ 絶縁膜
Claims (18)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成された複数のセル群にして、各
セル群は１つの共通ソース・ドレイン領域をもった４つ
のメモリセルを含み、各メモリセルはキャパシタと、該
キャパシタを前記共通のソース・ドレイン領域に接続す
るゲート電極とをもったトランジスタを含む、前記複数
のセル群と、 前記半導体基板上に設けられたワード線にして、第１の
方向に延びると共に各対が２つの隔離したワード線をも
つ複数の第１群のワード線対と、前記第１の方向と交差
する第２の方向に延びると共に各対が２つの隔離したワ
ード線をもつ複数の第２群のワード線対とを含み、前記
第１群のワード線対と前記第２群のワード線対との交差
する部分に、前記第１の方向に延びる複数の行と、前記
第２の方向に延びる複数の列とのマトリックスに配列さ
れた複数の交差領域を形成する前記ワード線とを備え、 前記複数のセル群の前記共通ソース・ドレイン領域が、
前記各行の交差領域の１つおきに、かつ前記各列の交差
領域の１つおきに位置するように、前記交差領域に選択
的に形成され、各共通ソース・ドレイン領域に接続され
る前記４つのメモリセルは、該共通ソース・ドレイン領
域の形成されている前記前記交差領域に於て交差する前
記第１群のワード線対と第２群のワード線対とにそれぞ
れ接続されることを特徴とする高密度半導体記憶装置。 - 【請求項２】 前記半導体基板上に、前記交差領域の
配列される行、列のマトリックスの対角線方向である第
３の方向に延びる複数のビット線が更に設けられ、該ビ
ット線は前記対角線方向に配列する前記交差領域に形成
される前記共通ソース・ドレイン領域にビットコンタク
トを介してそれぞれ接続されることを特徴とする請求項
１に記載の高密度半導体記憶装置。 - 【請求項３】 前記第１の方向は前記第２の方向と実
質的に直角に交差し、前記第３の方向は、前記第１、第
２の各方向と４５°で交差することを特徴とする請求項
２に記載の高密度半導体記憶装置。 - 【請求項４】 前記各交差領域に於て、前記第１群の
ワード線対と前記第２群のワード線対とは、異なるレベ
ルの層として形成されることを特徴とする請求項３に記
載の高密度半導体記憶装置。 - 【請求項５】 前記第１、第２の各群の１つのワード
線対に接続される隣接する２つのメモリセル群の間に、
他の群の１つのワード線対が設けられていることを特徴
とする請求項１に記載の高密度半導体記憶装置。 - 【請求項６】 半導体基板と、 前記半導体基板上に形成された複数のセル群にして、各
セル群が１つの共通ソース・ドレイン領域をもった複数
のメモリセルを含む前記複数のセル群とを備え、 前記基板表面を、第１の方向に延びる複数の行と、前記
第１の方向と交差する第２の方向に延びる複数の列のマ
トリックスに配置された複数の区画に区分したときに前
記複数のセル群が、前記各行の区画の１つおきに、また
前記各列の区画の１つおきに位置するように、前記区画
に選択的に配置されることを特徴とする高密度半導体記
憶装置。 - 【請求項７】 前記各メモリセルは、キャパシタを含
むことを特徴とする請求項６に記載の高密度半導体記憶
装置。 - 【請求項８】 前記各メモリセルは、キャパシタと、
該キャパシタを前記共通ソース・ドレイン領域に接続す
るトランジスタとを含むことを特徴とする請求項６に記
載の高密度半導体記憶装置。 - 【請求項９】 前記各セル群が４つのメモリセルを含
むことを特徴とする請求項６に記載の高密度半導体記憶
装置。 - 【請求項１０】 前記４つのメモリセルの各々はキャ
パシタを含むことを特徴とする請求項９に記載の高密度
半導体記憶装置。 - 【請求項１１】 前記４つのメモリセルの各々はキャ
パシタと、該キャパシタを前記共通ソース・ドレイン領
域に接続するトランジスタとを含むことを特徴とする請
求項１０に記載の高密度半導体記憶装置。 - 【請求項１２】 更に前記半導体基板上に、前記セル
群の配列の各行に２つのワード線が通るように第１の方
向に延びる複数のワード線と、各列に２つのワード線が
通るように第２の方向に延びる複数のワード線とが設け
られ、１つの区画に配置されるセル群の２つのメモリセ
ルのゲート電極は、その区画を通る２つの第１方向のワ
ード線に、他の２つのメモリセルのゲート電極はその区
画を通る第２の方向のワード線に接続されることを特徴
とする請求項１１に記載の高密度半導体記憶装置。 - 【請求項１３】 更に前記半導体基板上に、前記区画
の配列される行、列のマトリックスの対角線方向である
第３の方向に延びる複数のビット線が設けられ、各ビッ
ト線は前記対角線方向に整列する前記区画に配置される
各群の共通ソース・ドレイン領域にビットコンタクトを
介してそれぞれ接続されることを特徴とする請求項１１
に記載の高密度半導体記憶装置。 - 【請求項１４】 前記第１の方向の第２の方向と実質
的に直角に交差し、前記第３の方向は、前記第１、第２
の各方向と４５°で交差することを特徴とする請求項１
３に記載の高密度半導体記憶装置。 - 【請求項１５】 前記各行に配列される隣接する２つ
のセル群の間に、前記第２の方向に延びる２つのワード
線が形成され、前記各列に配列される隣接する２つのセ
ル群の間に、前記第１の方向に延びる２つのワード線が
形成されることを特徴とする請求項１２に記載の高密度
半導体記憶装置。 - 【請求項１６】 半導体基板と、 前記半導体基板上に形成され、第１の方向の複数の行と
前記第１の方向に交差する第２の方向の複数の列のマト
リックスに配置された複数の拡散領域にして、前記複数
の行と前記複数の列との交差する交差領域に、各行の１
つおきの交差領域、各列の１つおきの交差領域に位置す
るように選択的に配置された前記複数の拡散領域と、 前記複数の拡散領域をそれぞれ囲むように形成され、該
拡散領域に接続されると共に各群が４つのメモリセルを
含み、各メモリセルが１つのキャパシタと、該キャパシ
タを前記関連拡散領域に接続するゲート電極をもったト
ランジスタとを含む複数のセル群と、 ワード線にして、前記行に沿って形成されると共に各対
が２つの隔離した第１方向に延びるワード線をもつ第１
群の複数のワード線対と、前記列に沿って形成されると
共に各対が２つの隔離した第２方向に延びるワード線を
もつ第２群の複数のワード線対とを含む前記ワード線と
を備え、 前記第１群の各ワード線対は、そのワード線対が沿って
延びる前記行に配置された前記セル群の４つのメモリセ
ルの２つに接続され、前記第２群の各ワード線対は、そ
のワード線対が沿って延びる前記列に配置された前記セ
ル群の４つのメモリセルの他の２つに接続されることを
特徴とする高密度半導体記憶装置。 - 【請求項１７】 更に、前記行、列のマトリックスの
対角線方向の第３の方向に延びる複数のビット線を有
し、該ビット線は、前記対角線方向に整列する前記拡散
領域に接続されることを特徴とする請求項１６に記載の
高密度半導体記憶装置。 - 【請求項１８】 前記第１の方向は前記第２の方向に
実質的に直角であり、前記第３の方向は、前記第１、第
２の各方向と４５°で交差することを特徴とする請求項
１６に記載の高密度半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7318648A JPH08227982A (ja) | 1994-11-14 | 1995-11-13 | 高密度半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30428894 | 1994-11-14 | ||
| JP6-304288 | 1994-11-14 | ||
| JP7318648A JPH08227982A (ja) | 1994-11-14 | 1995-11-13 | 高密度半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08227982A true JPH08227982A (ja) | 1996-09-03 |
Family
ID=26563850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7318648A Pending JPH08227982A (ja) | 1994-11-14 | 1995-11-13 | 高密度半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08227982A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000114496A (ja) * | 1998-09-30 | 2000-04-21 | Siemens Ag | ビット線スタッド毎に４つのノ―ドと２つの位相ワ―ド線レベルを有する６１／４ｆ２ＤＲＡＭセル構造 |
| EP0851496A3 (en) * | 1996-12-16 | 2001-09-26 | Texas Instruments Incorporated | A memory cell array |
-
1995
- 1995-11-13 JP JP7318648A patent/JPH08227982A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0851496A3 (en) * | 1996-12-16 | 2001-09-26 | Texas Instruments Incorporated | A memory cell array |
| JP2000114496A (ja) * | 1998-09-30 | 2000-04-21 | Siemens Ag | ビット線スタッド毎に４つのノ―ドと２つの位相ワ―ド線レベルを有する６１／４ｆ２ＤＲＡＭセル構造 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060509 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061010 |