JPH08228114A - 定電流源回路 - Google Patents
定電流源回路Info
- Publication number
- JPH08228114A JPH08228114A JP7032166A JP3216695A JPH08228114A JP H08228114 A JPH08228114 A JP H08228114A JP 7032166 A JP7032166 A JP 7032166A JP 3216695 A JP3216695 A JP 3216695A JP H08228114 A JPH08228114 A JP H08228114A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- current
- transistor
- source
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 22
- 230000000295 complement effect Effects 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 11
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 238000004088 simulation Methods 0.000 description 4
- 239000000470 constituent Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】
【目的】定電流源回路において、構成素子、特に抵抗の
製造バラツキによる出力電流の変動を小さく抑制し、製
造歩留を向上させる。 【構成】Ｐ型トランジスタ１，５，６及び９からなる第
１の電流ミラー回路と、Ｎ型トランジスタ２，７及び８
からなる第２の電流ミラー回路と、変換回路７０と、可
変抵抗手段７１とから構成されている。変換回路７０
は、Ｎ型トランジスタ４のドレインを接続するドレイン
抵抗５２の他端を第１の電流ミラー回路の出力電流を入
力し変換した電圧を出力する入出力端子としている。可
変抵抗手段７１は、２端子間に直列接続された２つの固
定抵抗５０及び５１と、この２つの固定抵抗の接続点に
ドレインを接続し２端子の１つにソースを接続したＮ型
トランジスタ３とからなる。
製造バラツキによる出力電流の変動を小さく抑制し、製
造歩留を向上させる。 【構成】Ｐ型トランジスタ１，５，６及び９からなる第
１の電流ミラー回路と、Ｎ型トランジスタ２，７及び８
からなる第２の電流ミラー回路と、変換回路７０と、可
変抵抗手段７１とから構成されている。変換回路７０
は、Ｎ型トランジスタ４のドレインを接続するドレイン
抵抗５２の他端を第１の電流ミラー回路の出力電流を入
力し変換した電圧を出力する入出力端子としている。可
変抵抗手段７１は、２端子間に直列接続された２つの固
定抵抗５０及び５１と、この２つの固定抵抗の接続点に
ドレインを接続し２端子の１つにソースを接続したＮ型
トランジスタ３とからなる。
Description
【０００１】
【産業上の利用分野】本発明は定電流源回路に関し、特
に電流ミラー回路からなる定電流源回路に関する。
に電流ミラー回路からなる定電流源回路に関する。
【０００２】
【従来の技術】従来、この種の定電流源回路は、バイア
ス用の定電流源，定電流負荷，電流比の分配など、回路
の構成要素として用いられている。例えば、図４は従来
の定電流源回路の１例を示す回路図である。
ス用の定電流源，定電流負荷，電流比の分配など、回路
の構成要素として用いられている。例えば、図４は従来
の定電流源回路の１例を示す回路図である。
【０００３】図４を参照し、その回路構成を大きく区分
すると、この定電流源回路は、Ｐ型トランジスタ１，６
及び９からなる第１の電流ミラー回路と、Ｎ型トランジ
スタ２，７及び８からなる第２の電流ミラー回路と、ソ
ース抵抗５５とから構成されている。
すると、この定電流源回路は、Ｐ型トランジスタ１，６
及び９からなる第１の電流ミラー回路と、Ｎ型トランジ
スタ２，７及び８からなる第２の電流ミラー回路と、ソ
ース抵抗５５とから構成されている。
【０００４】第１の電流ミラー回路は、Ｐ型トランジス
タ１，６及び９のゲートを共に入力端子に接続し、Ｐ型
トランジスタ１のドレインを入力端子とし他Ｐ型トラン
ジスタのドレインをそれぞれ出力端子としている。その
中でＰ型トランジスタ９のドレインは吐出用電流出力端
子６０に導出されている。
タ１，６及び９のゲートを共に入力端子に接続し、Ｐ型
トランジスタ１のドレインを入力端子とし他Ｐ型トラン
ジスタのドレインをそれぞれ出力端子としている。その
中でＰ型トランジスタ９のドレインは吐出用電流出力端
子６０に導出されている。
【０００５】第２の電流ミラー回路は、Ｎ型トランジス
タ２，７及び８のゲートを共に入力端子に接続し、Ｎ型
トランジスタ７のドレインを入力端子とし他Ｎ型トラン
ジスタのドレインをそれぞれ出力端子としている。その
中でＮ型トランジスタ８のドレインは吸込用電流出力端
子６１に導出されている。又、第１の電流ミラー回路の
出力電流および入力電流を第２の電流ミラー回路の入力
端子および出力端子にそれぞれ入力または出力し、入出
力電流の正帰還ループを構成している。
タ２，７及び８のゲートを共に入力端子に接続し、Ｎ型
トランジスタ７のドレインを入力端子とし他Ｎ型トラン
ジスタのドレインをそれぞれ出力端子としている。その
中でＮ型トランジスタ８のドレインは吸込用電流出力端
子６１に導出されている。又、第１の電流ミラー回路の
出力電流および入力電流を第２の電流ミラー回路の入力
端子および出力端子にそれぞれ入力または出力し、入出
力電流の正帰還ループを構成している。
【０００６】ソース抵抗５５は、第１の電流ミラー回路
の入力電流を出力する第２の電流ミラー回路のＮ型トラ
ンジスタ２のソースに一端を接続し、Ｎ型トランジスタ
２の出力電流自身の負帰還動作により出力電流値を設定
している。
の入力電流を出力する第２の電流ミラー回路のＮ型トラ
ンジスタ２のソースに一端を接続し、Ｎ型トランジスタ
２の出力電流自身の負帰還動作により出力電流値を設定
している。
【０００７】次に、この定電流源回路の出力電流を求め
る。トランジスタ１，２，６，７，８及び９のゲート幅
を各々Ｗ１，Ｗ２，Ｗ６，Ｗ７，Ｗ８及びＷ９とし、ゲ
ート長を各々Ｌ１，Ｌ２，Ｌ６，Ｌ７，Ｌ８及びＬ９と
し、ソース抵抗５５の値をＲとする。 又、トランジス
タ・サイズをＷ１／Ｌ１＝Ｗ６／Ｌ６＝Ｗ９／Ｌ９およ
びＷ７／Ｌ７＝Ｗ８／Ｌ８と定める。
る。トランジスタ１，２，６，７，８及び９のゲート幅
を各々Ｗ１，Ｗ２，Ｗ６，Ｗ７，Ｗ８及びＷ９とし、ゲ
ート長を各々Ｌ１，Ｌ２，Ｌ６，Ｌ７，Ｌ８及びＬ９と
し、ソース抵抗５５の値をＲとする。 又、トランジス
タ・サイズをＷ１／Ｌ１＝Ｗ６／Ｌ６＝Ｗ９／Ｌ９およ
びＷ７／Ｌ７＝Ｗ８／Ｌ８と定める。
【０００８】各トランジスタを強反転領域で動作させた
とき、端子６０と６１に流れる出力電流Ｉｏｕｔは
とき、端子６０と６１に流れる出力電流Ｉｏｕｔは
【０００９】
【００１０】この回路は、電源電圧変動に対し、良好な
定電流特性を示す。
定電流特性を示す。
【００１１】又、他の公知の例を示すと、例えば、図５
は特開昭６１−１４５６１６号公報に示されている定電
流源回路の回路図である。
は特開昭６１−１４５６１６号公報に示されている定電
流源回路の回路図である。
【００１２】図５で示されている回路をブロック単位で
構成を説明する。この定電流源回路は、トランジスタ２
０，ダイオード３０並びに抵抗５６及び５７からなる起
動回路７０と、トランジスタ２１，２２及び２３，ダイ
オード３１及び３２並びに抵抗５８からなる定電流回路
７１と、トランジスタ２４及び２５，演算増幅回路４０
並びに抵抗５９からなる温度特性相殺回路７２から構成
されている。
構成を説明する。この定電流源回路は、トランジスタ２
０，ダイオード３０並びに抵抗５６及び５７からなる起
動回路７０と、トランジスタ２１，２２及び２３，ダイ
オード３１及び３２並びに抵抗５８からなる定電流回路
７１と、トランジスタ２４及び２５，演算増幅回路４０
並びに抵抗５９からなる温度特性相殺回路７２から構成
されている。
【００１３】次に、この回路の動作について説明する。
先ず、電源が供給されるとトランジスタ２０のコレクタ
に電流が流れ、定電流回路７１が起動する。
先ず、電源が供給されるとトランジスタ２０のコレクタ
に電流が流れ、定電流回路７１が起動する。
【００１４】一方、温度特性相殺回路７２において、演
算増幅回路４０，トランジスタ２４及び抵抗５９からな
る帰還ループにより、抵抗５９の端子電圧がダイオード
３２の端子に発生した電圧と等しくなり、この電圧を抵
抗５９の値で除した大きさの電流がトランジスタ２４に
流れる。
算増幅回路４０，トランジスタ２４及び抵抗５９からな
る帰還ループにより、抵抗５９の端子電圧がダイオード
３２の端子に発生した電圧と等しくなり、この電圧を抵
抗５９の値で除した大きさの電流がトランジスタ２４に
流れる。
【００１５】この結果、この定電流源回路の吐出用電流
出力端子６０には、定電流回路７１のトランジスタ２３
と温度特性相殺回路７２のトランジスタ２５とからのミ
ラー電流が足し合わされた電流が流れる。このとき、抵
抗５８及び５９の抵抗値ならびにトランジスタ２４及び
２５のエミッタ面積比を適当に設定することにより、温
度変化による変動電流分を相殺することができ、この定
電流源回路の吐出用電流出力端子６０から吐き出される
定電流を温度変化に対し一定とすることができる。
出力端子６０には、定電流回路７１のトランジスタ２３
と温度特性相殺回路７２のトランジスタ２５とからのミ
ラー電流が足し合わされた電流が流れる。このとき、抵
抗５８及び５９の抵抗値ならびにトランジスタ２４及び
２５のエミッタ面積比を適当に設定することにより、温
度変化による変動電流分を相殺することができ、この定
電流源回路の吐出用電流出力端子６０から吐き出される
定電流を温度変化に対し一定とすることができる。
【００１６】
【発明が解決しようとする課題】図４に示した従来の定
電流源回路は、Ｉｏｕｔの表現式から分かるように、ソ
ース抵抗５５の抵抗値バラツキにより大きく変動する。
このため、例えば、演算増幅回路のバイアス回路として
用いられると、演算増幅回路の特性に大きな製造バラツ
キを生じさせ製造歩留の低下を招くという問題点があ
る。
電流源回路は、Ｉｏｕｔの表現式から分かるように、ソ
ース抵抗５５の抵抗値バラツキにより大きく変動する。
このため、例えば、演算増幅回路のバイアス回路として
用いられると、演算増幅回路の特性に大きな製造バラツ
キを生じさせ製造歩留の低下を招くという問題点があ
る。
【００１７】又、図５に示した従来の定電流源回路は、
良好な出力電流の温度特性をもつ。しかし、抵抗５８及
び５９の絶対値のバラツキによる出力電流の変動が図４
に示した回路と同様に大きく、演算増幅器４０を用いる
ことにより周波数安定性に対し対策が必要になり素子数
も増加するという問題点がある。
良好な出力電流の温度特性をもつ。しかし、抵抗５８及
び５９の絶対値のバラツキによる出力電流の変動が図４
に示した回路と同様に大きく、演算増幅器４０を用いる
ことにより周波数安定性に対し対策が必要になり素子数
も増加するという問題点がある。
【００１８】したがって、本発明の目的は、定電流源回
路において、構成素子、特に抵抗の製造バラツキによる
出力電流の変動を小さく抑制し、製造歩留を向上させる
ことにある。
路において、構成素子、特に抵抗の製造バラツキによる
出力電流の変動を小さく抑制し、製造歩留を向上させる
ことにある。
【００１９】
【課題を解決するための手段】そのため、本発明による
定電流源回路は、ゲートを入力端子に接続した複数のト
ランジスタの１つのドレインを前記入力端子とし他のド
レインをそれぞれ出力端子とした第１の電流ミラー回路
と、この第１の電流ミラー回路の出力電流および入力電
流をそれぞれ入力または出力する相補極性の第２の電流
ミラー回路と、前記第１又は２の電流ミラー回路の入力
電流を出力するトランジスタのソースに一端を接続した
ソース抵抗とを有する定電流源回路において、前記第１
又は２の電流ミラー回路の出力電流を電圧に変換する変
換回路を備え、前記ソース抵抗は抵抗値が前記変換回路
の変換電圧により制御される可変抵抗手段からなる。
定電流源回路は、ゲートを入力端子に接続した複数のト
ランジスタの１つのドレインを前記入力端子とし他のド
レインをそれぞれ出力端子とした第１の電流ミラー回路
と、この第１の電流ミラー回路の出力電流および入力電
流をそれぞれ入力または出力する相補極性の第２の電流
ミラー回路と、前記第１又は２の電流ミラー回路の入力
電流を出力するトランジスタのソースに一端を接続した
ソース抵抗とを有する定電流源回路において、前記第１
又は２の電流ミラー回路の出力電流を電圧に変換する変
換回路を備え、前記ソース抵抗は抵抗値が前記変換回路
の変換電圧により制御される可変抵抗手段からなる。
【００２０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２１】図１は、本発明の定電流源回路の第１の実
施例を示す回路図である。図１を参照し、その回路構成
を大きく区分すると、本実施例の定電流源回路は、Ｐ型
トランジスタ１，５，６及び９からなる第１の電流ミラ
ー回路と、Ｎ型トランジスタ２，７及び８からなる第２
の電流ミラー回路と、変換回路７０と、可変抵抗手段７
１とから構成されている。
施例を示す回路図である。図１を参照し、その回路構成
を大きく区分すると、本実施例の定電流源回路は、Ｐ型
トランジスタ１，５，６及び９からなる第１の電流ミラ
ー回路と、Ｎ型トランジスタ２，７及び８からなる第２
の電流ミラー回路と、変換回路７０と、可変抵抗手段７
１とから構成されている。
【００２２】第１の電流ミラー回路は、Ｐ型トランジス
タ１，５，６及び９のゲートを共に入力端子に接続し、
Ｐ型トランジスタ１のドレインを入力端子とし他Ｐ型ト
ランジスタのドレインをそれぞれ出力端子としている。
その中でＰ型トランジスタ９のドレインは吐出用電流出
力端子６０に導出されている。
タ１，５，６及び９のゲートを共に入力端子に接続し、
Ｐ型トランジスタ１のドレインを入力端子とし他Ｐ型ト
ランジスタのドレインをそれぞれ出力端子としている。
その中でＰ型トランジスタ９のドレインは吐出用電流出
力端子６０に導出されている。
【００２３】第２の電流ミラー回路は、Ｎ型トランジス
タ２，７及び８のゲートを共に入力端子に接続し、Ｎ型
トランジスタ７のドレインを入力端子とし他Ｎ型トラン
ジスタのドレインをそれぞれ出力端子としている。その
中でＮ型トランジスタ８のドレインは吸込用電流出力端
子６１に導出されている。又、第１の電流ミラー回路の
出力電流および入力電流を第２の電流ミラー回路の入力
端子および出力端子にそれぞれ入力または出力し、入出
力電流の正帰還ループを構成している。
タ２，７及び８のゲートを共に入力端子に接続し、Ｎ型
トランジスタ７のドレインを入力端子とし他Ｎ型トラン
ジスタのドレインをそれぞれ出力端子としている。その
中でＮ型トランジスタ８のドレインは吸込用電流出力端
子６１に導出されている。又、第１の電流ミラー回路の
出力電流および入力電流を第２の電流ミラー回路の入力
端子および出力端子にそれぞれ入力または出力し、入出
力電流の正帰還ループを構成している。
【００２４】変換回路７０は、ソースを接地しゲートを
ドレインに接続したＮ型トランジスタ４とドレイン抵抗
５２とから構成されている。Ｎ型トランジスタ４のドレ
インを接続するドレイン抵抗５２の他端を第１の電流ミ
ラー回路の出力電流を入力し変換した電圧を出力する入
出力端子としている。
ドレインに接続したＮ型トランジスタ４とドレイン抵抗
５２とから構成されている。Ｎ型トランジスタ４のドレ
インを接続するドレイン抵抗５２の他端を第１の電流ミ
ラー回路の出力電流を入力し変換した電圧を出力する入
出力端子としている。
【００２５】可変抵抗手段７１は、２端子間に直列接続
された２つの固定抵抗５０及び５１と、この２つの固定
抵抗の中間接続点にドレインを接続し２端子の１つにソ
ースを接続したＮ型トランジスタ３とからなる。さら
に、Ｎ型トランジスタ３のゲートを変換回路７０の入出
力端子に接続し２端子間の抵抗値を制御している。この
２端子の１つをＮ型トランジスタ２のソースに接続し他
端子を接地することにより、Ｎ型トランジスタ２の出力
電流自身の負帰還動作により出力電流値を設定してい
る。
された２つの固定抵抗５０及び５１と、この２つの固定
抵抗の中間接続点にドレインを接続し２端子の１つにソ
ースを接続したＮ型トランジスタ３とからなる。さら
に、Ｎ型トランジスタ３のゲートを変換回路７０の入出
力端子に接続し２端子間の抵抗値を制御している。この
２端子の１つをＮ型トランジスタ２のソースに接続し他
端子を接地することにより、Ｎ型トランジスタ２の出力
電流自身の負帰還動作により出力電流値を設定してい
る。
【００２６】次に、図１を参照して、本実施例の定電流
源回路の動作を説明する。
源回路の動作を説明する。
【００２７】この実施例の定電流源回路の電源が供給さ
れると、Ｐ型トランジスタ１及び６並びにＮ型トランジ
スタ２及び７からなる正帰還ループの第１及び２の電流
ミラー回路の入出力電流がリーク電流などにより起動さ
れる。起動されたＮ型トランジスタ２の出力電流は、可
変抵抗手段７１の抵抗値による出力電流自身の負帰還動
作のため、可変抵抗手段７１の抵抗値により設定される
電流値において定常に達する。
れると、Ｐ型トランジスタ１及び６並びにＮ型トランジ
スタ２及び７からなる正帰還ループの第１及び２の電流
ミラー回路の入出力電流がリーク電流などにより起動さ
れる。起動されたＮ型トランジスタ２の出力電流は、可
変抵抗手段７１の抵抗値による出力電流自身の負帰還動
作のため、可変抵抗手段７１の抵抗値により設定される
電流値において定常に達する。
【００２８】このとき、Ｐ型トランジスタ５により供給
される電流は、ドレイン抵抗５２とダイオード接続され
たＮ型トランジスタ４により電圧に変換される。この変
換された電圧はＮ型トランジスタ３のゲートに入力され
る。ここで、Ｎ型トランジスタ３は、ドレイン電圧が十
分低く設定されていると、三極管領域で動作し、ドレイ
ンとソースとの間の抵抗値をゲート電位により制御す
る。結局、Ｎ型トランジスタ２のソース抵抗としての可
変抵抗手段７１の抵抗値は、Ｎ型トランジスタ２自身の
ドレインを流れる電流に依存することになる。
される電流は、ドレイン抵抗５２とダイオード接続され
たＮ型トランジスタ４により電圧に変換される。この変
換された電圧はＮ型トランジスタ３のゲートに入力され
る。ここで、Ｎ型トランジスタ３は、ドレイン電圧が十
分低く設定されていると、三極管領域で動作し、ドレイ
ンとソースとの間の抵抗値をゲート電位により制御す
る。結局、Ｎ型トランジスタ２のソース抵抗としての可
変抵抗手段７１の抵抗値は、Ｎ型トランジスタ２自身の
ドレインを流れる電流に依存することになる。
【００２９】いま、抵抗５０及び５１並びにドレイン抵
抗５２が製造バラツキにより設計値より大きい抵抗値に
振れたと仮定する。このとき、ドレイン抵抗５２に流れ
る電流は減少するがドレイン抵抗５２自身の抵抗値は増
加しているため、変換回路７０の入出力端子に出力され
る変換電圧の変動は相殺されて若干の変動に留まる。こ
の変換電圧をゲートに入力しているＮ型トランジスタ３
のドレインとソースとの間の抵抗値も若干の変動に留ま
る。
抗５２が製造バラツキにより設計値より大きい抵抗値に
振れたと仮定する。このとき、ドレイン抵抗５２に流れ
る電流は減少するがドレイン抵抗５２自身の抵抗値は増
加しているため、変換回路７０の入出力端子に出力され
る変換電圧の変動は相殺されて若干の変動に留まる。こ
の変換電圧をゲートに入力しているＮ型トランジスタ３
のドレインとソースとの間の抵抗値も若干の変動に留ま
る。
【００３０】可変抵抗手段７１は抵抗５０及び５１の抵
抗値の変動により全体として抵抗値を増加させる。しか
し、ゲート電圧変動が若干の変動に留まるＮ型トランジ
スタ３が抵抗５１と並列に接続されているので、可変抵
抗手段７１全体としての合成抵抗値の変動は小さく抑制
される結果となる。
抗値の変動により全体として抵抗値を増加させる。しか
し、ゲート電圧変動が若干の変動に留まるＮ型トランジ
スタ３が抵抗５１と並列に接続されているので、可変抵
抗手段７１全体としての合成抵抗値の変動は小さく抑制
される結果となる。
【００３１】従って、本実施例の定電流源回路により、
抵抗絶対値の製造バラツキによる出力電流の変動を小さ
く抑えることができる。
抵抗絶対値の製造バラツキによる出力電流の変動を小さ
く抑えることができる。
【００３２】又、変換回路７０は、ソースを接地しゲー
トをドレインに接続したＮ型トランジスタ４をドレイン
抵抗５２と直列接続しているため、Ｎ型トランジスタ４
のしきい値変動を含む変換電圧出力がＮ型トランジスタ
３のしきい値変動を相殺し、Ｎ型トランジスタ３のしき
い値の製造バラツキによる出力電流の変動を小さく抑え
ることができる。
トをドレインに接続したＮ型トランジスタ４をドレイン
抵抗５２と直列接続しているため、Ｎ型トランジスタ４
のしきい値変動を含む変換電圧出力がＮ型トランジスタ
３のしきい値変動を相殺し、Ｎ型トランジスタ３のしき
い値の製造バラツキによる出力電流の変動を小さく抑え
ることができる。
【００３３】以上の様子を調べるために回路シミュレー
ションを行った。図２は本実施例の定電流源回路の回路
シミュレーション結果を示す特性図である。この特性図
は、抵抗の温度係数＋０．１６％／Ｋ及び出力電流の設
計値２０μＡを回路シミュレーションの条件とし、抵抗
の絶対精度−１０〜＋２５％をパラメータ変数とし、温
度範囲−３０〜８５℃における出力電流の特性を示して
いる。比較のために、図１に示す本実施例の定電流源回
路および図４に示す従来の定電流源回路の出力電流特性
を併記している。
ションを行った。図２は本実施例の定電流源回路の回路
シミュレーション結果を示す特性図である。この特性図
は、抵抗の温度係数＋０．１６％／Ｋ及び出力電流の設
計値２０μＡを回路シミュレーションの条件とし、抵抗
の絶対精度−１０〜＋２５％をパラメータ変数とし、温
度範囲−３０〜８５℃における出力電流の特性を示して
いる。比較のために、図１に示す本実施例の定電流源回
路および図４に示す従来の定電流源回路の出力電流特性
を併記している。
【００３４】図２に示されるように、室温（２７℃）に
おける抵抗の絶対精度の変動に対する出力電流のバラツ
キは、従来の定電流源回路では−２９〜＋１９％である
のに対し、本実施例の定電流源回路では−２０〜＋１２
％となり、大幅に改善される。又、本実施例および従来
の定電流源回路は、正の温度係数をもつ抵抗の特性と負
の温度係数をもつＭＯＳトランジスタの表面移動度とを
互いに相殺し、全体として、良好な出力電流の温度特性
を示している。しかし、両者を更に比較すれば、抵抗値
が設計中心値であるときの出力電流の温度係数は、従来
の定電流源回路では＋２．０μＡ／１００℃であるのに
対し、本実施例の定電流源回路では＋１．１μＡ／１０
０℃となり、やはり改善されている。
おける抵抗の絶対精度の変動に対する出力電流のバラツ
キは、従来の定電流源回路では−２９〜＋１９％である
のに対し、本実施例の定電流源回路では−２０〜＋１２
％となり、大幅に改善される。又、本実施例および従来
の定電流源回路は、正の温度係数をもつ抵抗の特性と負
の温度係数をもつＭＯＳトランジスタの表面移動度とを
互いに相殺し、全体として、良好な出力電流の温度特性
を示している。しかし、両者を更に比較すれば、抵抗値
が設計中心値であるときの出力電流の温度係数は、従来
の定電流源回路では＋２．０μＡ／１００℃であるのに
対し、本実施例の定電流源回路では＋１．１μＡ／１０
０℃となり、やはり改善されている。
【００３５】これらの改善理由は、変換回路７０及び可
変抵抗手段７１を備え、抵抗の絶対値変動に対し、変換
回路７０の変換電圧を若干の変動に抑制すると共に、こ
の変換電圧をゲートに入力するＭＯＳトランジスタと抵
抗素子からなる可変抵抗手段７１の合成抵抗としての変
動率を小さく抑制することができるためである。
変抵抗手段７１を備え、抵抗の絶対値変動に対し、変換
回路７０の変換電圧を若干の変動に抑制すると共に、こ
の変換電圧をゲートに入力するＭＯＳトランジスタと抵
抗素子からなる可変抵抗手段７１の合成抵抗としての変
動率を小さく抑制することができるためである。
【００３６】図３は、本発明の定電流源回路の第２の実
施例を示す回路図である。
施例を示す回路図である。
【００３７】図３を参照すると、本実施例の定電流源回
路は、ダイオード接続されたＮ型トランジスタ１０，１
１，１２及び１３並びに抵抗５３及び５４からなる起動
回路を図１に示した第１の実施例に付加することによ
り、定電流源回路の起動時間を短縮したものである。電
流が定常状態に達したとき、抵抗５４の両端に降下電圧
が発生するため、Ｎ型トランジスタ１３が非導通とな
り、起動回路が定電流源回路から切り離される。
路は、ダイオード接続されたＮ型トランジスタ１０，１
１，１２及び１３並びに抵抗５３及び５４からなる起動
回路を図１に示した第１の実施例に付加することによ
り、定電流源回路の起動時間を短縮したものである。電
流が定常状態に達したとき、抵抗５４の両端に降下電圧
が発生するため、Ｎ型トランジスタ１３が非導通とな
り、起動回路が定電流源回路から切り離される。
【００３８】従って、本実施例の定電流源回路は、定常
状態において、図１に示した第１の実施例と同様に動作
する。
状態において、図１に示した第１の実施例と同様に動作
する。
【００３９】
【発明の効果】以上説明したように、本発明による定電
流源回路は、変換回路及び可変抵抗手段を備え、抵抗の
絶対値変動に対し、変換回路の変換電圧を若干の変動に
抑制すると共に、この変換電圧をゲートに入力するＭＯ
Ｓトランジスタと抵抗からなる可変抵抗手段の合成抵抗
としての変動率を小さく抑制することができるため、抵
抗値の製造バラツキによる出力電流の変動を小さく抑制
することができ、製造歩留を向上させる。
流源回路は、変換回路及び可変抵抗手段を備え、抵抗の
絶対値変動に対し、変換回路の変換電圧を若干の変動に
抑制すると共に、この変換電圧をゲートに入力するＭＯ
Ｓトランジスタと抵抗からなる可変抵抗手段の合成抵抗
としての変動率を小さく抑制することができるため、抵
抗値の製造バラツキによる出力電流の変動を小さく抑制
することができ、製造歩留を向上させる。
【００４０】又、同じ理由により、出力電流の温度係数
をも小さく抑制することができる等の効果がある。
をも小さく抑制することができる等の効果がある。
【図１】本発明の定電流源回路の第１の実施例を示す回
路図である。
路図である。
【図２】図１の定電流源回路の回路シミュレーション結
果を示す特性図である。
果を示す特性図である。
【図３】本発明の定電流源回路の第２の実施例を示す回
路図である。
路図である。
【図４】従来の定電流源回路の１例を示す回路図であ
る。
る。
【図５】従来の定電流源回路の他の１例を示す回路図で
ある。
ある。
１，５，６，９ Ｐ型トランジスタ ２，３，４，７，８，１０，１１，１２，１３ Ｎ型
トランジスタ ２０，２１，２２，２３，２４，２５ バイポーラト
ランジスタ ４０ 演算増幅器 ５０，５１，５２，５３，５４，５５，５６，５７，５
８，５９ 抵抗 ６０ 吐出用電流出力端子 ６１ 吸込用電流出力端子 ７０ 変換回路 ７１ 可変抵抗手段
トランジスタ ２０，２１，２２，２３，２４，２５ バイポーラト
ランジスタ ４０ 演算増幅器 ５０，５１，５２，５３，５４，５５，５６，５７，５
８，５９ 抵抗 ６０ 吐出用電流出力端子 ６１ 吸込用電流出力端子 ７０ 変換回路 ７１ 可変抵抗手段
Claims (2)
- 【請求項１】 ゲートを入力端子に接続した複数のトラ
ンジスタの１つのドレインを前記入力端子とし他のドレ
インをそれぞれ出力端子とした第１の電流ミラー回路
と、この第１の電流ミラー回路の出力電流および入力電
流をそれぞれ入力または出力する相補極性の第２の電流
ミラー回路と、前記第１又は２の電流ミラー回路の入力
電流を出力するトランジスタのソースに一端を接続した
ソース抵抗とを有する定電流源回路において、 前記第１又は２の電流ミラー回路の出力電流を電圧に変
換する変換回路を備え、前記ソース抵抗は抵抗値が前記
変換回路の変換電圧により制御される可変抵抗手段から
なることを特徴とする定電流源回路。 - 【請求項２】 前記変換回路は、前記第１又は２の電流
ミラー回路の出力電流を入力し変換した電圧を出力する
入出力端子と、前記ソース抵抗を接続したトランジスタ
と同極性でありソースを接地または電源接続した第１の
トランジスタと、この第１のトランジスタのドレイン及
びゲートを一端に共通接続し他端を前記入出力端子に接
続したドレイン抵抗とを有し、前記可変抵抗手段は、２
端子間に直列接続された２つの固定抵抗と、前記第一の
トランジスタと同極性であり前記２つの固定抵抗の接続
点にドレインを接続し前記入出力端子にゲートを接続し
前記２端子の１つにソースを接続した第２のトランジス
タとを有する請求項１記載の定電流源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7032166A JP2705610B2 (ja) | 1995-02-21 | 1995-02-21 | 定電流源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7032166A JP2705610B2 (ja) | 1995-02-21 | 1995-02-21 | 定電流源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08228114A true JPH08228114A (ja) | 1996-09-03 |
| JP2705610B2 JP2705610B2 (ja) | 1998-01-28 |
Family
ID=12351366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7032166A Expired - Fee Related JP2705610B2 (ja) | 1995-02-21 | 1995-02-21 | 定電流源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2705610B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001216038A (ja) * | 1999-11-30 | 2001-08-10 | Hynix Semiconductor Inc | Ｃｍｏｓ定電流レファレンス回路 |
| WO1999066973A3 (en) * | 1998-06-24 | 2002-05-30 | Motorola Inc | Temperature compensation arrangement and current reference circuit |
| US7057448B2 (en) | 2003-06-06 | 2006-06-06 | Toko, Inc. | Variable output-type constant current source circuit |
| US7609106B2 (en) | 2006-08-28 | 2009-10-27 | Nec Electronics Corporation | Constant current circuit |
| JP2019117546A (ja) * | 2017-12-27 | 2019-07-18 | ラピスセミコンダクタ株式会社 | 電流生成回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0662531A (ja) * | 1992-08-03 | 1994-03-04 | Sharp Corp | バンドギャップ型定電流源回路 |
-
1995
- 1995-02-21 JP JP7032166A patent/JP2705610B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0662531A (ja) * | 1992-08-03 | 1994-03-04 | Sharp Corp | バンドギャップ型定電流源回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999066973A3 (en) * | 1998-06-24 | 2002-05-30 | Motorola Inc | Temperature compensation arrangement and current reference circuit |
| JP2001216038A (ja) * | 1999-11-30 | 2001-08-10 | Hynix Semiconductor Inc | Ｃｍｏｓ定電流レファレンス回路 |
| US7057448B2 (en) | 2003-06-06 | 2006-06-06 | Toko, Inc. | Variable output-type constant current source circuit |
| US7609106B2 (en) | 2006-08-28 | 2009-10-27 | Nec Electronics Corporation | Constant current circuit |
| JP2019117546A (ja) * | 2017-12-27 | 2019-07-18 | ラピスセミコンダクタ株式会社 | 電流生成回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2705610B2 (ja) | 1998-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6794940B2 (en) | Operational amplifier circuit | |
| US3947778A (en) | Differential amplifier | |
| US4048575A (en) | Operational amplifier | |
| JPH08234853A (ja) | Ｐｔａｔ電流源 | |
| CN101611360A (zh) | 基准电压发生电路 | |
| US3956708A (en) | MOSFET comparator | |
| US5099205A (en) | Balanced cascode current mirror | |
| US6362682B2 (en) | Common-mode feedback circuit and method | |
| US5606288A (en) | Differential transimpedance amplifier | |
| JP2705610B2 (ja) | 定電流源回路 | |
| JP3352899B2 (ja) | 増幅器回路 | |
| US11742812B2 (en) | Output pole-compensated operational amplifier | |
| EP0618674B1 (en) | Voltage-to-current conversion circuit | |
| US6933708B2 (en) | Voltage regulator with reduced open-loop static gain | |
| US6525602B1 (en) | Input stage for a buffer with negative feed-back | |
| US6876182B1 (en) | MOSFET current mirror circuit with cascode output | |
| US20060267568A1 (en) | Voltage regulating circuit and method thereof | |
| KR0158625B1 (ko) | 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로 | |
| CN109474171B (zh) | 控制电路和电源管理芯片 | |
| JP2004310444A (ja) | 電圧発生回路 | |
| KR20050030610A (ko) | 커런트 미러 회로 | |
| US20250373144A1 (en) | Adaptive slew rate driver | |
| US20240283408A1 (en) | Amplification circuit, power amplification circuit, and bias generation circuit | |
| US7906954B2 (en) | Bias circuit | |
| JP2011013739A (ja) | 定電圧電源回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970909 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081009 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |