JPH0823078A - プログラマブル素子の製造方法 - Google Patents
プログラマブル素子の製造方法Info
- Publication number
- JPH0823078A JPH0823078A JP6157200A JP15720094A JPH0823078A JP H0823078 A JPH0823078 A JP H0823078A JP 6157200 A JP6157200 A JP 6157200A JP 15720094 A JP15720094 A JP 15720094A JP H0823078 A JPH0823078 A JP H0823078A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- programmable element
- programming
- layer
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 39
- 238000001312 dry etching Methods 0.000 claims abstract description 18
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 9
- 238000001039 wet etching Methods 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 13
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 13
- 239000010410 layer Substances 0.000 description 56
- 239000010408 film Substances 0.000 description 51
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- 238000001459 lithography Methods 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 238000001947 vapour-phase growth Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 プログラマブル素子を作製する領域の窓エッ
チング時にプログラム用絶縁膜の薄膜化を防止して、電
気的特性劣化のないプログラマブル素子の製造方法を提
供する。 【構成】 プログラマブル素子を作製する窓領域１８内
でかつプログラム用絶縁膜１３上に位置するシリコン酸
化膜１６、および非晶質シリコン層１４を、最初にドラ
イエッチング法で途中までエッチングし、残りをウエッ
トエッチング法でエッチングすることにより、下地のプ
ログラム用絶縁膜１３のドライエッチングによる薄膜化
を防止する。
チング時にプログラム用絶縁膜の薄膜化を防止して、電
気的特性劣化のないプログラマブル素子の製造方法を提
供する。 【構成】 プログラマブル素子を作製する窓領域１８内
でかつプログラム用絶縁膜１３上に位置するシリコン酸
化膜１６、および非晶質シリコン層１４を、最初にドラ
イエッチング法で途中までエッチングし、残りをウエッ
トエッチング法でエッチングすることにより、下地のプ
ログラム用絶縁膜１３のドライエッチングによる薄膜化
を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
組み込まれた電気的にプログラム可能なプログラマブル
素子の製造方法に関するものである。
組み込まれた電気的にプログラム可能なプログラマブル
素子の製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路装置のうち、使用者が購
入した後に内容を電気的に書き込むことのできる、いわ
ゆるＰＲＯＭ（Programmable ROM）は、望む内容のＲＯ
Ｍ（Read Only Memory）がただちに得られるためにひろ
く用いられている。
入した後に内容を電気的に書き込むことのできる、いわ
ゆるＰＲＯＭ（Programmable ROM）は、望む内容のＲＯ
Ｍ（Read Only Memory）がただちに得られるためにひろ
く用いられている。
【０００３】また論理回路の分野においても、やはり使
用者が購入した後に内容を電気的に書き込むことのでき
る、いわゆるＰＬＤ（Programmable Logic Device）
が類似の目的で用いられている。ＰＲＯＭやＰＬＤを構
成するためには、外部から記憶内容が電気的に書き込
め、かつ電源を切ってもその記憶内容が保持されるよう
なプログラマブル素子を用いる必要がある。
用者が購入した後に内容を電気的に書き込むことのでき
る、いわゆるＰＬＤ（Programmable Logic Device）
が類似の目的で用いられている。ＰＲＯＭやＰＬＤを構
成するためには、外部から記憶内容が電気的に書き込
め、かつ電源を切ってもその記憶内容が保持されるよう
なプログラマブル素子を用いる必要がある。
【０００４】従来、このようなプログラマブル素子の製
造方法は、たとえば以下のようなものであった。図２
（ａ）〜（ｄ）は従来例のプログラマブル素子の製造方
法を示す図であり、これを参照して説明する。
造方法は、たとえば以下のようなものであった。図２
（ａ）〜（ｄ）は従来例のプログラマブル素子の製造方
法を示す図であり、これを参照して説明する。
【０００５】まず、図２（ａ）に示すように、シリコン
酸化膜１上に位置する配線層２上に、既存の減圧気相成
長法によりプログラム用絶縁膜３を形成した後、フォト
レジスト層４を形成し、既存のリソグラフィー技術およ
びドライエッチング技術を用いてプログラム用絶縁膜３
および配線層２をパターンニングする。
酸化膜１上に位置する配線層２上に、既存の減圧気相成
長法によりプログラム用絶縁膜３を形成した後、フォト
レジスト層４を形成し、既存のリソグラフィー技術およ
びドライエッチング技術を用いてプログラム用絶縁膜３
および配線層２をパターンニングする。
【０００６】続いて、図２（ｂ）に示すように、フォト
レジスト層４を除去し、既存の気相成長技術を用いて層
間絶縁膜５を形成した後、フォトレジスト層６を形成
し、同じく既存のリソグラフィー技術およびドライエッ
チング技術を用いてプログラマブル素子を作製する窓領
域７の窓エッチングを行う。
レジスト層４を除去し、既存の気相成長技術を用いて層
間絶縁膜５を形成した後、フォトレジスト層６を形成
し、同じく既存のリソグラフィー技術およびドライエッ
チング技術を用いてプログラマブル素子を作製する窓領
域７の窓エッチングを行う。
【０００７】そして、図２（ｃ）に示すように、フォト
レジスト層６を除去し、既存のスパッタ技術を用いて配
線層８を形成した後、フォトレジスト層９を形成し、同
じく既存のリソグラフィー技術およびドライエッチング
技術を用いて配線層８をパターンニングする。
レジスト層６を除去し、既存のスパッタ技術を用いて配
線層８を形成した後、フォトレジスト層９を形成し、同
じく既存のリソグラフィー技術およびドライエッチング
技術を用いて配線層８をパターンニングする。
【０００８】最後に、図２（ｄ）に示すように、フォト
レジスト層９を除去することによって、配線層２を下部
電極、配線層８を上部電極とするプログラマブル素子を
作製する。
レジスト層９を除去することによって、配線層２を下部
電極、配線層８を上部電極とするプログラマブル素子を
作製する。
【０００９】プログラミングは、下部電極と上部電極と
の間に１５〜２０Ｖの電圧を印加し、プログラム用絶縁
膜３の絶縁を破壊することによって行われる。
の間に１５〜２０Ｖの電圧を印加し、プログラム用絶縁
膜３の絶縁を破壊することによって行われる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記の
ような従来例のプログラマブル素子の製造方法において
は、プログラマブル素子を作製する窓領域７の部分のエ
ッチングをドライエッチング法のみで行うため、層間絶
縁膜５の直下に位置するプログラム用絶縁膜３がドライ
エッチングの後半にエッチングされて薄くなり、その電
気的特性が劣化するという欠点を有していた。
ような従来例のプログラマブル素子の製造方法において
は、プログラマブル素子を作製する窓領域７の部分のエ
ッチングをドライエッチング法のみで行うため、層間絶
縁膜５の直下に位置するプログラム用絶縁膜３がドライ
エッチングの後半にエッチングされて薄くなり、その電
気的特性が劣化するという欠点を有していた。
【００１１】本発明は、上記従来の問題点を解決するも
ので、プログラム用絶縁膜の電気的特性劣化を防止し
た、より高品質なるプログラマブル素子を提供すること
を目的とする。
ので、プログラム用絶縁膜の電気的特性劣化を防止し
た、より高品質なるプログラマブル素子を提供すること
を目的とする。
【００１２】
【課題を解決するための手段】上記のような課題を解決
するための本発明のプログラマブル素子の製造方法は、
半導体基板上もしくは配線上に形成されたプログラム用
絶縁膜を電気的に破壊させて書き込みを行うプログラマ
ブル素子の製造方法において、プログラマブル素子を作
製する窓領域内でかつプログラム用絶縁膜上に位置する
絶縁膜を、ドライエッチング法とウエットエッチング法
との二種類のエッチング技術を用いて除去する工程を有
する。
するための本発明のプログラマブル素子の製造方法は、
半導体基板上もしくは配線上に形成されたプログラム用
絶縁膜を電気的に破壊させて書き込みを行うプログラマ
ブル素子の製造方法において、プログラマブル素子を作
製する窓領域内でかつプログラム用絶縁膜上に位置する
絶縁膜を、ドライエッチング法とウエットエッチング法
との二種類のエッチング技術を用いて除去する工程を有
する。
【００１３】また、プログラム用絶縁膜の上面部に接し
て非晶質シリコン層を形成する工程を有する。
て非晶質シリコン層を形成する工程を有する。
【００１４】
【作用】上記本発明の構成によれば、プログラマブル素
子を作製する窓領域内でかつプログラム用絶縁膜上に位
置する絶縁膜を、ドライエッチング法およびウエットエ
ッチング法の二種類のエッチング技術を用いて除去する
工程を有することで、プログラム用絶縁膜の選択比はド
ライエッチング法よりウエットエッチング法の方が大き
くとれるので、窓領域底部の径の広がりを抑えつつ下地
のプログラム用絶縁膜のドライエッチングによる薄膜化
を防止することができ、プログラム用絶縁膜の耐圧低下
等の電気的特性劣化を抑えることができる。
子を作製する窓領域内でかつプログラム用絶縁膜上に位
置する絶縁膜を、ドライエッチング法およびウエットエ
ッチング法の二種類のエッチング技術を用いて除去する
工程を有することで、プログラム用絶縁膜の選択比はド
ライエッチング法よりウエットエッチング法の方が大き
くとれるので、窓領域底部の径の広がりを抑えつつ下地
のプログラム用絶縁膜のドライエッチングによる薄膜化
を防止することができ、プログラム用絶縁膜の耐圧低下
等の電気的特性劣化を抑えることができる。
【００１５】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１６】図１（ａ）〜（ｆ）は、本発明の実施例に
おけるプログラマブル素子の製造方法を示すものであ
る。
おけるプログラマブル素子の製造方法を示すものであ
る。
【００１７】絶縁膜として、ここではシリコン酸化膜ま
たは非晶質シリコンを用いる。まず、図１（ａ）に示す
ように、たとえば既存の気相成長法により形成された約
６００ｎｍの第１のシリコン酸化膜１１上に、アルミニ
ウム層と、その上に窒化チタン層が積層された厚さ約７
００ｎｍの配線層１２が形成されている。その上に、既
存の気相成長法によりシリコン窒化膜、非晶質シリコン
膜、およびシリコン窒化膜が順次積層された構造の、厚
さ約９０ｎｍ程度のプログラム用絶縁膜１３を形成す
る。さらにプログラム用絶縁膜１３の上に同じく既存の
気相成長法により別の非晶質シリコン層１４を約１０ｎ
ｍ形成する。その後、非晶質シリコン層１４上に第１の
フォトレジスト層１５を形成し、既存のリソグラフィー
技術およびドライエッチング技術を用いて、非晶質シリ
コン層１４、プログラム用絶縁膜１３、および配線層１
２をパターンニングする。
たは非晶質シリコンを用いる。まず、図１（ａ）に示す
ように、たとえば既存の気相成長法により形成された約
６００ｎｍの第１のシリコン酸化膜１１上に、アルミニ
ウム層と、その上に窒化チタン層が積層された厚さ約７
００ｎｍの配線層１２が形成されている。その上に、既
存の気相成長法によりシリコン窒化膜、非晶質シリコン
膜、およびシリコン窒化膜が順次積層された構造の、厚
さ約９０ｎｍ程度のプログラム用絶縁膜１３を形成す
る。さらにプログラム用絶縁膜１３の上に同じく既存の
気相成長法により別の非晶質シリコン層１４を約１０ｎ
ｍ形成する。その後、非晶質シリコン層１４上に第１の
フォトレジスト層１５を形成し、既存のリソグラフィー
技術およびドライエッチング技術を用いて、非晶質シリ
コン層１４、プログラム用絶縁膜１３、および配線層１
２をパターンニングする。
【００１８】次に、図１（ｂ）に示すように、フォトレ
ジスト層１５を除去した後、たとえばプラズマ気相成長
法によって第２のシリコン酸化膜１６を約６５０ｎｍの
厚さに成長させ、さらに第２のシリコン酸化膜１６上に
第２のフォトレジスト層１７を形成し、既存のリソグラ
フィー技術を用いてプログラマブル素子を作製する窓領
域１８をパターンニングする。
ジスト層１５を除去した後、たとえばプラズマ気相成長
法によって第２のシリコン酸化膜１６を約６５０ｎｍの
厚さに成長させ、さらに第２のシリコン酸化膜１６上に
第２のフォトレジスト層１７を形成し、既存のリソグラ
フィー技術を用いてプログラマブル素子を作製する窓領
域１８をパターンニングする。
【００１９】続いて、図１（ｃ）に示すように、プログ
ラマブル素子を作製する窓領域１８内でかつプログラム
用絶縁膜１３の上に位置する絶縁膜である非晶質シリコ
ン層１４と第２のシリコン酸化膜１６のうち、第２のシ
リコン酸化膜１６をドライエッチング法を用いてエッチ
ングする。本実施例では、このとき、非晶質シリコン層
１４はドライエッチング時のエッチングストップ層とし
て作用する。
ラマブル素子を作製する窓領域１８内でかつプログラム
用絶縁膜１３の上に位置する絶縁膜である非晶質シリコ
ン層１４と第２のシリコン酸化膜１６のうち、第２のシ
リコン酸化膜１６をドライエッチング法を用いてエッチ
ングする。本実施例では、このとき、非晶質シリコン層
１４はドライエッチング時のエッチングストップ層とし
て作用する。
【００２０】そして、図１（ｄ）に示すように、ウエッ
トエッチング法を用いて残った絶縁膜である非晶質シリ
コン層１４をエッチングして、プログラマブル素子を作
製する窓領域１８の窓エッチングを完了する。本実施例
では、このとき、ウエットエッチング液に対する非晶質
シリコン層１４とプログラム用絶縁膜１３との選択比は
十分に大きいので、プログラム用絶縁膜１３はほとんど
エッチングされない。
トエッチング法を用いて残った絶縁膜である非晶質シリ
コン層１４をエッチングして、プログラマブル素子を作
製する窓領域１８の窓エッチングを完了する。本実施例
では、このとき、ウエットエッチング液に対する非晶質
シリコン層１４とプログラム用絶縁膜１３との選択比は
十分に大きいので、プログラム用絶縁膜１３はほとんど
エッチングされない。
【００２１】その後、図１（ｅ）に示すように、第２の
フォトレジスト層１７を除去し、既存のスパッタ技術を
用いてたとえば窒化チタン層上にアルミニウム層が積層
された厚さ約６００ｎｍの第二の配線層１９を形成した
後、第３のフォトレジスト層２０を形成し、同じく既存
のリソグラフィー技術およびドライエッチング技術を用
いて第２の配線層１９をパターンニングする。
フォトレジスト層１７を除去し、既存のスパッタ技術を
用いてたとえば窒化チタン層上にアルミニウム層が積層
された厚さ約６００ｎｍの第二の配線層１９を形成した
後、第３のフォトレジスト層２０を形成し、同じく既存
のリソグラフィー技術およびドライエッチング技術を用
いて第２の配線層１９をパターンニングする。
【００２２】最後に、図１（ｆ）に示すように、第３の
フォトレジスト層２０を除去することによって、配線層
１２を下部電極、第２の配線層１９を上部電極とするプ
ログラマブル素子を作製する。
フォトレジスト層２０を除去することによって、配線層
１２を下部電極、第２の配線層１９を上部電極とするプ
ログラマブル素子を作製する。
【００２３】以上のような方法で作製されたプログラマ
ブル素子は、先に述べたように窓エッチング時のドライ
エッチングによりプログラム用絶縁膜１３が直接エッチ
ングされることがないので、プログラム用絶縁膜１３の
薄膜化を防止することができ、その結果、１０〜１５Ｖ
程度の安定した耐圧を持つプログラマブル素子を作製す
ることができるようになる。
ブル素子は、先に述べたように窓エッチング時のドライ
エッチングによりプログラム用絶縁膜１３が直接エッチ
ングされることがないので、プログラム用絶縁膜１３の
薄膜化を防止することができ、その結果、１０〜１５Ｖ
程度の安定した耐圧を持つプログラマブル素子を作製す
ることができるようになる。
【００２４】なお、上記の実施例で用いたシリコン酸化
膜１１、プログラマブル素子の配線層１２、プログラム
用絶縁膜１３、非晶質シリコン層１４、第２のシリコン
酸化膜１６、および第２の配線層１９の具体的膜厚ある
いは形成方法、配線層１２、および第２の配線層１９の
材質は必ずしも実施例の構成に従う必要はない。また、
非晶質シリコン層１４も必ずしも実施例のように形成す
る必要はなく、形成しなくてもよい。またさらに、プロ
グラム用絶縁膜１３も必ずしも実施例の構成のように配
線層１２上に形成する必要はなく、半導体基板上に形成
された拡散層上に形成してもよい。
膜１１、プログラマブル素子の配線層１２、プログラム
用絶縁膜１３、非晶質シリコン層１４、第２のシリコン
酸化膜１６、および第２の配線層１９の具体的膜厚ある
いは形成方法、配線層１２、および第２の配線層１９の
材質は必ずしも実施例の構成に従う必要はない。また、
非晶質シリコン層１４も必ずしも実施例のように形成す
る必要はなく、形成しなくてもよい。またさらに、プロ
グラム用絶縁膜１３も必ずしも実施例の構成のように配
線層１２上に形成する必要はなく、半導体基板上に形成
された拡散層上に形成してもよい。
【００２５】
【発明の効果】本発明は、プログラマブル素子を作製す
る窓領域内でかつプログラム用絶縁膜上に位置する絶縁
膜を、最初にドライエッチング法で途中までエッチング
し、残りをウエットエッチング法でエッチングすること
により、下地のプログラム用絶縁膜のドライエッチング
による薄膜化を防止した結果、プログラム用絶縁膜の電
気的特性劣化を防止した、より高品質なるプログラマブ
ル素子の製造方法を提供するものである。
る窓領域内でかつプログラム用絶縁膜上に位置する絶縁
膜を、最初にドライエッチング法で途中までエッチング
し、残りをウエットエッチング法でエッチングすること
により、下地のプログラム用絶縁膜のドライエッチング
による薄膜化を防止した結果、プログラム用絶縁膜の電
気的特性劣化を防止した、より高品質なるプログラマブ
ル素子の製造方法を提供するものである。
【図１】本発明のプログラマブル素子の製造方法の一実
施例を示す断面図
施例を示す断面図
【図２】従来例のプログラマブル素子の製造方法を示す
断面図
断面図
１ シリコン酸化膜 ２ 配線層 ３ プログラム用絶縁膜 ４ フォトレジスト層 ５ 層間絶縁膜 ６ フォトレジスト層 ７ 窓領域 ８ 配線層 ９ フォトレジスト層 １１ シリコン酸化膜 １２ 配線層 １３ プログラム用絶縁膜 １４ 非晶質シリコン層 １５ フォトレジスト層 １６ シリコン酸化膜 １７ フォトレジスト層 １８ 窓領域 １９ 配線層 ２０ フォトレジスト層
Claims (2)
- 【請求項１】 半導体基板上もしくは配線上に形成され
たプログラム用絶縁膜を電気的に破壊させて書き込みを
行うプログラマブル素子の製造方法であって、前記プロ
グラマブル素子を作製する窓領域内でかつ前記プログラ
ム用絶縁膜上に位置する絶縁膜を、ドライエッチング法
とウエットエッチング法との二種類のエッチング技術を
用いて除去する工程を有することを特徴とするプログラ
マブル素子の製造方法。 - 【請求項２】 前記プログラム用絶縁膜の上面部に接し
て非晶質シリコン層を形成する工程を有することを特徴
とする請求項１記載のプログラマブル素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15720094A JP3206308B2 (ja) | 1994-07-08 | 1994-07-08 | プログラマブル素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15720094A JP3206308B2 (ja) | 1994-07-08 | 1994-07-08 | プログラマブル素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0823078A true JPH0823078A (ja) | 1996-01-23 |
| JP3206308B2 JP3206308B2 (ja) | 2001-09-10 |
Family
ID=15644397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15720094A Expired - Fee Related JP3206308B2 (ja) | 1994-07-08 | 1994-07-08 | プログラマブル素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3206308B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123864A (ja) * | 2005-09-29 | 2007-05-17 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
| TWI411095B (zh) * | 2005-09-29 | 2013-10-01 | 半導體能源研究所股份有限公司 | 記憶裝置 |
-
1994
- 1994-07-08 JP JP15720094A patent/JP3206308B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123864A (ja) * | 2005-09-29 | 2007-05-17 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
| TWI411095B (zh) * | 2005-09-29 | 2013-10-01 | 半導體能源研究所股份有限公司 | 記憶裝置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3206308B2 (ja) | 2001-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7915122B2 (en) | Self-aligned cell integration scheme | |
| US20020182835A1 (en) | Method for manufacturing contacts for a Chalcogenide memory device | |
| JP2001035841A (ja) | ペロブスカイト強誘電性材料のウェット・エッチング・プロセスと溶液 | |
| US6716756B2 (en) | Method for forming capacitor of semiconductor device | |
| US6657277B1 (en) | Method for forming antifuse via structure | |
| JP2004023104A (ja) | Ｍｉｍキャパシタ及びその製造方法 | |
| KR20030054052A (ko) | 반도체 메모리 소자의 캐패시터 제조방법 | |
| JPH0823078A (ja) | プログラマブル素子の製造方法 | |
| KR100258880B1 (ko) | 반도체 소자의 제조방법 | |
| US20080102595A1 (en) | Etching method for manufacturing semiconductor device | |
| US7338610B2 (en) | Etching method for manufacturing semiconductor device | |
| US6803301B2 (en) | Fuse configuration with modified capacitor border layout for a semiconductor storage device | |
| US6878601B1 (en) | Method for fabricating a capacitor containing metastable polysilicon | |
| KR100333644B1 (ko) | 선택적 반구형 실리콘 그레인을 사용한 반도체 소자의 전하저장 전극 형성방법 | |
| US20050026452A1 (en) | Etching method for manufacturing semiconductor device | |
| KR20010008672A (ko) | 커패시터 제조방법 | |
| KR100611782B1 (ko) | 단결정의 탄탈륨산화막을 구비한 캐패시터 및 그의 제조방법 | |
| KR100311499B1 (ko) | 반도체 소자의 커패시터 제조 방법 | |
| KR100537195B1 (ko) | 반도체 메모리장치의 커패시터 제조방법 | |
| KR100280807B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH01186657A (ja) | 半導体装置の製造方法 | |
| KR100400282B1 (ko) | 반도체소자의캐패시터제조방법 | |
| KR20070045578A (ko) | 반도체 소자의 제조방법 | |
| KR20000041757A (ko) | 디램소자의 절연 필드 형성 방법 | |
| JPH08264653A (ja) | アンチヒューズ素子およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |