JPH08234165A

JPH08234165A - 液晶表示装置

Info

Publication number: JPH08234165A
Application number: JP6518695A
Authority: JP
Inventors: Yuji Hayashi; 祐司林; Masayuki Iida; 正幸飯田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-02-28
Filing date: 1995-02-28
Publication date: 1996-09-13

Abstract

(57)【要約】（修正有）【目的】ドット反転駆動に必要なデコーダ／ドライバ
の個数を低減化する。【構成】液晶パネル３は互いに交差する走査ライン及
び信号ラインの各交差部に配列した画素を備え、駆動回
路を内蔵しており赤緑青別の三種映像信号を同時にサン
プリングして６本の信号ラインに一斉分配し６本ずつま
とめ駆動する。デコーダ／ドライバ１，２は少なくとも
２個備えられ、各々画素の配列ピッチに応じ三種映像信
号を相対的に遅延処理して液晶パネル３に供給する。第
一デコーダ／ドライバ１は一方極性の三種映像信号
Ｒ⁺，Ｇ⁺，Ｂ⁺を生成し、まとめ駆動された６本の信
号ラインの奇数番目に分配する。第二デコーダ／ドライ
バ２は反対極性の三種映像信号Ｒ^-，Ｇ^-，Ｂ^-を生成
し、同じくまとめ駆動された６本の信号ラインの偶数番
目に分配する。タイミングジェネレータ４は液晶パネル
３に含まれる駆動回路のまとめ駆動とデコーダ／ドライ
バ１，２の遅延処理を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアクティブマトリクス型
の液晶パネル等をディスプレイデバイスとして用いた液
晶表示装置に関する。より詳しくは、複数画素（ドッ
ト）同時サンプリング方式を採用した液晶表示装置に関
する。さらに詳しくは、ドット反転による液晶パネルの
交流駆動技術を採用した液晶表示装置に関する。

【０００２】

【従来の技術】図９は、従来の液晶表示装置の一般的な
構成を示すブロック図である。デコーダ／ドライバ１０
１を備えており、入力されたビデオ信号をデコードして
赤緑青系統別の三種映像信号Ｒ，Ｇ，Ｂを作成すると共
に、同期信号ＳＹＮＣを分離する。デコーダ／ドライバ
１０１はさらに元の映像信号を所定の周期で極性反転処
理し、交流化された映像信号Ｒ，Ｇ，Ｂを液晶パネル１
０２に出力する。タイミングジェネレータ１０３は同期
信号ＳＹＮＣに応じて動作し、液晶パネル１０２に対し
ＨＳＴ，ＨＣＫ１，ＨＣＫ２，ＶＳＴ，ＶＣＫ１，ＶＣ
Ｋ２等のタイミング信号を供給する。これらの信号を介
して、液晶パネル１０２に内蔵した垂直駆動回路１０４
及び水平駆動回路１０５の動作制御を行なう。又、デコ
ーダ／ドライバ１０１に対して交流化信号ＦＲＰを供給
し、前述した映像信号の極性反転処理のタイミング制御
を行なう。液晶パネル１０２は行状の走査ラインＸと列
状の信号ラインＹとを備えている。又、両ラインの交差
部に画素１０６が設けられている。垂直駆動回路１０４
は一垂直期間（一フィールド期間、１Ｆ）毎に走査ライ
ンＸを順次走査して、画素１０６を選択する。一方水平
駆動回路１０５は一水平期間（１Ｈ）毎に三系統の映像
信号Ｒ，Ｇ，Ｂを信号ラインＹに順次サンプリングし、
選択された画素１０６に映像信号を書き込む。なお、垂
直駆動回路１０４はタイミングジェネレータ１０３から
入力される垂直スタート信号ＶＳＴを二相のクロック信
号ＶＣＫ１，ＶＣＫ２に応じて順次転送し、上述した走
査ラインＸの走査を行なう。水平駆動回路１０５は同じ
くタイミングジェネレータ１０３から入力された水平ス
タート信号ＨＳＴを二相のクロック信号ＨＣＫ１，ＨＣ
Ｋ２に応じて順次転送する事により、上述したサンプリ
ング動作を行なう。

【０００３】一般に、液晶パネル１０２を駆動する場合
は、液晶の劣化を防ぐ為に交流駆動を行なう。例えば、
１Ｈの周期を有する水平同期信号に応じてタイミングジ
ェネレータ１０３は２Ｈ周期の交流化信号ＦＲＰをデコ
ーダ／ドライバ１０１に供給する。これにより、映像信
号Ｒ，Ｇ，Ｂは基準電位ＶＣＯＭに対し１Ｈ毎に極性が
反転し、所謂１Ｈ反転駆動が行なわれる。ところで、図
９に示した様に、液晶パネル１０２内で走査ラインＸと
信号ラインＹは同一面上で多数の交差部があるが、液晶
パネルの大型化及び高精細化に伴ない、信号ラインＹと
走査ラインＸのカップリングが問題になっている。液晶
パネルが大型化及び高精細化してくると、１Ｈ反転駆動
の場合、同一走査ラインＸに交差する複数の信号ライン
Ｙが１Ｈ毎に一斉に極性反転する。全ての信号ラインＹ
の電位変化が、一斉に１本の走査ラインＸに飛び込み、
この影響がさらに画素電位に及ぶ。この為、画素電位が
１Ｈ周期で振動し、液晶に印加される実効電圧は減少す
る為、コントラスト不足等の不具合が生じている。

【０００４】かかるカップリングにより生じる画素電位
の変動を防止する為、信号ラインＹ毎に極性が反転する
交流化駆動が提案されており、例えば特公平４−２２４
８６号公報に開示されている。図１０に示す様に、信号
ライン毎の極性反転と１Ｈ反転を組み合わせると、所謂
ドット反転駆動（市松反転駆動）が可能になる。このド
ット反転駆動では、各信号ラインにサンプリングされる
電位レベルが交互に逆極性となる為、１本の走査ライン
上では電位変化が打ち消され、上述したカップリングが
顕著に抑制できる。又、１Ｆ反転等に起因するフリッカ
ー等も抑制可能である。

【０００５】ところで、フルカラータイプの液晶パネル
を駆動する場合、複数ドット同時サンプリング方式が有
力であり、例えば特開平４−１１６６８７号公報に開示
されている。図１１を参照してこの方式を簡潔に説明す
る。液晶パネル１０２は行方向に沿ったデータラインＸ
と列方向に沿った信号ラインＹと、両者の交差部に配置
された三原色の画素Ｒ，Ｇ，Ｂとを有している。画素
Ｒ，Ｇ，Ｂは行方向に沿って所定のピッチで配列してい
る。又、３本単位で信号ラインＹの一端に接続された水
平スイッチＨＳＷ１，ＨＳＷ２，…，ＨＳＷｎ−１，Ｈ
ＳＷｎを有している。これらの水平スイッチＨＳＷは各
信号ラインＹを３本単位で同時に選択し、三原色に分か
れた三種の交流化映像信号Ｒ，Ｇ，Ｂを３個の画素Ｒ，
Ｇ，Ｂに書き込む。なお、水平スイッチＨＳＷは、図９
に示した水平駆動回路１０５の一部を構成している。か
かる３ドット同時サンプリング駆動を行なう際、三系統
の映像信号Ｒ，Ｇ，Ｂに予め画素ピッチに対応する遅延
量を相対的に与える遅延手段がデコーダ／ドライバ１０
１（図９）に設けられている。映像信号Ｒ，Ｇ，Ｂに画
素ピッチに対応する遅延量を相対的に与えると共に水平
スイッチをＲ，Ｇ，Ｂの組を単位として同時に開閉制御
する事により、この水平スイッチを駆動するシフトレジ
スタの段数を削減して構成を簡単にすると共に消費電力
も削減して、良好なカラー表示が得られる様にしてい
る。各水平スイッチＨＳＷはシフトレジスタから出力さ
れるサンプリングパルスで同時に開閉制御される構成に
なっているで、水平駆動回路のシフトレジスタの段数は
１／３になる。又、タイミングジェネレータ１０３から
供給される水平クロック信号ＨＣＫ１，ＨＣＫ２の周波
数も１／３になる。この様な３ドット同時サンプリング
方式用に設計されたデコーダ／ドライバ１０１はシステ
ムＩＣとして現在汎用化が進んでいる。

【０００６】

【発明が解決しようとする課題】前述した様に、液晶パ
ネルの駆動方式において、図１０に示した様なドット反
転駆動が好ましく、これはフリッカーの分散とカップリ
ングのキャンセルによって画質を顕著に改善できる。ド
ット反転駆動を行なう為には、信号ラインに対して１本
毎極性の反転した映像信号ＲＧＢを入力する必要があ
る。しかしながら、前述した様にフルカラー型の液晶パ
ネルでは３ドット同時サンプリング方式が採用されてお
り、ＲＧＢの３本単位で駆動する為、信号処理用のデコ
ーダ／ドライバを構成するシステムＩＣはＲＧＢ一系統
を出力単位とするものが多い。この為、ドット反転駆動
を採用する場合に実用的な面で問題が生じている。

【０００７】この問題点につき、図１２を参照して簡潔
に説明する。この例は、信号ラインＹを３本１単位とし
て複数ドット同時サンプリング方式を行なっている。水
平スイッチＨＳＷは３本の信号ラインＹを同時に選択
し、薄膜トランジスタＴＲを介して対応する画素１０６
に映像信号を書き込む。この時、ドット反転駆動を行な
おうとすると、例えば奇数番目の信号ラインＹに正極性
の映像信号Ｒ⁺，Ｇ⁺，Ｂ⁺をサンプリングし、偶数番
目の信号ラインＹに対し、負極性の映像信号Ｒ^-，
Ｇ^-，Ｂ^-を供給する必要がある。この場合、デコーダ
／ドライバ用のシステムＩＣは４個必要になり、出力端
子のムダが生じる。即ち、第１組目に属する３本の信号
ラインＹに対し、正極性の映像信号Ｒ⁺及びＢ⁺を供給
するシステムＩＣと、同じくＧ^-を供給するシステムＩ
Ｃが必要となる。又、第２組に属する３本の信号ライン
Ｙに対し、Ｒ^-及びＢ^-を供給するシステムＩＣと、Ｇ
⁺を供給するシステムＩＣが必要になる。この様に、６
本の信号ラインＹに対し合計４個のシステムＩＣが必要
になり、不使用端子の個数が３×４−６＝６個にも及び
極めて不経済であり、シスムテ全体のコストアップをも
たらしていた。又、図１３は、２本単位で複数ドット同
時サンプリング方式を行なう場合である。これに対して
もドット反転駆動方式を適用すると、やはり４個のシス
テムＩＣが必要になり極めて不経済である。

【０００８】

【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち、本発明にか
かる液晶表示装置は基本的な構成として、液晶パネル
と、デコーダ／ドライバと、タイミングジェネレータと
を備えている。液晶パネルは互いに交差する走査ライン
及び信号ラインの各交差部に配列した画素を備えてい
る。又、駆動回路を内蔵しており、赤緑青別の三種映像
信号を同時にサンプリングして６×ｎ（ｎは１又は２以
上の整数）本の信号ラインに一斉分配し、６×ｎ本ずつ
まとめて駆動する。前記デコーダ／ドライバは少なくと
も２個具備されており、各々予め画素の配列ピッチに応
じ該三種映像信号を相対的に遅延処理して該液晶パネル
に供給する。この際、片方のデコーダ／ドライバは一方
極性の三種映像信号を生成し、該駆動回路を介してまと
め駆動された６ｎ本の信号ラインの奇数番目に分配す
る。他方のデコーダ／ドライバは反対極性の三種映像信
号を生成し該駆動回路を介してまとめ駆動された６ｎ本
の信号ラインの偶数番目に分配する。前記タイミングジ
ェネレータは該液晶パネルに含まれる駆動回路のまとめ
駆動を制御すると共に、該デコーダ／ドライバの遅延処
理を制御する。

【０００９】好ましくは、前記駆動回路は信号ラインを
６ｎ本ずつまとめ駆動する水平駆動回路と、該まとめ駆
動に合わせて走査ラインを１本又は２本ずつ順次選択駆
動する垂直駆動回路とを備えている。即ち、この垂直駆
動回路は１ライン単独選択と２ライン同時選択を切り換
え可能であり、ノンインターレース走査とインターレー
ス走査の兼用化を図っている。この為、前記垂直駆動回
路は切り換え手段を含んでおり、ノンインターレースの
映像信号が入力された時走査ライン１本ずつの順次選択
駆動（１ライン単独選択駆動）を実行し、インターレー
スの映像信号が入力された時走査ライン２本ずつの順次
選択駆動（２ライン同時選択駆動）を実行する。

【００１０】

【作用】本発明によれば、信号ラインを６ｎ本ずつまと
めて駆動している。これに合わせて、６ｎ本の信号ライ
ンの奇数番目に一方極性の三種映像信号を分配し、６ｎ
本の信号ラインの偶数番目に反対極性の三種映像信号を
分配している。従って、例えば信号ラインを６本ずつま
とめて駆動した場合、ＲＧＢ出力を一系統持つデコーダ
／ドライバＩＣを２個用いるだけで対応でき、無駄のな
いシステムが構築できる。さらには、信号ラインの入力
単位を１２本、１８本、…と６ｎ単位とする事で、不使
用ＩＣ端子の発生を防ぎ、デコーダ／ドライバＩＣの個
数を削減すると共に、水平クロック信号の周波数を低減
化できる。この様に、映像信号の入力単位を６ｎとする
事で、ドット反転に必要なシステムＩＣのチップ個数を
最適化でき、システムコストを低減可能である。特に、
垂直駆動回路側で走査ライン２本ずつの順次選択駆動を
行ないインターレースの映像信号に対応可能とした構造
では、１５Hz周期のフリッカーが目立つ様になる。この
点、本発明にかかるドット反転駆動を適用するとフリッ
カーが分散され画質の改善につながる。

【００１１】

【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１に示す様に、本液晶表示装置は一
対のデコーダ／ドライバ１，２と、アクティブマトリク
ス型のカラー液晶パネル３と、タイミングジェネレータ
４とを備えている。各デコーダ／ドライバ１，２は外部
入力されるビデオ信号をデコード処理し赤緑青三原色別
の三種映像信号Ｒ，Ｇ，Ｂを作成すると共に、同期信号
ＳＹＮＣを分離する。さらに、各デコーダ／ドライバ
１，２は１Ｈで映像信号Ｒ，Ｇ，Ｂの極性反転処理を行
ない、交流化映像信号を出力する。液晶パネル３は行状
の走査ライン、列状の信号ライン、及び両者の交差部に
設けた画素を備えている。又、垂直駆動回路及び水平駆
動回路を内蔵している。垂直駆動回路は走査ラインを順
次走査して画素を選択する。水平駆動回路は１Ｈ毎に交
流化映像信号を信号ラインに順次サンプリングし選択さ
れた画素に交流化映像信号を書き込む。タイミングジェ
ネレータ４は同期信号ＳＹＮＣに応じて動作し、一対の
デコーダ／ドライバ１，２に対し交流化信号ＦＲＰを供
給して極性反転処理のタイミング制御を行なう。又、一
対のデコーダ／ドライバ１，２に対しサンプルホールド
信号ＳＨを供給し、これらの遅延処理を制御している。
即ち、デコーダ／ドライバ１，２は夫々画素の配列ピッ
チに応じ三種の映像信号Ｒ，Ｇ，Ｂを相対的に遅延処理
して液晶パネル３に供給している。タイミングジェネレ
ータ４はさらに、ＨＳＴ，ＨＣＫ１，ＨＣＫ２，ＶＳ
Ｔ，ＶＣＫ１，ＶＣＫ２等を液晶パネル３に供給し、垂
直駆動回路及び水平駆動回路の動作制御を行なう。加え
て、制御信号ＥＮ，ＩＮＴを液晶パネル３に供給し、走
査ライン１本ずつの順次選択駆動と走査ライン２本ずつ
の順次選択駆動とを切り換え制御している。

【００１２】本発明の特徴事項として、第一デコーダ／
ドライバ１は一方極性の映像信号Ｒ⁺，Ｇ⁺，Ｂ⁺を出
力する。第二デコーダ／ドライバ２は反対極性の映像信
号Ｒ^-，Ｇ^-，Ｂ^-を出力する。なお、Ｒ⁺，Ｇ⁺，Ｂ
⁺の組と、Ｒ^-，Ｇ^-，Ｂ^-の組はＦＲＰに応じて１Ｈ
毎に正負が逆転する。即ち、本例では１Ｈ反転駆動を行
なっている。

【００１３】図２は、図１に示した液晶パネル３の具体
的な構成例を示すブロック図である。図示する様に、液
晶パネルは行状の走査ラインＸと列状の信号ラインＹと
を備えており、両者の交差部に画素３１が設けられてい
る。この画素３１は液晶セルＬＣと補助容量ＣＳと薄膜
トランジスタＴＲとからなる。又、６本のビデオライン
３２を備えており、一対のデコーダ／ドライバ１，２か
ら供給される合計６個の映像信号Ｒ⁺，Ｇ⁺，Ｂ⁺，Ｒ
^-，Ｇ^-，Ｂ^-を夫々受け入れる。個々の信号ラインＹ
は６本を１単位として水平スイッチＨＳＷを介して所定
のビデオライン３２に接続されている。以上の構成に加
え、本液晶パネルは垂直駆動回路３３と水平駆動回路３
４を内蔵している。垂直駆動回路３３はタイミングジェ
ネレータ４から供給されるＶＳＴ，ＶＣＫ１，ＶＣＫ２
等に応答して動作し、走査ラインＸを１本ずつ又は２本
ずつ順次走査して画素３１を行毎に選択する。１ライン
単独選択と２ライン同時選択を切り換え制御する為制御
信号ＥＮ及びＩＮＴもタイミングジェネレータ４から供
給されている。一方、水平駆動回路３４はタイミングジ
ェネレータ４から供給されるＨＳＴ，ＨＣＫ１，ＨＣＫ
２に応答して動作し、順次ＨＳＷを開閉動作させ、６本
の信号線Ｙを１単位としてまとめ駆動する。即ち、映像
信号Ｒ⁺，Ｂ⁺，Ｇ⁺，Ｇ^-，Ｒ^-，Ｂ^-を夫々対応す
る信号ラインＹに一斉にサンプリングする。

【００１４】図示する様に、一方極性の映像信号Ｒ⁺，
Ｂ⁺，Ｇ⁺は水平駆動回路３４を介して、まとめ駆動さ
れた６本の信号ラインＹの奇数番目に分配される。これ
に対し、反対極性の映像信号Ｒ^-，Ｇ^-，Ｂ^-は同じく
水平駆動回路３４を介してまとめ駆動された６本の信号
ラインＹの偶数番目に分配される。即ち、水平スイッチ
ＨＳＷは信号ラインＹを６本単位で同時に選択し、映像
信号Ｒ⁺，Ｇ⁺，Ｂ⁺とＲ^-，Ｇ^-，Ｂ^-を交互に各画
素に書き込む。これと１Ｈ反転を組み合わせる事により
完全なドット反転駆動が可能である。従って、従来の様
に全信号ラインＹが同一走査ラインＸ上に沿って一斉に
極性反転する時生じるカップリングは相殺されコントラ
ストの低下という様な不具合は生じない。なお、上述し
た実施例では６本の信号ラインＹを１単位として同時選
択していたが、本発明はこれに限られるものではない。
一般に６ｎ本の信号ラインＹを１組としてまとめ駆動す
る事により、ドット反転に必要なデコーダ／ドライバの
ＩＣチップ個数を最適化でき、システムコストを低減可
能である。

【００１５】ところで、本発明にかかる液晶パネルの垂
直駆動回路は、前述した様に１ライン単独選択駆動と２
ライン同時選択駆動の切り換えが可能でありノンインタ
ーレース走査とインターレース走査の両者の兼用化を図
っている。この点につき以下詳細に説明する。図３は垂
直駆動回路の具体的な構成例を示すブロック図である。
Ｄ型フリップフロップＤ−Ｆ／Ｆを多段接続したシフト
レジスタ５１を備えており、ＶＣＫ１，ＶＣＫ２に応じ
てＶＳＴを順次転送し、一次選択パルスａ，ｂ，ｃ，ｄ
を順次生成する。又、各段毎に設けたアンドゲート素子
ＡＮＤ１を有しており、隣り合う段から出力された一次
選択パルス（例えばａ，ｂ）をアンド処理して二次選択
パルス（例えばＡ１）を出力する。さらに、各段毎に設
けたアンドゲート素子ＡＮＤ２を備えており、ＥＮに応
じてＡ１，Ｂ１，Ｃ１，Ｄ１を波形整形し、最終的な二
次選択パルスＡ２，Ｂ２，Ｃ２，Ｄ２を生成する。これ
らは対応する走査ラインに供給される。特徴事項として
各段毎にスイッチＶＳＷが設けられており、切り換え手
段を構成している。このＶＳＷはＩＮＴにより開閉制御
される。ＩＮＴがローレベルの時Ｄ−Ｆ／Ｆからの一次
選択パルスをＡＮＤ１側に導く。ＩＮＴがハイレベルの
時Ｄ−Ｆ／ＦとＡＮＤ１間は切り離され、ＡＮＤ１の切
り離された入力端子はハイレベル側に接続される。これ
により、ＡＮＤ１はゲートが開いた状態になり、Ｄ−Ｆ
／Ｆからの出力ａ，ｂ，ｃ，ｄはそのまま対応するＡＮ
Ｄ１及びＡＮＤ２を通過して出力される。但し、ＡＮＤ
２によりＥＮに従って所定の波形整形処理が行なわれ
る。

【００１６】図４は、図３に示した垂直駆動回路の動作
説明に供するタイミングチャートである。このタイミン
グチャートはフルフレーム構成の液晶パネルに対してノ
ンインターレース駆動を行なう場合を表わしている。垂
直クロック信号ＶＣＫ１，ＶＣＫ２はデューティ比５０
％に設定されている。垂直スタート信号ＶＳＴがクロッ
ク信号ＶＣＫ１，ＶＣＫ２の半周期毎に順次転送され、
各段のＤ−Ｆ／Ｆから順次一次選択パルスａ，ｂ，ｃ，
ｄが得られる。ここで、ＩＮＴはローレベルにセットさ
れており、ＶＳＷは導通状態になっている。従って、一
次選択パルスａ，ｂ，ｃ，ｄはＡＮＤ１によりアンド処
理され、二次選択パルスＡ１，Ｂ１，Ｃ１，Ｄ１が順次
出力される。この時ＥＮはハイレベルにセットされてい
るので、Ａ１，Ｂ１，Ｃ１，Ｄ１はそのままＡ２，Ｂ
２，Ｃ２，Ｄ２として対応する走査ラインに供給され
る。

【００１７】この場合、図５に示す様に選択パルスが順
次液晶パネルの一水平ラインＸ毎に発生し、１ライン相
当の映像信号を書き込み転送する事によりノンインター
レース駆動が行なわれる。

【００１８】これに対し、図６はフルフレーム構成の液
晶パネルをインターレース駆動した場合におけるタイミ
ングチャートを表わしている。本例ではＶＣＫ１のデュ
ーティ比を５％に設定し、ＶＣＫ２のデューティ比を９
５％に設定している。この場合には、１段目のＤ−Ｆ／
Ｆから出力された一次選択パルスａに対して、２段目の
Ｄ−Ｆ／Ｆから出力された一次選択パルスｂは５％のデ
ューティ比分だけ遅延して出力される。３段目のＤ−Ｆ
／Ｆから出力された一次選択パルスｃは前段のｂに対し
９５％のデューティ比に相当する分だけ遅延して出力さ
れる。なお、奇数フィールド（ＯＤＤ）と偶数フィール
ド（ＥＶＥＮ）とでＶＣＫ１，ＶＣＫ２を入れ替える
と、図示する様にａ，ｂ，ｃ，ｄの位相関係が変化す
る。ここで、ＩＮＴはハイレベルにセットされている
為、ＶＳＷが切り換わり、隣の段のＤ−Ｆ／ＦがＡＮＤ
１から切り離される。従って、ａ，ｂ，ｃ，ｄはそのま
まＡＮＤ１を通過し、Ａ１，Ｂ１，Ｃ１，Ｄ１になる。
ここで、ＥＮがＶＣＫに同期してローアクティブにな
る。従って、Ａ１，Ｂ１，Ｃ１，Ｄ１がＡＮＤ２により
マスク処理され、最終的な選択パルスＡ２，Ｂ２，Ｃ
２，Ｄ２が得られる。図示する様にＡ２，Ｂ２は同時に
出力され、２ライン同時選択が行なえる。次の２ライン
についてもＣ２，Ｄ２が同時に出力される。なお、同時
選択されるラインの組は、ＯＤＤとＥＶＥＮとで１本分
ずれる様に制御している。

【００１９】図７は、２ライン同時選択によるインター
レース駆動の一例を示す模式図である。ＯＤＤではライ
ン１本だけ単独で選択された後、次にライン，が
同時に選択される。続いてライン，が同時に選択さ
れる。さらに、ライン，が同時に選択される。ＥＶ
ＥＮではラインペアの組が１本分だけシフトし、最初に
ライン，が同時選択される。次にライン，が同
時選択される。この様にして、ＯＤＤとＥＶＥＮを繰り
返す事によりインターレース駆動が行なわれる。

【００２０】図８は、各ライン，，…，に着目し
た場合における、映像信号の極性変化を表わしている。
但し、ドット反転駆動を行なわない場合である。例え
ば、ラインに着目すると、各フィールド毎に正，正，
負，負の順に極性が変化する。ラインでは負，正，
正，負の様に極性が変化する。ラインでは負，負，
正，正の様に極性が変化する。ラインでは正，負，
負，正の様に極性が変化する。この様に、１Ｈ反転を行
ないつつ、２ライン同時選択によるインターレース駆動
を行なうと、映像信号の極性変化が四フィールド周期
（１５Hz）となり、フリッカーが目立つ様になる。そこ
で、本発明ではこの１５Hzのフリッカーを分散する為、
上述したドット反転駆動を採用している。

【００２１】

【発明の効果】以上説明した様に、本発明によれば、映
像信号の入力単位を６ｎとする事で、ドット反転に必要
なシステムＩＣのチップ数を最適化でき、表示システム
のコストを低減可能である。又、６ｎ本の信号ラインを
まとめ駆動する事により、水平クロック信号の周波数を
低減化できる。

【図面の簡単な説明】

【図１】本発明にかかる液晶表示装置の実施例を示すブ
ロック図である。

【図２】図１に示した液晶表示装置に組み込まれる液晶
パネルの一例を示す回路図である。

【図３】図２に示した液晶パネルに組み込まれる垂直駆
動回路の一例を示す回路図である。

【図４】図３に示した垂直駆動回路の動作説明に供する
タイミングチャートである。

【図５】図２に示した液晶パネルのノンインターレース
駆動を示す模式図である。

【図６】図３に示した垂直駆動回路の動作説明に供する
タイミングチャートである。

【図７】図２に示した液晶パネルのインターレース駆動
を示した模式図である。

【図８】同じくインターレース駆動における映像信号の
極性変化を表わした模式図である。

【図９】従来の液晶表示装置の一例を示すブロック図で
ある。

【図１０】ドット反転駆動を模式的に表わした図であ
る。

【図１１】複数ドット同時選択駆動の一例を表わす模式
図である。

【図１２】従来の液晶パネルの一例を示す回路図であ
る。

【図１３】従来の液晶パネルの他の例を示す回路図であ
る。

【符号の説明】

１デコーダ／ドライバ２デコーダ／ドライバ３液晶パネル４タイミングジェネレータ３１画素３３垂直駆動回路３４水平駆動回路

Claims

【特許請求の範囲】

【請求項１】液晶パネルとデコーダ／ドライバとタイ
ミングジェネレータとを備えた液晶表示装置であって、前記液晶パネルは互いに交差する走査ライン及び信号ラ
インの各交差部に配列した画素と、赤緑青別の三種映像
信号を同時にサンプリングして６×ｎ（ｎは１又は２以
上の整数）本の信号ラインに一斉分配し６×ｎ本ずつま
とめて駆動する駆動回路とを内蔵しており、前記デコーダ／ドライバは少なくとも２個備えられ、各
々予め画素の配列ピッチに応じ該三種映像信号を相対的
に遅延処理して該液晶パネルに供給すると共に、片方の
デコーダ／ドライバは一方極性の三種映像信号を生成し
該駆動回路を介してまとめ駆動された６ｎ本の信号ライ
ンの奇数番目に分配し、他方のデコーダ／ドライバは反
対極性の三種映像信号を生成し該駆動回路を介してまと
め駆動された６ｎ本の信号ラインの偶数番目に分配し、前記タイミングジェネレータは該液晶パネルに含まれる
駆動回路のまとめ駆動を制御すると共に該デコーダ／ド
ライバの遅延処理を制御する事を特徴とする液晶表示装
置。
【請求項２】前記駆動回路は信号ラインを６ｎ本ずつ
まとめ駆動する水平駆動回路と、該まとめ駆動に合わせ
て走査ラインを１本又は２本ずつ順次選択駆動する垂直
駆動回路とに分かれている事を特徴とする請求項１記載
の液晶表示装置。
【請求項３】前記垂直駆動回路は切り換え手段を含
み、ノンインターレースの映像信号が入力された時走査
ライン１本ずつの順次選択駆動を実行し、インターレー
スの映像信号が入力された時走査ライン２本ずつの順次
選択駆動を実行する事を特徴とする請求項２記載の液晶
表示装置。