JPH08234961A - シフタの使用方法、データシフトシステム、およびシフタ - Google Patents
シフタの使用方法、データシフトシステム、およびシフタInfo
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- JPH08234961A JPH08234961A JP7035144A JP3514495A JPH08234961A JP H08234961 A JPH08234961 A JP H08234961A JP 7035144 A JP7035144 A JP 7035144A JP 3514495 A JP3514495 A JP 3514495A JP H08234961 A JPH08234961 A JP H08234961A
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Abstract
(57)【要約】
【目的】本発明は、入力データを、所定の複数ビット
数、例えば１バイト（８ビット）を１単位とした可変単
位シフトして出力するシフタに関し、配線長、配線領域
が小さくて済み、これにより小面積化、高速化を図る。 【構成】入力データ｛…，Ａn-2,0 ，Ａn-2,1 ，…，Ａ
n-2,m-1 ，Ａn-1,0 ，Ａ n-1,1 ，…，Ａn-1,m-1 ，Ａ
n,0 ，Ａn,1 ，…，Ａn,m-1 ，Ａn+1,0 ，Ａn+1,1，
…，Ａn+1,m-1 ，Ａn+2,0 ，Ａn+2,1 ，…，Ａ
n+2,m-1 ，…｝のビット配列順を、｛…，Ａn-2,0 ，Ａ
n-1,0 ，Ａn,0 ，Ａn+1,0 ，Ａn+2,0 ，…，Ａn-2,1 ，
Ａn-1,1 ，Ａn,1 ，Ａn+1,1 ，Ａn+2,1 ，…，Ａ
n-2,m-1 ，Ａn-1,m-1 ，Ａn,m- 1 ，Ａn+1,m-1 ，Ａ
n+2,m-1 ，…｝のように変更し、配列順の変更されたデ
ータをｐビット分シフトすることによりｐ×ｍビットの
シフトを実現する。
数、例えば１バイト（８ビット）を１単位とした可変単
位シフトして出力するシフタに関し、配線長、配線領域
が小さくて済み、これにより小面積化、高速化を図る。 【構成】入力データ｛…，Ａn-2,0 ，Ａn-2,1 ，…，Ａ
n-2,m-1 ，Ａn-1,0 ，Ａ n-1,1 ，…，Ａn-1,m-1 ，Ａ
n,0 ，Ａn,1 ，…，Ａn,m-1 ，Ａn+1,0 ，Ａn+1,1，
…，Ａn+1,m-1 ，Ａn+2,0 ，Ａn+2,1 ，…，Ａ
n+2,m-1 ，…｝のビット配列順を、｛…，Ａn-2,0 ，Ａ
n-1,0 ，Ａn,0 ，Ａn+1,0 ，Ａn+2,0 ，…，Ａn-2,1 ，
Ａn-1,1 ，Ａn,1 ，Ａn+1,1 ，Ａn+2,1 ，…，Ａ
n-2,m-1 ，Ａn-1,m-1 ，Ａn,m- 1 ，Ａn+1,m-1 ，Ａ
n+2,m-1 ，…｝のように変更し、配列順の変更されたデ
ータをｐビット分シフトすることによりｐ×ｍビットの
シフトを実現する。
Description
【０００１】
【産業上の利用分野】本発明は、入力データを、所定の
複数ビット数、例えば１バイト（８ビット）を１単位と
した可変単位シフトして出力するシフタに関する。
複数ビット数、例えば１バイト（８ビット）を１単位と
した可変単位シフトして出力するシフタに関する。
【０００２】
【従来の技術】従来、入力されたデータをビット単位で
シフトさせるシフト回路は、浮動小数点演算の正規化等
において必須の回路となっており、図４に示すような構
成の回路が用いられている。図４は入力されたデータを
０〜３ビットの間の任意のビット数のシフトを行なう回
路のうち４ビット分を示した図、図５はシフタを構成す
る１ビットの基本回路ユニットを示した図である。
シフトさせるシフト回路は、浮動小数点演算の正規化等
において必須の回路となっており、図４に示すような構
成の回路が用いられている。図４は入力されたデータを
０〜３ビットの間の任意のビット数のシフトを行なう回
路のうち４ビット分を示した図、図５はシフタを構成す
る１ビットの基本回路ユニットを示した図である。
【０００３】図４に示すように、１ビットシフタ１００
を構成する基本回路ユニット１０３，１０４，１０５，
１０６には、直上の信号線と右隣りの信号線が接続され
ている。また２ビットシフタ１０１を構成する各基本回
路ユニット１０７，１０８，１０９，１１０は直上の信
号線と２つ右隣りの信号線が接続されている。図７に示
す各基本回路ユニット１０３〜１１０は、図５に示す様
に、制御信号線を経由して入力される制御信号Ｓに応じ
て、２本の信号線から入力される２つの１ビットデータ
Ａ０，Ａ１のうちの一方を選択して出力データＢとして
出力する構成であり、この基本回路ユニットは、例えば
ＮＭＯＳとＰＭＯＳとで構成された転送ゲート、クロッ
クドインバータ、ＮＭＯＳ転送ゲート、あるいはＰＭＯ
Ｓ転送ゲート等で構成される。
を構成する基本回路ユニット１０３，１０４，１０５，
１０６には、直上の信号線と右隣りの信号線が接続され
ている。また２ビットシフタ１０１を構成する各基本回
路ユニット１０７，１０８，１０９，１１０は直上の信
号線と２つ右隣りの信号線が接続されている。図７に示
す各基本回路ユニット１０３〜１１０は、図５に示す様
に、制御信号線を経由して入力される制御信号Ｓに応じ
て、２本の信号線から入力される２つの１ビットデータ
Ａ０，Ａ１のうちの一方を選択して出力データＢとして
出力する構成であり、この基本回路ユニットは、例えば
ＮＭＯＳとＰＭＯＳとで構成された転送ゲート、クロッ
クドインバータ、ＮＭＯＳ転送ゲート、あるいはＰＭＯ
Ｓ転送ゲート等で構成される。
【０００４】図４には、１ビットシフト制御信号Ｓ１、
２ビットシフト制御信号Ｓ２を伝送する信号線が１本ず
つ備えられているが、上記基本回路の構成によってはそ
れらの制御信号Ｓ１，Ｓ２の論理反転信号を伝達する信
号線も必要となる。図４に示す１ビット単位のシフタの
動作を以下に説明する。シフト量が０ビットの場合、１
ビットシフト制御信号Ｓ１および２ビットシフト制御信
号Ｓ２の双方ともディスエーブルとすることにより、１
ビットシフタ１００を構成する基本回路１０３〜１０６
は入力Ａn 〜Ａn-3 を選択し、２ビットシフタ１０１を
構成する基本回路１０７〜１１０はシフト中間データＢ
n 〜Ｂn- 3 を選択する。この結果、入力Ａn 〜Ａn-3 が
出力Ｙn 〜Ｙn-3 に反映される。
２ビットシフト制御信号Ｓ２を伝送する信号線が１本ず
つ備えられているが、上記基本回路の構成によってはそ
れらの制御信号Ｓ１，Ｓ２の論理反転信号を伝達する信
号線も必要となる。図４に示す１ビット単位のシフタの
動作を以下に説明する。シフト量が０ビットの場合、１
ビットシフト制御信号Ｓ１および２ビットシフト制御信
号Ｓ２の双方ともディスエーブルとすることにより、１
ビットシフタ１００を構成する基本回路１０３〜１０６
は入力Ａn 〜Ａn-3 を選択し、２ビットシフタ１０１を
構成する基本回路１０７〜１１０はシフト中間データＢ
n 〜Ｂn- 3 を選択する。この結果、入力Ａn 〜Ａn-3 が
出力Ｙn 〜Ｙn-3 に反映される。
【０００５】１ビットシフト時には、１ビットシフト制
御信号Ｓ１をイネーブル、２ビットシフト制御信号Ｓ２
をディスエーブルとすることにより、１ビットシフタは
入力Ａn-1 〜Ａn-4 を選択し、２ビットシフタはシフト
中間データＢn 〜Ｂn-3 を選択し、その結果入力Ａn-1
〜Ａn-4 が出力Ｙn 〜Ｙn-3 に反映される。同様に２ビ
ットシフト時には１ビットシフト制御信号Ｓ１をディス
エーブル、２ビットシフト制御信号Ｓ２をイネーブルと
することにより、また３ビットシフト時には１ビットシ
フト制御信号Ｓ１および２ビットシフト制御信号Ｓ２の
双方をイネーブルとすることにより所望のシフト動作が
達成される。
御信号Ｓ１をイネーブル、２ビットシフト制御信号Ｓ２
をディスエーブルとすることにより、１ビットシフタは
入力Ａn-1 〜Ａn-4 を選択し、２ビットシフタはシフト
中間データＢn 〜Ｂn-3 を選択し、その結果入力Ａn-1
〜Ａn-4 が出力Ｙn 〜Ｙn-3 に反映される。同様に２ビ
ットシフト時には１ビットシフト制御信号Ｓ１をディス
エーブル、２ビットシフト制御信号Ｓ２をイネーブルと
することにより、また３ビットシフト時には１ビットシ
フト制御信号Ｓ１および２ビットシフト制御信号Ｓ２の
双方をイネーブルとすることにより所望のシフト動作が
達成される。
【０００６】図６はＮバイト（Ｎ×８ビット）で構成さ
れる入力データを、バイト単位で、０〜３バイトの間の
任意のバイト数シフトして出力するバイト単位のシフタ
の例を示す図である。１バイトシフタ２００を構成する
各基本回路ユニット２１０〜２１７，２２０〜２２７に
は、直上の信号線と、右側に隣接するバイトの、同一ビ
ットの信号線、即ち、８ビット右側の信号線が接続され
ている。また、２バイトシフタ２０１を構成する各基本
回路ユニット２３０〜２３７，２４０〜２４７には、直
上の信号線と、２バイト右隣りのバイトの、同一ビット
の信号線、即ち、１６ビット右側の信号線が接続されて
いる。
れる入力データを、バイト単位で、０〜３バイトの間の
任意のバイト数シフトして出力するバイト単位のシフタ
の例を示す図である。１バイトシフタ２００を構成する
各基本回路ユニット２１０〜２１７，２２０〜２２７に
は、直上の信号線と、右側に隣接するバイトの、同一ビ
ットの信号線、即ち、８ビット右側の信号線が接続され
ている。また、２バイトシフタ２０１を構成する各基本
回路ユニット２３０〜２３７，２４０〜２４７には、直
上の信号線と、２バイト右隣りのバイトの、同一ビット
の信号線、即ち、１６ビット右側の信号線が接続されて
いる。
【０００７】ここで、Ａn は、被シフトデータの第ｎバ
イトのデータ、Ａn-1 は第ｎ−１バイトのデータ、Ａ
n,i （ｉ＝０，１，２，…，７）は第ｎバイトの第ｉビ
ットデータ、Ａn-1,i は、第ｎ−１バイトの第ｉビット
データである。また、Ｙn,i ，Ｙn-1,i は、シフト結果
データの、第ｎバイト、第ｎ−１バイトの第ｉビットデ
ータである。Ｂn,i , Ｂn-1,i はシフト中間データであ
る。
イトのデータ、Ａn-1 は第ｎ−１バイトのデータ、Ａ
n,i （ｉ＝０，１，２，…，７）は第ｎバイトの第ｉビ
ットデータ、Ａn-1,i は、第ｎ−１バイトの第ｉビット
データである。また、Ｙn,i ，Ｙn-1,i は、シフト結果
データの、第ｎバイト、第ｎ−１バイトの第ｉビットデ
ータである。Ｂn,i , Ｂn-1,i はシフト中間データであ
る。
【０００８】このシフタの動作は、図４に示すビット単
位のシフトを行なうシフタの動作と基本的に同じであ
り、シフト量０バイトを実行するには、１バイトシフト
信号Ｓ１および２バイトシフト信号Ｓ２の双方ともディ
スエーブルとし、シフト量１バイトを実行するには、１
バイトシフト信号Ｓ１をイネーブル、２バイトシフト信
号Ｓ２をディスエーブルとし、シフト量２バイトを実行
するには、１バイトシフト信号Ｓ１をディスエーブル、
２バイトシフト信号Ｓ２をイエーブルとし、シフト量３
バイトを実行するには、１バイトシフト信号Ｓ１および
２バイトシフト信号Ｓ２の双方をイネーブルとする。
位のシフトを行なうシフタの動作と基本的に同じであ
り、シフト量０バイトを実行するには、１バイトシフト
信号Ｓ１および２バイトシフト信号Ｓ２の双方ともディ
スエーブルとし、シフト量１バイトを実行するには、１
バイトシフト信号Ｓ１をイネーブル、２バイトシフト信
号Ｓ２をディスエーブルとし、シフト量２バイトを実行
するには、１バイトシフト信号Ｓ１をディスエーブル、
２バイトシフト信号Ｓ２をイエーブルとし、シフト量３
バイトを実行するには、１バイトシフト信号Ｓ１および
２バイトシフト信号Ｓ２の双方をイネーブルとする。
【０００９】
【発明が解決しようとする課題】図６に示すバイト単位
のシフトを行なうシフタは、１バイトシフタ２００の場
合、８ビット離れた信号の信号線が配線されており、横
方向に８本の信号線が延びている。また２バイトシフタ
２０１の場合、１６ビット離れた位置の信号線が配線さ
れており、横方向に１６本の信号線が延びている。バイ
ト単位の最大シフト量が３バイトを越えると、さらに多
数本の信号線を横方向に配線する必要がある。
のシフトを行なうシフタは、１バイトシフタ２００の場
合、８ビット離れた信号の信号線が配線されており、横
方向に８本の信号線が延びている。また２バイトシフタ
２０１の場合、１６ビット離れた位置の信号線が配線さ
れており、横方向に１６本の信号線が延びている。バイ
ト単位の最大シフト量が３バイトを越えると、さらに多
数本の信号線を横方向に配線する必要がある。
【００１０】このように、図６に示すシフタでは、広い
配線領域が必要となりレイアウト面積が増大するととも
に、図６の横方向に長い信号線を配線していることから
信号伝達のスピードが遅いという問題点を有している。
本発明は、上記事情に鑑み、例えばバイト単位等、複数
ビット単位のシフトを行なう場合に、配線領域が比較的
狭くて済み、かつ信号伝達スピードが比較的速いビット
単位のシフトを行なうシフタを用いて複数ビット単位の
シフトを行なう、シフタの使用方法、そのようなビット
単位のシフタを用いたデータシフトシフテム、および、
配線長、配線領域が小さくて済み、これにより小面積
化、高速化を図ることのできる、半導体集積回路に好適
なシフタを提供することを目的とする。
配線領域が必要となりレイアウト面積が増大するととも
に、図６の横方向に長い信号線を配線していることから
信号伝達のスピードが遅いという問題点を有している。
本発明は、上記事情に鑑み、例えばバイト単位等、複数
ビット単位のシフトを行なう場合に、配線領域が比較的
狭くて済み、かつ信号伝達スピードが比較的速いビット
単位のシフトを行なうシフタを用いて複数ビット単位の
シフトを行なう、シフタの使用方法、そのようなビット
単位のシフタを用いたデータシフトシフテム、および、
配線長、配線領域が小さくて済み、これにより小面積
化、高速化を図ることのできる、半導体集積回路に好適
なシフタを提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成する本発
明のシフタの使用方法は、入力データをビット単位でシ
フト量変更自在にシフトするシフタを用いて、入力デー
タを、所定の複数ビット数を１単位とした可変単位シフ
トして出力する、シフタの使用方法であって、シフトの
１単位を構成するビット数をｍ、変更自在なシフト量を
ｐ×ｍとし、データを、ビット配列順に、｛…，Ａ
n-2,0 ，Ａn-2,1 ，…，Ａn-2,m-1 ，Ａn- 1,0 ，Ａ
n-1,1 ，…，Ａn-1,m-1 ，Ａn,0 ，Ａn,1 ，…，Ａ
n,m-1 ，Ａn+1,0 ，Ａn+1,1 ，… ,Ａn+1,m-1 ，Ａ
n+2,0 ，Ａn+2,1 ，…，Ａn+2,m-1 ，…｝と表わしたと
き、そのデータのビット配列順を、｛…，Ａn-2,0 ，Ａ
n-1,0 ，Ａn,0 ，Ａn+1,0，Ａn+2,0 ，…，Ａn-2,1 ，
Ａn-1,1 ，Ａn,1,Ａn+1,1 ，Ａn+2,1 ，…，Ａ
n-2, m-1 ，Ａn-1,m-1 ，Ａn,m-1 ，Ａn+1,m-1 ，Ａ
n+2,m-1 ，…｝に変更し、ビット配列順が、｛…，Ａ
n-2,0 ，Ａn-1,0 ，Ａn,0 ，Ａn+1,0 ，Ａn+2,0 ，…，
Ａn-2,1 ，Ａn-1,1 ，Ａn,1 ，Ａn+1,1 ，Ａn+2,1 ，
…，Ａn-2,m-1 ，Ａn- 1,m ，Ａn,m-1 ，Ａn+1,m-1 ，Ａ
n+2,m-1 ，…｝に変更されたデータを上記シフタに入力
してそのシフタによりｐビットシフトすることを特徴と
する。
明のシフタの使用方法は、入力データをビット単位でシ
フト量変更自在にシフトするシフタを用いて、入力デー
タを、所定の複数ビット数を１単位とした可変単位シフ
トして出力する、シフタの使用方法であって、シフトの
１単位を構成するビット数をｍ、変更自在なシフト量を
ｐ×ｍとし、データを、ビット配列順に、｛…，Ａ
n-2,0 ，Ａn-2,1 ，…，Ａn-2,m-1 ，Ａn- 1,0 ，Ａ
n-1,1 ，…，Ａn-1,m-1 ，Ａn,0 ，Ａn,1 ，…，Ａ
n,m-1 ，Ａn+1,0 ，Ａn+1,1 ，… ,Ａn+1,m-1 ，Ａ
n+2,0 ，Ａn+2,1 ，…，Ａn+2,m-1 ，…｝と表わしたと
き、そのデータのビット配列順を、｛…，Ａn-2,0 ，Ａ
n-1,0 ，Ａn,0 ，Ａn+1,0，Ａn+2,0 ，…，Ａn-2,1 ，
Ａn-1,1 ，Ａn,1,Ａn+1,1 ，Ａn+2,1 ，…，Ａ
n-2, m-1 ，Ａn-1,m-1 ，Ａn,m-1 ，Ａn+1,m-1 ，Ａ
n+2,m-1 ，…｝に変更し、ビット配列順が、｛…，Ａ
n-2,0 ，Ａn-1,0 ，Ａn,0 ，Ａn+1,0 ，Ａn+2,0 ，…，
Ａn-2,1 ，Ａn-1,1 ，Ａn,1 ，Ａn+1,1 ，Ａn+2,1 ，
…，Ａn-2,m-1 ，Ａn- 1,m ，Ａn,m-1 ，Ａn+1,m-1 ，Ａ
n+2,m-1 ，…｝に変更されたデータを上記シフタに入力
してそのシフタによりｐビットシフトすることを特徴と
する。
【００１２】また、本発明のデータシフトシステムは、
データを、所定の複数ビット数を１単位とした可変単位
シフトするデータシフトシステムにおいて、シフトの１
単位を構成するビット数をｍ、変更自在なシフト量をｐ
×ｍとし、データを、ビット配列順に、｛…，
Ａn-2,0 ，Ａn-2,1 ，…，Ａn-2,m-1 ，Ａn- 1,0 ，Ａ
n-1,1 ，…，Ａn-1,m-1 ，Ａn,0 ，Ａn,1 ，…，Ａ
n,m-1 ，Ａn+1,0 ，Ａn+1,1 ，… ,Ａn+1,m-1 ，Ａ
n+2,0 ，Ａn+2,1 ，…，Ａn+2,m-1 ，…｝と表わしたと
き、そのデータのビット配列順を、｛…，Ａn-2,0 ，Ａ
n-1,0 ，Ａn,0 ，Ａn+1,0，Ａn+2,0 ，…，Ａn-2,1 ，
Ａn-1,1 ，Ａn,1,Ａn+1,1 ，Ａn+2,1 ，…，Ａ
n-2, m-1 ，Ａn-1,m-1 ，Ａn,m-1 ，Ａn+1,m-1 ，Ａ
n+2,m-1 ，…｝に変更するビット配列順変更手段と、こ
のビット配列順変更手段により、ビット配列順が、
｛…，Ａn-2,0 ，Ａn-1, 0 ，Ａn,0 ，Ａn+1,0 ，Ａ
n+2,0 ，…，Ａn-2,1 ，Ａn-1,1 ，Ａn,1 ，Ａn+1,1，
Ａn+2,1 ，…，Ａn-2,m-1 ，Ａn-1,m ，Ａn,m-1 ，Ａ
n+1,m-1 ，Ａn+2,m-1 ，…｝に変更されたデータを、シ
フト量変更自在にｐビットシフトするシフタとを備えた
ことを特徴とする。
データを、所定の複数ビット数を１単位とした可変単位
シフトするデータシフトシステムにおいて、シフトの１
単位を構成するビット数をｍ、変更自在なシフト量をｐ
×ｍとし、データを、ビット配列順に、｛…，
Ａn-2,0 ，Ａn-2,1 ，…，Ａn-2,m-1 ，Ａn- 1,0 ，Ａ
n-1,1 ，…，Ａn-1,m-1 ，Ａn,0 ，Ａn,1 ，…，Ａ
n,m-1 ，Ａn+1,0 ，Ａn+1,1 ，… ,Ａn+1,m-1 ，Ａ
n+2,0 ，Ａn+2,1 ，…，Ａn+2,m-1 ，…｝と表わしたと
き、そのデータのビット配列順を、｛…，Ａn-2,0 ，Ａ
n-1,0 ，Ａn,0 ，Ａn+1,0，Ａn+2,0 ，…，Ａn-2,1 ，
Ａn-1,1 ，Ａn,1,Ａn+1,1 ，Ａn+2,1 ，…，Ａ
n-2, m-1 ，Ａn-1,m-1 ，Ａn,m-1 ，Ａn+1,m-1 ，Ａ
n+2,m-1 ，…｝に変更するビット配列順変更手段と、こ
のビット配列順変更手段により、ビット配列順が、
｛…，Ａn-2,0 ，Ａn-1, 0 ，Ａn,0 ，Ａn+1,0 ，Ａ
n+2,0 ，…，Ａn-2,1 ，Ａn-1,1 ，Ａn,1 ，Ａn+1,1，
Ａn+2,1 ，…，Ａn-2,m-1 ，Ａn-1,m ，Ａn,m-1 ，Ａ
n+1,m-1 ，Ａn+2,m-1 ，…｝に変更されたデータを、シ
フト量変更自在にｐビットシフトするシフタとを備えた
ことを特徴とする。
【００１３】ここで、上記本発明のデータシフトシステ
ムでは、上記の「ビット配列順変更手段」および「シフ
タ」は、これら双方を内蔵した１つの回路ないし１つの
装置であってもよいが、互いに別々に構成され、ビット
配列順変更手段でビット配列順を変更し、そのビット配
列順が変更されたデータがシフタに入力されるようにデ
ータの流れが定められているものであってもよい。
ムでは、上記の「ビット配列順変更手段」および「シフ
タ」は、これら双方を内蔵した１つの回路ないし１つの
装置であってもよいが、互いに別々に構成され、ビット
配列順変更手段でビット配列順を変更し、そのビット配
列順が変更されたデータがシフタに入力されるようにデ
ータの流れが定められているものであってもよい。
【００１４】すなわち、本発明のデータシフトシステム
は、例えばＣＰＵ等を含むコンピュータシステムによ
り、あるいはそのための目的をもってハードウェアで構
成された装置等により、ビット配列順変更手段が構成さ
れており、そのビット配列順変更手段でビット順が変更
されたデータがシフタに入力されるように構成されたも
のであってもよい。
は、例えばＣＰＵ等を含むコンピュータシステムによ
り、あるいはそのための目的をもってハードウェアで構
成された装置等により、ビット配列順変更手段が構成さ
れており、そのビット配列順変更手段でビット順が変更
されたデータがシフタに入力されるように構成されたも
のであってもよい。
【００１５】また、本発明のシフタは、本発明のシフタ
の使用方法ないしデータシフトシステムにおけるシフタ
とは異なり、データのビット配列順を変更する手段を含
むシフタであって、入力データを、所定の複数ビット数
を１単位とした可変単位シフトして出力するシフタにお
いて、シフトの１単位を構成するビット数をｍ、変更自
在なシフト量をｐ×ｍとし、該入力データを、ビット配
列順に、｛…，Ａn-2,0 ，Ａn-2,1 ，…，Ａn-2,m-1，
Ａn-1,0 ，Ａn-1,1 ，…，Ａn-1,m-1 ，Ａn,0 ，
Ａn,1 ，…，Ａn,m-1 ，Ａn+ 1,0 ，Ａn+1,1 ，… ,Ａ
n+1,m-1 ，Ａn+2,0 ，Ａn+2,1 ，…，Ａn+2,m-1 ，…｝
と表わしたとき、該入力データのビット配列順を、
｛…，Ａn-2,0 ，Ａn-1,0 ，Ａn,0 ，Ａn+1, 0 ，Ａ
n+2,0 ，…，Ａn-2,1 ，Ａn-1,1 ，Ａn,1,Ａn+1,1 ，Ａ
n+2,1 ，…，Ａn- 2,m-1 ，Ａn-1,m-1 ，Ａn,m-1 ，Ａ
n+1,m-1 ，Ａn+2,m-1 ，…｝に変更するビット配列順変
更部と、ビット配列順が、｛…，Ａn-2,0 ，Ａn-1,0 ，
Ａn,0 ，Ａn+1,0 ，Ａn+2,0 ，…，Ａn-2,1 ，
Ａn-1,1 ，Ａn,1 ，Ａn+1,1 ，Ａn+2,1 ，…，Ａ
n-2,m-1 ，Ａn- 1,m ，Ａn,m-1 ，Ａn+1,m-1 ，Ａ
n+2,m-1 ，…｝に変更された入力データを、シフト量変
更自在にｐビットシフトするシフト部とを備えたことを
特徴とする。
の使用方法ないしデータシフトシステムにおけるシフタ
とは異なり、データのビット配列順を変更する手段を含
むシフタであって、入力データを、所定の複数ビット数
を１単位とした可変単位シフトして出力するシフタにお
いて、シフトの１単位を構成するビット数をｍ、変更自
在なシフト量をｐ×ｍとし、該入力データを、ビット配
列順に、｛…，Ａn-2,0 ，Ａn-2,1 ，…，Ａn-2,m-1，
Ａn-1,0 ，Ａn-1,1 ，…，Ａn-1,m-1 ，Ａn,0 ，
Ａn,1 ，…，Ａn,m-1 ，Ａn+ 1,0 ，Ａn+1,1 ，… ,Ａ
n+1,m-1 ，Ａn+2,0 ，Ａn+2,1 ，…，Ａn+2,m-1 ，…｝
と表わしたとき、該入力データのビット配列順を、
｛…，Ａn-2,0 ，Ａn-1,0 ，Ａn,0 ，Ａn+1, 0 ，Ａ
n+2,0 ，…，Ａn-2,1 ，Ａn-1,1 ，Ａn,1,Ａn+1,1 ，Ａ
n+2,1 ，…，Ａn- 2,m-1 ，Ａn-1,m-1 ，Ａn,m-1 ，Ａ
n+1,m-1 ，Ａn+2,m-1 ，…｝に変更するビット配列順変
更部と、ビット配列順が、｛…，Ａn-2,0 ，Ａn-1,0 ，
Ａn,0 ，Ａn+1,0 ，Ａn+2,0 ，…，Ａn-2,1 ，
Ａn-1,1 ，Ａn,1 ，Ａn+1,1 ，Ａn+2,1 ，…，Ａ
n-2,m-1 ，Ａn- 1,m ，Ａn,m-1 ，Ａn+1,m-1 ，Ａ
n+2,m-1 ，…｝に変更された入力データを、シフト量変
更自在にｐビットシフトするシフト部とを備えたことを
特徴とする。
【００１６】
【作用】本発明のシフタの使用方法において使用するシ
フタは、従来から存在する、入力データをビット単位で
シフト量変更自在にシフトするシフタを使用するもので
あるが、本発明のシフタの使用方法は、上記のようにビ
ット配列順を変更し、ビット配列順が変更されたデータ
をそのシフタを用いてｐビットシフトするものであり、
これによりビット配列順変更前のデータにとっては、ｍ
×ｐビットシフトされたことになる。このときに使用す
るシフタは、例えば図６に示すようなバイト（８ビッ
ト）単位のシフトを行なう、配線長が長く広い配線領域
が必要なシフタである必要はなく、例えば図４に示すよ
うなシフタでよく、回路規模の小さいシフタを用いて高
速にデータシフトを行なうことができる。
フタは、従来から存在する、入力データをビット単位で
シフト量変更自在にシフトするシフタを使用するもので
あるが、本発明のシフタの使用方法は、上記のようにビ
ット配列順を変更し、ビット配列順が変更されたデータ
をそのシフタを用いてｐビットシフトするものであり、
これによりビット配列順変更前のデータにとっては、ｍ
×ｐビットシフトされたことになる。このときに使用す
るシフタは、例えば図６に示すようなバイト（８ビッ
ト）単位のシフトを行なう、配線長が長く広い配線領域
が必要なシフタである必要はなく、例えば図４に示すよ
うなシフタでよく、回路規模の小さいシフタを用いて高
速にデータシフトを行なうことができる。
【００１７】また、本発明のデータシフトシステムも同
様であり、このシステムを構成するシフタ単体として
は、入力データを１ビット単位でシフト量変更自在にシ
フトするシフタであるが、ビット配列順変更手段と組合
せたシステムを構築することにより、回路規模の小さい
シフタを用いて高速に複数ビット単位のデータシフトを
行なうことができる。
様であり、このシステムを構成するシフタ単体として
は、入力データを１ビット単位でシフト量変更自在にシ
フトするシフタであるが、ビット配列順変更手段と組合
せたシステムを構築することにより、回路規模の小さい
シフタを用いて高速に複数ビット単位のデータシフトを
行なうことができる。
【００１８】さらに、本発明のシフタは、ビット配列順
を、シフトの１単位を構成するビット数ｍだけ離れたデ
ータが隣接するように、ビット配列順を、｛…，Ａ
n-2,0 ，Ａn-1,0 ，Ａn,0 ，Ａn+1,0 ，Ａn+2,0 ，…，
Ａn-2,1 ，Ａn-1,1 ，Ａn,1 ，Ａ n+1,1 ，Ａn+2,1 ，
…，Ａn-2,m-1 ，Ａn-1,m-1 ，Ａn,m-1 ，Ａn+1,m-1 ，
Ａn+ 2,m-1 ，…｝に変更するビット配列順変更部と、そ
のようなビット配線順が変更された入力データをシフト
量変更自在にｐビットシフトするシフト部とを備えたも
のであり、このｐビットシフトされたデータは、もとの
入力データにとってはｐ×ｍビットシフトされたデータ
であり、短い配線長で複数ビット数ｍを１単位としたシ
フトを行なうシフタが実現する。これにより小面積化、
高速化が可能となる。尚、上記のビット配列順変更部
は、例えば、縦横に交差する配線群だけでも実現するこ
とができ、回路規模の増加分はほとんど無視できる程度
で済む。
を、シフトの１単位を構成するビット数ｍだけ離れたデ
ータが隣接するように、ビット配列順を、｛…，Ａ
n-2,0 ，Ａn-1,0 ，Ａn,0 ，Ａn+1,0 ，Ａn+2,0 ，…，
Ａn-2,1 ，Ａn-1,1 ，Ａn,1 ，Ａ n+1,1 ，Ａn+2,1 ，
…，Ａn-2,m-1 ，Ａn-1,m-1 ，Ａn,m-1 ，Ａn+1,m-1 ，
Ａn+ 2,m-1 ，…｝に変更するビット配列順変更部と、そ
のようなビット配線順が変更された入力データをシフト
量変更自在にｐビットシフトするシフト部とを備えたも
のであり、このｐビットシフトされたデータは、もとの
入力データにとってはｐ×ｍビットシフトされたデータ
であり、短い配線長で複数ビット数ｍを１単位としたシ
フトを行なうシフタが実現する。これにより小面積化、
高速化が可能となる。尚、上記のビット配列順変更部
は、例えば、縦横に交差する配線群だけでも実現するこ
とができ、回路規模の増加分はほとんど無視できる程度
で済む。
【００１９】
【実施例】以下、本発明の実施例について説明する。図
１は、ビット配線順が変更された入力データをシフトす
るシフト回路を示す回路図である。本実施例では、ビッ
ト配列順が変更されたデータを入力することにより、ビ
ット配列順変更前のデータをバイト（＝８ビット）単位
でシフトするバイトシフト回路が構成されている。
１は、ビット配線順が変更された入力データをシフトす
るシフト回路を示す回路図である。本実施例では、ビッ
ト配列順が変更されたデータを入力することにより、ビ
ット配列順変更前のデータをバイト（＝８ビット）単位
でシフトするバイトシフト回路が構成されている。
【００２０】１バイトシフタ３００を構成する各基本回
路ユニット３０２〜３０６，３１２〜３１６には直上の
信号線と右に隣接した信号線（データは１バイト離れた
データ）が接続されており、１バイトシフト信号Ｓ１が
ディスエーブルのとき直上の信号線を経由して入力され
たデータを選択し、１バイトシフト信号Ｓ１がイネーブ
ルのとき隣接した信号線を経由して入力されたデータを
選択する。また２バイトシフタ３０１を構成する各基本
回路ユニット３０７〜３１１，３１７〜３２１には、直
上の信号線と、右に２つ離れた信号線（データとしては
２バイト離れたデータ）が接続されており、２バイトシ
フト信号Ｓ２がディスエーブルのとき直上の信号線を経
由して入力されたデータが選択され、２バイトシフト信
号Ｓ２がイネーブルのとき右に２つ離れた信号線を経由
して入力されたデータが選択される。各基本回路ユニッ
ト３０２〜３１１，３１２〜３２１の構成は、図５を参
照して説明したとおりである。
路ユニット３０２〜３０６，３１２〜３１６には直上の
信号線と右に隣接した信号線（データは１バイト離れた
データ）が接続されており、１バイトシフト信号Ｓ１が
ディスエーブルのとき直上の信号線を経由して入力され
たデータを選択し、１バイトシフト信号Ｓ１がイネーブ
ルのとき隣接した信号線を経由して入力されたデータを
選択する。また２バイトシフタ３０１を構成する各基本
回路ユニット３０７〜３１１，３１７〜３２１には、直
上の信号線と、右に２つ離れた信号線（データとしては
２バイト離れたデータ）が接続されており、２バイトシ
フト信号Ｓ２がディスエーブルのとき直上の信号線を経
由して入力されたデータが選択され、２バイトシフト信
号Ｓ２がイネーブルのとき右に２つ離れた信号線を経由
して入力されたデータが選択される。各基本回路ユニッ
ト３０２〜３１１，３１２〜３２１の構成は、図５を参
照して説明したとおりである。
【００２１】１バイトシフタ３００に入力される信号…
Ａn-2,0 ，Ａn-1,0 ，Ａn,0 ，Ａn+ 1,0 ，Ａn+2,0 ，…
は、シフト前の入力データの、バイト単位の各ブロック
の０ビット目の信号であり、Ａn-2,1 ，Ａn-1,1 ，Ａ
n,1 ，Ａn+1,1 ，Ａn+2,，…はバイト単位の各ブロック
の１ビット目の信号である。また、…Ｂn-2,0 ，Ｂn-1,
0 ，…，Ｂn+1,1 ，Ｂn+2,，…は１バイトシフタ３００
を経由した後の中間データ、…Ｙn-2,0 ，Ｙn-1,0 ，
…，Ｙn+1,1 ，Ｙn+2,，…はシフト後のデータである。
Ａn-2,0 ，Ａn-1,0 ，Ａn,0 ，Ａn+ 1,0 ，Ａn+2,0 ，…
は、シフト前の入力データの、バイト単位の各ブロック
の０ビット目の信号であり、Ａn-2,1 ，Ａn-1,1 ，Ａ
n,1 ，Ａn+1,1 ，Ａn+2,，…はバイト単位の各ブロック
の１ビット目の信号である。また、…Ｂn-2,0 ，Ｂn-1,
0 ，…，Ｂn+1,1 ，Ｂn+2,，…は１バイトシフタ３００
を経由した後の中間データ、…Ｙn-2,0 ，Ｙn-1,0 ，
…，Ｙn+1,1 ，Ｙn+2,，…はシフト後のデータである。
【００２２】このように、データを、各バイト内の同一
のビット順位のビットデータ毎にまとめた後に、図１に
示すシフト回路に入力することにより、ｐバイトのシフ
トが実質的にｐビットのシフトで済むことになり、図６
に示す従来例と比べ、配線長、配線領域は１／８で済む
ことになる。このように、上記実施例では、配線長、配
線領域を著しく減少させることができ、回路面積の縮小
化、信号伝達の高速化に寄与するところが大きい。
のビット順位のビットデータ毎にまとめた後に、図１に
示すシフト回路に入力することにより、ｐバイトのシフ
トが実質的にｐビットのシフトで済むことになり、図６
に示す従来例と比べ、配線長、配線領域は１／８で済む
ことになる。このように、上記実施例では、配線長、配
線領域を著しく減少させることができ、回路面積の縮小
化、信号伝達の高速化に寄与するところが大きい。
【００２３】尚、上記実施例では、図１に示すシフト回
路に入力されたデータを、間にレジスタを置かずにその
ままバイト単位のシフトを行なう例であるが、入力デー
タを、レジスタに一旦格納した後シフトを行なうように
構成してもよい。図２は、ビット配列順が変更された入
力データをシフトする他のシフト回路を示す回路図であ
り、図１に示すシフト回路と同様、０バイトから３バイ
トまでの任意のバイト数のシフトを行なうシフト回路の
うち、各バイトデータの０ビット目と１ビット目のブロ
ックを示した図である。
路に入力されたデータを、間にレジスタを置かずにその
ままバイト単位のシフトを行なう例であるが、入力デー
タを、レジスタに一旦格納した後シフトを行なうように
構成してもよい。図２は、ビット配列順が変更された入
力データをシフトする他のシフト回路を示す回路図であ
り、図１に示すシフト回路と同様、０バイトから３バイ
トまでの任意のバイト数のシフトを行なうシフト回路の
うち、各バイトデータの０ビット目と１ビット目のブロ
ックを示した図である。
【００２４】この図に示す基本回路ユニット４０４は、
図５に示す基本回路ユニットとは異なり、１入力１出力
のスイッチであって、ＮＭＯＳ転送ゲート、ＰＭＯＳ転
送ゲート、ＮＭＯＳとＰＭＯＳとからなる転送ゲート、
あるいはクロックドインバータ等で構成され、図５に示
す基本回路ユニットと比べ約半分の素子数で構成され
る。
図５に示す基本回路ユニットとは異なり、１入力１出力
のスイッチであって、ＮＭＯＳ転送ゲート、ＰＭＯＳ転
送ゲート、ＮＭＯＳとＰＭＯＳとからなる転送ゲート、
あるいはクロックドインバータ等で構成され、図５に示
す基本回路ユニットと比べ約半分の素子数で構成され
る。
【００２５】図２に示すシフト回路には、０ビットシフ
タ４００、１ビットシフタ４０１、２ビットシフタ４０
２、３ビットシフタ４０３が備えられており、それぞ
れ、０ビットシフト信号Ｓ０、１ビットシフト信号Ｓ
１、２ビットシフト信号Ｓ２、３ビットシフト信号Ｓ３
がイネーブルとなると、それを構成する各基本回路ユニ
ット４０４がオン状態となる。すなわち、シフト量が０
バイトの場合、０バイトシフト信号Ｓ０のみがイネーブ
ルとなり、シフト前のデータ…，Ａn-2,0 ，Ａn-1, 0 ，
…，Ａn,1 ，Ａn+1,1 ，…がそのまま、シフト結果デー
タ…，Ｙn-2,0 ，Ｙ n-1,0 ，…，Ｙn,1 ，Ａn+1,1 ，…
に反映される。また、シフト量が１バイトの場合１バイ
トシフト信号Ｓ１のみがイネーブルとなり、シフト前の
データの、１バイトシフトしたデータ…，Ａn-1,0 ，Ａ
n,0 ，…，Ａn+1,1 ，Ａn+2,1,…がシフト結果データ
…，Ｙn-2,0 ，Ｙn-1,0 ，…，Ｙn,1 ，Ａn+1,1 ，…に
反映される。以下、同様にして、シフト量が２バイト、
３バイトの場合、それぞれ、２バイトシフト信号Ｓ２、
３バイトシフト信号Ｓ３のみがイネーブルとなり、シフ
ト前のデータの、それぞれ、２バイトシフトしたデータ
…，Ａn,0 ，Ａn+1,0 ，…，Ａm+2,1 ，Ａn+3,1 ，…、
３バイトシフトしたデータ…，Ａn+1,0 ，Ａn+2,0，
…，Ａn+3,1 ，Ａn+4,，…がシフト結果データ…，Ｙ
n-2,0 ，Ｙn-1,0 ，…，Ｙn,1 ，Ｙn+1,1 ，…に反映さ
れる。
タ４００、１ビットシフタ４０１、２ビットシフタ４０
２、３ビットシフタ４０３が備えられており、それぞ
れ、０ビットシフト信号Ｓ０、１ビットシフト信号Ｓ
１、２ビットシフト信号Ｓ２、３ビットシフト信号Ｓ３
がイネーブルとなると、それを構成する各基本回路ユニ
ット４０４がオン状態となる。すなわち、シフト量が０
バイトの場合、０バイトシフト信号Ｓ０のみがイネーブ
ルとなり、シフト前のデータ…，Ａn-2,0 ，Ａn-1, 0 ，
…，Ａn,1 ，Ａn+1,1 ，…がそのまま、シフト結果デー
タ…，Ｙn-2,0 ，Ｙ n-1,0 ，…，Ｙn,1 ，Ａn+1,1 ，…
に反映される。また、シフト量が１バイトの場合１バイ
トシフト信号Ｓ１のみがイネーブルとなり、シフト前の
データの、１バイトシフトしたデータ…，Ａn-1,0 ，Ａ
n,0 ，…，Ａn+1,1 ，Ａn+2,1,…がシフト結果データ
…，Ｙn-2,0 ，Ｙn-1,0 ，…，Ｙn,1 ，Ａn+1,1 ，…に
反映される。以下、同様にして、シフト量が２バイト、
３バイトの場合、それぞれ、２バイトシフト信号Ｓ２、
３バイトシフト信号Ｓ３のみがイネーブルとなり、シフ
ト前のデータの、それぞれ、２バイトシフトしたデータ
…，Ａn,0 ，Ａn+1,0 ，…，Ａm+2,1 ，Ａn+3,1 ，…、
３バイトシフトしたデータ…，Ａn+1,0 ，Ａn+2,0，
…，Ａn+3,1 ，Ａn+4,，…がシフト結果データ…，Ｙ
n-2,0 ，Ｙn-1,0 ，…，Ｙn,1 ，Ｙn+1,1 ，…に反映さ
れる。
【００２６】この図２に示すシフト回路では、図１に示
すシフト回路と比べ、より多い数の基本回路ユニットが
必要である。しかし、前述したように、図２に示すシフ
ト回路における基本回路ユニットを実現するのに必要な
素子数は図１に示すシフト回路における基本回路ユニッ
トを実現するのに必要な素子数の１／２で済むため、最
大のシフト量が３バイトないしそれ以下の場合は、図１
に示すシフト回路における全ての基本回路ユニットを構
成するのに必要な素子数と同等かそれ以下の素子数で、
図２に示すシフト回路における全ての基本回路ユニット
を構成することができ、しかも、図２に示すシフト回路
では、シフト回路に入力されたデータが出力される迄の
間に経由するゲート段数を１段とすることができ、図１
に示すシフト回路よりもさらに高速動作が可能である。
このように、図２に示すシフト回路を用いた場合も、従
来例（図６参照）と比べ、配線長、配線領域を著しく減
少させることが可能であり、回路面積の縮小化、信号伝
達の高速化に大きく寄与する。
すシフト回路と比べ、より多い数の基本回路ユニットが
必要である。しかし、前述したように、図２に示すシフ
ト回路における基本回路ユニットを実現するのに必要な
素子数は図１に示すシフト回路における基本回路ユニッ
トを実現するのに必要な素子数の１／２で済むため、最
大のシフト量が３バイトないしそれ以下の場合は、図１
に示すシフト回路における全ての基本回路ユニットを構
成するのに必要な素子数と同等かそれ以下の素子数で、
図２に示すシフト回路における全ての基本回路ユニット
を構成することができ、しかも、図２に示すシフト回路
では、シフト回路に入力されたデータが出力される迄の
間に経由するゲート段数を１段とすることができ、図１
に示すシフト回路よりもさらに高速動作が可能である。
このように、図２に示すシフト回路を用いた場合も、従
来例（図６参照）と比べ、配線長、配線領域を著しく減
少させることが可能であり、回路面積の縮小化、信号伝
達の高速化に大きく寄与する。
【００２７】図３は、ビット配列用変更手段ないしビッ
ト配列順変更部の一例としてのビット配列順変更用配線
を示す図である。ここでは、図示の煩雑さを避けるため
配線本数は少なく描かれている。図３の横方向と縦方向
に、それぞれ、互いに異なる配線層に配線された、第１
信号線１０と第２信号線２０が配線されており、それら
第１信号線１０と第２信号線２０は、それらの交点に打
たれたコンタクトで接続されている。入力データは第２
信号線２０を経由して入力され、第１信号線１０と第２
信号線２０との間の交点のうちどの交点にコンタクトが
打たれているかに応じてビット配列が変更されてシフト
回路３０に入力される。ここでは、ビット配列変更前の
入力データのビット配列を｛…，Ａn-2,0 ，Ａn-2,1 ，
…，Ａn-1,0 ，Ａn-1,1 ，…，Ａn, 0 ，Ａn,1,…，Ａ
n+1,1 ，…，Ａn+2,0 ，Ａn+2,1 ，…｝としたとき、そ
のビット配列が｛…，Ａn-2,0 ，Ａn-1,0 ，Ａn,O ，Ａ
n+1,0 ，Ａn+2,0 ，…，Ａn-2, 1 ，Ａn-1,1 ，Ａn,1 ，
Ａn+1,1 ，Ａn+2,1 ，…｝に変更されるように第１信号
線１０と第２信号線２０との間のコンタクトが形成され
ている。ここで、…，ｎ−２，ｎ−１，ｎ，ｎ＋１，ｎ
＋２，…は各バイト単位のブロックを表わし、０，１…
は各ブロック内の各ビットを表わしている。
ト配列順変更部の一例としてのビット配列順変更用配線
を示す図である。ここでは、図示の煩雑さを避けるため
配線本数は少なく描かれている。図３の横方向と縦方向
に、それぞれ、互いに異なる配線層に配線された、第１
信号線１０と第２信号線２０が配線されており、それら
第１信号線１０と第２信号線２０は、それらの交点に打
たれたコンタクトで接続されている。入力データは第２
信号線２０を経由して入力され、第１信号線１０と第２
信号線２０との間の交点のうちどの交点にコンタクトが
打たれているかに応じてビット配列が変更されてシフト
回路３０に入力される。ここでは、ビット配列変更前の
入力データのビット配列を｛…，Ａn-2,0 ，Ａn-2,1 ，
…，Ａn-1,0 ，Ａn-1,1 ，…，Ａn, 0 ，Ａn,1,…，Ａ
n+1,1 ，…，Ａn+2,0 ，Ａn+2,1 ，…｝としたとき、そ
のビット配列が｛…，Ａn-2,0 ，Ａn-1,0 ，Ａn,O ，Ａ
n+1,0 ，Ａn+2,0 ，…，Ａn-2, 1 ，Ａn-1,1 ，Ａn,1 ，
Ａn+1,1 ，Ａn+2,1 ，…｝に変更されるように第１信号
線１０と第２信号線２０との間のコンタクトが形成され
ている。ここで、…，ｎ−２，ｎ−１，ｎ，ｎ＋１，ｎ
＋２，…は各バイト単位のブロックを表わし、０，１…
は各ブロック内の各ビットを表わしている。
【００２８】図３に示すビット配列順変更用配線の場
合、第１信号線１０と第２信号線２０との間のコンタク
トの打ち方によりビット配列順が定まるため、仮にビッ
ト配列順を変更しなくても、またはビット配列順をどの
ように変更しても、配線に要する面積は同一であり、ビ
ット配列順変更による配線領域の増大化を避けることが
できる。
合、第１信号線１０と第２信号線２０との間のコンタク
トの打ち方によりビット配列順が定まるため、仮にビッ
ト配列順を変更しなくても、またはビット配列順をどの
ように変更しても、配線に要する面積は同一であり、ビ
ット配列順変更による配線領域の増大化を避けることが
できる。
【００２９】尚、本発明にいうビット配列用変更手段な
いしビット配列順変更部は、配線によりビット配列を変
更するものに限定されるものではなく、例えばＣＰＵ等
により、あるいは専用のハードウェア回路によりビット
配列順を変更するものであってもよい。尚、上記各実施
例は、１バイト＝８ビットをシフトの単位とした場合の
例であるが、本発明は、１バイト＝８ビット単位のシフ
トだけでなく、任意の複数ビット数をシフトの単位とし
たシフタに適用することができる。
いしビット配列順変更部は、配線によりビット配列を変
更するものに限定されるものではなく、例えばＣＰＵ等
により、あるいは専用のハードウェア回路によりビット
配列順を変更するものであってもよい。尚、上記各実施
例は、１バイト＝８ビットをシフトの単位とした場合の
例であるが、本発明は、１バイト＝８ビット単位のシフ
トだけでなく、任意の複数ビット数をシフトの単位とし
たシフタに適用することができる。
【００３０】
【発明の効果】以上説明したように、本発明のシフタの
使用方法、および、本発明のデータシフトシステムによ
れば、回路規模の小さいシフタを用いて、例えば１バイ
ト＝８ビット等、複数ビットをシフトの単位としたデー
タシフトを高速に行なうことができる。また、本発明の
シフタによれば、短い配線長、小さい配線領域で複数ビ
ットをシフトの単位としたシフタを構成することがで
き、回路面積の縮小化、信号伝達の高速化が図られる。
使用方法、および、本発明のデータシフトシステムによ
れば、回路規模の小さいシフタを用いて、例えば１バイ
ト＝８ビット等、複数ビットをシフトの単位としたデー
タシフトを高速に行なうことができる。また、本発明の
シフタによれば、短い配線長、小さい配線領域で複数ビ
ットをシフトの単位としたシフタを構成することがで
き、回路面積の縮小化、信号伝達の高速化が図られる。
【図１】シフト回路の回路構成例を示す回路図である。
【図２】シフト回路の他の回路構成例を示す回路図であ
る。
る。
【図３】ビット配列順変更用配線を示す図である。
【図４】入力されたデータを０〜３ビットの間の任意の
ビット数のシフトを行なう回路のうち４ビット分を示し
た図である。
ビット数のシフトを行なう回路のうち４ビット分を示し
た図である。
【図５】シフタを構成する１ビットの基本回路ユニット
を示した図である。
を示した図である。
【図６】Ｎバイトで構成される入力データを、バイト単
位で、０〜３バイトの間の任意のバイト数シフトして出
力するバイト単位のシフタの例を示す図である。
位で、０〜３バイトの間の任意のバイト数シフトして出
力するバイト単位のシフタの例を示す図である。
１０ 第１の信号線 ２０ 第２の信号線 ３０ シフト回路
Claims (3)
- 【請求項１】 入力データをビット単位でシフト量変更
自在にシフトするシフタを用いて、入力データを、所定
の複数ビット数を１単位とした可変単位シフトして出力
する、シフタの使用方法であって、 シフトの１単位を構成するビット数をｍ、変更自在なシ
フト量をｐ×ｍとし、データを、ビット配列順に、
｛…，Ａn-2,0 ，Ａn-2,1 ，…，Ａn-2,m-1 ，
Ａn- 1,0 ，Ａn-1,1 ，…，Ａn-1,m-1 ，Ａn,0 ，
Ａn,1 ，…，Ａn,m-1 ，Ａn+1,0 ，Ａn+1,1 ，… ,Ａ
n+1,m-1 ，Ａn+2,0 ，Ａn+2,1 ，…，Ａn+2,m-1 ，…｝
と表わしたとき、 該データのビット配列順を、｛…，Ａn-2,0 ，
Ａn-1,0 ，Ａn,0 ，Ａn+1,0 ，Ａn+2,0 ，…，
Ａn-2,1 ，Ａn-1,1 ，Ａn,1,Ａn+1,1 ，Ａn+2,1 ，…，
Ａn-2,m- 1 ，Ａn-1,m-1 ，Ａn,m-1 ，Ａn+1,m-1 ，Ａ
n+2,m-1 ，…｝に変更し、 ビット配列順が、｛…，Ａn-2,0 ，Ａn-1,0 ，Ａn,0 ，
Ａn+1,0 ，Ａn+2,0 ，…，Ａn-2,1 ，Ａn-1,1 ，
Ａn,1 ，Ａn+1,1 ，Ａn+2,1 ，…，Ａn-2,m-1 ，Ａn-
1,m ，Ａn,m-1 ，Ａn+1,m-1 ，Ａn+2,m-1 ，…｝に変更
されたデータを前記シフタに入力して該シフタによりｐ
ビットシフトすることを特徴とするシフタの使用方法。 - 【請求項２】 データを、所定の複数ビット数を１単位
とした可変単位シフトするデータシフトシステムにおい
て、 シフトの１単位を構成するビット数をｍ、変更自在なシ
フト量をｐ×ｍとし、データを、ビット配列順に、
｛…，Ａn-2,0 ，Ａn-2,1 ，…，Ａn-2,m-1 ，
Ａn- 1,0 ，Ａn-1,1 ，…，Ａn-1,m-1 ，Ａn,0 ，
Ａn,1 ，…，Ａn,m-1 ，Ａn+1,0 ，Ａn+1,1 ，… ,Ａ
n+1,m-1 ，Ａn+2,0 ，Ａn+2,1 ，…，Ａn+2,m-1 ，…｝
と表わしたとき、 該データのビット配列順を、｛…，Ａn-2,0 ，
Ａn-1,0 ，Ａn,0 ，Ａn+1,0 ，Ａn+2,0 ，…，
Ａn-2,1 ，Ａn-1,1 ，Ａn,1,Ａn+1,1 ，Ａn+2,1 ，…，
Ａn-2,m- 1 ，Ａn-1,m-1 ，Ａn,m-1 ，Ａn+1,m-1 ，Ａ
n+2,m-1 ，…｝に変更するビット配列順変更手段と、 前記ビット配列順変更手段により、ビット配列順が、
｛…，Ａn-2,0 ，Ａn-1, 0 ，Ａn,0 ，Ａn+1,0 ，Ａ
n+2,0 ，…，Ａn-2,1 ，Ａn-1,1 ，Ａn,1 ，Ａn+1,1，
Ａn+2,1 ，…，Ａn-2,m-1 ，Ａn-1,m ，Ａn,m-1 ，Ａ
n+1,m-1 ，Ａn+2,m-1 ，…｝に変更されたデータを、シ
フト量変更自在にｐビットシフトするシフタとを備えた
ことを特徴とするデータシフトシステム。 - 【請求項３】 入力データを、所定の複数ビット数を１
単位とした可変単位シフトして出力するシフタにおい
て、 シフトの１単位を構成するビット数をｍ、変更自在なシ
フト量をｐ×ｍとし、該入力データを、ビット配列順
に、｛…，Ａn-2,0 ，Ａn-2,1 ，…，Ａn-2,m-1，Ａ
n-1,0 ，Ａn-1,1 ，…，Ａn-1,m-1 ，Ａn,0 ，Ａn,1 ，
…，Ａn,m-1 ，Ａn+ 1,0 ，Ａn+1,1 ，… ,Ａn+1,m-1 ，
Ａn+2,0 ，Ａn+2,1 ，…，Ａn+2,m-1 ，…｝と表わした
とき、 該入力データのビット配列順を、｛…，Ａn-2,0 ，Ａ
n-1,0 ，Ａn,0 ，Ａn+1, 0 ，Ａn+2,0 ，…，Ａn-2,1 ，
Ａn-1,1 ，Ａn,1,Ａn+1,1 ，Ａn+2,1 ，…，Ａ
n- 2,m-1 ，Ａn-1,m-1 ，Ａn,m-1 ，Ａn+1,m-1 ，Ａ
n+2,m-1 ，…｝に変更するビット配列順変更部と、 ビット配列順が、｛…，Ａn-2,0 ，Ａn-1,0 ，Ａn,0 ，
Ａn+1,0 ，Ａn+2,0 ，…，Ａn-2,1 ，Ａn-1,1 ，
Ａn,1 ，Ａn+1,1 ，Ａn+2,1 ，…，Ａn-2,m-1 ，Ａn-
1,m ，Ａn,m-1 ，Ａn+1,m-1 ，Ａn+2,m-1 ，…｝に変更
された入力データを、シフト量変更自在にｐビットシフ
トするシフト回路とを備えたことを特徴とするシフタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7035144A JPH08234961A (ja) | 1995-02-23 | 1995-02-23 | シフタの使用方法、データシフトシステム、およびシフタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7035144A JPH08234961A (ja) | 1995-02-23 | 1995-02-23 | シフタの使用方法、データシフトシステム、およびシフタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08234961A true JPH08234961A (ja) | 1996-09-13 |
Family
ID=12433719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7035144A Pending JPH08234961A (ja) | 1995-02-23 | 1995-02-23 | シフタの使用方法、データシフトシステム、およびシフタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08234961A (ja) |
-
1995
- 1995-02-23 JP JP7035144A patent/JPH08234961A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990810 |