JPH08235879A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

Info

Publication number
JPH08235879A
JPH08235879A JP6704895A JP6704895A JPH08235879A JP H08235879 A JPH08235879 A JP H08235879A JP 6704895 A JP6704895 A JP 6704895A JP 6704895 A JP6704895 A JP 6704895A JP H08235879 A JPH08235879 A JP H08235879A
Authority
JP
Japan
Prior art keywords
voltage
source
potential
lines
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6704895A
Other languages
English (en)
Inventor
Yasuji Yamagata
保司 山縣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP6704895A priority Critical patent/JPH08235879A/ja
Priority to US08/606,860 priority patent/US5677875A/en
Publication of JPH08235879A publication Critical patent/JPH08235879A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written

Landscapes

  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 ドレインディスターブ現象の発生を防止する
際に未書込みメモリセルのしきい値電圧変動を小さく
し、かつ、選択ビット線の電位変動を小さくした不揮発
性半導体記憶装置を提供すること。 【構成】 ソース線ＳＬ1'，ＳＬ2'，ＳＬ3'，ＳＬ4'を
各ワード線ＷＬ1,ＷＬ2,ＷＬ3,ＷＬ4 に平行に設け、か
つ個別的に選択可能にする。メモリセルＣ11にデータを
書込む場合、選択ワード線ＷＬ1の電位を高電圧Ｖppと
し、非選択ワード線ＷＬ2，ＷＬ3，ＷＬ4の各電位をド
レインディスターブ防止電圧たとえば高電圧Ｖppの中間
電圧Ｖpp／２とする。また、選択ビット線ＢＬ1の電位
をＶppより低いＶddとし、非選択ビット線ＢＬ2，Ｂ
Ｌ3，ＢＬ4をオープン状態とする。さらに、選択ソース
線ＳＬ1の電位を接地電位ＧＮＤとし、非選択ソース線
ＳＬ2，ＳＬ3，ＳＬ4をオープン状態とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装
置、たとえば、電気的に書込み可能、電気的一括消去可
能な不揮発性半導体記憶装置（フラッシュＥ2ＰＲＯ
Ｍ）に関する。
【０００２】一般に、不揮発性メモリセルにおいては、
図９に示すごとく、たとえば、Ｐ-型シリコン単結晶基
板１００１上のフィールド酸化層１００２に囲まれた領
域に、Ｎ+型不純物拡散層としてソース領域１００３Ｓ
及びドレイン領域１００３Ｄを形成し、これらの領域１
００３Ｓ、１００３Ｄ間のチャネル領域上にフローティ
ングゲート１００４及びコントロールゲート１００５を
形成する。このとき、フローティングゲート１００４及
びコントロールゲート１００５は絶縁層１００６によっ
て電気的に絶縁されている。また、フローティングゲー
ト１００４直下の絶縁層は、特に６０〜２００Åと薄
く、トンネル絶縁層と称される。
【０００３】図９の不揮発性メモリセルの動作を図１０
を参照して説明する。
【０００４】データの書込みは、図１０の（Ａ）に示す
ごとく、ソース領域１００３を接地し、ドレイン領域１
００３Ｄに高電圧Ｖddを印加し、コントロールゲート１
００５に高電圧Ｖppを印加する。なお、電圧Ｖppはたと
えば約６〜１２Ｖであり、ＶddはＶppより小さく、たと
えば、ＭＯＳトランジスタのしきい低電圧分だけ小さ
い。この結果、ドレイン領域１００３Ｄ近傍でのインパ
クトイオニゼーションによって発生した電子がフローテ
ィングゲート１００４に注入することにより書込みが行
われる。
【０００５】データの読出しは、図１０の（Ｂ）に示す
ごとく、ソース領域１００３Ｓを接地し、コントロール
ゲート１００５に電圧Ｖcc（たとえば約５Ｖ）を印加す
る。この結果、フローティングゲート１００４中の電子
の量に応じてドレイン領域１００３Ｄの電位が変化し、
これにより、読出しが行われる。
【０００６】データの消去は、図１０の（Ｃ）に示すご
とく、ソース領域１００３Ｓに高電圧Ｖppを印加し、ド
レイン領域１００３Ｄ及びコントロールゲート１００５
を接地する。なお、ドレイン領域１００３Ｄはオープン
状態としてもよい。これにより、電子をフローティング
ゲート１０４よりソース領域１００３Ｓにトンネル放出
し、これにより、消去が行われる。
【０００７】図１１は図９の不揮発性メモリセルを用い
た従来のノア型不揮発性半導体記憶装置を示す回路図で
あって、４つのワード線ＷＬ1，ＷＬ2，ＷＬ3，ＷＬ4，
及びこれらワード線に垂直に４つのビッド線ＢＬ1，Ｂ
Ｌ2，ＢＬ3，ＢＬ4及び４つのソース線ＳＬ1，ＳＬ2，
ＳＬ3，ＳＬ4を設けてある。メモリセルアレイ１は、ワ
ード線ＷＬ1，ＷＬ2，ＷＬ3，ＷＬ4，ビット線ＢＬ1，
ＢＬ2，ＢＬ3，ＢＬ4，ソース線ＳＬ1，ＳＬ2，ＳＬ3，
ＳＬ4の間に設けたメモリセルＣ11，Ｃ12，…，Ｃ44よ
りなる。この場合、各メモリセルのソースはソース線Ｓ
Ｌ1，ＳＬ2，ＳＬ3，ＳＬ4を介してソース回路２に共通
接続され、ドレインはビット線ＢＬ1，ＢＬ2，ＢＬ3，
ＢＬ4の１つに接続され、コントロールゲートはワード
線ＷＬ1，ＷＬ2，ＷＬ3，ＷＬ4に接続されている。消去
モード時には、ソース回路２はメモリセルＣ11，Ｃ12，
…，Ｃ44の各ソースに電圧Ｖppを印加し、他方、非消去
モード時には、ソース回路２はＧＮＤ（＝０Ｖ）をメモ
リセルＣ11，Ｃ12，…，Ｃ44の各ソースに電圧Ｖppを印
加する。ソース回路２の詳細については後述する。
【０００８】行選択回路３は行アドレス信号Ａ1，Ａ2及
びこれらの反転信号Ａ1'，Ａ2'を受けてワード線Ｗ
Ｌ1，ＷＬ2，ＷＬ3，ＷＬ4の１つを選択する。選択され
たワード線の電位は、書込みモード時にＶpp，読出しモ
ード時にＶccにされる。また、消去モード時（ＥＲ＝
“１”）には、ＧＮＤにされる。行選択回路３の詳細に
ついては後述する。
【０００９】ビット線ＢＬ1，ＢＬ2，ＢＬ3，ＢＬ4は列
スイッチング回路４のスイッチングトランジスタＱc1，
Ｑc2，Ｑc3，Ｑc4に接続されている。列選択回路５は列
アドレス信号Ｂ1，Ｂ2及びこれらの反転信号Ｂ1'，Ｂ2'
を受けて列選択線ＣＬ1，ＣＬ2，ＣＬ3，ＣＬ4の１つを
選択する。選択された列選択線の電位は、書込みモード
時にＶpp，読出しモード時にＶccにされる。また、消去
モード時（ＥＲ＝“１”）には、ＧＮＤにされる。列選
択回路５の詳細については後述する。
【００１０】ビット線ＢＬ1，ＢＬ2，ＢＬ3，ＢＬ4はス
イッチングトランジスタＱc1，Ｑc2，Ｑc3，Ｑc4を介し
てライトアンプ６及び電流検出型センスアンプ７に接続
されている。ライトアンプ６の詳細については後述す
る。
【００１１】制御回路８はライト／リード信号Ｗ／Ｒ等
を受けて消去モード信号ＥＲをソース回路２、行選択回
路３及び列選択回路５を供給し、また、書込みモード信
号であるプログラム信号ＰＧを電圧発生回路９に供給す
る。電圧発生回路９は電圧Ｖpp／Ｖccを発生する。但
し、ＰＧ＝“１”のとき、 Ｖpp／Ｖcc＝Ｖpp であり、ＰＧ＝“０”のとき、 Ｖpp／Ｖcc＝Ｖcc である。電圧Ｖpp／Ｖccは行選択回路３及び列選択回路
５に供給される。電圧発生回路９の詳細は後述する。
【００１２】図１２は図１のソース回路２の詳細な回路
図である。ソース回路２は、電圧Ｖppを電源とするイン
バータ２０１、電圧Ｖccを電源とするインバータ２０
２、Ｐチャネル型エンハンスメントトランジスタ２０
３、及びＮチャネル型エンハンスメントトランジスタ２
０４よりなる。消去モード（ＦＲ＝“１”）のときに
は、トランジスタ２０３がオン、トランジスタ２０４が
オフとなり、この結果、メモリセルＣ11，Ｃ12，…，Ｃ
44の各ソースに電位はＶppとなる。他方、非消去モード
（ＦＲ＝“０”）のときには、トランジスタ２０４がオ
ン、トランジスタ２０３がオフとなり、この結果、メモ
リセルＣ11，Ｃ12，…，Ｃ44の各ソースに電位はＧＮＤ
となる。
【００１３】図１３は図１１の行選択回路３（列選択回
路５も同様）の詳細な回路図である。すなわち、行選択
回路３（列選択回路５）は、ワード線ＷＬ1，ＷＬ2，Ｗ
Ｌ3，ＷＬ4（列選択線ＣＬ1，ＣＬ2，ＣＬ3，ＣＬ4）に
対してナンド型論理回路３１，３２，３３，３４を有す
る。たとえば、ナンド型論理回路３１は、アドレス信号
Ａ1，Ａ2（Ｂ1，Ｂ2 ）を受けるナンド型論理回路３１
１、電圧Ｖccを電源とするインバータ３１２、電圧Ｖpp
／Ｖccを電源とするインバータ３１３及びＰチャネル型
エンハンスメントトランジスタ３１４よりなる。また、
ナンド回路３１１は消去モード信号ＥＲの反転信号をも
インバータ３００を介して受けている。従って、消去モ
ード時（ＦＲ＝“１”）には、すべてのナンド回路３１
１、３２１，３３１，３４１はディセーブルとなり、こ
の結果、ワード線ＷＬ1，ＷＬ2，ＷＬ3，ＷＬ4（列選択
線ＣＬ1，ＣＬ2，ＣＬ3，ＣＬ4）の電位はＧＮＤとな
る。この場合、ビット線ＢＬ1，ＢＬ2，ＢＬ3，ＢＬ4は
オープン状態となる。他方、書込みモード時（ＦＲ＝
“０”，ＰＧ＝“１”）には、ナンド回路３１１、３２
１，３３１，３４１の１つの出力がＧＮＤとなり、つま
り、インバータ３１２，３２２，３３２，３４２の１つ
の出力がハイレベルとなる。この結果、ワード線Ｗ
Ｌ1，ＷＬ2，ＷＬ3，ＷＬ4（列選択線ＣＬ1，ＣＬ2，Ｃ
Ｌ3，ＣＬ4）の１つの電位がＶpp／Ｖcc＝Ｖppとなる。
また、読出しモード時（ＦＲ＝“０”，ＰＧ＝“０”）
にも、ナンド回路３１１、３２１，３３１，３４１の１
つの出力がＧＮＤとなり、つまり、インバータ３１２，
３２２，３３２，３４２の１つの出力がハイレベルとな
る。この場合は、ワード線ＷＬ1，ＷＬ2，ＷＬ3，ＷＬ4
（列選択線ＣＬ1，ＣＬ2，ＣＬ3，ＣＬ4）の１つの電位
がＶpp／Ｖcc＝Ｖccとなる。
【００１４】図１４は図１１のライトアンプ６の詳細な
回路図である。ライトアンプ６は、プログラム信号ＰＧ
及び入力データ信号ＤＩを受けるナンド回路６０１、電
圧Ｖccを電源とするインバータ６０２、電圧Ｖppを電源
とするインバータ６０３、Ｐチャネル型エンハンスメン
トトランジスタ６０４及びＮチャネル型エンハンスメン
トトランジスタ６０５よりなる。従って、ＰＧ＝ＤＩ＝
“１”のときのみ、インバータ６０２の出力はハイレベ
ルとなり、従って、トランジスタ６０５の出力はＶppと
なり、書込みが行われることになる。なお、書込み時の
選択ビット線の電位Ｖddは、ライトアンプ６の出力及び
選択された列選択線が共にＶppとなるものの、スイッチ
ングトランジスタのしきい値電圧分だけ低くなる。つま
り、Ｖdd＜Ｖppであって、たとえばＶdd＝０〜６Ｖであ
る。
【００１５】図１５は図１１の電圧発生回路９の詳細な
回路図である。すなわち、電圧発生回路９は電圧Ｖpp源
に接続されたＮチャネル型インハンスメントトランジス
タ９０１及び電圧Ｖcc源に接続されたＮチャネル型デプ
レッショントランジスタ９０２を有する。トランジスタ
９０１はＶppより高い電圧を発生するポンプ回路９０３
によって制御され、他方、トランジスタ９０２はインバ
ータ９０４によって制御される。また、ポンプ回路９０
３及びインバータ９０４は共にプログラム信号ＰＧによ
って制御される。従って、ＰＧ＝“１”のとき、トラン
ジスタ９０１がオンとなり、この結果、Ｖpp／Ｖcc＝Ｖ
ppとなる。他方、ＰＧ＝“０”のときに、トランジスタ
９０２がオンとなり、この結果、Ｖpp／Ｖcc＝Ｖccとな
る。
【００１６】図１１の不揮発性半導体記憶装置において
は、データの書込み時に、非選択メモリセルにおいてい
わゆるドレインディスターブ現象が発生する。たとえ
ば、メモリセルＣ11にデータを書込む際に非選択メモリ
セルＣ21，Ｃ31，Ｃ41にドレインディスターブ現象が発
生する可能性がある。すなわち、メモリセルＣ11にデー
タを書込む際には、ソース線ＳＬ1の電位はＧＮＤにさ
れ、ビット線ＢＬ1の電位はＶdd（Ｖppより少し小さ
い）とされる。この結果、メモリセルＣ11と同一ビット
線ＢＬ1及びソース線ＳＬ1に接続された非選択メモリセ
ルＣ21，Ｃ31，Ｃ41にドレインディスターブ現象が発生
する可能性がある。
【００１７】図１６の（Ａ）を参照して既書込みメモリ
セルをとえばＣ21のドレインディスターブ現象の発生原
理を説明する。この場合、フローティングゲート１００
４に電子が蓄積されている。ソース１００３Ｓ及びコン
トロールゲート１００５にＧＮＤが印加され、ドレイン
にＶddが印加されているので、ドレイン空乏層Ｘ内の高
電界によるウィークアバランショ効果により電子正孔対
が発生する。従って、矢印Ｘ１に示すごとく、正孔の一
部が垂直方向の電界によりトンネル絶縁層の障壁を越え
てフローティングゲート１００５中に注入される。この
結果、フローティングゲート１００５中に蓄積されてい
た電子の量が減少する。また、フローティングゲート１
００４とドレイン領域１００３Ｄとの間のトンネル絶縁
層に高電界が印加されるので、矢印Ｘ２に示すごとく、
ファウラ・ノートハイムトンネリング効果によりフロー
ティングゲート１００４中の電子がドレイン領域１００
３Ｄに放出される。この結果、やはり、フローティング
ゲート１００４中に蓄積されていた電子の量は減少す
る。従って、図１７に示すごとく、しきい値電圧Ｖ
th（Ｖ）は、メモリセルアレイの書込み動作中に各メモ
リセルが受けるドレインディスターブストレス時間（以
下、単にストレス印加時間）ｔの経過と共に低下する。
この結果、ストレス印加時間ｔ＝ｔ1のときに、しきい
値電圧Ｖthは未書込みメモリセルのしきい値電圧と同一
レベルとなり、データが変化することになる。
【００１８】図１６の（Ｂ）を参照して未書込みメモリ
セルたとえばＣ21のドレインディスターブ現象の発生原
理を説明する。つまり、フローティングゲート１００４
中には電子は蓄積されない。この場合、ドレイン領域１
００３Ｄとフローティングゲート１００４との間の容量
結合によりフローティングゲート１００４の電位が持ち
上がる（参照：特開昭５７−１５０１９２号公報はこの
持ち上がり現象がビット線電圧を低下させ書込み阻害さ
せる原因として言及）。この結果、矢印Ｙ１に示すごと
く、電子がチャネル中を流れ始める。この電子がドレイ
ン空乏層Ｙの中に飛んでインパクトイオンニゼーション
効果により電子正孔対が発生する。従って、矢印Ｙ２に
示すごとく、正孔の一部が垂直方向の電界によりトンネ
ル絶縁層の障壁を越えてフローティングゲート１００４
中に注入される。この結果、フローティングゲート１０
０４中の電子の量が低下し、図１７の未書込みメモリセ
ルの実線に示すごとく、しきい値電圧Ｖthは低下する。
なお、垂直電界の向きによっては、矢印Ｙ３に示すごと
く、電子の一部がフローティングゲート１００４中に注
入されることがある。この場合は、図１７の点線に示す
ごとく、しきい値電圧Ｖthは上昇する。このように、未
書込みメモリセルにおいては、しきい値電圧Ｖthが低下
してノーマリオン状態となり、メモリセルアレイ１が正
常に動作しなくなる。なお、上述のストレス印加時間ｔ
は、１メモリセル当たりの書込み時間×１ビット線に接
続されたメモリセル数によって与えられる。
【００１９】上述のドレインディスターブ現象はノア構
成フローティングゲート型不揮発性半導体記憶装置に共
通に発生するが、トンネル絶縁層を有するフラッシュＥ
2ＰＲＯＭにおいてはドレイン空乏層に電界集中が著し
いのでドレインディスターブ現象は特に顕著となる。こ
のようなドレインディスターブ現象は、通常、書込み時
のドレイン電圧つまり選択ビット線電圧Ｖddを十分に低
くすれば回避できるが、近年、メモリセルアレイの高集
積化によるストレス印加時間の増大、メモリセルの微細
化、トンネル絶縁層の薄膜化等によるドレイン空乏層内
電界の増大により選択ビット線電圧Ｖddの低下のみでは
回避できなくなってきた。
【００２０】上述のドレインディスターブ現象をさらに
防止するために、図１８に示すごとく、メモリセルＣ11
を選択して書込む場合、選択ワード線ＷＬ1の電位をＶ
ppとし、非選択ワード線ＷＬ2，ＷＬ3，ＷＬ4の電位を
ドレインディスターブ防止電圧たとえば中間電圧Ｖpp／
２とする（参照：特開昭６４−３２４９４号公報、特開
平２−１１７１７６号公報）。従って、非選択メモリセ
ルＣ21，Ｃ31，Ｃ41のドレイン空乏層内の電界を緩和
し、かつフローティングゲートとドレイン領域との間の
電界を緩和し、これにより、ドレインディスターブ現象
の発生が抑制される。
【００２１】
【発明が解決しようとする課題】しかしながら、図１８
に示す従来の書込み方法では、未書込みメモリに対して
は完全には有効でない。第１に、図１９に示すごとく、
未書込みメモリセルにおいて、たとえば、非選択ワード
線の電圧をＶgとすれば、Ｖg＝０Ｖでは、正孔がフロー
ティングゲートに注入されてしきい値電圧Ｖthは低下
し、逆に、Ｖg＝２Ｖでは電子がフローティングゲート
に注入されしきい値電圧Ｖthは上昇する。また、最適条
件とされるＶg＝１Ｖにおいても、ストレス印加時間ｔ
が１ｓでは変化しないものの、その後は経時的に、変動
するという課題がある。
【００２２】第２に、未書込みメモリセルにおいても、
チャネル電流は流れる。従って、１ビット線当たりのメ
モリセル数が大きい場合には、選択ビット線から非選択
の未書込みメモリセルを介して流れる電流は増大し、選
択ビット線の電位が低下する。この場合、非選択の未書
込みメモリセル数が少ないときにもスナップバック（負
性抵抗発生）状態となってやはり選択ビット線の電位は
低下する。この結果、選択メモリセルへの書込みが困難
となるという課題がある。なお、選択ビット線から非選
択の未書込みメモリセルを介して流れる電流を低減する
ために、図２０に示すごとく、ソース線ＳＬ1，ＳＬ2，
ＳＬ3，ＳＬ4にも中間電圧Ｖpp／２を印加することも考
えられるが、この場合には、書込み速度が低下するので
好ましくない。
【００２３】従って、本発明の目的は、未書込みメモリ
セルのしきい値電圧変動を小さくし、かつ、選択ビット
線の電位変動を小さくした不揮発性半導体記憶装置を提
供することにある。
【００２４】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、図１に示すごとく、ソース線ＳＬ1'，Ｓ
Ｌ2'，ＳＬ3'，ＳＬ4'を各ワード線ＷＬ1,ＷＬ2,ＷＬ3,
ＷＬ4 に平行に設け、かつ個別的に選択可能にする。メ
モリセルＣ11にデータを書込む場合を想定する。この場
合、選択ワード線ＷＬ1の電位を高電圧Ｖppとし、非選
択ワード線ＷＬ2，ＷＬ3，ＷＬ4の各電位をドレインデ
ィスターブ防止電圧たとえば高電圧Ｖppの中間電圧Ｖpp
／２とする。また、選択ビット線ＢＬ1の電位をＶppよ
り低いＶddとし、非選択ビット線ＢＬ2，ＢＬ3，ＢＬ4
をオープン状態とする。さらに、選択ソース線ＳＬ1'の
電位を接地電位ＧＮＤとし、非選択ソース線ＳＬ2',Ｓ
Ｌ3', ＳＬ4'をオープン状態とする。
【００２５】
【作用】上述の手段によれば、図１において、非選択メ
モリセルＣ21，Ｃ31，Ｃ41は選択ビット線ＢＬ1に接続
されているので、ドレインディスターブ現象の発生を受
ける。しかし、非選択メモリセルＣ21，Ｃ31，Ｃ41のワ
ード線ＷＬ2，ＷＬ3，ＷＬ4には中間電圧Ｖpp／２が印
加されている。従って、メモリセルＣ21が既書込みメモ
リセルの場合、ドレイン空乏層内電界が緩和され、ま
た、フローティングゲートとドレイン領域との間の電界
が緩和され、この結果、ドレインディスターブ現象が抑
制される。その結果、図２の（Ａ）に示すごとく、非選
択ワード線ＢＬ1のドレインディスターブ電圧が３Ｖ越
えても、ドレインディスターブ現象の発生は抑制され
る。他方、メモリセルＣ21が未書込みメモリセルの場
合、非選択ソース線ＳＬ2がオープン状態となっている
ので、チャネル電流は抑制され、やはり、ドレインディ
スターブ現象の発生は図２の（Ａ）に示すごとくく抑制
される。
【００２６】なお、図２の（Ｂ）に示すごとく、未書込
みメモリセルでは、ストレス印加時間ｔが１ｓ程度でも
しきい値電圧Ｖthは変動しない。また、既書込みメモリ
セルでも、ドレインディスターブ防止電圧Ｖgを４Ｖ程
度にすれば、ドレインディスターブ現象はほぼ完全に抑
制される。これにより、ドレインディスターブ寿命は従
来の１０００倍程度向上する。すなわち、非選択メモリ
セルにおいては、既書込み状態、未書込み状態に関係な
く、ドレインディスターブ現象は抑制される。
【００２７】
【実施例】図３は本発明に係る不揮発性半導体記憶装置
の一実施例を示す回路図であって、図１の基本構成を達
成するために、ソース線ＳＬ1'，ＳＬ2'，ＳＬ3'，ＳＬ
4'は各ワード線ＷＬ1，ＷＬ2，ＷＬ3，ＷＬ4に平行に設
けられている。また、書込み時に非選択ワード線にドレ
インディスターブ防止電圧としての中間電圧Ｖpp／２を
印加するために、書込みモード時にＧＮＤの代わりにＶ
pp／２を発生する電圧発生回路１０を設け、図１１の行
選択回路３を行選択回路３'に変更してある。さらに、
書込みモード時に、ソース線ＳＬ1'，ＳＬ2'，ＳＬ3'，
ＳＬ4'の電位を個別的に制御するために、図１１のソー
ス回路２をソース回路２'に変更して書込みモード時に
ソース線ＳＬ1'，ＳＬ2'，ＳＬ3'，ＳＬ4'をオープン状
態とし、さらに、この場合、ソース線ＳＬ1'，ＳＬ2'，
ＳＬ3'，ＳＬ4'の電位を行選択回路１１を設けて個別的
に制御する。
【００２８】始めに、電圧制御回路１０及び行選択回路
３'について説明する。図４は図３の電圧発生回路１０
の詳細な回路図である。すなわち、電圧発生回路１０は
電圧Ｖpp／２源に接続されたＮチャネル型ハンスメント
トランジスタ１０１及び電圧Ｖcc源に接続されたＮチャ
ネル型デプレッショントランジスタ１０２を有する。ト
ランジスタ１０１はＶpp／２より高い電圧を発生するポ
ンプ回路１０３によって制御され、他方、トランジスタ
１０２はインバータ１０４によって制御される。また、
ポンプ回路１０３及びインバータ１０４は共にプログラ
ム信号ＰＧによって制御される。従って、ＰＧ＝“１”
のとき、トランジスタ１０１がオンとなり、この結果、
Ｖpp／２／ＧＮＤ＝Ｖpp／２となる。他方、ＰＧ＝
“０”のときに、トランジスタ１０２がオンとなり、こ
の結果、Ｖpp／２／ＧＮＤ＝ＧＮＤとなる。
【００２９】図５は図３の行選択回路３'の詳細な回路
図であって、ナンド型論理回路３１'，３２'，３３'，
３４'よりなる。各ナンド型論理回路３１'（３２'，３
３'，３４'）には、図１３のナンド型論理回路３１（３
２，３３，３４）に対して、電圧Ｖpp／２／ＧＮＤを電
源とするインバータ３１３'（３２３'，３３３'，３４
３'）及び電圧Ｖpp／２／ＧＮＤを電源とするＰチャネ
ル型エンハンスメントトランジスタ３１４'（３２４',
３３４', ３４４'）を付加してある。従って、消去モー
ド時（ＦＲ＝“１”）には、すべてのナンド回路３１
１、３２１，３３１，３４１はディセーブルとなり、こ
の結果、ワード線ＷＬ1，ＷＬ2，ＷＬ3，ＷＬ4の電位は
ＧＮＤとなる。
【００３０】他方、書込みモード時（ＦＲ＝“０”，Ｐ
Ｇ＝“１”）には、インバータ３１２，３２２，３３
２，３４２の出力の１つたとえばインバータ３１２の出
力がハイレベルとなり、また、ナンド回路３１１，３２
１，３３１，３４１の出力の３つたとえばナンド回路３
２１，３３１，３４１の出力がハイレベルとなる。この
結果、トランジスタ３１４がオンとなり、従って、ワー
ド線ＷＬ1の電位は、 Ｖpp／Ｖcc＝Ｖpp となる。また、トランジスタ３２４', ３３４', ３４
４'がオンとなり、従って、ワード線ＷＬ2，ＷＬ3，Ｗ
Ｌ4の電位は、 Ｖpp／２／ＧＮＤ＝Ｖpp／２ となる。
【００３１】同様に、読出しモード時（ＦＲ＝“０”，
ＰＧ＝“０”）にも、インバータ３１２，３２２，３３
２，３４２の出力の１つたとえばインバータ３１２の出
力がハイレベルとなり、また、ナンド回路３１１，３２
１，３３１，３４１の出力の３つたとえばナンド回路３
２１，３３１，３４１の出力がハイレベルとなる。この
結果、トランジスタ３１４がオンとなり、従って、ワー
ド線ＷＬ1の電位は、 Ｖpp／Ｖcc＝Ｖcc となる。また、トランジスタ３２４', ３３４', ３４
４'がオンとなり、従って、ワード線ＷＬ2，ＷＬ3，Ｗ
Ｌ4の電位は、 Ｖpp／２／ＧＮＤ＝ＧＮＤ となる。
【００３２】このように、図３の行選択回路３'は、消
去モード時及び読出しモード時に図１１の行選択回路３
と同一の動作を行うが、書込みモード時には、選択ワー
ド線の電位をＶppとし、非選択ワード線の電位をＶpp／
２とする点が異なる。
【００３３】次に、ソース回路２'及び行選択回路１１
について説明する。図６は図３のソース回路２'の詳細
な回路図であって、消去モード信号ＦＲの代わりにプロ
グラム信号ＰＧをトランジスタ２０４に入力したもので
ある。なお、この場合、ＦＲ＝“１”かつＰＧ＝“０”
は禁止される。従って、消去モード時（ＦＲ＝“１”）
には、トランジスタ２０３がオン、トランジスタ２０４
がオフとなり、従って、ソース線ＳＬ1'，ＳＬ2'，ＳＬ
3'，ＳＬ4'の電位はＶppとなり、つまり、メモリセルＣ
11，Ｃ12，…Ｃ44のソース電位はＶppとなる。他方、書
込みモード時（ＦＲ＝“０”かつＰＧ＝“１”）では、
トランジスタ２０３，２０４は共にオフとなり、従っ
て、ソース線ＳＬ1'，ＳＬ2'，ＳＬ3'，ＳＬ4'はオープ
ン状態となる。また、読出しモード時（ＦＲ＝“０”か
つＰＧ＝“０”）では、トランジスタ２０３はオフ、ト
ランジスタ２０４はオンとなり、従って、ソース線ＳＬ
1'，ＳＬ2'，ＳＬ3'，ＳＬ4'の電位はＧＮＤとなり、つ
まり、メモリセルＣ11，Ｃ12，…Ｃ44のソース電位はＧ
ＮＤとなる。このよう、消去モード時及び読出しモード
時には、メモリセルＣ11，Ｃ12，…Ｃ44のソース電位は
図１１におけるメモリセルＣ11，Ｃ12，…Ｃ44のソース
電位と同一となるが、書込みモード時には、メモリセル
Ｃ11，Ｃ12，…Ｃ44のソース電位は行選択回路１１の動
作に依存することになる。
【００３４】図７は図３の行選択回路１１の詳細な回路
図である。すなわち、行選択回路１１はソース線Ｓ
Ｌ1'，ＳＬ2'，ＳＬ3'，ＳＬ4'に対して回路１１１，１
１２，１１３，１１４を有する。たとえば、回路１１１
はアドレス信号Ａ1，Ａ2を受けるナンド回路１１１１、
インバータ１１１２及びＮチャネル型エンハンスメント
トランジスタ１１１３よりなる。また、ナンド回路１１
１１はプログラム信号ＰＧをも受けている。従って、ナ
ンド回路１１１は書込みモード時（ＰＧ＝“１”）のみ
イネーブル状態である。たとえば、Ａ1＝Ａ2＝“１”で
あれば、トランジスタ１１１３がオンになり、トランジ
スタ１１２３，１１３３，１１４３はオフとなる。従っ
て、ソース線ＳＬ1'のみの電位がＧＮＤとなり、ソース
線ＳＬ1'，ＳＬ2'，ＳＬ3'，ＳＬ4'はオープン状態とな
る。
【００３５】図８の（Ａ）は図３の行選択回路１１の他
の例を示す回路図である。すなわち、行選択回路１１は
ソース線ＳＬ1'，ＳＬ2'，ＳＬ3'，ＳＬ4'に対して回路
１１１'，１１２'，１１３'，１１４'を有する。たとえ
ば、回路１１１１'は、プログラム信号ＰＧ及びワード
線ＷＬ1の電位を受けるナンド回路１１１１'、インバー
タ１１１２'及びＮチャネル型エンハンスメントトラン
ジスタ１１１３'よりなる。この場合、トランジスタ１
１１３'はソース線ＳＬ1'とＧＮＤとの間に接続されて
おり、インバータ１１１２'の出力によって制御され
る。つまり、書込みモード時には、選択ワード線の電位
はＶppとなり、非選択ワード線の電位はＶpp／２とな
る。従って、ナンド回路１１１１'，１１２１'，１１３
１'，１１１４'のしきい値電圧をＶppとＶpp／２との間
に設定しておく。この結果、選択ワード線がＷＬ1であ
れば、ソース線ＳＬ1'のみがＧＮＤとなり、ソース線Ｓ
Ｌ1'，ＳＬ2'，ＳＬ3'，ＳＬ4'はオープン状態となる。
また、図８の（Ａ）におけるナンド回路１１１１'，１
１２１', １１３１'，１１４１'は、図８の（Ｂ）に示
す比較回路によって置換し得る。ここで、基準電圧Ｖ
refは、 Ｖpp／２＜Ｖref＜Ｖpp である。
【００３６】このように、ソース回路２'及び行選択回
路１１により、書込みモード時には、選択ソース線の電
位をＧＮＤとし、非選択ソース線をオープン状態にす
る。
【００３７】なお、上述の実施例においては、ドレイン
ディスターブ防止電圧として高電圧Ｖppの中間電圧Ｖpp
／２としたが、ロジック駆動電源電圧Ｖccとすることも
できる。また、書込みモード時に非選択ワード線にドレ
インディスターブ防止電圧を印加すると共に非選択ソー
ス線をオープン状態にしているが、非選択ソース線のみ
をオープン状態としても不十分であるがトレインディス
ターブを防止できる。この場合には、電圧発生回路１０
は不要であり、行選択回路３'の代わりに図１１の行選
択回路３を用いる。さらに、本発明は、４×４メモリセ
ル構成以外のメモリセルアレイを有する不揮発性半導体
記憶装置にも適用できることは言うまでもない。さらに
また、本発明はドレインディスターブ耐性の弱い６０〜
２００Å厚さのトンネル絶縁層を有する不揮発性半導体
記憶装置に特に有効である。
【００３８】
【発明の効果】以上説明したように本発明によれば、ド
レインディスターブ現象の発生を防止する際の未書込み
メモリセルのしきい値変動を小さくでき、また、選択ビ
ット線の電位変動を小さくできる。
【図面の簡単な説明】
【図１】本発明の基本構成を説明する回路図である。
【図２】本発明の作用を説明するグラフである。
【図３】本発明に係る不揮発性半導体記憶装置の一実施
例を示す回路図である。
【図４】図３の電圧発生回路１０の詳細な回路図であ
る。
【図５】図３の行選択回路３'の詳細な回路図である。
【図６】図３のソース回路の詳細な回路図である。
【図７】図３の行選択回路１１の詳細な回路図である。
【図８】図７の他の例を示す回路図である。
【図９】不揮発性メモリセルの一例を示す断面図であ
る。
【図１０】図９のメモリセルの動作を説明する断面図で
ある。
【図１１】従来の不揮発性半導体記憶装置を示す回路図
である。
【図１２】図１１のソース回路の詳細な回路図である。
【図１３】図１１の行選択回路の詳細な回路図である。
【図１４】図１１のライトアンプの詳細な回路図であ
る。
【図１５】図１１の電圧発生回路の詳細な回路図であ
る。
【図１６】ドレインディスターブ現象の発生を説明する
断面図である。
【図１７】ドレインディスターブ現象によるしきい値電
圧特性を示すグラフである。
【図１８】ドレインディスターブ防止のための従来の書
込み方法を説明する回路図である。
【図１９】課題を説明するしきい値電圧特性を示すグラ
フである。
【図２０】ドレインディスターブ防止のための他の従来
の書込み方法を説明する回路図である。
【符号の説明】
１…メモリセルアレイ ２，２’…ソース回路 ３，３’…行選択回路 ４…スイッチング回路 ５…列選択回路 ６…ライトアンプ ７…センスアンプ ８…制御回路 ９，１０…電圧発生回路 １１…行選択回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 複数のワード線（ＷＬ1，ＷＬ2，…）
    と、 該各ワード線に平行な複数のソース線（ＳＬ1',ＳＬ2',
    …）と、 前記ワード線及び前記ソース線に交叉する複数のビット
    線（ＢＬ1，ＢＬ2，…）と、 各々が、前記ワード線の１つ、前記ソース線の１つ及び
    前記ビット線の１つに接続された複数の不揮発性メモリ
    セル（Ｃ11，Ｃ12，…）と、 書込みモード時に前記ワード線の１つを選択してその電
    位を第１の電圧（Ｖpp）とし、他のワード線の電位を該
    第１の電圧より小さい第２の電圧（Ｖpp／２）とする第
    １の行選択手段（３'）と、 前記書込みモード時に前記ビット線の１つを選択してそ
    の電位を第３の電圧（Ｖdd）とし、他のビット線をオー
    プン状態とする列選択手段（４，５，６）と、 前記書込みモード時に前記選択されたワード線に対応す
    るソース線を選択してその電位を第４の電圧（ＧＮＤ）
    とし、他のソース線をオープン状態とする第２の行選択
    手段（１１）とを具備する不揮発性半導体記憶装置。
  2. 【請求項２】 前記第１の電圧は約６〜１２Ｖであり、
    前記第２の電圧は約２〜６Ｖであり、前記第３の電圧は
    約３〜８Ｖであり、前記第４の電圧は約０Ｖである請求
    項１に記載の不揮発性半導体記憶装置。
  3. 【請求項３】 前記第１の行選択手段は、消去モード時
    に前記ワード線のすべての電位を前記第４の電圧とする
    請求項１に記載の不揮発性半導体記憶装置。
  4. 【請求項４】 前記第２の行選択手段は、 前記ワード線の１つに接続され、該ワード線の電位と書
    込みモード信号（ＰＧ）との論理に応じた出力を送出す
    る論理回路（１１１１',１１１２',…) と、 前記ソース線の１つと前記第４の電圧の電圧源との間に
    接続され、前記論理回路の出力によってオン、オフされ
    るスイッチング素子（１１１３',…) とを前記各ソース
    線毎に具備する請求項１に記載の不揮発性半導体記憶装
    置。
  5. 【請求項５】 前記各第２の行選択手段は、 前記ワード線の１つに接続され、該ワード線の電位が前
    記第１の電圧と前記第２の電圧との間の基準電圧以上か
    否かを判別する判別回路と、 前記ソース線の１つと前記第４の電圧の電圧源との間に
    接続され、前記判別回路の出力によってオン、オフされ
    るスイッチング素子（１１１３',…) とを前記各ソース
    線毎に具備する請求項１に記載の不揮発性半導体記憶装
    置。
  6. 【請求項６】 さらに、 前記ソース線のすべてに接続され、消去モード時に該各
    ソース線の電位を前記第１の電圧にし、非消去モードか
    つ読出しモード時に該各ソース線の電位を前記第４の電
    圧とし、前記非消去モードかつ書込みモード時に該各ソ
    ース線の電位をオープン状態とするソース回路（２')を
    具備する請求項１に記載の不揮発性半導体記憶装置。
  7. 【請求項７】 複数のワード線（ＷＬ1，ＷＬ2，…）
    と、 該各ワード線に平行な複数のソース線（ＳＬ1'，Ｓ
    Ｌ2', …）と、 前記ワード線及び前記ソース線に交叉する複数のビット
    線（ＢＬ1，ＢＬ2，…）と、 各々が、前記ワード線の１つ、前記ソース線の１つ及び
    前記ビット線の１つに接続された複数の不揮発性メモリ
    セル（Ｃ11，Ｃ12，…）と、 書込みモード時に前記ワード線の１つを選択してその電
    位を第１の電圧（Ｖpp）とし、他のワード線の電位を該
    第１の電圧より小さい第２の電圧（ＧＮＤ）とする第１
    の行選択手段（３）と、 前記書込みモード時に前記ビット線の１つを選択してそ
    の電位を第３の電圧（Ｖdd）とし、他のビット線をオー
    プン状態とする列選択手段（４，５，６）と、 前記書込みモード時に前記選択されたワード線に対応す
    るソース線を選択してその電位を前記第２の電圧（ＧＮ
    Ｄ）とし、他のソース線をオープン状態とする第２の行
    選択手段（１１）とを具備する不揮発性半導体記憶装
    置。
  8. 【請求項８】 前記第１の電圧は約６〜１２Ｖであり、
    前記第２の電圧は約０Ｖであり、前記第３の電圧は約３
    〜８Ｖである。請求項７に記載の不揮発性半導体記憶装
    置。
  9. 【請求項９】 前記第１の行選択手段は、消去モード時
    に前記ワード線のすべての電位を前記第２の電圧とする
    請求項７に記載の不揮発性半導体記憶装置。
  10. 【請求項１０】 前記第２の行選択手段は、 前記ワード線の１つに接続され、該ワード線の電位と書
    込みモード信号（ＰＧ）との論理に応じた出力を送出す
    る論理回路（１１１１',１１１２',…) と、 前記ソース線の１つと前記第２の電圧の電圧源との間に
    接続され、前記論理回路の出力によってオン、オフされ
    るスイッチング素子（１１１３',…) とを前記各ソース
    線毎に具備する請求項７に記載の不揮発性半導体記憶装
    置。
  11. 【請求項１１】 前記各第２の行選択手段は、 前記ワード線の１つに接続され、該ワード線の電位が前
    記第１の電圧と前記第２の電圧との間の基準電圧以上か
    否かを判別する判別回路と、 前記ソース線の１つと前記第２の電圧の電圧源との間に
    接続され、前記判別回路の出力によってオン、オフされ
    るスイッチング素子（１１１３',…) とを前記各ソース
    線毎に具備する請求項７に記載の不揮発性半導体記憶装
    置。
  12. 【請求項１２】 さらに、 前記ソース線のすべてに接続され、消去モード時に該各
    ソース線の電位を前記第１の電圧にし、非消去モードか
    つ読出しモード時に該各ソース線の電位を前記第２の電
    圧とし、前記非消去モードかつ書込みモード時に該各ソ
    ース線の電位をオープン状態とするソース回路（２')を
    具備する請求項７に記載の不揮発性半導体記憶装置。
JP6704895A 1995-02-28 1995-02-28 不揮発性半導体記憶装置 Pending JPH08235879A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP6704895A JPH08235879A (ja) 1995-02-28 1995-02-28 不揮発性半導体記憶装置
US08/606,860 US5677875A (en) 1995-02-28 1996-02-26 Non-volatile semiconductor memory device configured to minimize variations in threshold voltages of non-written memory cells and potentials of selected bit lines

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6704895A JPH08235879A (ja) 1995-02-28 1995-02-28 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
JPH08235879A true JPH08235879A (ja) 1996-09-13

Family

ID=13333577

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6704895A Pending JPH08235879A (ja) 1995-02-28 1995-02-28 不揮発性半導体記憶装置

Country Status (1)

Country Link
JP (1) JPH08235879A (ja)

Similar Documents

Publication Publication Date Title
US6717861B2 (en) Non-volatile semiconductor memory device capable of preventing program disturb due to noise voltage induced at a string select line and program method thereof
US5457652A (en) Low voltage EEPROM
US5511022A (en) Depletion mode NAND string electrically erasable programmable semiconductor memory device and method for erasing and programming thereof
US6650566B2 (en) Nonvolatile semiconductor memory with a programming operation and the method thereof
KR960000616B1 (ko) 불휘발성 반도체 메모리 장치
KR100306174B1 (ko) 반도체기억장치
JP3886673B2 (ja) 不揮発性半導体記憶装置
JP3754279B2 (ja) 不揮発性半導体メモリ装置
US7821829B2 (en) Nonvolatile memory device including circuit formed of thin film transistors
US6671206B2 (en) High voltage low power sensing device for flash memory
JP3152762B2 (ja) 不揮発性半導体記憶装置
KR930000818B1 (ko) Nand 메모리셀 구조를 갖춘 eeprom
US5097444A (en) Tunnel EEPROM with overerase protection
JP2001057088A (ja) Ｎａｎｄ型不揮発性メモリ
US5040147A (en) Nonvolatile semiconductor memory
JP3615009B2 (ja) 半導体記憶装置
JP2964982B2 (ja) 不揮発性半導体記憶装置
KR101330710B1 (ko) 플래시 메모리 장치
US6141255A (en) 1 transistor cell for EEPROM application
JP3883391B2 (ja) 不揮発性半導体メモリのウェル電圧設定回路およびそれを備えた半導体メモリ装置
KR100781980B1 (ko) 불휘발성 메모리 장치에서의 디코더 및 그에 의한 디코딩방법
US5896319A (en) Current control circuit and non-volatile semiconductor memory device having the same
US20060291288A1 (en) Flash memory device and read method
JPH05225791A (ja) 電気的消去可能でプログラム可能なリードオンリメモリ
EP0982737A2 (en) Non-volatile semiconductor memory