JPH08236499A - Method of manufacturing film transistor - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、液晶ディスプレイやイ
メージセンサ等に用いられる薄膜トランジスタ、特にプ
レーナ型の薄膜トランジスタの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor used in a liquid crystal display, an image sensor or the like, particularly a planar type thin film transistor.
【０００２】[0002]
【従来の技術】液晶ディスプレイ、イメージスキャナ等
の画像入出力装置の駆動回路に用いられる薄膜トランジ
スタには、高駆動能力と低消費電力とを確保するため、
高移動度で、かつ低閾値電圧の薄膜トランジスタが望ま
れている。このような薄膜トランジスタは、絶縁性基板
上に非晶質シリコン薄膜を形成し、これを多結晶シリコ
ン（ポリシリコン）とした後、その中に薄膜トランジス
タ回路を形成して製造されるが、ゲート電極とソース・
ドレイン領域の重なりによる寄生容量を小さくするため
には、構造的にはプレーナ構造とし、ゲート電極自体を
マスクとしてイオンドーピング法によってソース・ドレ
イン領域を形成して薄膜トランジスタを製造する方法が
最も適していることが知られている。このようなプレー
ナ構造のポリシリコン薄膜トランジスタを安価に製造す
るには、絶縁性基板としては、材料自体が安価で、かつ
大面積化が容易なガラスを用いることが望ましい。しか
しながら、ガラス基板を用いる場合、熱歪の関係からプ
ロセス温度は５００℃程度以下であることが必要であ
る。2. Description of the Related Art A thin film transistor used in a drive circuit of an image input / output device such as a liquid crystal display or an image scanner has a high driving ability and a low power consumption.
A thin film transistor having high mobility and low threshold voltage is desired. Such a thin film transistor is manufactured by forming an amorphous silicon thin film on an insulating substrate, forming it into polycrystalline silicon (polysilicon), and then forming a thin film transistor circuit therein. Source·
In order to reduce the parasitic capacitance due to the overlap of the drain regions, it is most suitable to use a planar structure structurally and to form the source / drain regions by ion doping using the gate electrode itself as a mask to manufacture a thin film transistor. It is known. In order to manufacture such a planar-structured polysilicon thin film transistor at low cost, it is desirable to use glass as the insulating substrate because the material itself is inexpensive and the area can be easily increased. However, when a glass substrate is used, the process temperature needs to be about 500 ° C. or lower due to thermal strain.
【０００３】図２は、「ＳＩＤ’９３ ＤＩＧＥＳＴ
ｐｐ３８７−３９０」に開示されている、従来のポリシ
リコン薄膜トランジスタの製造方法の一例を示す工程図
である。図２には、約５００℃程度のプロセス温度で作
製される液晶ディスプレイ用のプレーナ構造のポリシリ
コン薄膜トランジスタの製造プロセスの基本部分が示さ
れている。FIG. 2 shows "SID '93 DIGEST."
FIG. 9 is a process chart showing an example of a conventional method for manufacturing a polysilicon thin film transistor, which is disclosed in “pp387-390”. FIG. 2 shows a basic part of a manufacturing process of a planar structure polysilicon thin film transistor for a liquid crystal display, which is manufactured at a process temperature of about 500 ° C.
【０００４】図２（ａ）に示すように、ガラス基板１上
にＳｉＯ2 から成るバッファ層２を堆積し、その上にＬ
ＰＣＶＤ法（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃ
ａｌＶａｐｏｒ Ｄｅｐｏｓｉｔ Ｍｅｔｈｏｄ）によ
り非晶質シリコンを堆積した後、レーザアニールによっ
て非晶質シリコンを結晶化してポリシリコンとし、これ
を島状の活性層３に加工する。その上に、図２（ｂ）に
示すように、ＥＣＲ−ＣＶＤ法（Ｅｌｅｃｔｒｏｎ Ｃ
ｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｃｅ−Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ Ｍｅｔｈｏ
ｄ）によりＳｉＯ2 から成るゲート絶縁膜４を堆積し、
その上に、図２（ｃ）に示すように、Ｔａからなるゲー
ト電極５を加工し、イオンドーピング法によりゲート電
極５をマスクとしてリン等の不純物を注入して、図２
（ｄ）に示すように、ソース・ドレイン領域６を形成す
る。その後、層間絶縁膜、配線金属を順次着膜しパター
ンニングして、ポリシリコン薄膜トランジスタが完成す
る。この製造プロセスでの最高温度は非晶質シリコンの
堆積の際、約５５０℃に達し、ガラス基板が熱歪を発生
する限界温度（約５００℃）を超えているが、この例の
場合、パネルサイズが小さいこと、また、画素数が少な
いことから大きな問題とはなっていない。このようにし
て製造されたポリシリコン薄膜トランジスタの移動度
は、ｎチャネルで３８ｃｍ2 ／Ｖ・ｓ、ｐチャネルで３
０ｃｍ2 ／Ｖ・ｓと低く、閾値電圧については明記され
ていないが、例えば１０００℃程度のプロセス温度で製
造されたポリシリコン薄膜トランジスタ（Ｐｒｏｃ．９
３ Ｉｎｔ．Ｃｏｎｆ．ｏｆ ＳＳＤＭ ９９３−９９
５頁参照）、もしくは６００℃程度のプロセス温度で製
造されたポリシリコン薄膜トランジスタ（Ｊａｐａｎ
Ｄｉｓｐｌａｙ ’９２ ５６５−５６８頁参照）等と
比べて高く、両特性値とも実用上満足すべきレベルには
達していない。このように特性が劣る原因は、製造中の
種々の工程においてチャネル及び界面に発生する欠陥順
位及び固定電荷を除去、修復するために施される６００
℃以上の熱処理によるものと考えられる。[0004] As shown in FIG. 2 (a), depositing a buffer layer 2 made of SiO 2 on the glass substrate 1, L thereon
PCVD method (Low Pressure Chemical
After depositing amorphous silicon by alVapor Deposition Method), the amorphous silicon is crystallized by laser annealing into polysilicon, which is processed into the island-shaped active layer 3. Further, as shown in FIG. 2B, the ECR-CVD method (Electron C method) is used.
Cyclotron Resonace-Chemica
l Vapor Deposition Metho
d) depositing the gate insulating film 4 made of SiO 2 ,
2C, the gate electrode 5 made of Ta is processed, and impurities such as phosphorus are implanted by using the gate electrode 5 as a mask by the ion doping method.
As shown in (d), source / drain regions 6 are formed. After that, an interlayer insulating film and a wiring metal are sequentially deposited and patterned to complete a polysilicon thin film transistor. The maximum temperature in this manufacturing process reaches about 550 ° C. during the deposition of amorphous silicon, which exceeds the limit temperature (about 500 ° C.) at which the glass substrate generates thermal strain. Since the size is small and the number of pixels is small, it is not a big problem. The mobility of the thus-produced polysilicon thin film transistor is 38 cm 2 / V · s for n channel and 3 for p channel.
It is as low as 0 cm 2 / V · s, and the threshold voltage is not specified, but a polysilicon thin film transistor (Proc. 9) manufactured at a process temperature of, for example, about 1000 ° C.
3 Int. Conf. of SSDM 993-99
(See page 5) or a polysilicon thin film transistor (Japan) manufactured at a process temperature of about 600 ° C.
It is higher than that of Display '92 pp. 565-568), and both characteristic values have not reached a level that is practically satisfactory. The reason for the poor properties is 600 for removing and repairing defect ranks and fixed charges generated in the channel and interface in various steps during manufacturing.
It is considered that this is due to the heat treatment at or above ℃.
【０００５】本発明者らは、この欠陥順位及び固定電荷
の発生原因について種々考究の結果、ゲート電極膜に残
存するストレスが特性値に最も大きい影響を与えること
をつきとめた。更に、そのストレスのほとんどはゲート
電極膜をマスクとしてリン等の不純物を注入する際に発
生する圧縮応力によるものであり、更に、そのストレス
の発生個所は注入される不純物の種類とゲート電極の材
料と注入エネルギーとによって決定される、プロジェク
ションレンジに集中していることを究明することができ
た。As a result of various studies on the defect order and the cause of generation of fixed charges, the present inventors have found that the stress remaining in the gate electrode film has the greatest effect on the characteristic value. Furthermore, most of the stress is due to the compressive stress generated when implanting impurities such as phosphorus using the gate electrode film as a mask. Furthermore, the location of the stress depends on the type of impurity implanted and the material of the gate electrode. It was possible to determine that the focus was on the projection range, which was determined by the injection energy and the injection energy.
【０００６】図３は、ゲート電極膜のストレスと薄膜ト
ランジスタの閾値電圧（Ｖｔｈ）との関係を示すグラフ
である。図３に示すように、ゲート電極膜のストレス
が、１．５×１０9 Ｎ／ｍ2 程度以下の場合は薄膜トラ
ンジスタの閾値電圧（Ｖｔｈ）は十分低い値を示すが、
ゲート電極膜のストレスがこれ以上に増加すると閾値電
圧は急激に上昇する。FIG. 3 is a graph showing the relationship between the stress of the gate electrode film and the threshold voltage (Vth) of the thin film transistor. As shown in FIG. 3, when the stress of the gate electrode film is about 1.5 × 10 9 N / m 2 or less, the threshold voltage (Vth) of the thin film transistor shows a sufficiently low value.
When the stress of the gate electrode film increases more than this, the threshold voltage rapidly rises.
【０００７】この解決策として、ゲート電極膜上に保護
膜を形成し、この保護膜とゲート電極膜とをゲート電極
の形状に加工し、ソース・ドレイン領域を形成した後
に、上記の保護膜を除去することによって圧縮応力の発
生した部分を除去するという方法がある。図４は、ゲー
ト電極膜上に上記の保護膜を形成し、ソース・ドレイン
領域を形成後、この保護膜を除去する薄膜トランジスタ
の製造方法を説明する工程図である。As a solution to this problem, a protective film is formed on the gate electrode film, the protective film and the gate electrode film are processed into the shape of the gate electrode, and the source / drain regions are formed. There is a method of removing the portion where the compressive stress is generated by removing. FIG. 4 is a process diagram illustrating a method of manufacturing a thin film transistor in which the protective film is formed on the gate electrode film, the source / drain regions are formed, and then the protective film is removed.
【０００８】先ず、図４（ａ）に示すように、ガラス基
板１上にＳｉＯ2 から成るバッファ層２を堆積し、その
上に非晶質シリコンをＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ Ｍｅｔｈｏｄ）によ
り堆積した後、レーザアニールによって非晶質シリコン
を結晶化してポリシリコンとし、これを島状の活性層３
に加工する。その上に、図４（ｂ）に示すように、ＥＣ
Ｒ−ＣＶＤ法（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ
Ｒｅｓｏｎａｃｅ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ Ｍｅｔｈｏｄ）によりＳｉＯ2
から成るゲート絶縁膜４を堆積し、その上に、図４
（ｃ）に示すように、Ｔａから成るゲート電極５、更
に、Ｔｉから成る保護膜９を着膜し、フッ素系のガスを
用いたドライエッチングにより、ゲート電極５とその保
護膜９とを同時に所望の形状に加工して、それをマスク
としてリン等の不純物をイオンドーピング法で注入して
ソース・ドレイン領域７を形成する。続いて、図４
（ｄ）に示すように、アンモニア／過酸化水素水系エッ
チャントで保護膜９を剥離し、更にゲート電極、ゲート
絶縁膜を所定の形状に加工し、その後、層間絶縁膜、配
線金属を順次着膜し加工して、ポリシリコン薄膜トラン
ジスタが完成する。[0008] First, FIG. 4 (a), the deposited buffer layer 2 made of SiO 2 on the glass substrate 1, CVD method an amorphous silicon thereon (Chemical V
Amorphous silicon is crystallized by laser annealing to form polysilicon, which is then deposited by Apor Deposition Method).
To process. On top of that, as shown in FIG.
R-CVD method (Electron Cyclotron)
Resonace-Chemical Vapor
SiO 2 by Deposition Method)
A gate insulating film 4 composed of
As shown in (c), a gate electrode 5 made of Ta and a protective film 9 made of Ti are further deposited, and the gate electrode 5 and its protective film 9 are simultaneously formed by dry etching using a fluorine-based gas. After processing into a desired shape, an impurity such as phosphorus is implanted by an ion doping method using it as a mask to form the source / drain regions 7. Then, FIG.
As shown in (d), the protective film 9 is peeled off with an ammonia / hydrogen peroxide water-based etchant, the gate electrode and the gate insulating film are processed into a predetermined shape, and then an interlayer insulating film and a wiring metal are sequentially deposited. Then, the polysilicon thin film transistor is completed.
【０００９】[0009]
【発明が解決しようとする課題】しかしながらこれらの
方法では、ゲート電極を加工する際、エッチングレート
の異なる２層の積層膜を同時に加工しなければならない
ため、ゲート電極の加工精度が著しく低下するという問
題がある。ゲート電極の幅は薄膜トランジスタのチャネ
ル長を規定する重要なファクタであるため、その加工精
度が低下すると微細なデザインの薄膜トランジスタを製
造する上で重大な支障をきたす恐れがある。However, in these methods, when the gate electrode is processed, it is necessary to simultaneously process the laminated film of two layers having different etching rates, so that the processing accuracy of the gate electrode is significantly lowered. There's a problem. Since the width of the gate electrode is an important factor that defines the channel length of the thin film transistor, a reduction in the processing accuracy thereof may cause a serious obstacle in manufacturing a thin film transistor having a fine design.
【００１０】また、不純物を注入した後、ゲート電極の
高ストレス領域をエッチングによって除去することによ
りストレスの影響を回避することができるが、やはり、
エッチングの際のゲート電極の細り精度を十分に確保す
ることができず、問題の根本的な解決とはならない。そ
の上、ゲート電極が細った部分の直下にあるポリシリコ
ン層には不純物が導入されないため、その部分はオフセ
ット構造になってしまい、新たな難問が発生する。Further, after the impurity is implanted, the high stress region of the gate electrode can be removed by etching to avoid the influence of stress.
It is not possible to sufficiently secure the thinning precision of the gate electrode during etching, and this is not a fundamental solution to the problem. In addition, since impurities are not introduced into the polysilicon layer immediately below the thin portion of the gate electrode, that portion has an offset structure, which causes a new problem.
【００１１】本発明は、上記の事情に鑑み、絶縁性基板
を用いて薄膜トランジスタを製造するに当り、高精度で
ゲート電極を加工することができて、高性能の薄膜トラ
ンジスタを製造することのできる薄膜トランジスタの製
造方法を提供することを目的とする。In view of the above-mentioned circumstances, the present invention is capable of manufacturing a thin film transistor using an insulating substrate, by which the gate electrode can be processed with high precision and a high performance thin film transistor can be manufactured. It aims at providing the manufacturing method of.
【００１２】[0012]
【課題を解決するための手段】上記の目的を達成する本
発明の薄膜トランジスタの製造方法は、絶縁性基板上に
半導体層を形成する工程と、その半導体層上にゲート絶
縁膜を形成する工程と、そのゲート絶縁膜上にゲート電
極膜を形成する工程と、そのゲート電極膜をマスクとし
て半導体層中に不純物を打ち込むことにより半導体層中
にソース・ドレイン領域を形成する工程とを有する薄膜
トランジスタの製造方法において、ソース・ドレイン領
域を形成した後、半導体層を絶縁層で覆う第１工程と、
絶縁層及びゲート電極膜双方の上部をエッチングにより
除去する第２工程とを有することを特徴とする。A method of manufacturing a thin film transistor according to the present invention which achieves the above object comprises a step of forming a semiconductor layer on an insulating substrate, and a step of forming a gate insulating film on the semiconductor layer. Manufacturing a thin film transistor including a step of forming a gate electrode film on the gate insulating film and a step of forming a source / drain region in the semiconductor layer by implanting an impurity into the semiconductor layer using the gate electrode film as a mask In the method, a first step of forming a source / drain region and then covering the semiconductor layer with an insulating layer,
And a second step of removing the upper portions of both the insulating layer and the gate electrode film by etching.
【００１３】ここで、上記第１工程が、絶縁層で覆われ
た半導体層の表面がほぼ平坦となるよう絶縁層で覆う工
程であり、かつ、上記第２工程が、絶縁層とゲート電極
とをほぼ同等の速度でエッチングする工程であることが
好ましい。また、上記第２工程が、絶縁層とゲート電極
とを、不純物がゲート電極に打ち込まれる深さまでエッ
チングする工程であることも好ましい態様である。Here, the first step is a step of covering the semiconductor layer covered with the insulating layer with the insulating layer so that the surface of the semiconductor layer is substantially flat, and the second step is the step of covering the insulating layer and the gate electrode. Is preferably a step of etching at a substantially equal rate. It is also a preferable aspect that the second step is a step of etching the insulating layer and the gate electrode to a depth where impurities are implanted into the gate electrode.
【００１４】[0014]
【作用】本発明の薄膜トランジスタの製造方法は、上記
のように構成したことにより、ソース・ドレイン領域を
形成した後の半導体層を覆う絶縁層の存在により、この
絶縁層と共にゲート電極膜内の高ストレス領域を除去す
ることができるため、ゲート電極膜内のストレスによる
チャネル部への悪影響が除かれ、移動度、閾値電圧など
薄膜トランジスタの特性値を改善することができる。The thin film transistor manufacturing method of the present invention is configured as described above. Due to the presence of the insulating layer covering the semiconductor layer after the formation of the source / drain regions, the insulating layer and the gate electrode film have a high thickness. Since the stress region can be removed, adverse effects on the channel portion due to stress in the gate electrode film can be eliminated, and characteristic values of the thin film transistor such as mobility and threshold voltage can be improved.
【００１５】また、本発明の薄膜トランジスタの製造方
法によれば、ゲート電極が単層構造となるので、ゲート
電極の加工が容易となり、微細パターンを高精度で加工
することができる。更に、ゲート電極が単層構造となる
ため、ゲート電極が２層構造の場合に発生し勝ちなゲー
ト電極の層間の段差がほとんどなくなるので、ゲート電
極の上層の層間絶縁膜に発生し勝ちな絶縁耐圧不良の発
生頻度が著しく低下し、薄膜トランジスタの製造歩留り
が向上する。Further, according to the method of manufacturing a thin film transistor of the present invention, since the gate electrode has a single layer structure, the processing of the gate electrode is facilitated and the fine pattern can be processed with high accuracy. Further, since the gate electrode has a single-layer structure, there is almost no step between the layers of the gate electrode, which is likely to occur when the gate electrode has a two-layer structure. The frequency of occurrence of breakdown voltage is significantly reduced, and the manufacturing yield of thin film transistors is improved.
【００１６】[0016]
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の薄膜トランジスタの製造方法の一実施例
の工程図である。先ず、図１（ａ）に示すように、ガラ
ス基板１上にＳｉＯ2 から成るバッファ層２を堆積し、
その上に非晶質シリコンをＣＶＤ法により堆積した後、
レーザアニールによって非晶質シリコンを結晶化してポ
リシリコンとし、これを島状の活性層３に加工する。そ
の上に、図１（ｂ）に示すように、ＥＣＲ−ＣＶＤ法に
よりＳｉＯ2 から成るゲート絶縁膜４を堆積し、その上
に、図１（ｃ）に示すように、Ｔａを着膜して、フッ素
系のガスを用いたドライエッチングにより所望の形状の
ゲート電極５を加工する。次に、図１（ｄ）に示すよう
に、ゲート電極５をマスクとして、リンイオンをイオン
ドーピング法により１００ｋｅＶで注入してソース・ド
レイン領域６を形成する。このイオン注入の結果、Ｔａ
表面から３０ｎｍ程度の位置にリンのプロジェクション
レンジがあり、その部分に強い圧縮応力が存在する高ス
トレス領域７が形成される。引き続き、図１（ｄ）に示
すように、ＳＯＧ ＳｉＯ2 から成る平坦性の絶縁層８
によって半導体層が覆われるが、その際、絶縁層８で覆
われた半導体層の表面８ａがほぼ平坦となるように覆わ
れる。続いて、図１（ｅ）に示すように、平坦な絶縁層
８とゲート電極５とをほぼ同等の速度でエッチングして
いき、不純物リンがゲート電極５に打ち込まれて形成さ
れた高ストレス領域７の深さまで除去される。Embodiments of the present invention will be described below. FIG. 1 is a process drawing of an embodiment of the method of manufacturing a thin film transistor of the present invention. First, as shown in FIG. 1 (a), depositing a buffer layer 2 made of SiO 2 on the glass substrate 1,
After depositing amorphous silicon on it by the CVD method,
The amorphous silicon is crystallized by laser annealing into polysilicon, which is processed into the island-shaped active layer 3. As shown in FIG. 1B, a gate insulating film 4 made of SiO 2 is deposited thereon by the ECR-CVD method, and a Ta film is deposited thereon as shown in FIG. 1C. Then, the gate electrode 5 having a desired shape is processed by dry etching using a fluorine-based gas. Next, as shown in FIG. 1D, phosphorus ions are implanted at 100 keV by an ion doping method using the gate electrode 5 as a mask to form source / drain regions 6. As a result of this ion implantation, Ta
There is a phosphorus projection range at a position of about 30 nm from the surface, and a high stress region 7 in which a strong compressive stress exists is formed in that part. Subsequently, as shown in FIG. 1D, a flat insulating layer 8 made of SOG SiO 2 is formed.
The semiconductor layer is covered with, but at this time, the surface 8a of the semiconductor layer covered with the insulating layer 8 is covered so as to be substantially flat. Subsequently, as shown in FIG. 1E, the flat insulating layer 8 and the gate electrode 5 are etched at substantially the same rate to form a high stress region formed by implanting impurity phosphorus into the gate electrode 5. Removed to a depth of 7.
【００１７】本実施例では、ゲート電極５にはＴａが用
いられ、また、平坦性の絶縁層８にはＳＯＧ ＳｉＯ2
が用いられているが、この両者をエッチングするに際し
て、例えば、反応性イオンエッチング法により、１０Ｔ
ｏｒｒ程度の圧力下で、Ｈｅ、ＣＨＦ3 、Ｃ2 Ｆ6 及び
酸素の混合ガス中のＣＨＦ3 の混合比を高く、酸素の混
合比を低くすることによって、ＴａとＳＯＧ ＳｉＯ2
とをほぼ同等の速度でエッチングすることができる。In this embodiment, Ta is used for the gate electrode 5, and SOG SiO 2 is used for the flat insulating layer 8.
However, when etching both of them, for example, by reactive ion etching, 10T
Under a pressure of about orr, by increasing the mixing ratio of CHF 3 in the mixed gas of He, CHF 3 , C 2 F 6 and oxygen and decreasing the mixing ratio of oxygen, Ta and SOG SiO 2
And can be etched at almost the same rate.
【００１８】なお、前述のように、本実施例のゲート電
極５に形成される高ストレス領域７はＴａ層の表面から
およそ３０ｎｍまでなので、本発明の目的を達成するた
めにはＴａ層の上部約３０ｎｍを除去すればよい。その
後、層間絶縁膜、配線金属を順次着膜し加工してポリシ
リコン薄膜トランジスタが完成する。本実施例では、平
坦性の絶縁層８として、ＳＯＧ ＳｉＯ2 が用いられて
いるが、ＳＯＧ ＳｉＯ2 以外に、ＴＥＯＳ ＳＩＯ
2 、又はポリイミド等の有機絶縁膜を用いても同等の効
果を得ることができる。As described above, the high stress region 7 formed in the gate electrode 5 of this embodiment is about 30 nm from the surface of the Ta layer. Therefore, in order to achieve the object of the present invention, the upper portion of the Ta layer is covered. It is sufficient to remove about 30 nm. After that, an interlayer insulating film and a wiring metal are sequentially deposited and processed to complete a polysilicon thin film transistor. In this embodiment, SOG SiO 2 is used as the flat insulating layer 8. However, TEOS SIO is used in addition to SOG SiO 2.
2 or the same effect can be obtained by using an organic insulating film such as polyimide.
【００１９】また、本実施例ではゲート電極としてＴａ
が用いられているが、他の金属もしくは不純物を含有し
た半導体を用いてもよい。例えば、平坦性の絶縁層８と
して、ＳＯＧ ＳｉＯ2 、又はＴＥＯＳ ＳｉＯ2 を用
いた場合、ゲート電極として、不純物含有ポリシリコ
ン、Ｗ、Ｍｏ等を用いても同様の効果を得ることができ
る。In this embodiment, Ta is used as the gate electrode.
However, semiconductors containing other metals or impurities may be used. For example, when SOG SiO 2 or TEOS SiO 2 is used as the flat insulating layer 8, the same effect can be obtained by using impurity-containing polysilicon, W, Mo or the like as the gate electrode.
【００２０】[0020]
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタの製造方法によれば、ソース・ドレイン領域を
形成した後の半導体層を覆う絶縁層の存在により、この
絶縁層と共にゲート電極膜内の高ストレス領域を除去す
ることができるため、ゲート電極膜内のストレスによる
チャネル部への悪影響が除かれ、移動度、閾値電圧など
薄膜トランジスタの特性値を改善することができる。As described above, according to the method of manufacturing a thin film transistor of the present invention, the presence of the insulating layer covering the semiconductor layer after the formation of the source / drain regions causes the gate electrode film to be formed in the gate electrode film together with the insulating layer. Since the high stress region can be removed, adverse effects on the channel portion due to stress in the gate electrode film can be eliminated, and characteristic values of the thin film transistor such as mobility and threshold voltage can be improved.
【００２１】また、本発明の薄膜トランジスタの製造方
法によれば、ゲート電極が単層構造となるので、ゲート
電極の加工が容易となり、微細パターンを高精度で加工
することができる。更に、ゲート電極が単層構造となる
ため、ゲート電極が２層構造の場合に発生し勝ちなゲー
ト電極の層間の段差がほとんどなくなるので、ゲート電
極の上層の層間絶縁膜に発生し勝ちな絶縁耐圧不良の発
生頻度が著しく低下し、薄膜トランジスタの製造歩留り
が向上する。Further, according to the method of manufacturing a thin film transistor of the present invention, since the gate electrode has a single layer structure, the processing of the gate electrode is facilitated and the fine pattern can be processed with high accuracy. Further, since the gate electrode has a single-layer structure, there is almost no step between the layers of the gate electrode, which is likely to occur when the gate electrode has a two-layer structure. The frequency of occurrence of breakdown voltage is significantly reduced, and the manufacturing yield of thin film transistors is improved.
【図１】本発明の薄膜トランジスタの製造方法の一実施
例の工程図である。FIG. 1 is a process drawing of an example of a method of manufacturing a thin film transistor of the present invention.
【図２】従来の代表的なポリシリコン薄膜トランジスタ
の製造方法の一例を示す図である。FIG. 2 is a diagram showing an example of a conventional method of manufacturing a typical polysilicon thin film transistor.
【図３】ポリシリコン薄膜トランジスタの閾値電圧とゲ
ート電極膜のストレスとの関係を示すグラフである。FIG. 3 is a graph showing the relationship between the threshold voltage of a polysilicon thin film transistor and the stress of a gate electrode film.
【図４】従来の、ゲート電極膜上に保護膜を形成しソー
ス・ドレイン領域を形成後この保護膜を除去するポリシ
リコン薄膜トランジスタの製造方法の工程図である。FIG. 4 is a process diagram of a conventional method of manufacturing a polysilicon thin film transistor in which a protective film is formed on a gate electrode film, source / drain regions are formed, and then the protective film is removed.
１ ガラス基板 ２ バッファ層 ３ ポリシリコン ４ ゲート絶縁膜 ５ ゲート電極 ６ ソース・ドレイン領域 ７ 高ストレス領域 ８ 絶縁層 ８ａ 半導体層の表面 ９ 保護膜 1 glass substrate 2 buffer layer 3 polysilicon 4 gate insulating film 5 gate electrode 6 source / drain region 7 high stress region 8 insulating layer 8a semiconductor layer surface 9 protective film
Claims (3)
と、該半導体層上にゲート絶縁膜を形成する工程と、該
ゲート絶縁膜上にゲート電極膜を形成する工程と、該ゲ
ート電極膜をマスクとして前記半導体層中に不純物を打
ち込むことにより前記半導体層中にソース・ドレイン領
域を形成する工程とを有する薄膜トランジスタの製造方
法において、 前記ソース・ドレイン領域を形成した後、前記半導体層
を絶縁層で覆う第１工程と、 該絶縁層及び前記ゲート電極膜双方の上部をエッチング
により除去する第２工程とを有することを特徴とする薄
膜トランジスタの製造方法。1. A step of forming a semiconductor layer on an insulating substrate, a step of forming a gate insulating film on the semiconductor layer, a step of forming a gate electrode film on the gate insulating film, and the gate electrode. A step of forming a source / drain region in the semiconductor layer by implanting an impurity in the semiconductor layer using a film as a mask, wherein the semiconductor layer is formed after the source / drain region is formed. A method of manufacturing a thin film transistor, comprising: a first step of covering with an insulating layer; and a second step of removing the upper portions of both the insulating layer and the gate electrode film by etching.
半導体層の表面がほぼ平坦となるよう絶縁層で覆う工程
であり、かつ、前記第２工程が、該絶縁層と該ゲート電
極とをほぼ同等の速度でエッチングする工程であること
を特徴とする請求項１記載の薄膜トランジスタの製造方
法。2. The first step is a step of covering the semiconductor layer covered with the insulating layer with an insulating layer so that the surface of the semiconductor layer is substantially flat, and the second step is the step of covering the insulating layer with the insulating layer. 2. The method of manufacturing a thin film transistor according to claim 1, which is a step of etching the gate electrode at substantially the same rate.
極とを、前記不純物が該ゲート電極に打ち込まれる深さ
までエッチングする工程であることを特徴とする請求項
１記載の薄膜トランジスタの製造方法。3. The method of manufacturing a thin film transistor according to claim 1, wherein the second step is a step of etching the insulating layer and the gate electrode to a depth at which the impurities are implanted into the gate electrode. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3513895A JPH08236499A (en) | 1995-02-23 | 1995-02-23 | Method of manufacturing film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3513895A JPH08236499A (en) | 1995-02-23 | 1995-02-23 | Method of manufacturing film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08236499A true JPH08236499A (en) | 1996-09-13 |
Family
ID=12433563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3513895A Withdrawn JPH08236499A (en) | 1995-02-23 | 1995-02-23 | Method of manufacturing film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08236499A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014187375A (en) * | 2014-05-13 | 2014-10-02 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| US9362273B2 (en) | 2001-04-27 | 2016-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1995
- 1995-02-23 JP JP3513895A patent/JPH08236499A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9362273B2 (en) | 2001-04-27 | 2016-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US9997543B2 (en) | 2001-04-27 | 2018-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2014187375A (en) * | 2014-05-13 | 2014-10-02 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
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