JPH08236531A - Wiring forming method for semiconductor device - Google Patents

Wiring forming method for semiconductor device

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JPH08236531A
JPH08236531A JP7065091A JP6509195A JPH08236531A JP H08236531 A JPH08236531 A JP H08236531A JP 7065091 A JP7065091 A JP 7065091A JP 6509195 A JP6509195 A JP 6509195A JP H08236531 A JPH08236531 A JP H08236531A
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JP
Japan
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metal layer
wiring
semiconductor device
film
thin film
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Pending
Application number
JP7065091A
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Japanese (ja)
Inventor
Takashi Ogawa
隆志 小川
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Mitsumi Electric Co Ltd
Original Assignee
Mitsumi Electric Co Ltd
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Publication date
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Abstract

(57)【要約】 【目的】本発明は、配線パターンのシンタリングの際に
配線パターン上にヒルロックが発生しないようにした、
半導体装置の配線形成方法を提供することを目的とす
る。 【構成】表面に酸化膜が形成された半導体基板11上
に、先づ金属層12を形成し、その上からエッチングマ
スク用のレジストパターン14を形成し、続いてエッチ
ングにより配線部分以外の金属層を除去した後、レジス
トを除去して金属層による配線パターン12aを形成
し、最後に基板表面全体に保護膜または層間絶縁膜15
を形成するようにした、半導体装置10の配線形成方法
において、上記レジストパターン形成前に、金属層の上
に、保護膜または層間絶縁膜と同じ材料から成る薄膜1
3を形成し、エッチングにより該薄膜をパターン形成し
た後、該薄膜13aをエッチングマスクとして、金属層
12のエッチングが行なわれるように、半導体装置の配
線形成方法を構成する。
(57) [Abstract] [Purpose] The present invention is designed to prevent hilllock from occurring on a wiring pattern when sintering the wiring pattern.
An object of the present invention is to provide a wiring forming method for a semiconductor device. A metal layer 12 is first formed on a semiconductor substrate 11 having an oxide film formed on its surface, a resist pattern 14 for an etching mask is formed on the metal layer 12, and then a metal layer other than the wiring portion is formed by etching. After removing the resist, the resist is removed to form a wiring pattern 12a made of a metal layer, and finally, a protective film or an interlayer insulating film 15 is formed on the entire substrate surface.
In the method of forming a wiring of the semiconductor device 10, the thin film 1 made of the same material as the protective film or the interlayer insulating film is formed on the metal layer before forming the resist pattern.
3 is formed, the thin film is patterned by etching, and then the metal layer 12 is etched using the thin film 13a as an etching mask.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置の表面に酸
化膜を介して金属層による配線パターンを形成するため
の、半導体装置の配線形成方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring forming method for a semiconductor device for forming a wiring pattern of a metal layer on the surface of the semiconductor device via an oxide film.

【0002】[0002]

【従来の技術】従来、半導体装置の表面への金属層によ
る配線パターンは、図2に示すように、形成されてい
る。即ち、半導体装置1は、半導体基板、例えばシリコ
ン基板2の表面に酸化膜(図示せず)が形成されてい
る。そして、このような半導体装置1に対して、図2
(A)に示すように、先づ上記シリコン基板2の表面全
体に亘って金属、例えばアルミニウムから成る金属層3
を形成する。
2. Description of the Related Art Conventionally, a wiring pattern made of a metal layer on the surface of a semiconductor device is formed as shown in FIG. That is, in the semiconductor device 1, an oxide film (not shown) is formed on the surface of a semiconductor substrate, for example, a silicon substrate 2. For such a semiconductor device 1, as shown in FIG.
As shown in (A), first, a metal layer 3 made of a metal, for example, aluminum, is formed over the entire surface of the silicon substrate 2.
To form.

【0003】そして、図2(B)に示すように、金属層
3の上に、エッチングマスク用のレジストパターン4を
形成する。
Then, as shown in FIG. 2B, a resist pattern 4 for an etching mask is formed on the metal layer 3.

【0004】その後、図2(C)に示すように、例えば
ウェットエッチングを行なうことにより、上記金属層3
のうち、レジストパターン4により覆われていない、配
線部分以外の金属層3が除去され、配線パターン3aが
形成される。
Thereafter, as shown in FIG. 2C, the metal layer 3 is subjected to, for example, wet etching.
Among them, the metal layer 3 which is not covered with the resist pattern 4 except the wiring portion is removed to form the wiring pattern 3a.

【0005】続いて、図2(D)に示すように、上記レ
ジストパターン4が適宜の方法によって除去され、さら
に加熱によって、配線パターン3aが、電極部の共晶結
合化される、所謂シンタリングが行なわれる。
Subsequently, as shown in FIG. 2D, the resist pattern 4 is removed by an appropriate method, and the wiring pattern 3a is further eutectic-bonded to the electrode portion by heating, so-called sintering. Is performed.

【0006】最後に、図2(E)に示すように、半導体
装置1の表面全体に亘って、保護膜または層間絶縁膜5
を形成することにより、半導体装置1が完成する。
Finally, as shown in FIG. 2E, a protective film or an interlayer insulating film 5 is formed over the entire surface of the semiconductor device 1.
The semiconductor device 1 is completed by forming the.

【0007】[0007]

【発明が解決しようとする課題】しかしながら、このよ
うな構成の半導体装置1においては、図2(D)におけ
る配線パターン3aのシンタリングの際に、加熱によっ
て、配線パターン3aの表面に、図3(A)に示すよう
に、所謂ヒルロック6が成長することがある。これは、
金属層3を構成する金属結晶の歪が原因と考えられてい
る。そして、このヒルロック6が成長した状態にて、配
線パターン3aの上に、そのまま保護膜または層間絶縁
膜5が形成されると、図3(B)に示すように、ヒルロ
ック6の上に保護膜または層間絶縁膜5が形成されるこ
とになり、場合によっては、ヒルロック6の部分にて、
保護膜または層間絶縁膜5が薄くなったり切れることが
ある。従って、保護膜または層間絶縁膜5のヒルロック
6の領域にて、ピンホール,クラック等が発生すること
になり、該保護膜または層間絶縁膜5による被覆性が悪
化してしまうという問題があった。
However, in the semiconductor device 1 having such a structure, when the wiring pattern 3a in FIG. 2D is sintered, the surface of the wiring pattern 3a is heated by heating the wiring pattern 3a. As shown in (A), so-called hill rock 6 may grow. this is,
It is considered that the strain of the metal crystal forming the metal layer 3 is the cause. Then, when the protective film or the interlayer insulating film 5 is directly formed on the wiring pattern 3a with the hilllock 6 grown, as shown in FIG. 3B, the protective film is formed on the hilllock 6. Alternatively, the interlayer insulating film 5 is formed, and in some cases, at the hilllock 6 portion,
The protective film or the interlayer insulating film 5 may be thinned or cut. Therefore, there is a problem that pinholes, cracks and the like are generated in the area of the hilllock 6 of the protective film or the interlayer insulating film 5, and the coverage with the protective film or the interlayer insulating film 5 is deteriorated. .

【0008】本発明は、以上の点に鑑み、配線パターン
のシンタリングの際に配線パターン上にヒルロックが発
生しないようにした、半導体装置の配線形成方法を提供
することを目的としている。
In view of the above points, an object of the present invention is to provide a wiring forming method for a semiconductor device in which hilllock does not occur on the wiring pattern when the wiring pattern is sintered.

【0009】[0009]

【課題を解決するための手段】上記目的は、本発明によ
れば、表面に酸化膜が形成された半導体基板上に、先づ
金属層を形成し、その上からエッチングマスク用のレジ
ストパターンを形成し、続いてエッチングにより配線部
分以外の金属層を除去した後、レジストを除去して金属
層による配線パターンを形成し、最後に基板表面全体に
保護膜または層間絶縁膜を形成するようにした、半導体
装置の配線形成方法において、上記レジストパターン形
成前に、金属層の上に、保護膜または層間絶縁膜と同じ
材料から成る薄膜を形成し、エッチングにより該薄膜を
パターン形成した後、該薄膜をエッチングマスクとし
て、金属層のエッチングが行なわれるようにしたことを
特徴とする、半導体装置の配線形成方法により、達成さ
れる。
According to the present invention, a metal layer is first formed on a semiconductor substrate having an oxide film formed on the surface thereof, and a resist pattern for an etching mask is formed on the metal layer. After forming, subsequently removing the metal layer other than the wiring portion by etching, the resist is removed to form a wiring pattern by the metal layer, and finally a protective film or an interlayer insulating film is formed on the entire substrate surface. In the wiring forming method for a semiconductor device, before forming the resist pattern, a thin film made of the same material as the protective film or the interlayer insulating film is formed on the metal layer, and the thin film is patterned by etching, and then the thin film is formed. This is achieved by a method for forming a wiring of a semiconductor device, characterized in that the metal layer is etched by using as an etching mask.

【0010】本発明による半導体装置の配線形成方法
は、好ましくは、レジストパターンが、薄膜のエッチン
グの後に、除去される。
In the method for forming a wiring of a semiconductor device according to the present invention, the resist pattern is preferably removed after etching the thin film.

【0011】本発明による半導体装置の配線形成方法
は、好ましくは、レジストパターンが、金属層のエッチ
ング後に、除去される。
In the method for forming a wiring of a semiconductor device according to the present invention, the resist pattern is preferably removed after etching the metal layer.

【0012】[0012]

【作用】上記構成によれば、金属層のエッチングの際
に、エッチングマスクとして、レジストパターンではな
く、保護膜または層間絶縁膜と同じ材料から成る薄膜が
使用されることにより、当該薄膜は、レジストパターン
に比較してエッチング耐性が良好であることから、正確
な配線パターンが形成され得ることになる。
According to the above structure, when the metal layer is etched, not the resist pattern but the thin film made of the same material as the protective film or the interlayer insulating film is used as the etching mask. Since the etching resistance is better than that of the pattern, an accurate wiring pattern can be formed.

【0013】また、金属層のエッチング後、シンタリン
グの際には、配線パターンの上面に、上記薄膜が残存し
ていることから、その加熱によって、配線パターンの上
面にヒルロックが成長するようなことはない。従って、
その後、配線パターンの上から、保護膜または層間絶縁
膜を形成する場合に、ヒルロックによって保護膜または
層間絶縁膜が薄くなったり切れたりすることがないの
で、ピンホール,クラック等のなく、保護膜または層間
絶縁膜の被覆性が向上され得ることになる。
Further, after sintering the metal layer, at the time of sintering, since the thin film remains on the upper surface of the wiring pattern, hillocks may grow on the upper surface of the wiring pattern by heating. There is no. Therefore,
After that, when the protective film or the interlayer insulating film is formed on the wiring pattern, the protective film or the interlayer insulating film will not be thinned or cut due to hilllock, so that there is no pinhole, crack, etc. Alternatively, the coverage of the interlayer insulating film can be improved.

【0014】尚、上記薄膜は、保護膜または層間絶縁膜
と同一材料から構成されているので、保護膜または層間
絶縁膜を形成する際に、該保護膜または層間絶縁膜と同
化することになり、従来の同様の構成の半導体装置の配
線パターンが形成され得ることになる。
Since the above-mentioned thin film is made of the same material as the protective film or the interlayer insulating film, it becomes the same as the protective film or the interlayer insulating film when the protective film or the interlayer insulating film is formed. Thus, the wiring pattern of the semiconductor device having the same structure as the conventional one can be formed.

【0015】[0015]

【実施例】以下、図面に示した実施例に基づいて、本発
明を詳細に説明する。図1は、本発明による半導体装置
の配線形成方法の一実施例における製造工程を順次に示
している。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below based on the embodiments shown in the drawings. FIG. 1 sequentially shows manufacturing steps in an embodiment of a method for forming wiring of a semiconductor device according to the present invention.

【0016】図1において、半導体装置10は、半導体
基板、例えばシリコン基板11の表面に酸化膜(図示せ
ず)が形成されている。そして、このような半導体装置
10に対して、図1(A)に示すように、先づ上記シリ
コン基板11の表面全体に亘って金属、例えばアルミニ
ウムから成る金属層12を形成する。
In FIG. 1, a semiconductor device 10 has an oxide film (not shown) formed on the surface of a semiconductor substrate such as a silicon substrate 11. Then, as shown in FIG. 1A, a metal layer 12 made of a metal such as aluminum is first formed on the entire surface of the silicon substrate 11 in the semiconductor device 10.

【0017】ここで、図1(B)に示すように、金属層
12の上に、後述する保護膜または層間絶縁膜と同じ材
料から成る薄膜13を形成する。この薄膜13は、例え
ばNSG(ノンドープ・シリケートガラス),PSG
(リンシリケートガラス)またはSiN(窒化シリコ
ン)等から構成されている。
Here, as shown in FIG. 1B, a thin film 13 made of the same material as a protective film or an interlayer insulating film described later is formed on the metal layer 12. This thin film 13 is made of, for example, NSG (non-doped silicate glass), PSG.
(Phosphorus silicate glass) or SiN (silicon nitride) or the like.

【0018】そして、図1(C)に示すように、該薄膜
13の上に、エッチングマスク用のレジストパターン1
4を形成する。
Then, as shown in FIG. 1C, a resist pattern 1 for an etching mask is formed on the thin film 13.
4 is formed.

【0019】その後、図1(D)に示すように、例えば
ウェットエッチングを行なうことにより、レジストパタ
ーン14をエッチングマスクとして、上記薄膜13のう
ち、レジストパターン14により覆われていない部分が
除去される。
Thereafter, as shown in FIG. 1D, wet etching, for example, is used to remove the portion of the thin film 13 not covered with the resist pattern 14 using the resist pattern 14 as an etching mask. .

【0020】続いて、図1(E)に示すように、上記レ
ジストパターン14が適宜の方法によって除去される。
Subsequently, as shown in FIG. 1E, the resist pattern 14 is removed by an appropriate method.

【0021】その後、図1(F)に示すように、上記薄
膜13のパターン13aをエッチングマスクとして、金
属層12のうち、薄膜13により覆われていない配線部
分以外の金属層12が除去され、配線パターン12aが
形成される。さらに、加熱によって、配線パターン12
aが、電極部の共晶結合化される、所謂シンタリングが
行なわれる。
Thereafter, as shown in FIG. 1F, the metal layer 12 of the metal layer 12 other than the wiring portion not covered by the thin film 13 is removed by using the pattern 13a of the thin film 13 as an etching mask. The wiring pattern 12a is formed. Further, by heating, the wiring pattern 12
So-called sintering is performed in which a is eutectic-bonded to the electrode portion.

【0022】最後に、図1(G)に示すように、半導体
装置10の表面全体に亘って、保護膜または層間絶縁膜
15を形成することにより、半導体装置10が完成す
る。
Finally, as shown in FIG. 1G, the semiconductor device 10 is completed by forming a protective film or an interlayer insulating film 15 over the entire surface of the semiconductor device 10.

【0023】本発明実施例による半導体装置の配線形成
方法は、以上のように構成されており、半導体装置10
において、金属層12は、その上部が、薄膜13のパタ
ーン13aをエッチングマスクとしてドライエッチング
されることになる。これにより、該薄膜13がレジスト
パターン14よりもエッチング耐性に優れているので、
金属層12の配線パターン12aは、より正確に形成さ
れ得ることになる。
The semiconductor device wiring forming method according to the embodiment of the present invention is configured as described above.
In, the upper portion of the metal layer 12 is dry-etched using the pattern 13 a of the thin film 13 as an etching mask. As a result, the thin film 13 has better etching resistance than the resist pattern 14,
The wiring pattern 12a of the metal layer 12 can be formed more accurately.

【0024】また、金属層12の配線パターン12aの
シンタリングの際に、該配線パターン12aの上面は、
薄膜13のパターン13aにより覆われているので、配
線パターン12aを構成する金属結晶の歪があったとし
ても、ヒルロックが成長するようなことはない。従っ
て、その後の保護膜または層間絶縁膜15の形成の際
に、該保護膜または層間絶縁膜15が、ヒルロックの存
在によって、薄くなったり切れてしまうことがないの
で、保護膜または層間絶縁膜15の被覆性が向上せしめ
られ得ることになる。
When the wiring pattern 12a of the metal layer 12 is sintered, the upper surface of the wiring pattern 12a is
Since the thin film 13 is covered with the pattern 13a, the hillock does not grow even if the metal crystal forming the wiring pattern 12a is distorted. Therefore, when the protective film or the interlayer insulating film 15 is formed thereafter, the protective film or the interlayer insulating film 15 does not become thin or cut due to the presence of hillocks. Therefore, the coating property of can be improved.

【0025】上記実施例においては、レジストパターン
14は、薄膜13のエッチング後に、除去されるように
なっているが、これに限らず、金属膜のエッチング後、
金属膜の配線パターンのシンタリングの前に除去される
ようにしてもよいことは明らかである。
In the above embodiment, the resist pattern 14 is removed after the thin film 13 is etched, but the present invention is not limited to this.
Obviously, it may be removed before sintering the wiring pattern of the metal film.

【0026】[0026]

【発明の効果】以上述べたように、本発明によれば、金
属層のエッチングの際に、エッチングマスクとして、レ
ジストパターンではなく、保護膜または層間絶縁膜と同
じ材料から成る薄膜が使用されることにより、当該薄膜
は、レジストパターンに比較してエッチング耐性が良好
であることから、正確な配線パターンが形成され得るこ
とになる。
As described above, according to the present invention, when etching a metal layer, not a resist pattern but a thin film made of the same material as a protective film or an interlayer insulating film is used as an etching mask. As a result, since the thin film has better etching resistance than the resist pattern, an accurate wiring pattern can be formed.

【0027】また、金属層のエッチング後、シンタリン
グの際には、配線パターンの上面に、上記薄膜が残存し
ていることから、その加熱によって、配線パターンの上
面にヒルロックが成長するようなことはない。従って、
その後、配線パターンの上から、保護膜または層間絶縁
膜を形成する場合に、ヒルロックによって保護膜または
層間絶縁膜が薄くなったり切れたりすることがないの
で、ピンホール,クラック等のなく、保護膜または層間
絶縁膜の被覆性が向上され得ることになる。
Further, after sintering the metal layer, at the time of sintering, since the thin film remains on the upper surface of the wiring pattern, hillocks may grow on the upper surface of the wiring pattern due to the heating. There is no. Therefore,
After that, when the protective film or the interlayer insulating film is formed on the wiring pattern, the protective film or the interlayer insulating film will not be thinned or cut due to hilllock, so that there is no pinhole, crack, etc. Alternatively, the coverage of the interlayer insulating film can be improved.

【0028】かくして、本発明によれば、配線パターン
のシンタリングの際に配線パターン上にヒルロックが発
生しないようにした、極めて優れた半導体装置の配線形
成方法が提供され得ることになる。
Thus, according to the present invention, it is possible to provide an extremely excellent method for forming a wiring of a semiconductor device in which hilllock is prevented from occurring on the wiring pattern when the wiring pattern is sintered.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明による半導体装置の配線形成方法の一実
施例における製造工程を示し、(A)〜(G)は順次に
示す概略断面図である。
1A to 1G are schematic cross-sectional views sequentially showing manufacturing steps in an example of a method for forming wiring of a semiconductor device according to the present invention.

【図2】従来の半導体装置の配線形成方法の一例におけ
る製造工程を順次に示し、(A)〜(E)は概略断面図
である。
2A to 2E are sequential cross-sectional views showing manufacturing steps in an example of a conventional method for forming a wiring of a semiconductor device, and FIGS.

【図3】図2の製造工程における、(A)はシンタリン
グ時のヒルロック発生、及び(B)は保護膜または層間
絶縁膜の影響を示す概略断面図である。
3A is a schematic cross-sectional view showing the influence of a protective film or an interlayer insulating film in the manufacturing process of FIG.

【符号の説明】[Explanation of symbols]

10 半導体装置 11 半導体基板 12 金属層 12a 配線パターン 13 薄膜 13a 薄膜のパターン 14 レジストパターン 15 保護膜または層間絶縁膜 10 semiconductor device 11 semiconductor substrate 12 metal layer 12a wiring pattern 13 thin film 13a thin film pattern 14 resist pattern 15 protective film or interlayer insulating film

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 表面に酸化膜が形成された半導体基板上
に、先づ金属層を形成し、その上からエッチングマスク
用のレジストパターンを形成し、続いてエッチングによ
り配線部分以外の金属層を除去した後、レジストを除去
して金属層による配線パターンを形成し、最後に基板表
面全体に保護膜または層間絶縁膜を形成するようにし
た、半導体装置の配線形成方法において、 上記レジストパターン形成前に、金属層の上に、保護膜
または層間絶縁膜と同じ材料から成る薄膜を形成し、エ
ッチングにより該薄膜をパターン形成した後、該薄膜を
エッチングマスクとして、金属層のエッチングが行なわ
れるようにしたことを特徴とする、半導体装置の配線形
成方法。
1. A metal layer is first formed on a semiconductor substrate having an oxide film formed on its surface, a resist pattern for an etching mask is formed on the metal layer, and then a metal layer other than the wiring portion is formed by etching. After removing the resist, the resist is removed to form a wiring pattern of a metal layer, and finally a protective film or an interlayer insulating film is formed on the entire substrate surface. Then, a thin film made of the same material as the protective film or the interlayer insulating film is formed on the metal layer, the thin film is patterned by etching, and then the metal layer is etched using the thin film as an etching mask. A method for forming a wiring of a semiconductor device, comprising:
【請求項2】 レジストパターンが、薄膜のエッチング
の後に、除去されることを特徴とする、請求項1に記載
の半導体装置の配線形成方法。
2. The method for forming a wiring of a semiconductor device according to claim 1, wherein the resist pattern is removed after etching the thin film.
【請求項3】 レジストパターンが、金属層のエッチン
グ後に、除去されることを特徴とする、請求項1に記載
の半導体装置の配線形成方法。
3. The wiring forming method for a semiconductor device according to claim 1, wherein the resist pattern is removed after etching the metal layer.
JP7065091A 1995-02-28 1995-02-28 Wiring forming method for semiconductor device Pending JPH08236531A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004356159A (en) * 2003-05-27 2004-12-16 Ricoh Co Ltd Semiconductor device and manufacturing method thereof

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JP2004356159A (en) * 2003-05-27 2004-12-16 Ricoh Co Ltd Semiconductor device and manufacturing method thereof

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