JPH08236644A

JPH08236644A - シングルエンド・シンプレックス・デュアル・ポート・メモリ・セル

Info

Publication number: JPH08236644A
Application number: JP34821995A
Authority: JP
Inventors: Stefan P Sywyk; ステファン・ピイ・シウィク; Richard K Chou; リチャード・ケイ・チョウ; Andrew L Hawkins; アンドリュー・エル・ホーキンズ
Original assignee: Cypress Semiconductor Corp
Current assignee: Cypress Semiconductor Corp
Priority date: 1994-12-22
Filing date: 1995-12-19
Publication date: 1996-09-13
Also published as: EP0718846A3; DE69531092D1; EP0718846B1; EP0718846A2; DE69531092T2; US6262912B1; US6005796A

Abstract

(57)【要約】【課題】構造簡単なシングル・エンド・シンプレック
ス・デュアル・ポート・メモリ・セルを提供する。【解決手段】メモリ・セルの一方のポートが書込み動
作専用になっており、メモリ・セルの他方のポートが読
取り動作専用になっている。メモリ・セルには第１のポ
ートから受け取ったデータのビットを記憶することがで
きる。第２のポートは、メモリ・セルが第１のポートか
ら受け取ったデータのビットを記憶するのとほぼ同時
に、メモリ・セルの内容を検出することができる。各ポ
ートは、それぞれの専用動作用に最適化されている。言
い換えると、一方のポートは書込み動作用に最適化さ
れ、他方のポートは読取り動作用に最適化されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリの分
野に関する。具体的には、本発明は小型化されたデュア
ル・ポートＳＲＡＭメモリ・セルの提供に係わる。

【０００２】

【従来の技術】一般的なランダム・アクセス・メモリ
（ＲＡＭ）アーキテクチャは、メモリ・セルのアレーか
ら成る。各セルには１ビットの情報を記憶することがで
きる。アレーはメモリ・セルの行と列として配列され
る。各行はワード線とも呼ばれる。各列はビット線とも
呼ばれる。２^m行と２ⁿ列のこのようなアレーが含まれた
メモリ素子には、２^m・n ビットの情報を記憶することが
できる。このようなアレーの製造に１単位面積が必要で
あるとすると、このようなアレーのメモリ・セル密度
は、１単位面積当たり２^m・n となる。

【０００３】メモリ素子を必要とするシステムでは、メ
モリの記憶容量と動作速度が重要な属性である。システ
ム・スループットの点からは、メモリ素子のアクセス可
能度がもう１つの重要な属性である。記憶容量とは、メ
モリ素子が記憶できるデータの量を指す。動作速度と
は、メモリ素子がデータを記憶しまたは取り出すること
ができる速度を指す。アクセス可能度は、システムのア
ーキテクチャに大きく左右される。一般にシステム・ス
ループットは、複数のシステム装置がメモリ素子に直接
アクセスすることができれば向上する。システム・スル
ープットは、一般に、メモリに複数の装置が同時にアク
セスすることができればさらに向上する。

【０００４】メモリ素子には通例、１つまたは複数のメ
モリ・セル・アレーが含まれているため、メモリ素子の
記憶容量はメモリ・セルの大きさに大きく左右される。
構成要素の数が固定されているとすれば、セルの大きさ
は製造技術の進歩に従って変化するであろう。しかし、
メモリ・セルを小型化すれば、より高密度のメモリ・セ
ルを含むメモリセルの製造が可能になろう。セル面積が
縮小すれば、その縮小率に近い率でアレーのセル密度の
向上が可能となろう。

【０００５】したがって、たとえば他のセルの４０％の
面積を使用するセルの縮小率は２．５になる。したがっ
て、小型化されたセルのアレーのセル密度は、より大型
のセルのアレーのほぼ２．５倍になる。

【０００６】記憶容量はセル密度に直接関係する。メモ
リ・セルのアレーの単位面積が固定されているとすれ
ば、縮小率２．５によって、小型化されたセルで構成さ
れたメモリ素子の記憶容量は、より大型のセルで構成さ
れたメモリ素子の記憶容量の２．５倍にすることが可能
になる。

【０００７】システム・アクセス速度は、デュアル・ポ
ート・メモリ・アーキテクチャの使用により大幅に向上
させることができることが多い。デュアル・ポート・メ
モリは２つのアクセス・ポートを備えているため、メモ
リには複数のシステム装置が直接アクセスすることがで
きる。単一ポート・メモリは、１つのシステム装置にし
か接続することができないため、他のシステム装置はメ
モリにアクセスするためにポートを争奪しなければなら
ない。デュアル・ポート・アーキテクチャはメモリのポ
ートへのアクセスの争奪を減少させるため、複数のシス
テム装置への直接接続を可能にすることによって、通常
は全体のシステム・パフォーマンスが向上する。

【０００８】デュアル・ポート・メモリ・アーキテクチ
ャを利用したメモリ素子の例としては、デュアル・ポー
ト・スタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）と先入れ先出し（「ＦＩＦＯ」）バッファがあ
る。集積回路デュアル・ポート・メモリ素子には、デュ
アル・ポート・メモリ・セルのアレーを組み込むことが
できる。このような従来技術のデュアル・ポート・セル
の１つを図１に示す。

【０００９】従来のデュアル・ポート・メモリ・セルに
はいくつかの欠点がある。従来技術のデュアル・ポート
・メモリ・セルの１つの欠点は、セルのレイアウト・サ
イズが、同一の製造技術を用いて作製された単一ポート
・セルの約２倍ないし２．５倍であることである。従来
技術のデュアル・ポート・メモリ・セルのもう１つの欠
点は、セルの差動的性質のため、各ポートに１対のビッ
ト線が必要なことである。

【００１０】実用上、デュアル・ポート・メモリ素子の
効果を実現する他の方法は、デュアル・ポート・メモリ
素子内で単一ポート・メモリ・セルのアレーを使用する
方法である。このような従来技術の単一ポート・メモリ
・セルを図２に示す。この例では、メモリ素子のポート
は、メモリ・アレーへのアクセスを得る前に多重化され
る。したがって、２つの素子が、アレー内のメモリ・セ
ルのレベルではなく、素子レベルでアクセスを争奪す
る。

【００１１】

【発明が解決しようとする課題】多重化単一ポート・メ
モリ・セルの使用の１つの欠点は、より多数のメモリ・
セルを構成するために利用できるはずのスペースが、多
重化回路によって使われることである。さらに、単一ポ
ートセルにアクセスするための多重化機能は、デュアル
・ポート・メモリ・セルを使用する直接アクセス方法よ
りも低速である。その結果、一般にメモリ素子の動作速
度が遅くなる。メモリ・アクセスを頻繁に必要とする場
合、メモリの動作速度が遅くなるとシステム全体のスル
ープットに悪影響を及ぼすことになる。

【００１２】

【課題を解決するための手段】シングル・エンド・デュ
アル・ポート・メモリ・セルについて説明する。このメ
モリ・セルは、第１のポートおよび第２のポートから受
け取った１ビットのデータを記憶することができる。記
憶されたビットは、第１と第２のポートが同時に検出す
ることができる。

【００１３】このシングル・エンド・デュアル・ポート
・メモリ・セルは、一方のポートが読取り動作専用で他
方のポートが書込み動作専用になっている実施形態で使
用することができる。このような実施形態では、シング
ル・エンド・デュアル・ポート・メモリ・セルが、シン
グル・エンド・シンプレックス・デュアル・ポート・メ
モリ・セルとして機能し、ポートをそれぞれ読取り動作
または書込み動作専用に最適化することができる。

【００１４】本発明の他の目的、特徴、および利点は、
添付図面および以下の詳細な説明から明らかになろう。

【００１５】本発明について、例を用いて図解するが、
添付図面の図に限定されるものではない。図では同様の
参照符号は同様の要素を示す。

【００１６】

【発明の実施の形態】図３に、金属酸化膜半導体（ＭＯ
Ｓ）技術を用いて実施されたシングル・エンド・デュア
ル・ポート・スタティック・メモリ・セルの１つの実施
形態を示す回路図を図示する。図３のセル３００は、ス
タティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
セルである。デュアル・ポート・メモリ素子には、この
ようなセルのアレーを組み込むことができる。

【００１７】ＮＭＯＳトランジスタ３５０および３６０
が第１のポート３７０および第２のポート３８０のビッ
ト線３７２および３８２へのパス・ゲートとして機能す
る。

【００１８】１ビットのデータを記憶するためのラッチ
素子が、ＮＭＯＳトランジスタ３１０および３２０と、
ＰＭＯＳトランジスタ３３０および３４０によって形成
されている。図５に、図３のＰＭＯＳトランジスタ３３
０および３４０の代わりに抵抗負荷素子５３０および５
４０を使用する他の実施形態を示す。

【００１９】図３を参照すると、第１のポートはビット
線３７２およびワード線３７４に関連づけられている。
第１のポートのビット線３７２は、第１のポート３７０
からメモリ・セル３００に１ビットのデータを書き込む
ために使用される。第１のポートのビット線３７２は、
第１のポート３７０を介してメモり・セル３００から１
ビットの情報を読み出すためにも使用される。第１のポ
ートのワード線３７４は、第１のポート３７０を介した
読取り動作または書込み動作のために、メモリ・セル３
００を選択するために使用される。

【００２０】第２のポートも同様に動作する。第２のポ
ート３８０にはビット線３８２およびワード線３８４が
関連づけられている。第２のポートのビット線３８２
は、第２のポート３８０からメモリ・セル３００に１ビ
ットのデータを書き込むために使用される。第２のポー
トのビット線３８２は、第２のポート３８０を介してメ
モり・セル３００から１ビットの情報を読み取るために
も使用される。第２のポートのワード線３８４は、第２
のポート３８０を介した読取り動作または書込み動作を
行うために、メモリ・セル３００を選択するのに使用さ
れる。

【００２１】第１と第２のポートがメモリ・セルを共用
することができるようにするため、第１と第２の両方の
ポートが記憶のために同じ論理基盤を用いなければなら
ない。言い換えると、第１と第２のポートの両方が、正
論理方式か負論理方式のいずれか一方を使用しなければ
ならない。

【００２２】第１と第２の両方のポートによって同じ論
理方式が使用されるようにするために、ビット線（３７
２または３８２）の一方から供給されたデータを反転す
る必要がある。反転論理はメモリ・セル・レベルではな
く素子ポート・レベルで付加することができるため、メ
モリ・アレーの支持回路に反転論理を付加することによ
って、実質的な面積は消費されないはずである。図６
に、シングル・エンド・デュアル・ポート・メモリ・セ
ル６１０のアレーの支持回路６００の１つの実施形態
を、ブロック図形式で示す。たとえば、３２Ｋ×１ビッ
トのデュアル・ポート・メモリ素子では、両方の素子ポ
ートではなく一方の素子ポートに反転論理を付加するこ
とができる。図６で、右側のポート・データ入力バッフ
ァ６２２とポート出力バッファおよびパッドドライバ６
２４には、ポート・レベルでのデータ反転を行うための
反転論理を組み込むことができる。他の実施形態では、
反転データ入力ドライバ６３２と反転センス増幅器（Ｓ
ＡＭＰ）６３４を利用することもできる。これを、アレ
ー６１０の各メモリ・セルに必要な反転論理と対比され
たい。

【００２３】このような反転論理は一般に、前述のよう
に多重化単一ポート・セルを使用する従来のメモリ素子
の多重化回路と比べて高速であり、使用される面積も小
さくなる。

【００２４】特に明記のない限り、読取りと書込みの例
では、第１のポート３７０について正論理方式を用いる
ものとする。つまり、低論理レベルまたは「０」を表す
電圧よりも高い電圧によって高論理レベルすなわち
「１」を表す。ノード３５１の電圧レベルはセルの状態
を示す。したがって、この例では支持回路はビット線３
８２の信号を反転させる（ビット線３７２上の信号は反
転させない）。

【００２５】一般に、シングル・エンド単一ポート・メ
モリ・セルの読取りまたは書込みには、差動セルと対比
すると問題がある場合がある。図２を参照すると、書込
み動作時にはビット線２７２ａおよび２７２ｂを介して
差動メモリ・セル２００に１対の相補信号が送られる。
これによって、メモリ・セル２００は、セルの内容が記
憶する値と一致しないときに、確実に「フリップ」すな
わち状態を変えることができるようになる。たとえば、
「１」を記憶する場合、ビット線２７２ａは論理「１」
を伝送し、ビット線２７２ｂは論理「０」を伝送するこ
とになる。ワード線２７４が高レベルになると、セル２
００の一方が「押され」、他方が「引かれ」て、セルが
論理「１」を記憶するようになる。これは、書込み動作
時のセルの差動的性質またはデュアル・エンド的性質で
ある。それに対して、図３のシングル・エンド・セルを
参照すると、書込み動作時のセル３００での「押し」と
「引き」の組み合わせ動作の代わりに、一方または他方
のポートからの「押し」か「引き」かいずれか一方しか
ない。これは、各ポートに関連するビット線が１つしか
なく、ポートが互いに独立して動作することによる。セ
ル３００の書込み動作または読取り動作は単一のビット
線を使用して行われるため、他の技法を用いてメモり・
セル３００の状態を強制的に変え、記憶されている値が
保持されるようにしなければならない。これを行わない
と、セル３００は書込み動作中に書き込まれた値をラッ
チすることができなくなる可能性がある。

【００２６】差動メモリ・セルは一般に、電荷ポンプや
基準信号などの特別な支持回路を使用せずに、読取り動
作時にセル安定性を維持し、書込み動作時に値をラッチ
できるように構成される。通常の支持回路を使用する書
込み動作の場合、シングル・エンド・メモリ・セルは、
書き込まれた値をラッチすることができない可能性があ
る。図４に、従来技術のシングル・エンド単一ポート・
セルの１つの実施形態を示す。図４で、セル４００に書
き込まれた値をラッチすることができないのは、パス・
ゲート・トランジスタ４５０のコンダクタンス（高抵
抗）がトランジスタ４１０に比べて低いことによる。

【００２７】図２の従来技術の差動メモリ・セル２００
を参照すると、トランジスタ２１０のゲート幅／長さ比
とトランジスタ２５０のゲート幅／長さ比の比率は、約
１．５ないし２．０の範囲である。トランジスタ２２０
のゲート幅／長さ比とトランジスタ２６０のゲート幅／
長さ比の比率は、トランジスタ２５０のゲート幅／長さ
比とトランジスタ２１０のゲート幅／長さ比の比率とほ
ぼ同じである。パス・ゲート（すなわち２５０）の有効
幅／長さ比を上回るプルダウン素子またはラッチ素子
（すなわち２１０）の幅／長さ比を、メモリ・セルのベ
ータ比と呼ぶ。これを代数で表すと、セル２００の場合
は（Ｗ₂₁₀／Ｌ₂₁₀）／（Ｗ₂₅₀／Ｌ₂₅₀）に等しい。トラ
ンジスタ２１０および２５０が同じゲート長で構成され
ている場合、ベータ比は単純にゲート幅の比（すなわち
Ｗ₂₁₀／Ｗ₂₅₀）である。図２には２つのパス・ゲート
（２５０、２６０）と２つのプルダウン素子（２１０、
２２０）が図示されているが、セルは一般に対称になっ
ているため、セルにはベータ比が１つしかない。言い換
えると、負荷素子２４０と２３０の特性は同じであり、
トランジスタ２１０および２５０の幅、長さ、および動
作特性はそれぞれトランジスタ２２０および２６０と同
じである。したがって、従来技術のセル２００のベータ
比は一般に、１．５ないし２．０の範囲である。抵抗負
荷を使用する従来技術のセルのベータ比は、一般に２．
５ないし３．０の範囲である。言い換えると、抵抗負荷
を使用した場合、従来技術の差動セル２００では、トラ
ンジスタ２１０および２２０のゲート幅／長さ比は、最
大でそれぞれトランジスタ２５０および２６０の３倍ま
でである。図４のシングル・エンド・セル４００で１．
５ないし２．０のベータ比を用いると、書込み動作中に
セルに書き込まれた値を正常にラッチすることができな
くなる可能性がある。

【００２８】セル４００で値を正常にラッチできないと
いう問題を克服するための１つの方法は、ワード線ブー
スト回路を使用して書込み動作中にトランジスタ４５０
のコンダクタンスを増大させる（抵抗を小さくする）こ
とである。トランジスタ４５０のコンダクタンスを増大
させると、単一のビット線４７２を使用する書込み動作
が可能になる。ワード線４７４にＶｃｃを超える電圧を
加えると、トランジスタ４５０のコンダクタンスは増大
する。読取り動作時には、ワード線４７４に規定電圧
（たとえばＶｃｃ）が加えられ、セルは読取り動作のた
めに安定を保つ。

【００２９】他の方法は、メモリ・セル４００のベータ
比を、一般的な差動メモリ・セルのものから変える方法
である。たとえば、メモリ設計者は、入力パス・ゲート
・トランジスタ４５０のサイズを、４１０および４２０
のサイズの２倍にすることもできる。トランジスタ４５
０のサイズをトランジスタ４１０および４２０に対して
２倍にすることによって、メモリ設計者はメモリ・セル
のベータ比を約０．５まで小さくしたことになる。これ
によって、通常の支持回路と規定ワード線電圧（たとえ
ばＶｃｃ）を使用する書込み動作が可能になる。しか
し、パス・ゲート４５０の抵抗を下げると、一般に、メ
モリ・セルが読取り動作について不安定になる。言い換
えると、読取り動作によって、セルは記憶されている値
を失う。セルの安定性は、読取り動作時のパス・ゲート
・トランジスタ４５０のコンダクタンスを小さくするこ
とによって維持することができる。パス・ゲート・トラ
ンジスタ４５０のコンダクタンスは、読取り動作時にワ
ード線４７４上でＶｃｃより低い電圧を用いることによ
って小さくすることができる。

【００３０】シングル・エンド単一ポート・セル４００
の読取りまたは書取りの問題を克服するために適用され
るこれらの方法は、図３に示すシングル・エンド・デュ
アル・ポート・メモリ・セル３００にも拡大することが
できる。したがって、メモリ・セル設計者は、従来技術
の差動メモリ・セルと同様のベータ比を維持すること
も、より低いベータ比のセルを設計することもできる。
それに応じて、設計者は書込み動作または読取り動作の
ための支持回路を修正する必要がある。

【００３１】第１のポート３７０からメモリ・セル３０
０の読取り動作を実行するには、ワード線３７４を論理
高レベルに設定する。セル３００が従来技術の差動メモ
リ・セルと同様のベータ比を持つように設計する場合
は、ワード線電圧を約Ｖｃｃとする必要がある。セル３
００をより低いベータ比で設計する場合は、支持回路は
ワード線３７４の電圧としてＶｃｃより低い電圧を供給
する必要がある。これによって、ビット線パス・ゲート
・トランジスタ３５０がオンになり、セル３００からビ
ット線３７２にデータ・ビットを伝送できるようにな
る。第１のポートについて正論理方式を用いると仮定す
ると、セル３００に論理「１」が入っていれば、トラン
ジスタ３４０および３２０はオンになり、トランジスタ
３３０および３１０はオフになる。トランジスタ３４０
がオンでトランジスタ３１０がオフになっているため、
ビット線３７２にノード３５１からほぼＶｃｃの電圧が
加えられる。

【００３２】セル３００に論理「０」が入っている場
合、トランジスタ３１０および３３０はオンで、トラン
ジスタ３２０および３４０はオフである。トランジスタ
３１０がオンでトランジスタ３４０がオフであるため、
ビット線３７２にノード３５１からほぼＶｓｓの電圧が
加えられる。

【００３３】第２のポートから実行される読取り動作も
同様であるが、メモリ・セルが第１のポートについて正
論理として参照される点が異なる。第２のポート３８０
からセル３００の読取り動作を実行するには、ワード線
３８４を論理高レベルに設定する。これによって、ビッ
ト線パス・ゲート・トランジスタ３６０がオンになり、
セル３００からビット線３８２にデータ・ビットを伝送
できるようになる。第１のポートについて正論理方式を
用いると仮定すると、第１のポートから読取り動作を行
うときと同様に、セル３００に論理「１」が入っている
場合にトランジスタ３４０および３２０はオンになりト
ランジスタ３３０および３１０はオフになる。トランジ
スタ３２０がオンでトランジスタ３３０がオフであるた
め、ビット線３８２にほぼＶｓｓの電圧が加えられるこ
とになる。Ｖｓｓは論理「０」を表すので、メモリ・セ
ル３００の内容を正確に表すために、メモリ・アレーの
支持回路はビット線３８２からのデータを反転させなけ
ればならない。前述のように、反転論理をセル単位では
なく第２の装置ポートで備えることもできる。また他の
実施形態では、反転論理をビット線のグループなど、中
間レベルで利用することもできる。

【００３４】以下に、書込み動作を実行する１つの方式
を説明する。ポート３７０への書込み動作を実行するた
めに、ワード線３７４を論理高レベルに上げる。セル３
００を典型的な差動メモリ・セル・ベータ比を用いて設
計する場合、ワード線３７４の電圧は、Ｖｃｃを超える
必要がある。それ以外の場合は、セル３００をより小さ
いベータ比になるように設計する場合には、ワード線３
７４はほぼＶｃｃとなる。これによって、ビット線パス
・ゲート・トランジスタ３５０は十分なコンダクタンス
によってオンになることができ、書き込むデータ・ビッ
トをビット線３７２からセル３００に伝送することがで
きるようになる。セル３００に現在、論理レベル「０」
（ノード３５１の電圧はほぼＶｓｓ）が記憶されている
と仮定すれば、セル３００に論理レベル「１」を書き込
む場合、ビット線３７２上の論理「高」電圧によって、
ノード３５１の電圧が上がり始める。ノード３５１の電
圧が上がると、ＰＭＯＳトランジスタ３３０のコンダク
タンスが減少し、ＮＭＯＳトランジスタ３２０のコンダ
クタンスが増大する。これによってノード３６１の電圧
が下がる。ノード３６１の電圧が下がると、ＮＭＯＳト
ランジスタ３１０のコンダクタンスが減少し、ＰＭＯＳ
トランジスタ３４０のコンダクタンスが増大する。ＮＭ
ＯＳトランジスタ３１０のコンダクタンスが減少する
と、ノード３５１の電圧が上がる。したがって、正帰還
サイクルが確立され、その状態は、トランジスタ３１０
および３３０がオフになりトランジスタ３２０および３
４０がオンになるまで続き、ノード３５１がほぼＶｃｃ
の電圧レベルでラッチされる。同様に、ノード３６１は
ほぼＶｓｓの電圧レベルでラッチされる。この動作の前
にセルに「１」が記憶されていたとすれば、ノード３５
１は単にほぼＶｃｃのレベルを維持するだけである。セ
ルの直前の状態に関係なく、セル３００は今度は論理
「１」状態にラッチされ、ビット線３７２に加えられる
電圧はほぼＶｃｃになる。

【００３５】メモリ・セル３００へのこの書込み方法が
適切に機能するようにするには、パス・ゲート・トラン
ジスタ３５０の「オン」抵抗（ソース対ドレイン抵抗）
を３１０の「オン」抵抗より小さくなるようにする。同
じ関係は、パス・ゲート・トランジスタ３６０とトラン
ジスタ３２０の「オン」抵抗についても当てはまる。こ
れによって、典型的な支持回路とワード線電圧（Ｖｃ
ｃ）を使用したメモリ・セル３００への書込みが可能に
なる。他の実施形態では、標準差動メモリ・セルと同じ
ベータ比を維持することもできる。前述のように、これ
には書込み動作中にワード線３７４または３８４にＶｃ
ｃを超える電圧を加える支持回路が必要である。

【００３６】トランジスタ３３０および３４０（または
他の実施形態では抵抗負荷素子）は、メモリ設計者が決
めた漏れ制約を満たすと同時に、セル安定性を保証する
のに十分な大きさである。１つの実施形態として、それ
ぞれ、ＮＭＯＳトランジスタ３１０および３２０の「オ
ン」抵抗の約２倍の「オン」抵抗を持つＰＭＯＳトラン
ジスタ３４０および３３０が考えられる。図５に図示す
るような他の実施形態では、それぞれトランジスタ５１
０および５２０の「オン」抵抗の２倍の抵抗を持つ抵抗
負荷素子５４０および５３０を組み込むこともできる。

【００３７】図３に戻ると、ポート３７０に論理「０」
を書き込むプロセスは、論理「１」を書き込むプロセス
と同様である。ワード線３７４を論理高レベルに上げ
て、ビット線３７２からセル３００にデータ・ビットを
伝送できるようにする。メモリ・セル３００を典型的な
差動メモリ・セル・ベータ比を用いて設計する場合、ワ
ード線３７４電圧はＶｃｃを超える必要がある。そうで
はなく、より小さいベータ比を持つようにメモリ・セル
３００を設計する場合には、ワード線３７４電圧はほぼ
Ｖｃｃである。これによって、ビット線パス・ゲート・
トランジスタ３５０が十分なコンダクタンスによってオ
ンになり、書き込むデータ・ビットをビット線３７２か
らセル３００に伝送できるようになる。セル３００に現
在、論理レベル「１」が記憶されていると仮定すると
（ノード３５１の電圧はほぼＶｃｃ）、セル３００に論
理レベル「０」を書き込む場合、ビット線３７２上の論
理「低」電圧によってノード３５１の電圧が低下し始め
る。ノード３５１の電圧が下がると、ＰＭＯＳトランジ
スタ３３０のコンダクタンスが増大し、ＮＭＯＳトラン
ジスタ３２０のコンダクタンスが減少する。これによっ
てノード３６１の電圧が上がる。ノード３６１の電圧が
上がると、ＮＭＯＳトランジスタ３１０のコンダクタン
スが増大し、ＰＭＯＳトランジスタ３４０のコンダクタ
ンスが減少する。ＮＭＯＳトランジスタ３１０のコンダ
クタンスが増大するにつれて、ノード３５１の電圧は低
下する。したがって、正帰還サイクルが確立され、その
状態が、トランジスタ３１０および３３０がオンになり
トランジスタ３２０および３４０がオフになるまで維持
され、ノード３５１がほぼＶｓｓの電圧レベルでラッチ
される。同様に、ノード３６１はほぼＶｃｃの電圧レベ
ルでラッチされる。この動作の前にセルに「０」が記憶
されていたとすれば、ノード３５１は単にほぼＶｓｓの
レベルを維持することになる。セルの直前の状態に関係
なく、セル３００は今度は論理「０」状態にラッチさ
れ、ビット線３７２に加えられる電圧はほぼＶｓｓにな
る。

【００３８】ポート３８０への書込み動作を実行するプ
ロセスでは、ワード線３８４を論理高レベルに上げて、
ビット線３８２からセル３００にデータ・ビットを伝送
できるようにする必要がある。メモリ・セルがポート３
７０について正の論理に基づいているため、ポート３８
０に書き込むデータを反転させなければならない。たと
えば、メモリ素子の第２のポートに論理「１」を書き込
むときは、アレーの支持回路は信号を反転させて、セル
３００のポート３８０に論理「０」が提示されるように
しなければならない。セル３００に現在、論理レベル
「０」が記憶されていると仮定すると（ノード３６１の
電圧はほぼＶｃｃ）、ビット線３８２上の論理「低」電
圧によって、ノード３６１の電圧が下がり始める。この
時点から、セルはポート３７０に「１」が書き込まれた
場合と同様に動作する。ノード３６１の電圧が下がる
と、ＰＭＯＳトランジスタ３４０のコンダクタンスが増
大し、ＮＭＯＳトランジスタ３１０のコンダクタンスが
減少する。これによってノード３５１の電圧が上がる。
ノード３５１の電圧が上がると、ＮＭＯＳトランジスタ
３２０のコンダクタンスが増大し、ＰＭＯＳトランジス
タ３３０のコンダクタンスが減少する。ＮＭＯＳトラン
ジスタ３２０のコンダクタンスが増大すると、ノード３
６１の電圧が下がる。したがって、正帰還サイクルが確
立され、トランジスタ３１０および３３０がオフになり
トランジスタ３２０および３４０がオンになるまで続い
て、ノード３６１がほぼＶｓｓの電圧レベルでラッチさ
れる。同様に、ノード３５１はほぼＶｃｃの電圧レベル
でラッチされる。この動作の前にセルに「１」が記憶さ
れていた場合、ノード３６１は単にほぼＶｓｓのレベル
を維持することになる。セルの直前の状態に関係なく、
セル３００は今度は論理「１」状態にラッチされる。

【００３９】メモリ素子の第２のポートを使用して論理
「０」を記憶するためにポート３８０を使用する動作
も、支持回路によってデータ・ビットを反転し、ビット
線３８２によって論理「１」がセルに伝送されるように
することで同様に実行される。

【００４０】メモリ使用例によっては、一方のポートの
みへの書込みと、他方のポートからのみの読取りを必要
とする場合がある。その場合、ワード線に複数の電圧を
加えないように、シングル・エンド・デュアル・ポート
・メモリ・セルを最適化することができる。各ポートで
読取り動作と書込み動作が可能なデュアル・ポート・メ
モリ・セルを、デュプレックス・セルと呼ぶ。デュアル
・ポート・メモリ・セルに書込み専用のポートが１つと
読取り専用のポートが１つある場合は、シンプレックス
・セルと呼ぶ。一方のポートのみへの書込みと他方のポ
ートからのみの読取りを必要とするメモリ使用例として
は、入力バッファ、出力バッファ、先入れ先出しバッフ
ァ（ＦＩＦＯ）などがある。

【００４１】デュプレックス・デュアル・ポート・メモ
リ・セルでは、各ポートで書込み動作と読取り動作が行
われるため、各ポートに関連する素子についての対称性
が重要である。デュプレックス・セルに非対称を採用す
ると、各ポートの読取り能力または書込み能力に相違が
できる可能性がある。しかし、素子の非対称を採用する
ことによって、第１のポート３７０を書込み用に最適化
し、第２のポート３８０を読取り用に最適化することが
でき、それによってセル３００をシングル・エンド・シ
ンプレックス・デュアル・ポート・メモリ・セルとして
有効に使用することができるようになる。セル３００が
シングル・エンド・シンプレックス・デュアル・ポート
・メモリ・セルだとすれば、支持回路は各ポート・ワー
ド線に複数の電圧を加える必要はなくなる。

【００４２】シングル・エンド・シンプレックス・デュ
アル・ポート・メモリ・セルの場合、書込みポート・ト
ランジスタ３５０のサイズを意図的にトランジスタ３１
０より大きく（すなわち抵抗を小さく）する。より大き
なトランジスタ３５０を選定することによって、セル３
００は書込みポート３７０について不安定にし、それに
よって書込み動作のためのワード線３７４上のブースト
電圧（すなわちＶｃｃより高い電圧）が不要になる。

【００４３】同様に、読取りポート・トランジスタ３６
０のサイズを意図的にトランジスタ３２０よりも小さく
（すなわち抵抗を大きく）する。より小さいパス・ゲー
ト・トランジスタ（３６０）を選定することによって、
ワード線３８４上でＶｃｃより低い電圧を使用しなくて
も、ポート３８０は安定した読取りが行われるようにす
ることができる。

【００４４】ソース対ドレイン抵抗がトランジスタ・ゲ
ート幅と反比例する（固定ゲート長を前提として）た
め、高抵抗素子を可能な限り小さく作り、より小さい素
子のサイズを決めた後で低抵抗素子のサイズを選定する
ことができる。１つの実施形態では、トランジスタ３１
０、３３０、３４０、および３６０を、同じ素子形状寸
法（等しいゲート幅と等しいゲート長）を持つように選
定することができる。パス・ゲート３５０は、ＮＭＯＳ
トランジスタ３１０よりもかなり大きいゲート幅を持つ
ように選定する。それに対して、ＮＭＯＳトランジスタ
３２０は、パス・ゲート３６０よりもかなり大きいゲー
ト幅を持つように選定する。このように、０．５ミクロ
ンの最小形状寸法を可能にするプロセスを用いることに
よって、ＰＭＯＳトランジスタ３３０および３４０のゲ
ート幅を０．５ミクロン、ゲート長を０．５ミクロンと
することができる。読取り動作パス・ゲート３６０およ
びトランジスタ３１０は、ゲート幅を０．５ミクロン、
ゲート長を０．５ミクロンとすることができる。書込み
動作パス・ゲート３５０とトランジスタ３２０は、ゲー
ト幅を１．２ミクロン、ゲート長を０．５ミクロンとす
ることができる。この非対称性のため、セル３００の書
込みポートのベータ比と読取りポートのベータ比は等し
くなくなる。

【００４５】シングル・エンド・シンプレックス・デュ
アル・ポート・セル３００の場合、読取り動作はポート
３８０を介して行われる。ビット線３８２の電圧がＶｃ
ｃでノード３６１がほぼＶｓｓの値にラッチされている
ときに、セルを読取りポートについて安定に維持するた
め、トランジスタ３６０のソース対ドレイン抵抗は３２
０よりも大きい。したがって、ワード線３８４によって
パス・ゲート３６０が選択されているときに、ビット３
８２の電圧がほぼＶｃｃであっても、セルの内容は変化
しない（すなわちノード３６１はＶｓｓからＶｃｃに変
化しない）。しかし、ノード３６１がほぼＶｃｃの値に
ラッチされ、ビット線３８２の電圧がＶｓｓである場
合、パス・ゲート３６０はセル３００の状態が変化しな
いようにするのに十分な抵抗を持つことができない。こ
れは、ワード線３８４をオンにする前に読取りポート・
ビット線３８２にプリチャージしてＶｃｃになるように
することによって回避することができる。

【００４６】図３のシングル・エンド・デュアル・ポー
ト・メモリ・セルでは、ポート３７０と３８０の両方か
ら同時アクセスが可能になる。デュプレックス・セルと
して、このメモリ・セルは両方のポートからの同時読取
り操作が可能である。セル３００には、読取り動作を実
行する一方のポートと書込み動作を実行する他方のポー
トが同時にアクセスすることができる。

【００４７】セル３００は、各ポートが異なる値を書き
込もうとしたときには予測可能な動作を行わない可能性
があるが、シンプレックス・セルの場合には、これは問
題にはならない。また、一方のポートからの読取り動作
を実行すると同時に、他方のポートに書込み動作を実行
するときには、取り出された値が予想した値ではない場
合がある。しかし、この２つんの状況には、いくつかの
方法で対処することができる。１つの方法は、データが
正確でない可能性があるということを単に無視すること
である。もう１つの方法は、これらの状況での同時アク
セスをできないようにすることによって、このような支
持回路の競合を解決する方法である。

【００４８】図７に、シングル・エンド・シンプレック
ス・デュアル・ポート・メモリ・セルのアレーの支持回
路７００のブロック図を示す。この例では、反転シング
ル・エンド・センス増幅器７３４が素子レベルでのデー
タ反転を行う。データ反転には、素子読取りポート（出
力バッファおよびパッドドライバ７２４）が関連してい
る。ＦＩＦＯ構造では、ポインタによってＸ（行）アド
レスとＹ（列）アドレスを与えることができる。読取り
動作と書込み動作は、専用ポートでのみ排他的に行われ
るため、この図は図６の支持回路図ほど複雑ではない。

【００４９】図１、図２、および図３と比較すると、い
くつかの利点が明らかになるはずである。図１には、２
つのラッチ・トランジスタ（１１０、１２０）、４つの
ビット線パス・ゲート・トランジスタ（１３０、１４
０、１５０、１６０）、および２つの抵抗負荷（１６２
および１６４）を必要とする従来技術のデュアル・ポー
ト・メモリ・セル１００が図示されている。４つのビッ
ト線パス・ゲートによって、２つの別個の非同期ポート
１７０および１８０から、非同期読取り動作と書込み動
作を行うことができる。それに対して、図３に図示する
実施形態は、４つのラッチ・トランジスタと２つのパス
・ゲート・トランジスタしか必要としない。したがっ
て、デュアル・ポート・セル３００は、より少数のメモ
リ・セル構成要素でデュアル・ポート・セル１００の機
能を実現することができる。

【００５０】図１および図２の従来技術のセルと図３の
回路とのもう１つの相違は、図１および図２に示されて
いるのは差動またはデュアル・エンド・メモリ・セル
（１００および２００）であるが、図３に示されている
のはシングル・エンド・メモリ・セル３００であるとい
うことである。メモリ・セルの内容は、一般に、セルに
結合されたセンス増幅器によって検出される。図２にお
いて、メモリ・セルの状態はメモリ・セル２００によっ
てビット線２７２ａに提示される信号と２７２ｂに提示
される相補信号との差を測定することによって検出され
る。したがって、センス増幅器はビット線２７２ａと２
７２ｂとの間の電位差を測定することによって、従来技
術のメモリ・セルの内容を検出する。同様に、図１にお
いて、メモリ素子の状態は、ポート１７０の場合はビッ
ト線１７２ａと１７２ｂとの間の電位差を測定するか、
またはポート１８０の場合はビット線１８２ａと１８２
ｂとの間の電位差を測定することによって判断される。
しかし図３では、セル３００の状態は、メモリ・セルに
よって提示される他の相補信号（たとえば図１の相補ビ
ット線１７２ｂおよび１８２ｂまたは図２の２７２ｂ）
ではなく、ビット線３７２または３８２上で検知された
電位と基準電圧（たとえばＶｃｃ、Ｖｓｓ、または信号
用設置）とを比較することによって判断することができ
る。

【００５１】シングル・エンド・シンプレックス・デュ
アル・メモリ・セルを利用したメモリ素子は、（１）通
例は図１に示すようなデュアル・ポート・セルに付随す
るアクセス可能性をもたせることができると同時に、
（２）図２に示すような単一ポート・メモリセル構造で
構成されたメモリ素子の記憶容量を実現することができ
る。さらに、シンプレックス・セルは読取り動作と書込
み動作の両方のために最適化することができるため、メ
モリ設計者は複数のワード線電圧を加えるために必要な
支持回路の修正を行わなくても済む。

【００５２】以上、本発明について特定の実施形態を参
照しながら説明した。しかし、特許請求の範囲に記載さ
れている本発明のより広い精神および範囲から逸脱する
ことなく、本発明に様々な修正および変更を加えること
ができることは明らかであろう。したがって、本明細書
および図面は、限定的なものではなく例示的なものとみ
なされたい。

【図面の簡単な説明】

【図１】１つの従来技術の差動デュアル・ポート・メ
モリ・セルの配線略図である。

【図２】１つの従来技術の差動単一ポート・メモリ・
セルの配線略図である。

【図３】シングル・エンド・デュアル・ポート・メモ
リ・セルの配線略図である。

【図４】従来技術のシングル・エンド単一ポート・メ
モリ・セルの配線略図である。

【図５】シングル・エンド・デュアル・ポート・メモ
リ・セルの他の実施形態の図である。

【図６】シングル・エンド・デュアル・ポート・メモ
リ・セルのアレーの支持回路を示すブロック図である。

【図７】シングル・エンド・シンプレックス・デュア
ル・ポート・メモリ・セルのアレーの支持回路を示すブ
ロック図である。

【符号の説明】

１００、３００、４００セル１１０、１２０ラッチ・トランジスタ１３０、１４０、１５０、１６０、４５０パス・ゲー
ト・トランジスタ１６２、１６４抵抗負荷１７０、１８０ポート１７２ａ、１７２ｂ、２７２ａ、２７２ｂ、３７２、３
８２、４７２ビット線２００差動メモリ・セル２１０、２２０、２５０、２６０、３２０、４１０、４
２０、４３０トランジスタ２３０、２４０負荷素子２７４、３７４、３８４、４７４ワード線３１０、３５０、３６０ＮＭＯＳトランジスタ３３０、３４０ＰＭＯＳトランジスタ３５１、３６１ノード３７０第１のポート３８０第２のポート５３０、５４０抵抗負荷素子６００、７００支持回路６１０シングル・エンド・デュアル・ポート・メモリ
・セルのアレー６２２データ入力バッファ６２４、７２４パッドドライバ６３４反転センス増幅器７３４反転シングル・エンド・センス増幅器

───────────────────────────────────────────────────── フロントページの続き (72)発明者リチャード・ケイ・チョウアメリカ合衆国 94086 カリフォルニア州・サニーヴェイル・シーサルコート・ 1017 (72)発明者アンドリュー・エル・ホーキンズアメリカ合衆国 39759 ミシシッピ州・スタークヴィル・クォーターホースレイン・18

Claims

【特許請求の範囲】

【請求項１】第１および第２のポートを備え、第１の
ポートから受け取ったデータのビットを記憶することが
でき、同時に第２のポートが記憶されているビットを検
出することができるシングル・エンド・シンプレックス
・デュアル・ポート・メモリセル。
【請求項２】ａ）第１の端子が第１の電圧レベルを受
け取れるように結合されている第１のタイプの第１のト
ランジスタと、ｂ）第１の端子が第１のトランジスタの第１の端子に結
合され、第２の端子が第１のトランジスタのゲートに結
合され、ゲートが第１のトランジスタの第２の端子に結
合されている第１のタイプの第２のトランジスタと、ｃ）第１の端子が第２の電圧レベルを受け取れるように
結合され、第２の端子が第１のトランジスタの第２の端
子に結合されている第１の負荷素子と、ｄ）第１の端子が第２の電圧レベルを受け取れるように
結合され、第２の端子が第２のトランジスタの第２の端
子に結合されている第２の負荷素子と、ｅ）第１の端子が第１のトランジスタの第２の端子に結
合され、第２の端子が第１のポートを形成している第１
のパス・ゲート・トランジスタと、ｆ）第１の端子が第２のトランジスタの第２の端子に結
合され、第２の端子が第２のポートを形成している第２
のパス・ゲート・トランジスタとをさらに備える請求項
１に記載のメモリ・セル。
【請求項３】ａ）第１の素子ポートと、ｂ）第２の素子ポートと、ｃ）第１の素子ポートから受け取ったデータのビットを
アレーの選択されたメモリ・セルに記憶することがで
き、第２の素子ポートがアレーの選択されたメモリ・セ
ル内に記憶されているビットを検出することができる、
第１および第２の素子ポートに結合されたシングル・エ
ンド・シンプレックス・デュアル・ポート・メモリ・セ
ルのアレーとを備えるシンプレックス・デュアル・ポー
ト・メモリ素子。
【請求項４】ａ）第１の端子が第１の電圧レベルを受
け取れるように結合されている第１のタイプの第１のト
ランジスタと、ｂ）第１の端子が第１のトランジスタの第１の端子に結
合され、第２の端子が第１のトランジスタのゲートに結
合され、ゲートが第１のトランジスタの第２の端子に結
合されている第１のタイプの第２のトランジスタと、ｃ）第１の端子が第２の電圧レベルを受け取れるように
結合され、第２の端子が第１のトランジスタの第２の端
子に結合されている第１の負荷素子と、ｄ）第１の端子が第２の電圧レベルを受け取れるように
結合され、第２の端子が第２のトランジスタの第２の端
子に結合されている第２の負荷素子と、ｅ）第１の端子が第１のトランジスタの第２の端子に結
合され、第２の端子が第１のポート・ビット線に結合さ
れた第１のポートを形成し、ゲートが第１のポート・ワ
ード線に結合され、第１のトランジスタのゲートの幅対
長さの比を第１のパス・ゲート・トランジスタのゲート
の幅対長さの比で割ることによって決まる第１の数が
１．５未満となるように第１のパス・ゲート・トランジ
スタおよび第１のトランジスタを選定した第１のパス・
ゲート・トランジスタと、ｆ）第１の端子が第２のトランジスタの第２の端子に結
合され、第２の端子が第２のポート・ビット線に結合さ
れた第２のポートを形成し、ゲートが第２のポート・ワ
ード線に結合され、第２のトランジスタのゲートの幅対
長さの比を第２のパス・ゲート・トランジスタのゲート
の幅対長さの比で割ることによって決まる第２の数が約
１．５と４．０の間の範囲になるように第２のパス・ゲ
ート・トランジスタおよび第２のトランジスタを選定し
た第２のパス・ゲート・トランジスタとを備えるメモリ
・セル。