JPH08236697A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08236697A JPH08236697A JP3501395A JP3501395A JPH08236697A JP H08236697 A JPH08236697 A JP H08236697A JP 3501395 A JP3501395 A JP 3501395A JP 3501395 A JP3501395 A JP 3501395A JP H08236697 A JPH08236697 A JP H08236697A
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Abstract
(57)【要約】
【構成】 第１の下部電極５と第１の上部電極９とから
なる第１のキャパシタと、第２の下部電極６と第２の上
部電極１０とからなる第２のキャパシタとを有し、且
つ、第１の上部電極９の一部が第２の下部電極６と対向
し、且つ、電気的に接続されており、第２の上部電極１
０の一部が第１の下部電極５と対向し、且つ電気的に接
続されている。 【効果】 配線とキャパシタとのコンタクトホールはオ
ーミックコンタクトの取りやすい上下電極のいずれか一
方に開口すればよいので、工程数の追加を必要としな
い。また、メタル配線を用いないため、キャパシタ上の
配線のレイアウトの自由度を損なうことはない。
なる第１のキャパシタと、第２の下部電極６と第２の上
部電極１０とからなる第２のキャパシタとを有し、且
つ、第１の上部電極９の一部が第２の下部電極６と対向
し、且つ、電気的に接続されており、第２の上部電極１
０の一部が第１の下部電極５と対向し、且つ電気的に接
続されている。 【効果】 配線とキャパシタとのコンタクトホールはオ
ーミックコンタクトの取りやすい上下電極のいずれか一
方に開口すればよいので、工程数の追加を必要としな
い。また、メタル配線を用いないため、キャパシタ上の
配線のレイアウトの自由度を損なうことはない。
Description
【０００１】
【産業上の利用分野】本発明は、同一基板上に高精度の
キャパシタを有する半導体装置及びその製造方法に関す
るものである。
キャパシタを有する半導体装置及びその製造方法に関す
るものである。
【０００２】
【従来の技術】現在、多機能ＬＳＩの需要増加に伴い、
高精度キャパシタをオンチップ化したＣＭＯＳの開発が
進んでいる。特に、このキヤパシタの精度は、Ａ／Ｄ
（また、Ｄ／Ａ）コンバータや、スイッチド・キャパシ
タ・フィルタ回路等には重要な要素である。
高精度キャパシタをオンチップ化したＣＭＯＳの開発が
進んでいる。特に、このキヤパシタの精度は、Ａ／Ｄ
（また、Ｄ／Ａ）コンバータや、スイッチド・キャパシ
タ・フィルタ回路等には重要な要素である。
【０００３】理想的なキャパシタとは、絶対値のバラツ
キ、電圧変動率、相対誤差が小さく、単位面積当たりの
キャパシタンスが大きく、外来ノイズの影響を受けにく
いものである。このうち、絶対値のバラツキ、相対誤差
については、加工精度（誘電体膜厚制御、パターニング
精度）にて決まるファクターである。
キ、電圧変動率、相対誤差が小さく、単位面積当たりの
キャパシタンスが大きく、外来ノイズの影響を受けにく
いものである。このうち、絶対値のバラツキ、相対誤差
については、加工精度（誘電体膜厚制御、パターニング
精度）にて決まるファクターである。
【０００４】以下、従来のキャパシタを有する半導体装
置について説明する。
置について説明する。
【０００５】図５（ａ）においては、半導体基板２１表
面にＮ+型の不純物拡散領域２２が形成されており、こ
の不純物拡散領域２２を下部電極とし、シリコン酸化
膜、シリコン窒化膜等から成るキャパシタの誘電体膜２
３を介して、Ｎ+型のポリシリコン膜２４を上部電極と
してキャパシタを構成している。また、図５（ｂ）にお
いては、シリコン酸化膜等の絶縁膜２５上にＮ+型のポ
リシリコン膜２６を下部電極とし、シリコン酸化膜、シ
リコン窒化膜等の誘電体膜２３を介して、Ｎ+型のポリ
シリコン膜２４を上部電極としてキャパシタを構成して
いる。
面にＮ+型の不純物拡散領域２２が形成されており、こ
の不純物拡散領域２２を下部電極とし、シリコン酸化
膜、シリコン窒化膜等から成るキャパシタの誘電体膜２
３を介して、Ｎ+型のポリシリコン膜２４を上部電極と
してキャパシタを構成している。また、図５（ｂ）にお
いては、シリコン酸化膜等の絶縁膜２５上にＮ+型のポ
リシリコン膜２６を下部電極とし、シリコン酸化膜、シ
リコン窒化膜等の誘電体膜２３を介して、Ｎ+型のポリ
シリコン膜２４を上部電極としてキャパシタを構成して
いる。
【０００６】キャパシタを上記構成とした場合、上部電
極及び下部電極となる不純物拡散層及びポリシリコン膜
の不純物濃度を高濃度化すること、上下電極の不純物濃
度差を小さくすること、誘電体膜の膜厚を厚くすること
により、キャパシタの電圧変動率を小さく抑えることが
できる。
極及び下部電極となる不純物拡散層及びポリシリコン膜
の不純物濃度を高濃度化すること、上下電極の不純物濃
度差を小さくすること、誘電体膜の膜厚を厚くすること
により、キャパシタの電圧変動率を小さく抑えることが
できる。
【０００７】また、キャパシタの電圧変動率を小さく抑
える他の技術として、図６（ａ）に示すように、２つの
キャパシタを用いて、一方のキャパシタの上部電極と他
方のキャパシタの下部電極とを接続し、且つ一方のキャ
パシタの下部電極と他方のキャパシタの上部電極とを接
続する方法がある。
える他の技術として、図６（ａ）に示すように、２つの
キャパシタを用いて、一方のキャパシタの上部電極と他
方のキャパシタの下部電極とを接続し、且つ一方のキャ
パシタの下部電極と他方のキャパシタの上部電極とを接
続する方法がある。
【０００８】更に、該方法に関して、図８に示すよう
に、２つのトランジスタのゲート容量の合成容量の電圧
に対する変動を抑制する技術として、一方のソース／ド
レイン領域と他方のゲート電極とを電気的に接続し、一
方のソース／ドレイン領域と他方のゲート電極とを電気
的に接続する構造が特開平５−１５２５１１号公報に開
示されている。図８（ｂ）に示すように、第１のトラン
ジスタのゲート容量をＣ1とし、第２のトランジスタの
ゲート容量をＣ2とし、それらの合成容量をＣ12として
いる。尚、Ｃ0は第１の端子３７ａ及び第２の端子３７
ｂが０ボルトのときの容量である。
に、２つのトランジスタのゲート容量の合成容量の電圧
に対する変動を抑制する技術として、一方のソース／ド
レイン領域と他方のゲート電極とを電気的に接続し、一
方のソース／ドレイン領域と他方のゲート電極とを電気
的に接続する構造が特開平５−１５２５１１号公報に開
示されている。図８（ｂ）に示すように、第１のトラン
ジスタのゲート容量をＣ1とし、第２のトランジスタの
ゲート容量をＣ2とし、それらの合成容量をＣ12として
いる。尚、Ｃ0は第１の端子３７ａ及び第２の端子３７
ｂが０ボルトのときの容量である。
【０００９】図８（ｂ）において、第１のトランジスタ
のゲート容量Ｃ1が大きくなる電圧が第１・第２端子間
に印加されると第２のトランジスタのゲート容量Ｃ2は
小さくなり、逆に、ゲート容量Ｃ1が小さくなる第１・
第２端子間に印加されるとゲート容量Ｃ2は大きくな
る。従って、容量変動が小さくなるので、電圧変動率も
小さくなる。
のゲート容量Ｃ1が大きくなる電圧が第１・第２端子間
に印加されると第２のトランジスタのゲート容量Ｃ2は
小さくなり、逆に、ゲート容量Ｃ1が小さくなる第１・
第２端子間に印加されるとゲート容量Ｃ2は大きくな
る。従って、容量変動が小さくなるので、電圧変動率も
小さくなる。
【００１０】尚、図８（ａ）において、３１はＰ-型の
半導体基板、３２はＮ-ウエル、３３ａは第１のトラン
ジスタのソース／ドレイン領域、３３ｂは第２のトラン
ジスタのソース／ドレイン領域、３４はＰ-不純物領
域、３５ａは第１のトランジスタのゲート絶縁膜、３５
ｂは第２のトランジスタのゲート絶縁膜、３６ａは第１
のトランジスタのゲート電極、３６ｂは第２のトランジ
スタのゲート電極、３７ａは第１の端子、３７ｂは第２
の端子を示す。
半導体基板、３２はＮ-ウエル、３３ａは第１のトラン
ジスタのソース／ドレイン領域、３３ｂは第２のトラン
ジスタのソース／ドレイン領域、３４はＰ-不純物領
域、３５ａは第１のトランジスタのゲート絶縁膜、３５
ｂは第２のトランジスタのゲート絶縁膜、３６ａは第１
のトランジスタのゲート電極、３６ｂは第２のトランジ
スタのゲート電極、３７ａは第１の端子、３７ｂは第２
の端子を示す。
【００１１】
【発明が解決しようとする課題】しかしながら、従来、
図６（ａ）に示す構成を用いた場合、図６（ｂ）に示す
ように、上部電極及び下部電極をメタル配線で相互連結
していたが、図７に示すように、この場合、メタル配線
はキャパシタ上面の大部分を占有し、配線のレイアウト
の自由度が制限される。
図６（ａ）に示す構成を用いた場合、図６（ｂ）に示す
ように、上部電極及び下部電極をメタル配線で相互連結
していたが、図７に示すように、この場合、メタル配線
はキャパシタ上面の大部分を占有し、配線のレイアウト
の自由度が制限される。
【００１２】また、少なくとも上部電極及び下部電極の
いずれかはゲート電極と同一工程でポリシリコンにより
形成されが、その際に、ポリシリコン中の不純物濃度を
高くすれば、その上に形成される高融点金属との接着性
が弱くなるので、ポリシリコン中の不純物濃度を高くす
ることができない。
いずれかはゲート電極と同一工程でポリシリコンにより
形成されが、その際に、ポリシリコン中の不純物濃度を
高くすれば、その上に形成される高融点金属との接着性
が弱くなるので、ポリシリコン中の不純物濃度を高くす
ることができない。
【００１３】したがって、オーミックコンタクトを取る
ために上部電極及び下部電極の両方ともに高融点金属を
積層するか、配線とキャパシタの電極とのコンタクト部
にＮ型不純物を高濃度にドープする必要があり、工程数
が増加する。
ために上部電極及び下部電極の両方ともに高融点金属を
積層するか、配線とキャパシタの電極とのコンタクト部
にＮ型不純物を高濃度にドープする必要があり、工程数
が増加する。
【００１４】本発明は、上記問題点に鑑み、工程数を増
やすことなく、２つのキャパシタを用いて、一方のキャ
パシタの上部電極と他方のキャパシタの下部電極とを接
続し、且つ一方のキャパシタの下部電極と他方のキャパ
シタの上部電極とを接続する技術を提供することを目的
とする。
やすことなく、２つのキャパシタを用いて、一方のキャ
パシタの上部電極と他方のキャパシタの下部電極とを接
続し、且つ一方のキャパシタの下部電極と他方のキャパ
シタの上部電極とを接続する技術を提供することを目的
とする。
【００１５】
【課題を解決するための手段】請求項１記載の半導体装
置は、第１の下部電極と第１の上部電極とからなる第１
のキャパシタと、第２の下部電極と第２の上部電極とか
らなる第２のキャパシタとを有し、且つ、上記第１の上
部電極の一部が上記第２の下部電極と対向し、電気的に
接続されており、且つ、上記第２の上部電極の一部が上
記第１の下部電極と対向し、電気的に接続されており、
且つ、上記第１の上部電極と第１の下部電極との対向面
積と上記第２の上部電極と上記第２の下部電極との対向
面積とが等しいことを特徴とするものである。
置は、第１の下部電極と第１の上部電極とからなる第１
のキャパシタと、第２の下部電極と第２の上部電極とか
らなる第２のキャパシタとを有し、且つ、上記第１の上
部電極の一部が上記第２の下部電極と対向し、電気的に
接続されており、且つ、上記第２の上部電極の一部が上
記第１の下部電極と対向し、電気的に接続されており、
且つ、上記第１の上部電極と第１の下部電極との対向面
積と上記第２の上部電極と上記第２の下部電極との対向
面積とが等しいことを特徴とするものである。
【００１６】また、請求項２記載の半導体装置は、第１
の下部電極及び第１の上部電極が同じ導電型であり、第
２の下部電極及び第２の上部電極が同じ導電型であり、
上記第１の下部電極及び第１の上部電極の導電型が上記
第２の下部電極及び第２の上部電極の導電型と異なるこ
とを特徴とする、請求項１記載の半導体装置である。
の下部電極及び第１の上部電極が同じ導電型であり、第
２の下部電極及び第２の上部電極が同じ導電型であり、
上記第１の下部電極及び第１の上部電極の導電型が上記
第２の下部電極及び第２の上部電極の導電型と異なるこ
とを特徴とする、請求項１記載の半導体装置である。
【００１７】
【作用】上記構成とすることにより、上部電極と下部電
極との電気的接続にメタル配線を用いないため、キャパ
シタ上の配線のレイアウトの自由度を損なうことはな
い。また、配線とキャパシタとのコンタクトホールはオ
ーミックコンタクトの取りやすい上部電極又は下部電極
のいずれか一方に開口すればよいので、コンタクト部に
不純物を高濃度にドープする等の工程数の追加を必要と
しない。
極との電気的接続にメタル配線を用いないため、キャパ
シタ上の配線のレイアウトの自由度を損なうことはな
い。また、配線とキャパシタとのコンタクトホールはオ
ーミックコンタクトの取りやすい上部電極又は下部電極
のいずれか一方に開口すればよいので、コンタクト部に
不純物を高濃度にドープする等の工程数の追加を必要と
しない。
【００１８】
【実施例】以下、一実施例に基づいて本発明について詳
細に説明する。
細に説明する。
【００１９】図１（ａ）は本発明の一実施例の平面図で
あり、同（ｂ）は同（ａ）におけるＸ−Ｘ断面図であ
り、同（ｃ）は同（ａ）におけるＹ−Ｙ断面図であり、
図２は（ａ）は本発明の実施例の配線の第１のレイアウ
トを示す図であり、同（ｂ）は同第２のレイアウトを示
す図であり、図３は本発明の実施例の第１の製造工程図
であり、図４は本発明の実施例の第２の製造工程図であ
る。
あり、同（ｂ）は同（ａ）におけるＸ−Ｘ断面図であ
り、同（ｃ）は同（ａ）におけるＹ−Ｙ断面図であり、
図２は（ａ）は本発明の実施例の配線の第１のレイアウ
トを示す図であり、同（ｂ）は同第２のレイアウトを示
す図であり、図３は本発明の実施例の第１の製造工程図
であり、図４は本発明の実施例の第２の製造工程図であ
る。
【００２０】図１乃至図４において、１はシリコン基
板、２は素子分離膜、３はゲート酸化膜、４はゲート電
極、５は第１の下部電極、６は第２の下部電極、７は誘
電体膜であるシリコン酸化膜、８ａは上部電極と下部電
極とのコンタクトホール、８ｂは配線と上部電極又は下
部電極とのコンタクトホール、９は第１の上部電極、１
０は第２の上部電極、１１はサイドウォール、１２はソ
ース／ドレイン領域、１３は層間絶縁膜、１４は配線、
１５は不純物拡散領域、１６は絶縁膜である。
板、２は素子分離膜、３はゲート酸化膜、４はゲート電
極、５は第１の下部電極、６は第２の下部電極、７は誘
電体膜であるシリコン酸化膜、８ａは上部電極と下部電
極とのコンタクトホール、８ｂは配線と上部電極又は下
部電極とのコンタクトホール、９は第１の上部電極、１
０は第２の上部電極、１１はサイドウォール、１２はソ
ース／ドレイン領域、１３は層間絶縁膜、１４は配線、
１５は不純物拡散領域、１６は絶縁膜である。
【００２１】本発明は、図１（ａ）、（ｂ）、（ｃ）に
示すように、２つのキャパシタにおける、誘電体膜にコ
ンタクトホールを設け、互いに上部電極の一部を他方の
下部電極上まで形成し、これら一方の上部電極と他方の
下部電極とを電気的に接続することを特徴とするもので
ある。これにより、図２に示すように、キャパシタ上に
形成される配線のレイアウトは、図７に示す従来のキャ
パシタ上に形成される配線のレイアウトよりも自由度が
向上する。
示すように、２つのキャパシタにおける、誘電体膜にコ
ンタクトホールを設け、互いに上部電極の一部を他方の
下部電極上まで形成し、これら一方の上部電極と他方の
下部電極とを電気的に接続することを特徴とするもので
ある。これにより、図２に示すように、キャパシタ上に
形成される配線のレイアウトは、図７に示す従来のキャ
パシタ上に形成される配線のレイアウトよりも自由度が
向上する。
【００２２】以下に、図３を用いて、本発明の実施例の
半導体装置の製造工程を説明する。
半導体装置の製造工程を説明する。
【００２３】まず、不純物濃度が１×１０15ｉｏｎｓ／
ｃｍ3である、Ｐ型のシリコン基板１上に、素子分離膜
２を形成し、活性化領域を分離する。
ｃｍ3である、Ｐ型のシリコン基板１上に、素子分離膜
２を形成し、活性化領域を分離する。
【００２４】次に、活性化領域にしきい値調整用のイオ
ン注入を行った後、膜厚が１０〜２０ｎｍ程度のゲート
酸化膜３を設ける。次に、全面に第１の下部電極５及び
第２の下部電極６となるＮ+型のポリシリコン膜を成長
させ、所望の形状にパターニングを行い、これをキャパ
シタの第１の下部電極５、第２の下部電極６及びＭＯＳ
トランジスタのゲート電極４とする（図３（ａ））。
尚、この際、Ｎ+型のポリシリコン膜上にタングステン
シリサイドを積層してもよい。
ン注入を行った後、膜厚が１０〜２０ｎｍ程度のゲート
酸化膜３を設ける。次に、全面に第１の下部電極５及び
第２の下部電極６となるＮ+型のポリシリコン膜を成長
させ、所望の形状にパターニングを行い、これをキャパ
シタの第１の下部電極５、第２の下部電極６及びＭＯＳ
トランジスタのゲート電極４とする（図３（ａ））。
尚、この際、Ｎ+型のポリシリコン膜上にタングステン
シリサイドを積層してもよい。
【００２５】次に、全面に膜厚が１００ｎｍ程度の誘電
体膜となるシリコン酸化膜７を堆積させ、所定のパター
ンにて下部電極と上部電極とのコンタクトホール８ａを
形成する（図３（ｂ））。
体膜となるシリコン酸化膜７を堆積させ、所定のパター
ンにて下部電極と上部電極とのコンタクトホール８ａを
形成する（図３（ｂ））。
【００２６】次に、全面に膜厚が約２００ｎｍ程度のＮ
+型のポリシリコン膜を堆積させ、パターニングし、第
１の上部電極９及び第２の上部電極１０を形成する（図
３（ｃ））。この際、２つのキャパシタは第１の上部電
極９は上部電極材料であるＮ+型のポリシリコンによっ
て、第２の下部電極６と電気的に接続され、第２の上部
電極１０は同様に第１の下部電極５と電気的に接続さ
れ、第１の上部電極９と第１の下部電極５との対向面積
は第２の上部電極１０と第２の下部電極６との対向面積
に等しくなるようにする。また、第１の上部電極９と第
２の上部電極１０の形状がともに対称形状であれば、リ
ソグラフィ工程においてマスクずれがあっても問題を生
じない。
+型のポリシリコン膜を堆積させ、パターニングし、第
１の上部電極９及び第２の上部電極１０を形成する（図
３（ｃ））。この際、２つのキャパシタは第１の上部電
極９は上部電極材料であるＮ+型のポリシリコンによっ
て、第２の下部電極６と電気的に接続され、第２の上部
電極１０は同様に第１の下部電極５と電気的に接続さ
れ、第１の上部電極９と第１の下部電極５との対向面積
は第２の上部電極１０と第２の下部電極６との対向面積
に等しくなるようにする。また、第１の上部電極９と第
２の上部電極１０の形状がともに対称形状であれば、リ
ソグラフィ工程においてマスクずれがあっても問題を生
じない。
【００２７】次に、従来技術を用いて、ＭＯＳトランジ
スタのソース／ドレイン領域１２を形成し、層間絶縁膜
１３を形成する。その後、配線と上部電極又は下部電極
とのコンタクトホール８ｂを開口し、配線１４を形成す
る（図３（ｄ））。尚、上記実施例では、２つのキャパ
シタとも下部電極と上部電極のポリシリコン膜はＮ+型
であるが、一方のキャパシタの上下電極をＰ+型として
もよい。
スタのソース／ドレイン領域１２を形成し、層間絶縁膜
１３を形成する。その後、配線と上部電極又は下部電極
とのコンタクトホール８ｂを開口し、配線１４を形成す
る（図３（ｄ））。尚、上記実施例では、２つのキャパ
シタとも下部電極と上部電極のポリシリコン膜はＮ+型
であるが、一方のキャパシタの上下電極をＰ+型として
もよい。
【００２８】従来、Ｐチャネルトランジスタ及びＮチャ
ネルトランジスタ共にゲート電極はＮ+型ゲート電極と
していたが、トランジスタサイズの微細化に伴い、Ｐチ
ャネルトランジスタにはＰ+型のゲート電極を用いるこ
とにより、より高速化を図ることができ、本発明によ
り、ＮチャネルトランジスタにはＮ+型のゲート電極を
用い、ＰチャネルトランジスタにはＰ+型のゲート電極
を用いることができる。
ネルトランジスタ共にゲート電極はＮ+型ゲート電極と
していたが、トランジスタサイズの微細化に伴い、Ｐチ
ャネルトランジスタにはＰ+型のゲート電極を用いるこ
とにより、より高速化を図ることができ、本発明によ
り、ＮチャネルトランジスタにはＮ+型のゲート電極を
用い、ＰチャネルトランジスタにはＰ+型のゲート電極
を用いることができる。
【００２９】次に、図４を用いて、シリコン基板中の拡
散層を下部電極とし、ポリシリコン膜を上部電極とする
キャパシタを形成する場合について説明する。
散層を下部電極とし、ポリシリコン膜を上部電極とする
キャパシタを形成する場合について説明する。
【００３０】まず、不純物濃度が１×１０15ｉｏｎｓ／
ｃｍ3である、Ｐ型のシリコン基板１上に、素子分離膜
２を形成し、活性化領域を分離する。
ｃｍ3である、Ｐ型のシリコン基板１上に、素子分離膜
２を形成し、活性化領域を分離する。
【００３１】次に、活性化領域にしきい値調整用のイオ
ン注入を行った後、キャパシタとなる活性領域にＮ+不
純物、例えば、ヒ素を８０ｋｅＶで、ドーズ量を１×１
０15ｉｏｎｓ／ｃｍ2でイオン注入を行い、８００℃、
１２００ｍｉｎの条件でアニールを行い、キャパシタの
下部電極となる不純物拡散層１５を形成し、次に、膜厚
が１０〜２０ｎｍのゲート絶縁膜を形成する（図４
（ａ））。
ン注入を行った後、キャパシタとなる活性領域にＮ+不
純物、例えば、ヒ素を８０ｋｅＶで、ドーズ量を１×１
０15ｉｏｎｓ／ｃｍ2でイオン注入を行い、８００℃、
１２００ｍｉｎの条件でアニールを行い、キャパシタの
下部電極となる不純物拡散層１５を形成し、次に、膜厚
が１０〜２０ｎｍのゲート絶縁膜を形成する（図４
（ａ））。
【００３２】その後、キャパシタの上部電極とのコンタ
クトホール８ａを形成する（図４（ｂ））。
クトホール８ａを形成する（図４（ｂ））。
【００３３】次に、全面に膜厚が約２００ｎｍ程度のＮ
+型のポリシリコン膜を堆積させ、パターニングし、第
１の上部電極９及び第２の上部電極１０を形成する（図
４（ｃ））。この際、２つのキャパシタは図３に示す実
施例と同様の形状となる。
+型のポリシリコン膜を堆積させ、パターニングし、第
１の上部電極９及び第２の上部電極１０を形成する（図
４（ｃ））。この際、２つのキャパシタは図３に示す実
施例と同様の形状となる。
【００３４】次に、従来技術を用いて、ＭＯＳトランジ
スタのソース／ドレイン領域１２を形成し、層間絶縁膜
を形成する。その後、配線と上部電極又は下部電極との
コンタクトホール８ｂを開口し、配線１４を形成する
（図４（ｄ））。
スタのソース／ドレイン領域１２を形成し、層間絶縁膜
を形成する。その後、配線と上部電極又は下部電極との
コンタクトホール８ｂを開口し、配線１４を形成する
（図４（ｄ））。
【００３５】
【発明の効果】以上詳細に説明したように、本発明を用
いることにより、キャパシタの電圧変動率を抑える手段
として、２つのキャパシタを用いて、一方のキャパシタ
の上部電極と他方のキャパシタの下部電極とを接続し、
且つ一方のキャパシタの下部電極と他方のキャパシタの
上部電極とを接続する方法を用いる際、上部電極と下部
電極との電気的接続にメタル配線を用いないため、キャ
パシタ上の配線のレイアウトの自由度を損なうことはな
い。
いることにより、キャパシタの電圧変動率を抑える手段
として、２つのキャパシタを用いて、一方のキャパシタ
の上部電極と他方のキャパシタの下部電極とを接続し、
且つ一方のキャパシタの下部電極と他方のキャパシタの
上部電極とを接続する方法を用いる際、上部電極と下部
電極との電気的接続にメタル配線を用いないため、キャ
パシタ上の配線のレイアウトの自由度を損なうことはな
い。
【００３６】また、配線とキャパシタとのコンタクトホ
ールはオーミックコンタクトの取りやすい上部電極又は
下部電極のいずれか一方に開口すればよいので、従来の
ように、上下電極の両方ともに高融点金属を積層する
か、コンタクト部にＮ型不純物を高濃度にドープする必
要がなく、工程数の追加を必要としない。例えば、ゲー
ト電極がポリシリコンと高融点金属との積層構造の場
合、高融点金属が形成された方のキャパシタの電極と配
線とを電気的に接続すればよい。
ールはオーミックコンタクトの取りやすい上部電極又は
下部電極のいずれか一方に開口すればよいので、従来の
ように、上下電極の両方ともに高融点金属を積層する
か、コンタクト部にＮ型不純物を高濃度にドープする必
要がなく、工程数の追加を必要としない。例えば、ゲー
ト電極がポリシリコンと高融点金属との積層構造の場
合、高融点金属が形成された方のキャパシタの電極と配
線とを電気的に接続すればよい。
【００３７】更に、請求項２記載の本発明を用いること
により、２つのキャパシタのうち、一方のキャパシタの
下部電極と上部電極の導電型をともにＮ+型とし、他方
のキャパシタの下部電極及び上部電極の導電型をともに
Ｐ+型とした場合、Ｐ+型及びＮ+型のゲート電極を有す
るトランジスタを作製することができる。従来、Ｐチャ
ネルトランジスタ及びＮチャネルトランジスタ共にゲー
ト電極はＮ+型ゲート電極としていたが、本発明によ
り、ＮチャネルトランジスタにはＮ+型のゲート電極を
用い、ＰチャネルトランジスタにはＰ+型のゲート電極
を用いることができ、トランジスタのより高速化を図る
ことができる。
により、２つのキャパシタのうち、一方のキャパシタの
下部電極と上部電極の導電型をともにＮ+型とし、他方
のキャパシタの下部電極及び上部電極の導電型をともに
Ｐ+型とした場合、Ｐ+型及びＮ+型のゲート電極を有す
るトランジスタを作製することができる。従来、Ｐチャ
ネルトランジスタ及びＮチャネルトランジスタ共にゲー
ト電極はＮ+型ゲート電極としていたが、本発明によ
り、ＮチャネルトランジスタにはＮ+型のゲート電極を
用い、ＰチャネルトランジスタにはＰ+型のゲート電極
を用いることができ、トランジスタのより高速化を図る
ことができる。
【図１】（ａ）は本発明の一実施例の平面図であり、
（ｂ）は同（ａ）におけるＸ−Ｘ断面図であり、（ｃ）
は同（ａ）におけるＹ−Ｙ断面図である。
（ｂ）は同（ａ）におけるＸ−Ｘ断面図であり、（ｃ）
は同（ａ）におけるＹ−Ｙ断面図である。
【図２】（ａ）は本発明の実施例の配線の第１のレイア
ウトを示す図であり、（ｂ）は同第２のレイアウトを示
す図である。
ウトを示す図であり、（ｂ）は同第２のレイアウトを示
す図である。
【図３】本発明の実施例の第１の製造工程図である。
【図４】本発明の実施例の第２の製造工程図である。
【図５】（ａ）は第１の従来のキャパシタの断面図であ
り、（ｂ）は第２の従来のキャパシタの図である。
り、（ｂ）は第２の従来のキャパシタの図である。
【図６】（ａ）は第３の従来のキャパシタの断面図であ
り、（ｂ）は同平面図である。
り、（ｂ）は同平面図である。
【図７】（ａ）は第３の従来のキャパシタの配線の第１
のレイアウトを示す図であり、（ｂ）は同第２のレイア
ウトを示す図である。
のレイアウトを示す図であり、（ｂ）は同第２のレイア
ウトを示す図である。
【図８】（ａ）は第３の従来のキャパシタの断面図であ
り、（ｂ）は同キャパシタの電圧対容量変化の特性を示
す図である。
り、（ｂ）は同キャパシタの電圧対容量変化の特性を示
す図である。
１ 半導体基板 ２ 素子分離領域 ３ ゲート酸化膜 ４ ゲート電極 ５ 第１の下部電極 ６ 第２の下部電極 ７ シリコン酸化膜 ８ａ 上部電極と下部電極とのコンタクトホール ８ｂ 配線と上部電極又は下部電極とのコンタクトホー
ル ９ 第１の上部電極 １０ 第２の上部電極 １１ サイドウォール １２ ソース／ドレイン領域 １３ 層間絶縁膜 １４ 配線 １５ 不純物拡散領域 １６ 絶縁膜
ル ９ 第１の上部電極 １０ 第２の上部電極 １１ サイドウォール １２ ソース／ドレイン領域 １３ 層間絶縁膜 １４ 配線 １５ 不純物拡散領域 １６ 絶縁膜
Claims (2)
- 【請求項１】 第１の下部電極と第１の上部電極とから
なる第１のキャパシタと、第２の下部電極と第２の上部
電極とからなる第２のキャパシタとを有し、 且つ、上記第１の上部電極の一部が上記第２の下部電極
と対向し、電気的に接続されており、 且つ、上記第２の上部電極の一部が上記第１の下部電極
と対向し、電気的に接続されており、 且つ、上記第１の上部電極と上記第１の下部電極との対
向面積と上記第２の上部電極と上記第２の下部電極との
対向面積とが等しいことを特徴とする半導体装置。 - 【請求項２】 第１の下部電極及び第１の上部電極には
同じ導電型の不純物が含まれており、第２の下部電極及
び第２の上部電極には同じ導電型の不純物が含まれてお
り、上記第１の下部電極及び第１の上部電極の不純物の
導電型が上記第２の下部電極及び第２の上部電極の不純
物の導電型と異なることを特徴とする、請求項１記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3501395A JPH08236697A (ja) | 1995-02-23 | 1995-02-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3501395A JPH08236697A (ja) | 1995-02-23 | 1995-02-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08236697A true JPH08236697A (ja) | 1996-09-13 |
Family
ID=12430197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3501395A Pending JPH08236697A (ja) | 1995-02-23 | 1995-02-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08236697A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002329788A (ja) * | 2001-04-27 | 2002-11-15 | Kyocera Corp | 可変コンデンサ |
| JP2017183373A (ja) * | 2016-03-29 | 2017-10-05 | 日本電信電話株式会社 | Ｍｉｍ容量素子 |
-
1995
- 1995-02-23 JP JP3501395A patent/JPH08236697A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002329788A (ja) * | 2001-04-27 | 2002-11-15 | Kyocera Corp | 可変コンデンサ |
| JP2017183373A (ja) * | 2016-03-29 | 2017-10-05 | 日本電信電話株式会社 | Ｍｉｍ容量素子 |
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