JPH0823842B2 - ストア・バッファのマージ方式 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 連続する２つのストアが８バイト境界にある場合、主
記憶装置における同一バンクをアクセスするため、後続
のストアはバンク・ビジーで待たされる事になる。そこ
で、この様な場合、先のストア・リクエストを記憶制御
装置へ送出する前に連続した次のストア・データがスト
ア・バッファに格納されたならば、この２つのストア・
データをマージし、記憶制御装置へストア・リクエスト
を送出するものである。これにより、同一バンク内への
ストアについては、１回のストア・リクエストで済み、
バンク・ビジーにより、後続のストアが何τも待たされ
ることは少なくなる。この様にして、パーシャル・スト
アの性能を高めるようにしたストア・バッファのマージ
方式である。

〔産業上の利用分野〕

本発明は、中央処理装置の記憶制御ユニット（Ｓユニ
ット）において、２個のストア・バッファに格納されて
いるデータがマージ可能な場合には、これらのデータを
マージして記憶制御装置に送るようにしたストア・バッ
ファのマージ方式に関するものである。

〔従来の技術〕

従来の技術においては、連続するパーシャル・ストア
については、ストア・バッファに格納された順に、記憶
制御装置に対し順番にストア・リクエストを送出してい
た。

〔解決しようとする問題点〕

従来技術では、パーシャル・ストアを受け入れた記憶
制御装置では、主記憶装置に対し、ストア・アドレスの
バンクをフェッチ（８バイト）し、ストアするデータの
バイトマークを見て、これをストア・データの中にセッ
トし、主記憶装置へストアを行う。この間、後続のスト
アは、同一バンクを使用する為に十数τ間待たされるこ
とになる。

本発明は、この点に鑑みて創作されたものであって、
このような無駄なビジー状態を回避することを目的とし
ている。

〔問題点を解決するための手段〕

第１図は本発明の原理図である。記憶制御装置は中央
処理装置やチャネル処理装置からの主記憶アクセスを制
御するものであり、各処理装置からのアクセス要求を受
け付けるためのMCUポートを有している。中央処理装置
は、Ｓユニット、Ｅユニット及びＩユニットから構成さ
れている。Ｓユニットは、ストア・バッファ８−０ない
し８−３や選択マージ回路12、記憶制御装置データイン
・レジスタ13を有している。Ｅユニットからのストア・
データはストア・バッファ８−０ないし８−３の中の何
れかに格納される。中央処理装置と記憶制御装置との間
のデータ・バスが空きの場合には、直ちに選択マージ回
路12によって選択されたストア・バッファのデータが記
憶制御装置データイン・レジスタを介して記憶制御装置
に転送される。中央処理装置と記憶制御装置との間のデ
ータ・バスが空きでない場合には、空きになるのを待っ
て、選択マージ回路12によって選択されたストア・バッ
ファのデータが記憶制御装置データイン・レジスタを介
して記憶制御装置に転送される。

例えば、パーシャル・ストア・データ（Ａ）がストア
・バッファ８−０に格納され、パーシャル・ストア・デ
ータ（Ｂ）がストア・バッファ８−１に格納された場
合、マージ条件が成立しているか否かが調べられ、成立
しているときにはパーシャル・ストア・データ（Ａ）と
パーシャル・ストア・データ（Ｂ）が選択マージ回路12
によってマージされ、マージ・データが記憶制御装置デ
ータイン・レジスタ13を介して記憶制御装置に送られ
る。

マージ条件は、 パーシャル・ストア・データ（Ａ）の先頭アドレス
とパーシャル・ストア・データ（Ｂ）の先頭アドレスが
同一である。

パーシャル・ストア・データ（Ａ）のバイト長を
Ａ、パーシャル・ストア・データ（Ｂ）のバイト長を
Ｂ、主記憶装置のバンク幅をＷ（例えば、８バイト）と
するとき、 Ａ＋Ｂ≦Ｗ（バイト） ０≦Ａ＜Ｗ（バイト） ０≦Ｂ＜Ｗ（バイト） なる関係が存在する。

パーシャル・ストア・データ（Ａ）とパーシャル・
ストア・データ（Ｂ）がＷバイト境界内でオーバーラッ
プしない。

と言うものである。なお、先頭アドレスとは、データが
格納されるＷバイト境界の先頭を意味する。

〔実施例〕

中央処理装置から記憶制御装置、即ち主記憶装置に対
して行なえる８バイト以下のストアの型は、データ長か
ら見ると、次の３つのケースとなる。

８バイト未満のパーシャル・ストア ８バイトのパーシャル・ストア ８バイトのフル・ストア ここで〜は、中央処理装置からのストア・リクエ
ストと同時に送出されるオペレーション・コード及びバ
イトマークにより区別される。とのケースにおいて
は、記憶制御装置−主記憶装置間でストアが完了し次の
ストアが実行できるまでに15τ間要する。一方、のケ
ースは８τで完了する。

そこで、連続するストアの場合に、同一バンクのアド
レスであれば上記，のストア・タイプでリクエスト
を出せば、バンク・ビジーによる無駄な待状態は回避で
きる筈である。

第２図にストア・オペレーション時のＳユニット内の
パイプラインを示す。第２図において、EARは実効アド
レス・レジスタ（Effective Address Register）、PORT
はOP PORT（Adress Register）、STARはストア・アドレ
ス・レジスタ（Store Address Register）、SDRはスト
ア・データ・レジスタ（Store Data Regiser）、STBは
ストア・バッファ（Store Buffer）、MSARは主記憶アド
レス・レジスタ（Main Storage Address Register）、M
DIRは記憶制御装置データイン・レジスタ（Mcu Data In
Register）をそれぞれ示す。上記Ｓユニット内のパイ
プラインの各ステートについて簡単に説明する。

P:プライオリィティ・サイクル Ｉユニット及びＳユニット内部から出された各リクエ
ストの優先順位を決定するサイクルであり、次のＴサイ
クル用のレジスタへセットするアドレス及びデータのセ
レクト信号を作成する。

T:TLB＆TAGサイクル Ｐサイクルで優先順位の取れたリクエストがＴサイク
ルに入り、TLB及びローカル・バッファ記憶（キャッシ
ュと同義）のタグ（TAG）がアクセスされる。

B:バッファ・サイクル Ｔサイクルに入ったリクエストはＢサイクルに移り、
ＴサイクルでアクセスされTLBから読み出された絶対ア
ドレスが実アドレス・レジスタ（Real Address Registe
r）にセットされる。また、タグ・マッチ（TAG MATCH）
も検出され、ローカル・バッファ記憶のデータがアクセ
スされて、データが読み出される。

R:リザルト・サイクル Ｒサイクルに入ったリクエストに対するステータス
が、Ｉユニット及びＥユニットへ報告される。

W:ライト・サイクル TLB及びローカル・バッファ記憶／タグがアクセスさ
れる。また、ＥユニットからのデータがSDRにセットさ
れる。

S:ストア・サイクル ストア・データ・レジスタの値をSTBにセットする。
また、ローカル・バッファ記憶のデータ部がアクセスさ
れる。

この様なパイプライン中で、主記憶装置における同一
バンクをアクセスするストアの場合、パイプラインは第
３図の様になる。ここで、ストア・バッファ部の動きを
パイプラインに沿って説明すると、Ｒサイクルにおい
て、パイプラインを流れて来たストア・アドレスが前の
Ｂサイクルにおいて有効であると、当該アドレスをSTAR
にセットすると同時に、STAR VALIDをつける。このアド
レスは記憶制御装置へのストア・リクエストの送出が完
了するまで保持される。Ｗサイクルにおいては、Ｅユニ
ットからのストア・データがSDRにセットされる。セッ
トされたデータが有効であれば、次のＳサイクルにおい
てSTBにデータをセットする。この時に、記憶制御装置
へ送出するデータが有効となった事を示すREADYフラグ
をつける。これが第３図に示すSTB READYである。この
時、データのバイト長を示すバイトマークをもセットす
る。

以上で中央処理装置から記憶制御装置へ送るストア・
データ及びストア・アドレスは準備された事になり、こ
の後は中央処理装置−記憶制御装置間のインターフェー
ス制御部に送られる事になる。インタフェース制御部
は、中央処理装置−記憶制御装置のデータ・バスが空く
のを待って非同期にデータの授受を行う。中央処理装置
のインタフェース制御部は、このデータ・バスが空にな
るのを待って、記憶制御装置に対しストア・リクエスト
を送出する。これがパイプラインで示したMS REQUESTで
ある。ここでMS REQUESTは、２τのリクエストを記憶制
御装置に対して送出するが、これはSTBが16バイト幅を
持つのに対し、中央処理装置−記憶制御装置間のインタ
フェースのバス幅が８バイトである為である。中央処理
装置はこの16バイトのデータを上位８バイト、下位８バ
イトと区別し記憶制御装置へ送出する。この識別フラグ
が、STB UPPER FLAGである。８バイト以下のストアの場
合には、上位８バイトしか使用せず、このためSTB UPPE
R FLAGがオンの時のみMDIRへデータをセットする。な
お、STAR POINTERは４セット持つSTARのポインタであ
り、何れのSTARを使用するかを示す。STB OUT POINTER
も４セット持つSTBのポインタであり、何れのSTBから記
憶制御装置へデータを送出するかを示す。

STB OUT POINTERによりSTBから選択されたデータはMD
IRにセットされ、この後に記憶制御装置へ送出される
が、第３図の様な連続するストアの場合、ストア・デー
タ（Ａ）は記憶制御装置へ送出されるが、ストア・デー
タ（Ｂ）は先に説明した様に、同一バンクをアクセスす
る為に15τ間待たされ、バンク・ビジーが解除された後
に記憶制御装置へ送出される。

今、仮にストア・データ（Ａ）が中央処理装置−記憶
制御装置間のデータ・バスでビジー状態になって第４図
に示す様に待たされた場合や第３図においてSTB UPPER
が１τ送れた場合、ストア・データ（Ａ）のリクエスト
を出す時には、ストア・データ（Ｂ）についても、記憶
制御装置への送出が可能となっている。この様な状態に
おいても、ストア・データ（Ａ），（Ｂ）を別々のパー
シャル・ストアとして処理する事は、後半のストアが15
τ間無駄に待されることとなる。

本発明は、前半のパーシャル・ストア・データがMDIR
にセットされる前に後半のストア・データがSTBに格納
されていれば、先のデータをMDIRにセットする時に後半
のデータをマージし、８バイト境界に揃えて記憶制御装
置へ送出すると言うものである。ただし、次の条件を持
ったストアの場合のみ可能となる。

連続するストア・アドレスの先頭アドレスが同一で
ある。

ストア・データが次の条件を満たすバイト長であ
る。

Ａ＋Ｂ≦８（バイト）,0≦Ａ＜8, ０≦Ｂ＜８（バイト） ＡとＢは８バイト境界内でオーバーラップしない。

次にマージの動きを第４図，第５図によってＡ＝Ｂ＝
４（バイト）の場合について説明する。

（ｉ） 中央処理装置−記憶制御装置間のポート・ビジ
ーにより待たされるとき（第４図） PORT BUSYフラグはMS REQUESTがオンとなった次にセ
ットされるが、記憶制御装置においてはその１τ前で発
生している。したがって、このときはMDIRにデータはセ
ットされない。一方、MDIRにセットすべきSTBはOUT POI
NTERによって４つのSTBから選ばれるが、このポインタ
はMS REQUESTが出されると＋１される。しかし、PORT B
USY時には、常にOUT POINTERの値の−１を示すDELAY OU
T POINTERの示す値に従って、STBを選択し、MDIRにセッ
トする。

次に、後続の４バイト・ストアに着目すれば、アドレ
ス・マッチ回路（図示せず）において、先にパイプライ
ンを流れていった４バイトのストア・アドレスとの先頭
アドレスのマッチをＢサイクルで検知し、これをSTB制
御部へ送出する。STB制御部ではこの信号を受け、STAR
POINTERの値に従って該当するSTAR MATCH MARKのラッチ
をオンにする。これがパイプライン（Ｂ）で示すＲサイ
クルである。

また、Ｓサイクルにおいて、後半の４バイトデータが
STBにセットされると、STB READY,BYTE MARKをセットす
る。ここで再びパイプライン（Ａ）を見れば、記憶制御
装置のポートがビジー状態である為、MS REQUESTを出し
ても、MDIRには未だセットされていない。そして、次の
サイクルで、記憶制御装置のポート・ビジーを受け、PO
RT BUSYフラグをオンにし、STBのセレクト・ポインタを
OUT POINTERからDELAY OUT POINTERに切り替える。一
方、STB UPPER FLAGに着目すれば、この時にオンとなっ
ているため、ストア・データはMDIRにセット可能となっ
ている。また、パイプライン（Ｂ）でも、この時には既
にストア・データはSTBに格納されているので、データ
（Ａ）とデータ（Ｂ）をマージし、MDIRにセットするこ
とができる。この２つのSTBのデータをマージし、MDIR
にセット可能である事を知らせる信号がSTB MERGEであ
る。

このSTB MERGEを受けて、該当する２つのSTBより４バ
イトずつのデータを取り出し、MDIRにセットする。ま
た、この信号により、STB MERGE ENDをセットする。こ
のMERGE ENDフラグにより、後半４バイトのストア・リ
クエストがMS REQUESTをセットしようとする時に、自ら
のバイトマークを強制的にオール０にすることで、MS R
EQUESTをダミー・リクエストに変えて、記憶制御装置へ
リクエストを送出することを止める。これでマージ後に
後半４バイトを２重に記憶制御装置へ送出する事はな
い。なお、ダミー・リクエストについては後述する。

ストア・リクエストを受け取る記憶制御装置では、同
時に送られて来るオペレーション・コードOP CODEによ
り先に述べた３つのストア・ケースの何れであるかを判
別する。このケースでは、記憶制御装置に対しパーシャ
ル・ストアとして送出されたが、タイミングによって
は、オペレーション・コードOP CODEをモディファイす
る事で、フル・ストアで送出可能となる。これが第５図
のケースとなる。

（ii） 先行の４バイト・ストアのMS REQUESTの送出が
遅れた場合（第５図） 記憶制御装置へのリクエストのプライオリィティによ
り、STBからのMS REQUESTが待たされる場合がある。こ
の場合は、後続の４バイト・ストア・データは既にSTB
に格納された状態となっている為、STB MERGE信号を送
出し、MDIRへマージした８バイト・データをセットす
る。一方、この時、前半のMS REQUESTはセットされてい
ないから、STB MREGE信号を用いてオペレーション・コ
ードOP CODEをモディファイし、パーシャル・ストアか
らフル・ストアに変えることができる。これにより、次
のサイクルでMS REQUESTを送出した時に、オペレーショ
ン・コードOP CODEもフル・ストアになっている為、記
憶制御装置側では８バイトのフル・ストアの処理を行う
事になる。

（iii） 第３図に示す様な連続する４バイトのストア
のマージ 第３図示す様な場合にも、STB UPPER FLAGがMS REQUE
STがオンになった時（パイプライン（Ｂ）のＳサイク
ル）にオンとなればSTB MERGE条件が取れるから、マー
ジ可能となる。ただし、第４図の場合と同様に、オペレ
ーション・コードOP CODEのモディファイが間に合わな
いため、パーシャル・ストアとして処理される。

以上のように（ｉ）ないし（iii）でマージの具体例
を説明したが、本発明はSTB MERGE条件が発生する場合
には積極的にデータ・マージを行うもので、４バイト・
データの連続処理等においては、有効な手段となるもの
である。４バイトのときのSTB MERGE条件は、 （ａ） 前半のSTBのデータは８バイトのうち上位４バ
イトのデータである。

（ｂ） 後半のSTBの先頭アドレスが前半のストア・ア
ドレスとマッチした。

（ｃ） 後半のSTBのデータは８バイトのうち下位４バ
イトのデータである。

（ｄ） 前半の４バイト・データがMDIRにセットされる
時には後半４バイトもSTBに書き込まれている。

と言うものである。

また、マージした後における後半の４バイトのストア
・データの処理であるが、MERGE ENDフラグをセットす
る事により、このフラグを利用し、後半のBYTE MARKを
強制的にオール０にし、MCUインターフェース制御部へ
送る。MCUインタフェース制御部においては、BYTE MARK
が全て０であると、MS REQUESTのセット条件を落とす様
にした。しかし、これではSTB制御部のOUT POINTERの制
御が乱れてしまう為、MS REQUESTのコピー・レジスタを
設けた。このコピー・レジスタはBYTE MARKがオール０
であってもセットされる様にした為、これを使用するこ
とで、STB制御部内は、通常のMS REQUESTが送られた様
にふるまうことが可能となった。

第６図は本発明の１実施例構成を示す図である。同図
において、１−０ないし１−３はSTAR MATCHがセットさ
れるラッチ、２−０ないし２−３はオペレーション・コ
ードOP-CODEがセットされるラッチ、３−０ないし３−
３はバイトマークがセットされるラッチ、４−０ないし
４−３はSTB READYがセットされるラッチ、５はデコー
ダ、６−０ないし６−３はバイトマーク・チェック回
路、７−０ないし７−３はSET STB MERGE生成回路、８
−０ないし８−３はストア・バッファ、９−０ないし９
−３はMERGE ENDがセットされるラッチ、10はデコー
ダ、11−０ないし11−３はストア・アドレス・レジス
タ、12は選択マージ回路、13はMCUデータイン・レジス
タ、14は選択回路、15は主記憶アドレス・レジスタをそ
れぞれ示している。なお、ラッチ1,2,4,9はそれぞれ４
個存在し、ストア・バッファ８も４個存在し、ストア・
アドレス・レジスタ11も４個存在する。例えば、１−０
は第０番目（先頭の）STAR MATCHをセットするラッチを
示している。

ラッチ１−０ないし１−３の中の何れにデータをセッ
トするかは、STARポインタ（図示せず）によって指示さ
れる。ラッチされる２−０ないし２−３、ラッチ３−０
ないし３−３、ストア・アドレス・レジスタ11−０ない
し11−３についても同様である。ストア・データ（Ａ）
のストア・アドレスがストア・アドレス・レジスタ11−
０にセットされたとすると、ストア・データ（Ａ）のST
B READYはラッチ４−０にセットされる。デコーダ５
は、ラッチ２−０ないし２−３の中から選択出力された
オペレーション・コードOP CODEをデコードするもので
ある。バイトマーク・チェック回路６−０は、ラッチ３
−０のバイトマークとラッチ３−１のバイトマークとを
調べ、 （ａ） ストア・データが次の条件を満たすバイト長で
ある。

Ａ＋Ｂ≦８（バイト）,0≦Ａ＜8, ０≦Ｂ＜８（バイト） （ｂ） ＡとＢは８バイト境界内でオーバーラップしな
い。

と言う条件を満たしている場合には、オンを出力するも
のである。他のバイトマーク・チェック回路６−1,6−
2,6−３も同様な動作を行う。SET STB MERGE生成回路７
−０ないし７−３はSET STB MERGEを生成するものであ
る。ストア・バッファ８−０ないし８−３には、Ｅユニ
ットからのストア・データが書き込まれる。例えば、ス
トア・データ（Ａ）のSTB READYがラッチ４−０にセッ
トされたとすると、ストア・データ（Ａ）はストア・バ
ッファ８−０にセットされる。ラッチ９−０にはラッチ
７−０のSET STB MERGEがセットされる。他のラッチ９
−1,9−2,9−３も同様な機能を持つ。デコーダ10は、Ｓ
ユニット内のオペレーション・コードOP CODEを記憶制
御装置が解読できる形に変換するものである。MERGE EN
Dが生成された時、余裕があればオペレーション・コー
ドOP DCODEはパーシャル・ストアからフル・ストアに変
換される。ストア・アドレス・レジスタ11−０ないし11
−３の中のストア・アドレスは選択回路14によって選択
され、選択されたストア・アドレスは主記憶アドレス・
レジスタ15にセットされる。選択マージ回路12は、オン
のSET STB MERGEが送られて来たとき、２個のストア・
バッファのデータをマージする。この際、バイトマーク
を参照することは当然である。選択マージ回路12の出力
はMCUデータイン・レジスタ13にセットされる。

第７図はSTBマージ回路の構成例を示す図である。同
図において、16ないし20はゲートをそれぞれ示してい
る。

ORゲート16は４個存在し、ORゲート17も４個存在す
る。STB BYTE MARK 0ないし３が０であり且つ３ないし
７が１の場合には、OR回路16−０は論理「０」を出力す
る。他のORゲート16−１ないし16−３も同様な機能をも
つ。STB BYTE MARK 0ないし３が０であり且つ３ないし
７が１の場合には、OR回路17−０は論理「０」を出力す
る。他のORゲート17−１ないし17−３も同様な機能を持
つ。OR回路16と17の部分は、４バイトずつマージする場
合の条件回路を構成している。

ゲート18は、−MCU PORT BUSYが０であり且つ−MS RE
Q WITHOUT STBが０であるときには−SEL OUT POINTERを
０にし、−MCU PORT BUSYが１か又は−MS REQ WITHOUT
STBが１のときには−SEL DELAY OUT POINTERを０にす
る。ゲート18は、MCU PORT BUSY時のポインタの切分け
回路を構成している。

ANDゲート19は４個存在し、ANDゲート20も４個存在す
る。ANDゲート19−０には、−STAR MATCH MARK（１），
−MERGE BYTE MARK 1st（０），−STB READY（０），−
MERGE BYTE MARK 2nd（１），−STB READY（１），−OU
T POINTER 0,−SEL OUT POINTERが入力される。他のAND
ゲート19−１ないし19−３にも同様なデータが入力され
る。ANDゲート20−０には、−STAR MATCH MARK（１），
−MERGE BYTE MARK 1st（０），−STB READY（０），−
MERGE BYTE MARK 2nd（１），−STB READY（１），−DE
LAY OUT POINTERR 0,−SEL DELAY OUT POINTERが入力さ
れる。他のANDゲート20−１ないし20−３にも同様なデ
ータが入力される。

第８図はポインタの構成例を示す図である。同図にお
いて、21と22はポインタ、23は＋１回路、24はセレクタ
をそれぞれ示している。ポインタ21はSTB OUT POINTER
を構成し、ポインタ22はSTB DELAY OUT POINTERを構成
する。ポインタ21の値は、MS REQUESTがオンになると、
＋１回路23により＋１される。ポインタ22の値はポイン
タ21より１だけ少ない。セレクタ24は、第７図の−SEL
OUT POINTERが０の場合にはポインタ21の値を出力し、
−SEL DELAY OUT POINTERが０の場合にはポインタ22の
値を出力する。

第９図はマージ・エンド回路の構成例を示す図であ
る。第９図において、25−０ないし25−３はAND回路、2
6−０ないし26−３はラッチを示している。第９図
（ａ）に示すように、AND回路25−０には、−STAR MATC
H MARK 1と−SET STB 0 MERGEが入力される。AND回路25
−０の出力はラッチ26−０にセットされる。他のAND回
路25−１ないし25−３にも同様なデータが入力され、そ
の出力は対応するラッチにセットされる。ラッチ25−０
ないし25−３の出力がSTB MERGE ENDになる。

第９図（ｂ）に示すように、−STAR MARK 1が０であ
ることは、STB 0のストア・データとSTB 1のストア・デ
ータの先頭アドレスが一致していることを表している。
−SET STB 0 MERGEが０であることは、STB 0のストア・
データとSTB 1のストア・データがマージされたことを
示している。この場合、STB 0のストア・データに基づ
くMCUリクエストは出されるが、STB1に対してはMERGE E
NDが出される。SET MERGE ENDはマージされる側（この
場合はSTB 1側の）のMCUリクエストを止めるために用い
られる。

第10図はバイトマーク・オール０の回路の構成例であ
る。同図において、27−０ないし27−３はOR回路、28−
０ないし28−３はAND回路、29もOR回路をそれぞれ示し
ている。

OR回路27−０には、STB 0のバイトマーク０ないし７
が入力され、これらのバイトマークが全て０の場合には
０を出力する。他のOR回路27−１ないし27−３には同様
なデータが入力される。AND回路28−０は、OR回路27−
０が０を出力し、且つSTB OUT POINTERがSTB 0を選択し
た時に１を出力する。他のAND回路28−１ないし28−３
も同様な機能を持つ。AND回路28−０ないし28−３の出
力が＋SUPPRESSED STORE DATA CASEになる。OR回路29に
は、＋SUPPRESSED STORE DATA CASEと＋STB MERGE END
が入力される。OR回路29の出力が＋INHIBIT MCU REQ AT
BM ALL 0になる。

＋INHIBIT MCU REQ AT MG ALL 0は、基本的にはスト
ア・データが何らかの理由によりキャンセルされた場合
に、バイトマークのみがオール０に強制された時に送出
される。この場合、STB制御部では、既に各制御レジス
タがセットされ（例えばSTAR VALID信号）ており、Ｓユ
ニットで処理を開始したことを自CPUに報告しているた
め、Ｓユニットの処理を止めることができない。そこで
記憶制御装置へのリクエストを止めることで、Ｓユニッ
ト内では通常のストアが完了したように見せることが必
要である。INHIBIT MCU REQ AT BM ALL 0は、このため
に生成される信号である。

第11図はMCUストア・リクエスト・ダミー回路の構成
例を示す図である。同図において、30−０ないし30−３
はAND回路、31ないし33もAND回路、34と35はラッチをそ
れぞれ示している。AND回路30−０には、−STB 0−READ
Yと−SET STB OUT POINTER 0が入力される。他のAND回
路30−１ないし30−３にも同様なデータが入力される。
AND回路31には、AND回路30−０ないし30−３の出力が入
力される。AND回路31の出力が−SET MCU REQ −STBとな
る。AND回路32には、−SET MCU REQ-STBと、＋INHIBIT
MCU REQ AT BM ALL 0とが入力される。AND回路32の出力
はラッチ34にセットされる。ラッチ34のストア・リクエ
ストは記憶制御装置に送られる。AND回路33には、−SET
MCU REQ-STBが入力される。AND回路33の出力はラッチ3
5にセットされる。ラッチ35の出力がDUMMY MCU REQ TO
STB CNTLになる。

上述のように、＋INHIBIT MCU REQ AT BM ALL 0信号
により、記憶制御装置へのストア・リクエストは止めら
れるが、ダミー・リクエストは全ての場合にセットされ
る。そして、このダミー・リクエストをSTB制御部へ送
出し、STB OUT POINTERを＋１ずつカウント・アップす
ることで、ストア・バッファから記憶制御装置へ送るデ
ータの順序性を保つ。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、２
個の連続するパーシャル・ストアのデータをマージ出来
る場合にはマージし、マージされたデータを記憶制御装
置に送っているので、パーシャル・ストアを効率よく行
うことが可能になる。

【図面の簡単な説明】

第１図は本発明の原理図、第２図はストア・オペレーシ
ョンのフローを示す図、第３図は同一バンクをアクセス
する連続したパーシャル・ストアを説明する図、第４図
は中央処理装置−記憶制御装置間のポート・ビジーによ
りストア・データA,Bがマージ可能な場合を示す図、第
５図は先のストア・リクエストが待たされた場合のスト
ア・データA,Bのマージを説明する図、第６図は本発明
の１実施例構成を示す図、第７図はSTBマージ回路の構
成例を示す図、第８図はポインタの構成例を示す図、第
９図はマージ・エンド回路の構成例を示す図、第10図は
バイトマーク・オール０の回路の構成例を示す図、第11
図は記憶制御装置ストア・リクエスト・ダミー回路の構
成例を示す図である。 １−０ないし１−３……STAR MATCHがセットされるラ
ッチ、２−０ないし２−３……オペレーション・コード
OP-CODEがセットされるラッチ、３−０ないし３−３…
…バイトマークがセットされるラッチ、４−０ないし４
−３……STB READYがセットされるラッチ、５……デコ
ーダ、６−０ないし６−３……バイトマーク・チェック
回路、７−０ないし７−３……SET STB MERGE生成回
路、８−０ないし８−３……ストア・バッファ、９−０
ないし９−３……MERGE ENDがセットされるラッチ、10
……デコーダ、11−０ないし11−３……ストア・アドレ
ス・レジスタ、12……選択マージ回路、13……MCUデー
タイン・レジスタ、14……選択回路、15……主記憶アド
レス・レジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 勉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭61−80447（ＪＰ，Ａ) 特開 昭59−136859（ＪＰ，Ａ) 特開 昭58−208982（ＪＰ，Ａ) 特開 昭56−54558（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数個のストア・バッファと、ストア・バ
   ッファのストア・データがセットされる記憶制御装置デ
   ータイン・レジスタとを有し、 ストア・データを複数個のストア・バッファの中の１個
   に格納し、次のストア・データを次のストア・バッファ
   に格納し、中央処理装置と記憶制御装置の間のデータ・
   バスが空くのを待って、ストア・バッファに格納されて
   いるストア・データを記憶制御装置データイン・レジス
   タを経由して記憶制御装置に送るように構成された中央
   処理装置において、 パーシャル・ストア・データ（Ａ）が第ｉ番目のストア
   ・バッファに格納され、パーシャル・ストア・データ
   （Ｂ）が第ｉ＋１番目のストア・バッファに格納されて
   いる場合には、 パーシャル・ストア・データ（Ａ）の先頭アドレス
   とパーシャル・ストア・データ（Ｂ）の先頭アドレスが
   同一であること、 パーシャル・ストア・データ（Ａ）のバイト長を
   Ａ、パーシャル・ストア・データ（Ｂ）のバイト長を
   Ｂ、主記憶装置のバンク幅をＷとするとき、 Ａ＋Ｂ≦Ｗ（バイト） ０≦Ａ＜Ｗ（バイト） ０≦Ｂ＜Ｗ（バイト） なる関係が存在すること、 パーシャル・ストア・データ（Ａ）とパーシャル・
   ストア・データ（Ｂ）がＷバイト境界内でオーバラップ
   しないこと、 等の条件が成立しているときには、パーシャル・ストア
   ・データ（Ａ）とパーシャル・ストア・データ（Ｂ）を
   マージし、マージしたものを記憶制御装置データイン・
   レジスタを介して記憶制御装置に送ることを特徴とする
   ストア・バッファのマージ方式。