JPH08240645A - Ｉｃの内部状態を少数ピンで読み出しテストする回路 - Google Patents
Ｉｃの内部状態を少数ピンで読み出しテストする回路Info
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- JPH08240645A JPH08240645A JP7070822A JP7082295A JPH08240645A JP H08240645 A JPH08240645 A JP H08240645A JP 7070822 A JP7070822 A JP 7070822A JP 7082295 A JP7082295 A JP 7082295A JP H08240645 A JPH08240645 A JP H08240645A
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- clock
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Abstract
(57)【要約】
【目的】 高速動作の回路を低価格で実現するため、一
方にテスト用の低価格の大容量ＩＣを設け、もう一方に
目的とする機能の高速ＩＣを設け、高速のＩＣの内部状
態を少数ピンで読み出し、大容量ＩＣでテストする回路
を実現する。 【構成】 目的とする機能の回路に加えて、ＩＣ内のレ
ジスタをスキャンモードのときシフトレジスタのように
連結し、スキャンクロックに同期してレジスタの内容が
次々と直列のデータ信号として出力されるスキャンチェ
イン回路２１０を内蔵する高速ＩＣを一方に設ける。ま
た、データ信号を、シフトレジスタクロックで取り込む
データ保持用シフトレジスタ１１０と、その出力を、読
み出す範囲を指定するバス・マシンワードに従ってバス
読み出しデータに出力するバス回路１２０と、同期した
スキャンモード、スキャンクロック及びシフトレジスタ
クロックを発生するスキャンチェイン回路制御部１３０
とを内蔵する大容量ＩＣをもう一方に設ける。
方にテスト用の低価格の大容量ＩＣを設け、もう一方に
目的とする機能の高速ＩＣを設け、高速のＩＣの内部状
態を少数ピンで読み出し、大容量ＩＣでテストする回路
を実現する。 【構成】 目的とする機能の回路に加えて、ＩＣ内のレ
ジスタをスキャンモードのときシフトレジスタのように
連結し、スキャンクロックに同期してレジスタの内容が
次々と直列のデータ信号として出力されるスキャンチェ
イン回路２１０を内蔵する高速ＩＣを一方に設ける。ま
た、データ信号を、シフトレジスタクロックで取り込む
データ保持用シフトレジスタ１１０と、その出力を、読
み出す範囲を指定するバス・マシンワードに従ってバス
読み出しデータに出力するバス回路１２０と、同期した
スキャンモード、スキャンクロック及びシフトレジスタ
クロックを発生するスキャンチェイン回路制御部１３０
とを内蔵する大容量ＩＣをもう一方に設ける。
Description
【０００１】
【産業上の利用分野】本発明は、一方にテスト用バス回
路を内蔵させ、目的とする機能を内蔵したＩＣのレジス
タの内容をチェックする低価格のＩＣを設け、もう一方
に目的とする機能を内蔵させ、ＩＣのレジスタの内容を
少数ピンで読み出せる高速のＩＣを設けた、ＩＣの内部
状態を少数ピンで読み出しテストする回路に関するもの
である。
路を内蔵させ、目的とする機能を内蔵したＩＣのレジス
タの内容をチェックする低価格のＩＣを設け、もう一方
に目的とする機能を内蔵させ、ＩＣのレジスタの内容を
少数ピンで読み出せる高速のＩＣを設けた、ＩＣの内部
状態を少数ピンで読み出しテストする回路に関するもの
である。
【０００２】
【従来の技術】ゲートアレイを使用してＩＣ化するため
回路を設計する場合、目的とする機能を実現するための
回路に加えて、目的とした回路をテストするためのテス
ト用回路を設ける必要がある。テスト用の回路として
は、目的とした回路に使用されているレジスタの出力を
ゲートを介してバスラインに出力し、バスラインの内容
をＩＣのピンから出力してテストする回路構成が一般に
とられている。
回路を設計する場合、目的とする機能を実現するための
回路に加えて、目的とした回路をテストするためのテス
ト用回路を設ける必要がある。テスト用の回路として
は、目的とした回路に使用されているレジスタの出力を
ゲートを介してバスラインに出力し、バスラインの内容
をＩＣのピンから出力してテストする回路構成が一般に
とられている。
【０００３】
【発明が解決しようとする課題】以上のようなテスト用
回路を、高速動作が必要な目的とする機能を実現するた
めのＩＣに内蔵させると、バスラインのためにＩＣのピ
ン数が増加し、テスト用回路のために回路規模が大きく
なってしまう。一般に、高速動作をするゲートアレイは
価格が高いため、例えば２０００ゲート程度以内のゲー
ト数で、更に少数ピンで使用することが適当である。そ
こで、高速動作が必要な回路は高速のゲートアレイに、
高速動作は必要でないが回路規模が大きく、ＩＣのピン
数を多く使用するような回路、例えばテスト用回路は、
高速動作はできないが、価格の安い、例えば５０万ゲー
ト程度のゲートアレイの一部に内蔵することが適当であ
る。本発明は、高速動作を必要とする回路を低価格で実
現するために、複数のゲートアレイを使用して、一方に
テスト用の低価格の大容量ＩＣを設け、もう一方に目的
とする機能を内蔵した高速ＩＣを設け、高速ＩＣの内部
状態を少数ピンで読み出し大容量ＩＣでテストする回路
を実現することを目的としている。
回路を、高速動作が必要な目的とする機能を実現するた
めのＩＣに内蔵させると、バスラインのためにＩＣのピ
ン数が増加し、テスト用回路のために回路規模が大きく
なってしまう。一般に、高速動作をするゲートアレイは
価格が高いため、例えば２０００ゲート程度以内のゲー
ト数で、更に少数ピンで使用することが適当である。そ
こで、高速動作が必要な回路は高速のゲートアレイに、
高速動作は必要でないが回路規模が大きく、ＩＣのピン
数を多く使用するような回路、例えばテスト用回路は、
高速動作はできないが、価格の安い、例えば５０万ゲー
ト程度のゲートアレイの一部に内蔵することが適当であ
る。本発明は、高速動作を必要とする回路を低価格で実
現するために、複数のゲートアレイを使用して、一方に
テスト用の低価格の大容量ＩＣを設け、もう一方に目的
とする機能を内蔵した高速ＩＣを設け、高速ＩＣの内部
状態を少数ピンで読み出し大容量ＩＣでテストする回路
を実現することを目的としている。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、次のようにしている。つまり、
目的とする機能のための回路に加えて、ＩＣ内で使用さ
れているレジスタをスキャンモードのときシフトレジス
タのように連結し、スキャンクロックに同期してレジス
タの内容が次々と直列のデータ信号として出力されるス
キャンチェイン回路２１０を内蔵する高速ＩＣを一方に
設けている。また、高速ＩＣから出力されるデータ信号
を、スキャンクロックと同期したバスクロックを元に発
生するシフトレジスタクロックで取り込むデータ保持用
シフトレジスタ１１０と、データ保持用シフトレジスタ
１１０の出力を、その読み出す範囲を指定するバス・マ
シンワードに従ってバス読み出しデータに出力するバス
回路１２０と、バスクロックを基本クロックとして同期
して動作するスキャンモード、スキャンクロック及びシ
フトレジスタクロックを発生するスキャンチェイン回路
制御部１３０とを内蔵する大容量ＩＣをもう一方に設け
ている。
に、本発明においては、次のようにしている。つまり、
目的とする機能のための回路に加えて、ＩＣ内で使用さ
れているレジスタをスキャンモードのときシフトレジス
タのように連結し、スキャンクロックに同期してレジス
タの内容が次々と直列のデータ信号として出力されるス
キャンチェイン回路２１０を内蔵する高速ＩＣを一方に
設けている。また、高速ＩＣから出力されるデータ信号
を、スキャンクロックと同期したバスクロックを元に発
生するシフトレジスタクロックで取り込むデータ保持用
シフトレジスタ１１０と、データ保持用シフトレジスタ
１１０の出力を、その読み出す範囲を指定するバス・マ
シンワードに従ってバス読み出しデータに出力するバス
回路１２０と、バスクロックを基本クロックとして同期
して動作するスキャンモード、スキャンクロック及びシ
フトレジスタクロックを発生するスキャンチェイン回路
制御部１３０とを内蔵する大容量ＩＣをもう一方に設け
ている。
【０００５】高速ＩＣに内蔵されているスキャンチェイ
ン回路２１０は、目的とする機能のための回路を構成す
る複数のレジスタ２１１、２１２、２１ｍを１つのシフ
トレジスタのように連結するため、各レジスタのデータ
入力に、目的とする機能のための信号と、連結するレジ
スタの出力又は最後尾のレジスタ２１ｍについては最先
端のレジスタ２１１の出力とを入力として、スキャンモ
ード信号で選択し各レジスタに入力するマルチプレクサ
２２１、２２２、２２ｍを設け、各レジスタのクロック
入力に、目的とする機能のためのクロック信号と、連結
するレジスタのシフト動作を実行させるスキャンクロッ
ク信号とを入力として、スキャンモード信号で選択し各
レジスタに入力するマルチプレクサ２３１、２３２、２
３ｍを設け、スキャンモードのとき最先端のレジスタ２
１１の出力をデータ信号として高速ＩＣの出力端子に出
力するゲート２４１を設けている。
ン回路２１０は、目的とする機能のための回路を構成す
る複数のレジスタ２１１、２１２、２１ｍを１つのシフ
トレジスタのように連結するため、各レジスタのデータ
入力に、目的とする機能のための信号と、連結するレジ
スタの出力又は最後尾のレジスタ２１ｍについては最先
端のレジスタ２１１の出力とを入力として、スキャンモ
ード信号で選択し各レジスタに入力するマルチプレクサ
２２１、２２２、２２ｍを設け、各レジスタのクロック
入力に、目的とする機能のためのクロック信号と、連結
するレジスタのシフト動作を実行させるスキャンクロッ
ク信号とを入力として、スキャンモード信号で選択し各
レジスタに入力するマルチプレクサ２３１、２３２、２
３ｍを設け、スキャンモードのとき最先端のレジスタ２
１１の出力をデータ信号として高速ＩＣの出力端子に出
力するゲート２４１を設けている。
【０００６】大容量ＩＣに内蔵されているデータ保持用
シフトレジスタ１１０は、高速ＩＣの出力であるデータ
信号を、バスクロックを基本クロックにしてスキャンク
ロックと同期して動作するシフトレジスタクロックで取
り込む最先端のレジスタ１１１を設け、最後尾のレジス
タ１１ｍを除き、各レジスタ１１１、１１２の出力を連
結した次のレジスタの入力として、シフトレジスタクロ
ックでシフト動作するレジスタ１１１、１１２、１１ｍ
を設けている。
シフトレジスタ１１０は、高速ＩＣの出力であるデータ
信号を、バスクロックを基本クロックにしてスキャンク
ロックと同期して動作するシフトレジスタクロックで取
り込む最先端のレジスタ１１１を設け、最後尾のレジス
タ１１ｍを除き、各レジスタ１１１、１１２の出力を連
結した次のレジスタの入力として、シフトレジスタクロ
ックでシフト動作するレジスタ１１１、１１２、１１ｍ
を設けている。
【０００７】なお、高速ＩＣを高速ゲートアレイ２００
とし、大容量ＩＣを大容量ゲートアレイ１００としても
よい。
とし、大容量ＩＣを大容量ゲートアレイ１００としても
よい。
【０００８】
【作用】上記に示されたＩＣの内部状態を少数ピンで読
み出しテストする回路においては、従来の回路のように
高速ＩＣ内のレジスタの出力をゲートを介してバスライ
ンに出力する方式では、バスラインのビット数分必要だ
った出力ピンの数が、直列にレジスタの内容を出力する
データ信号ピン１個ですみ、高速ＩＣの使用ピンを減少
することでパッケージを小さくし、価格を低下させる作
用がある。また、低速動作でよいテスト用回路を低価格
の大容量ＩＣに内蔵することで、高価格の高速ＩＣの容
量（規模）を小さくすることができ、大容量ＩＣ及び高
速ＩＣを組み合わせた価格を低下させる作用がある。ま
た、高速ＩＣ内には、スキャンチェイン回路を内蔵し、
スキャンチェインをループさせることにより、外部から
データを与えないで、内部レジスタの状態を元の状態に
戻せる構成になっており、外部からデータを与えるため
のピンを必要としないため、パッケージを小さくし、価
格を低下させる作用がある。また、高速ＩＣと大容量Ｉ
Ｃ間の入出力ピンは、スキャンモード、スキャンクロッ
ク及びデータの３個であり、パッケージを小さくし、価
格を低下させる作用がある。さらに、スキャンチェイン
回路制御部、高速ＩＣの読み出しデータを保持するデー
タ保持用シフトレジスタ及びデータ保持用シフトレジス
タの内容を読み出すバス回路を大容量ＩＣ内に持つこと
により、大容量ＩＣ及び高速ＩＣを組み合わせた価格を
低下させて、高速ＩＣの内部状態の読み出し回路を実現
する作用がある。
み出しテストする回路においては、従来の回路のように
高速ＩＣ内のレジスタの出力をゲートを介してバスライ
ンに出力する方式では、バスラインのビット数分必要だ
った出力ピンの数が、直列にレジスタの内容を出力する
データ信号ピン１個ですみ、高速ＩＣの使用ピンを減少
することでパッケージを小さくし、価格を低下させる作
用がある。また、低速動作でよいテスト用回路を低価格
の大容量ＩＣに内蔵することで、高価格の高速ＩＣの容
量（規模）を小さくすることができ、大容量ＩＣ及び高
速ＩＣを組み合わせた価格を低下させる作用がある。ま
た、高速ＩＣ内には、スキャンチェイン回路を内蔵し、
スキャンチェインをループさせることにより、外部から
データを与えないで、内部レジスタの状態を元の状態に
戻せる構成になっており、外部からデータを与えるため
のピンを必要としないため、パッケージを小さくし、価
格を低下させる作用がある。また、高速ＩＣと大容量Ｉ
Ｃ間の入出力ピンは、スキャンモード、スキャンクロッ
ク及びデータの３個であり、パッケージを小さくし、価
格を低下させる作用がある。さらに、スキャンチェイン
回路制御部、高速ＩＣの読み出しデータを保持するデー
タ保持用シフトレジスタ及びデータ保持用シフトレジス
タの内容を読み出すバス回路を大容量ＩＣ内に持つこと
により、大容量ＩＣ及び高速ＩＣを組み合わせた価格を
低下させて、高速ＩＣの内部状態の読み出し回路を実現
する作用がある。
【０００９】
【実施例】図１に本発明の回路ブロック図を示す。ここ
に示す回路は、目的とする機能のための回路に加えて、
ＩＣ内で使用されているレジスタをスキャンモードのと
きシフトレジスタのように連結し、スキャンクロックに
同期してレジスタの内容が次々と直列のデータ信号とし
て出力されるスキャンチェイン回路２１０を内蔵する高
速ゲートアレイ２００を設け、高速ゲートアレイ２００
から出力されるデータ信号を、スキャンクロックと同期
したバスクロックを元に発生するシフトレジスタクロッ
クで取り込むデータ保持用シフトレジスタ１１０と、デ
ータ保持用シフトレジスタ１１０の出力を、その読み出
す範囲を指定するバス・マシンワードに従ってバス読み
出しデータに出力するバス回路１２０と、バスクロック
を基本クロックとして同期して動作するスキャンモー
ド、スキャンクロック及びシフトレジスタクロックを発
生するスキャンチェイン回路制御部１３０とを内蔵する
大容量ゲートアレイ１００を設けて構成される。
に示す回路は、目的とする機能のための回路に加えて、
ＩＣ内で使用されているレジスタをスキャンモードのと
きシフトレジスタのように連結し、スキャンクロックに
同期してレジスタの内容が次々と直列のデータ信号とし
て出力されるスキャンチェイン回路２１０を内蔵する高
速ゲートアレイ２００を設け、高速ゲートアレイ２００
から出力されるデータ信号を、スキャンクロックと同期
したバスクロックを元に発生するシフトレジスタクロッ
クで取り込むデータ保持用シフトレジスタ１１０と、デ
ータ保持用シフトレジスタ１１０の出力を、その読み出
す範囲を指定するバス・マシンワードに従ってバス読み
出しデータに出力するバス回路１２０と、バスクロック
を基本クロックとして同期して動作するスキャンモー
ド、スキャンクロック及びシフトレジスタクロックを発
生するスキャンチェイン回路制御部１３０とを内蔵する
大容量ゲートアレイ１００を設けて構成される。
【００１０】図２に本発明の詳細なブロック図を示す。
この中で、高速ゲートアレイ２００に内蔵されているス
キャンチェイン回路２１０は、目的とする機能のための
回路を構成する複数のレジスタ２１１、２１２、２１ｍ
を１つのシフトレジスタのように連結するため、各レジ
スタのデータ入力に、目的とする機能のための信号と、
連結するレジスタの出力又は最後尾のレジスタ２１ｍに
ついては最先端のレジスタ２１１の出力とを入力とし
て、スキャンモード信号で選択し各レジスタに入力する
マルチプレクサ２２１、２２２、２２ｍを設け、各レジ
スタのクロック入力に、目的とする機能のためのクロッ
ク信号と、連結するレジスタのシフト動作を実行させる
スキャンクロック信号とを入力として、スキャンモード
信号で選択し各レジスタに入力するマルチプレクサ２３
１、２３２、２３ｍを設け、スキャンモードのとき最先
端のレジスタ２１１の出力をデータ信号として高速ゲー
トアレイ２００の出力端子に出力するゲート２４１を設
けている。
この中で、高速ゲートアレイ２００に内蔵されているス
キャンチェイン回路２１０は、目的とする機能のための
回路を構成する複数のレジスタ２１１、２１２、２１ｍ
を１つのシフトレジスタのように連結するため、各レジ
スタのデータ入力に、目的とする機能のための信号と、
連結するレジスタの出力又は最後尾のレジスタ２１ｍに
ついては最先端のレジスタ２１１の出力とを入力とし
て、スキャンモード信号で選択し各レジスタに入力する
マルチプレクサ２２１、２２２、２２ｍを設け、各レジ
スタのクロック入力に、目的とする機能のためのクロッ
ク信号と、連結するレジスタのシフト動作を実行させる
スキャンクロック信号とを入力として、スキャンモード
信号で選択し各レジスタに入力するマルチプレクサ２３
１、２３２、２３ｍを設け、スキャンモードのとき最先
端のレジスタ２１１の出力をデータ信号として高速ゲー
トアレイ２００の出力端子に出力するゲート２４１を設
けている。
【００１１】一方、大容量ゲートアレイ１００に内蔵さ
れているデータ保持用シフトレジスタ１１０は、高速ゲ
ートアレイ２００の出力であるデータ信号を、バスクロ
ックを基本クロックにしてスキャンクロックと同期して
動作するシフトレジスタクロックで取り込む最先端のレ
ジスタ１１１を設け、最後尾のレジスタ１１ｍを除き、
各レジスタ１１１、１１２の出力を連結した次のレジス
タの入力として、シフトレジスタクロックでシフト動作
するレジスタ１１１、１１２、１１ｍを設けている。
れているデータ保持用シフトレジスタ１１０は、高速ゲ
ートアレイ２００の出力であるデータ信号を、バスクロ
ックを基本クロックにしてスキャンクロックと同期して
動作するシフトレジスタクロックで取り込む最先端のレ
ジスタ１１１を設け、最後尾のレジスタ１１ｍを除き、
各レジスタ１１１、１１２の出力を連結した次のレジス
タの入力として、シフトレジスタクロックでシフト動作
するレジスタ１１１、１１２、１１ｍを設けている。
【００１２】図３に以上の回路の動作をタイミング図で
示し説明する。 高速ゲートアレイ２００は、以下に実行するスキャ
ン動作前に、目的とする機能のための回路を停止する。 バス・マシンワードによって大容量ゲートアレイ１
００にスキャン開始の要求が入力する。 大容量ゲートアレイ１００のスキャンチェイン制御
回路１３０は、高速ゲートアレイ２００に対して、スキ
ャン動作実行中を示すスキャンモード信号と、スキャン
結果であるデータ信号を高速ゲートアレイ２００が大容
量ゲートアレイ１００に出力するタイミングを指定する
スキャンクロック信号とを出力する。 高速ゲートアレイ２００では、スキャンモード信号
及びスキャンクロック信号により、本来それぞれ独立し
て無関係の内部レジスタを直列に接続して動作させ、そ
の内容をデータ信号として大容量ゲートアレイ１００に
出力する。 高速ゲートアレイ２００の内部レジスタが直列に接
続されたとき、最先端のレジスタ２１１の出力は、デー
タ信号として出力すると同時に、最後尾のレジスタ２１
ｍのデータ入力として接続されているため、レジスタは
ループ状態に接続されており、全てのレジスタのデータ
信号への出力が終了すると、各レジスタの状態は、デー
タ読み出し以前の状態に戻る。 大容量ゲートアレイ１００は、スキャンクロックと
同期したシフトレジスタクロックで、高速ゲートアレイ
２００の出力データ信号を、データ保持用シフトレジス
タ１１０に読み込む。 大容量ゲートアレイ１００は、直列に読み込んだ高
速ゲートアレイ２００のレジスタの内容を、並列なデー
タとし、その読み出す範囲を指定するバス・マシンワー
ドに従ってバス読み出しデータとして並列に出力する。
示し説明する。 高速ゲートアレイ２００は、以下に実行するスキャ
ン動作前に、目的とする機能のための回路を停止する。 バス・マシンワードによって大容量ゲートアレイ１
００にスキャン開始の要求が入力する。 大容量ゲートアレイ１００のスキャンチェイン制御
回路１３０は、高速ゲートアレイ２００に対して、スキ
ャン動作実行中を示すスキャンモード信号と、スキャン
結果であるデータ信号を高速ゲートアレイ２００が大容
量ゲートアレイ１００に出力するタイミングを指定する
スキャンクロック信号とを出力する。 高速ゲートアレイ２００では、スキャンモード信号
及びスキャンクロック信号により、本来それぞれ独立し
て無関係の内部レジスタを直列に接続して動作させ、そ
の内容をデータ信号として大容量ゲートアレイ１００に
出力する。 高速ゲートアレイ２００の内部レジスタが直列に接
続されたとき、最先端のレジスタ２１１の出力は、デー
タ信号として出力すると同時に、最後尾のレジスタ２１
ｍのデータ入力として接続されているため、レジスタは
ループ状態に接続されており、全てのレジスタのデータ
信号への出力が終了すると、各レジスタの状態は、デー
タ読み出し以前の状態に戻る。 大容量ゲートアレイ１００は、スキャンクロックと
同期したシフトレジスタクロックで、高速ゲートアレイ
２００の出力データ信号を、データ保持用シフトレジス
タ１１０に読み込む。 大容量ゲートアレイ１００は、直列に読み込んだ高
速ゲートアレイ２００のレジスタの内容を、並列なデー
タとし、その読み出す範囲を指定するバス・マシンワー
ドに従ってバス読み出しデータとして並列に出力する。
【００１３】なお、以上の説明は、一方を比較的低価格
で高速でない大容量ゲートアレイ１００とし、もう一方
を比較的高価格で小容量である高速ゲートアレイ２００
として詳述してきたが、この発明はゲートアレイに限る
ものではなく、一方を比較的低価格であるが高速でない
大容量ＩＣとし、もう一方を比較的高価格であるが小容
量である高速ＩＣとして、双方をバランス良く組み合わ
せて、全体として低価格で高速で大容量の回路構成を実
現するＩＣ全般に及ぶものである。
で高速でない大容量ゲートアレイ１００とし、もう一方
を比較的高価格で小容量である高速ゲートアレイ２００
として詳述してきたが、この発明はゲートアレイに限る
ものではなく、一方を比較的低価格であるが高速でない
大容量ＩＣとし、もう一方を比較的高価格であるが小容
量である高速ＩＣとして、双方をバランス良く組み合わ
せて、全体として低価格で高速で大容量の回路構成を実
現するＩＣ全般に及ぶものである。
【００１４】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。つ
まり、本発明のＩＣの内部状態を少数ピンで読み出しテ
ストする回路においては、従来の回路のように高速ＩＣ
内のレジスタの出力をゲートを介してバスラインに出力
する方式では、バスラインのビット数分必要だった出力
ピンの数が、直列にレジスタの内容を出力するデータ信
号ピン１個ですみ、高速ＩＣの使用ピンを減少すること
でパッケージを小さくし、価格を低下させる効果があ
る。また、低速動作でよいテスト用回路を低価格の大容
量ＩＣに内蔵することで、高価格の高速ＩＣの容量（規
模）を小さくすることができ、大容量ＩＣ及び高速ＩＣ
を組み合わせた価格を低下させる効果がある。また、高
速ＩＣ内には、スキャンチェイン回路を内蔵し、スキャ
ンチェインをループさせることにより、外部からデータ
を与えないで、内部レジスタの状態を元の状態に戻せる
構成になっており、外部からデータを与えるためのピン
を必要としないため、パッケージを小さくし、価格を低
下させる効果がある。また、高速ＩＣと大容量ＩＣ間の
入出力ピンは、スキャンモード、スキャンクロック及び
データの３個であり、パッケージを小さくし、価格を低
下させる効果がある。さらに、スキャンチェイン回路制
御部、高速ＩＣの読み出しデータを保持するデータ保持
用シフトレジスタ及びデータ保持用シフトレジスタの内
容を読み出すバス回路を大容量ＩＣ内に持つことによ
り、大容量ＩＣ及び高速ＩＣを組み合わせた価格を低下
させて、高速ＩＣの内部状態の読み出し回路を実現する
効果がある。
ているので、以下に記載されるような効果を奏する。つ
まり、本発明のＩＣの内部状態を少数ピンで読み出しテ
ストする回路においては、従来の回路のように高速ＩＣ
内のレジスタの出力をゲートを介してバスラインに出力
する方式では、バスラインのビット数分必要だった出力
ピンの数が、直列にレジスタの内容を出力するデータ信
号ピン１個ですみ、高速ＩＣの使用ピンを減少すること
でパッケージを小さくし、価格を低下させる効果があ
る。また、低速動作でよいテスト用回路を低価格の大容
量ＩＣに内蔵することで、高価格の高速ＩＣの容量（規
模）を小さくすることができ、大容量ＩＣ及び高速ＩＣ
を組み合わせた価格を低下させる効果がある。また、高
速ＩＣ内には、スキャンチェイン回路を内蔵し、スキャ
ンチェインをループさせることにより、外部からデータ
を与えないで、内部レジスタの状態を元の状態に戻せる
構成になっており、外部からデータを与えるためのピン
を必要としないため、パッケージを小さくし、価格を低
下させる効果がある。また、高速ＩＣと大容量ＩＣ間の
入出力ピンは、スキャンモード、スキャンクロック及び
データの３個であり、パッケージを小さくし、価格を低
下させる効果がある。さらに、スキャンチェイン回路制
御部、高速ＩＣの読み出しデータを保持するデータ保持
用シフトレジスタ及びデータ保持用シフトレジスタの内
容を読み出すバス回路を大容量ＩＣ内に持つことによ
り、大容量ＩＣ及び高速ＩＣを組み合わせた価格を低下
させて、高速ＩＣの内部状態の読み出し回路を実現する
効果がある。
【図１】本発明の概略を示すブロック図である。
【図２】本発明の詳細なブロック図である。
【図３】本発明の実施例のタイミング図である。
１００ 大容量ゲートアレイ １１０ データ保持用シフトレジスタ １１１、１１２、１１ｍ、２１１、２１２、２１ｍ
レジスタ １２０ バス回路 １３０ スキャンチェイン回路制御部 ２００ 高速ゲートアレイ ２１０ スキャンチェイン回路 ２２１、２２２、２２ｍ、２３１、２３２、２３ｍ
マルチプレクサ ２４１ ゲート
レジスタ １２０ バス回路 １３０ スキャンチェイン回路制御部 ２００ 高速ゲートアレイ ２１０ スキャンチェイン回路 ２２１、２２２、２２ｍ、２３１、２３２、２３ｍ
マルチプレクサ ２４１ ゲート
Claims (4)
- 【請求項１】 目的とする機能のための回路に加えて、
ＩＣ内で使用されているレジスタをスキャンモードのと
きシフトレジスタのように連結し、スキャンクロックに
同期してレジスタの内容が次々と直列のデータ信号とし
て出力されるスキャンチェイン回路（２１０）を内蔵す
る高速ＩＣを設け、 高速ＩＣから出力されるデータ信号を、スキャンクロッ
クと同期したバスクロックを元に発生するシフトレジス
タクロックで取り込むデータ保持用シフトレジスタ（１
１０）と、データ保持用シフトレジスタ（１１０）の出
力を、その読み出す範囲を指定するバス・マシンワード
に従ってバス読み出しデータに出力するバス回路（１２
０）と、バスクロックを基本クロックとして同期して動
作するスキャンモード、スキャンクロック及びシフトレ
ジスタクロックを発生するスキャンチェイン回路制御部
（１３０）とを内蔵する大容量ＩＣを設け、 以上を具備することを特徴とするＩＣの内部状態を少数
ピンで読み出しテストする回路。 - 【請求項２】 高速ＩＣに内蔵されているスキャンチェ
イン回路（２１０）は、目的とする機能のための回路を
構成する複数のレジスタ（２１１、２１２、２１ｍ）を
１つのシフトレジスタのように連結するため、各レジス
タのデータ入力に、目的とする機能のための信号と、連
結するレジスタの出力又は最後尾のレジスタ（２１ｍ）
については最先端のレジスタ（２１１）の出力とを入力
として、スキャンモード信号で選択し各レジスタに入力
するマルチプレクサ（２２１、２２２、２２ｍ）を設
け、 各レジスタのクロック入力に、目的とする機能のための
クロック信号と、連結するレジスタのシフト動作を実行
させるスキャンクロック信号とを入力として、スキャン
モード信号で選択し各レジスタに入力するマルチプレク
サ（２３１、２３２、２３ｍ）を設け、 スキャンモードのとき最先端のレジスタ（２１１）の出
力をデータ信号として高速ＩＣの出力端子に出力するゲ
ート（２４１）を設け、 以上を具備することを特徴とする請求項１記載のＩＣの
内部状態を少数ピンで読み出しテストする回路。 - 【請求項３】 大容量ＩＣに内蔵されているデータ保持
用シフトレジスタ（１１０）は、高速ＩＣの出力である
データ信号を、バスクロックを基本クロックにしてスキ
ャンクロックと同期して動作するシフトレジスタクロッ
クで取り込む最先端のレジスタ（１１１）を設け、 最後尾のレジスタ（１１ｍ）を除き、各レジスタ（１１
１、１１２）の出力を連結した次のレジスタの入力とし
て、シフトレジスタクロックでシフト動作するレジスタ
（１１１、１１２、１１ｍ）を設け、 以上を具備することを特徴とする請求項１記載のＩＣの
内部状態を少数ピンで読み出しテストする回路。 - 【請求項４】 高速ＩＣを高速ゲートアレイ（２００）
とし、大容量ＩＣを大容量ゲートアレイ（１００）とし
た、請求項１、請求項２及び請求項３記載のＩＣの内部
状態を少数ピンで読み出しテストする回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7070822A JPH08240645A (ja) | 1995-03-03 | 1995-03-03 | Ｉｃの内部状態を少数ピンで読み出しテストする回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7070822A JPH08240645A (ja) | 1995-03-03 | 1995-03-03 | Ｉｃの内部状態を少数ピンで読み出しテストする回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08240645A true JPH08240645A (ja) | 1996-09-17 |
Family
ID=13442664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7070822A Withdrawn JPH08240645A (ja) | 1995-03-03 | 1995-03-03 | Ｉｃの内部状態を少数ピンで読み出しテストする回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08240645A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006132329A1 (ja) * | 2005-06-10 | 2006-12-14 | International Business Machines Corporation | マイクロコンピュータ及びそのテスト方法 |
-
1995
- 1995-03-03 JP JP7070822A patent/JPH08240645A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006132329A1 (ja) * | 2005-06-10 | 2006-12-14 | International Business Machines Corporation | マイクロコンピュータ及びそのテスト方法 |
| US7793183B2 (en) | 2005-06-10 | 2010-09-07 | International Business Machines Corporation | Microcomputer and method of testing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020507 |