JPH08241286A - マルチ情報処理システムのクロック同期化システム - Google Patents
マルチ情報処理システムのクロック同期化システムInfo
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- JPH08241286A JPH08241286A JP7045138A JP4513895A JPH08241286A JP H08241286 A JPH08241286 A JP H08241286A JP 7045138 A JP7045138 A JP 7045138A JP 4513895 A JP4513895 A JP 4513895A JP H08241286 A JPH08241286 A JP H08241286A
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- 230000010365 information processing Effects 0.000 claims abstract description 46
- 230000001360 synchronised effect Effects 0.000 description 16
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 2
- 238000003745 diagnosis Methods 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
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- 238000009434 installation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 冗長構成のマルチ情報処理システムにおい
て、各情報処理サブシステム相互の同期を簡単なハード
ウェアで実現し、OSの負担を軽減する。 【構成】 各情報処理サブシステムの同期制御装置にお
いて、マスタとなる系を表示するマスタ表示部29と、
クロック分周用カウンタ25のリセット信号の選択をな
すセレクタ21とを設ける。同期制御部20は、自系の
クロック分周器30のカウンタ25の値をマスタ表示部
29のマスタ表示に対応したマスタの系のカウンタの値
に一致させるために、セレクタ21でカウンタリセット
信号を、当該マスタ系の分周クロックの後縁微分器2
7,28の出力若しくは自系分周クロックのいずれかと
する。
て、各情報処理サブシステム相互の同期を簡単なハード
ウェアで実現し、OSの負担を軽減する。 【構成】 各情報処理サブシステムの同期制御装置にお
いて、マスタとなる系を表示するマスタ表示部29と、
クロック分周用カウンタ25のリセット信号の選択をな
すセレクタ21とを設ける。同期制御部20は、自系の
クロック分周器30のカウンタ25の値をマスタ表示部
29のマスタ表示に対応したマスタの系のカウンタの値
に一致させるために、セレクタ21でカウンタリセット
信号を、当該マスタ系の分周クロックの後縁微分器2
7,28の出力若しくは自系分周クロックのいずれかと
する。
Description
【0001】
【産業上の利用分野】本発明はマルチ情報処理システム
のクロック同期化システムに関し、特に冗長構成とされ
た複数の情報処理サブシステムにより構成されたマルチ
情報処理システムにおけるクロック同期化システムに関
するものである。
のクロック同期化システムに関し、特に冗長構成とされ
た複数の情報処理サブシステムにより構成されたマルチ
情報処理システムにおけるクロック同期化システムに関
するものである。
【0002】
【従来の技術】この種の情報処理システムはいわゆるフ
ォールトトレラント(耐故障)機能を有するものであ
り、CPU(中央処理ユニット)、主記憶装置、更には
周辺制御装置を1単位として情報処理サブシステムとし
て構成し、この単位となる情報処理サブシステムを少な
くとも3個設けて冗長構成とし、これ等3個の情報処理
サブシステムに関する全てのアクセス動作に対して多数
決をとるようにして信頼性を向上せしめるようになって
いる。
ォールトトレラント(耐故障)機能を有するものであ
り、CPU(中央処理ユニット)、主記憶装置、更には
周辺制御装置を1単位として情報処理サブシステムとし
て構成し、この単位となる情報処理サブシステムを少な
くとも3個設けて冗長構成とし、これ等3個の情報処理
サブシステムに関する全てのアクセス動作に対して多数
決をとるようにして信頼性を向上せしめるようになって
いる。
【0003】この種のフォールトトレラント情報処理シ
ステムにおいてフォールトトレラント機能を実現するに
は、大別してソフトウェア依存型とハードウェア依存型
の2とおりがある。前者のソフトウェアに依存するタイ
プでは、アプリケーションもフォールトトレラントを意
識した開発が必要になる。
ステムにおいてフォールトトレラント機能を実現するに
は、大別してソフトウェア依存型とハードウェア依存型
の2とおりがある。前者のソフトウェアに依存するタイ
プでは、アプリケーションもフォールトトレラントを意
識した開発が必要になる。
【0004】後者のハードウェアに依存するタイプで
は、アプリケーションはフォールトトレラントを意識し
た開発は必要ではないが、大型汎用機等に装備されてい
るハードウェアの診断を行うための診断制御装置が、一
般には、低価格化やハードウェアの規模縮小のために装
備されていないことが多いために、OSにより障害診断
等の処理を行うことが必要になる。
は、アプリケーションはフォールトトレラントを意識し
た開発は必要ではないが、大型汎用機等に装備されてい
るハードウェアの診断を行うための診断制御装置が、一
般には、低価格化やハードウェアの規模縮小のために装
備されていないことが多いために、OSにより障害診断
等の処理を行うことが必要になる。
【0005】また、これ等冗長構成の複数の情報処理サ
ブシステムの全てを同期して動作させることが必要にな
るが、この同期処理をやはりOSにより行うことが必要
となる。
ブシステムの全てを同期して動作させることが必要にな
るが、この同期処理をやはりOSにより行うことが必要
となる。
【0006】
【発明が解決しようとする課題】このように、フォール
トトラレント機能をハードウェアに依存するマルチ情報
処理システムでは、障害診断処理や同期処理を、OSに
よりオンライン処理を継続しつつ実行するせしめる必要
があるために、OSそのものに負担がかかり過ぎるとい
う欠点がある。
トトラレント機能をハードウェアに依存するマルチ情報
処理システムでは、障害診断処理や同期処理を、OSに
よりオンライン処理を継続しつつ実行するせしめる必要
があるために、OSそのものに負担がかかり過ぎるとい
う欠点がある。
【0007】そこで、本発明はかかる従来技術の欠点を
解決すべくなされたものであって、その目的とするとこ
ろは、OSの介在なく同期クロックを全ての情報処理サ
ブシステムへ供給可能として、OSの負担軽減を図った
マルチ情報処理システムを提供することにある。
解決すべくなされたものであって、その目的とするとこ
ろは、OSの介在なく同期クロックを全ての情報処理サ
ブシステムへ供給可能として、OSの負担軽減を図った
マルチ情報処理システムを提供することにある。
【0008】
【課題を解決するための手段】本発明によれば、冗長構
成とされた複数の情報処理サブシステムにより構成され
たマルチ情報処理システムにおけるクロック同期化シス
テムであって、前記マルチ情報処理システムの各々は、
外部からの供給クロックをM分周(Mは2以上の整数)
する分周手段と、これ等複数の情報処理サブシステムの
うちいずれがマスタ情報処理サブシステムであるかを示
すマスタ表示手段と、前記マスタ表示手段により表示さ
れたマスタ情報処理サブシステムの分周手段の分周クロ
ックに同期して自己の分周手段のリセット制御を行う制
御手段とを含み、前記マルチ情報処理システムの各々は
自己の分周手段の分周クロックにより動作するよう構成
されていることを特徴とするマルチ情報処理システムの
クロック同期化システムが得られる。
成とされた複数の情報処理サブシステムにより構成され
たマルチ情報処理システムにおけるクロック同期化シス
テムであって、前記マルチ情報処理システムの各々は、
外部からの供給クロックをM分周(Mは2以上の整数)
する分周手段と、これ等複数の情報処理サブシステムの
うちいずれがマスタ情報処理サブシステムであるかを示
すマスタ表示手段と、前記マスタ表示手段により表示さ
れたマスタ情報処理サブシステムの分周手段の分周クロ
ックに同期して自己の分周手段のリセット制御を行う制
御手段とを含み、前記マルチ情報処理システムの各々は
自己の分周手段の分周クロックにより動作するよう構成
されていることを特徴とするマルチ情報処理システムの
クロック同期化システムが得られる。
【0009】また、本発明によれば、前記複数の情報処
理サブシステムの各々には予め優先順位が定められてお
り、前記情報処理サブシステムの各々の制御手段は、シ
ステム動作初期時やマスタ情報処理サブシステムの障害
発生時に前記優先順位に従って自己のマスタ表示手段の
表示制御を行うよう構成されていることを特徴とするマ
ルチ情報処理システムのクロック同期化システムが得ら
れる。
理サブシステムの各々には予め優先順位が定められてお
り、前記情報処理サブシステムの各々の制御手段は、シ
ステム動作初期時やマスタ情報処理サブシステムの障害
発生時に前記優先順位に従って自己のマスタ表示手段の
表示制御を行うよう構成されていることを特徴とするマ
ルチ情報処理システムのクロック同期化システムが得ら
れる。
【0010】更に、本発明によれば、前記分周手段は、
前記外部からの供給クロックをカウントするカウンタ
と、このカウント出力によりセットリセットされるフリ
ップフロップとを有し、前記制御手段は、前記表示手段
により自己の情報処理サブシステムがマスタであると判
定されたとき、前記カウンタを自己のフリップフロップ
の出力によりセットリセットし、他の情報処理サブシス
テムがマスタであると判定されたとき、当該他の情報処
理サブシステムのフリップフロップの出力によりセット
リセットするよう制御することを特徴とするマルチ情報
処理システムのクロック同期化システムが得られる。
前記外部からの供給クロックをカウントするカウンタ
と、このカウント出力によりセットリセットされるフリ
ップフロップとを有し、前記制御手段は、前記表示手段
により自己の情報処理サブシステムがマスタであると判
定されたとき、前記カウンタを自己のフリップフロップ
の出力によりセットリセットし、他の情報処理サブシス
テムがマスタであると判定されたとき、当該他の情報処
理サブシステムのフリップフロップの出力によりセット
リセットするよう制御することを特徴とするマルチ情報
処理システムのクロック同期化システムが得られる。
【0011】
【作用】複数の情報処理サブシステムのうちどれがマス
タであるかを表示するマスタ表示器の表示に従って各情
報処理サブシステムのクロック分周器のリセット制御を
行ってマスタとなる情報処理サブシステムのクロック分
周器の分周動作に他の情報処理サブシステムのクロック
分周器の分周動作を同期制御するようにする。マスタ情
報処理サブシステムに障害が発生すれば、予め設定され
ている優先順位に従って次の優先順位の情報処理サブシ
ステムをマスタとしてマスタ表示器に表示し、この表示
に従って各クロック分周器の同期制御を行うようにす
る。
タであるかを表示するマスタ表示器の表示に従って各情
報処理サブシステムのクロック分周器のリセット制御を
行ってマスタとなる情報処理サブシステムのクロック分
周器の分周動作に他の情報処理サブシステムのクロック
分周器の分周動作を同期制御するようにする。マスタ情
報処理サブシステムに障害が発生すれば、予め設定され
ている優先順位に従って次の優先順位の情報処理サブシ
ステムをマスタとしてマスタ表示器に表示し、この表示
に従って各クロック分周器の同期制御を行うようにす
る。
【0012】
【実施例】以下に、図面を参照しつつ本発明の実施例に
つき詳述する。
つき詳述する。
【0013】図1は本発明の実施例の概略ブロック図で
あり、情報処理サブシステムの冗長数をA系,B系,C
系の3個とした場合の例である。各系は当然に同一構成
であり、情報処理部1A,1B,1Cと、同期制御装置
2A,2B,2Cとを有し、互いに同期をとって同一処
理を実行するものであり、この同期制御のために同期制
御装置2A,2B,2Cが設けられている。
あり、情報処理サブシステムの冗長数をA系,B系,C
系の3個とした場合の例である。各系は当然に同一構成
であり、情報処理部1A,1B,1Cと、同期制御装置
2A,2B,2Cとを有し、互いに同期をとって同一処
理を実行するものであり、この同期制御のために同期制
御装置2A,2B,2Cが設けられている。
【0014】同期制御装置2A,2B,2Cは装置間通
信ケーブル7で接続されている。このケーブル7はマス
タ表示信号とM分周クロックの送受信用ケーブルであ
り、各装置間に送信用2本、受信用2本の合計4本のケ
ーブルで構成されている。クロック供給装置8はこれ等
同期制御装置2A,2B,2Cへ同一のクロックckを
供給している。
信ケーブル7で接続されている。このケーブル7はマス
タ表示信号とM分周クロックの送受信用ケーブルであ
り、各装置間に送信用2本、受信用2本の合計4本のケ
ーブルで構成されている。クロック供給装置8はこれ等
同期制御装置2A,2B,2Cへ同一のクロックckを
供給している。
【0015】各系の同期制御装置2A,2B,2Cは、
クロック供給装置8からクロックckを共通に受けて、
内部の分周器にてM分周(Mは2以上の整数)すること
で同期クロックを生成してクロック供給バス3A,3
B,3Cを夫々介して自系の情報処理部1A,1B,1
Cへ供給するものである。
クロック供給装置8からクロックckを共通に受けて、
内部の分周器にてM分周(Mは2以上の整数)すること
で同期クロックを生成してクロック供給バス3A,3
B,3Cを夫々介して自系の情報処理部1A,1B,1
Cへ供給するものである。
【0016】この場合、各系の同期制御装置の内部分周
器の分周動作を、A系,B系,C系の3個の情報処理サ
ブシステムのうちマスタとなる系の同期制御装置におけ
る分周器の分周動作に全て同期制御せしめることで、自
動的に3つの系のクロック同期が可能となるようにして
いる。
器の分周動作を、A系,B系,C系の3個の情報処理サ
ブシステムのうちマスタとなる系の同期制御装置におけ
る分周器の分周動作に全て同期制御せしめることで、自
動的に3つの系のクロック同期が可能となるようにして
いる。
【0017】尚、4A,4B,4Cはデータバスを示し
ている。
ている。
【0018】図2は図1のA系の情報処理部1Aの例を
示しており、他系の情報処理部についても同一の構成で
ある。情報処理部はCPU10、主記憶11、周辺制御
装置12を有し、共に同期クロックにより動作するもの
であり、内部バス13により相互接続されている。
示しており、他系の情報処理部についても同一の構成で
ある。情報処理部はCPU10、主記憶11、周辺制御
装置12を有し、共に同期クロックにより動作するもの
であり、内部バス13により相互接続されている。
【0019】図3は図1のA系の同期制御装置2Aの構
成を示しており、他系の情報処理部についても同一の構
成である。同期制御部20は同期制御を司るための本体
部であり、分周器30は供給されたクロックckをM分
周するものであり、クロックckをカウントするカウン
タ25と、このカウント出力によりセットリセットされ
るF/F(フリップフロップ)26とからなっている。
このF/F26の出力がM分周クロックとなって自系情
報処理部への動作クロックとなると共に、他系へも供給
されている。
成を示しており、他系の情報処理部についても同一の構
成である。同期制御部20は同期制御を司るための本体
部であり、分周器30は供給されたクロックckをM分
周するものであり、クロックckをカウントするカウン
タ25と、このカウント出力によりセットリセットされ
るF/F(フリップフロップ)26とからなっている。
このF/F26の出力がM分周クロックとなって自系情
報処理部への動作クロックとなると共に、他系へも供給
されている。
【0020】このカウンタ25のリセットをなすリセッ
トタイミングを選択するためのセレクタ21が設けられ
ており、このセレクタ21の選択制御は同期制御部20
により行われる。
トタイミングを選択するためのセレクタ21が設けられ
ており、このセレクタ21の選択制御は同期制御部20
により行われる。
【0021】A〜C系のどの系がマスタであるかを示す
ためにマスタ表示部29が設けられており、F/F22
〜24からなっている。F/F22は自系(A系)がマ
スタであるとを宣言されたときに同期制御部20により
セットされるものであり、F/F23はB系がマスタで
あるとを宣言されたときにB系よりセットされ、F/F
24はC系がマスタであるとを宣言されたときにC系よ
りセットされる。
ためにマスタ表示部29が設けられており、F/F22
〜24からなっている。F/F22は自系(A系)がマ
スタであるとを宣言されたときに同期制御部20により
セットされるものであり、F/F23はB系がマスタで
あるとを宣言されたときにB系よりセットされ、F/F
24はC系がマスタであるとを宣言されたときにC系よ
りセットされる。
【0022】セレクタ21の3入力には、分周器30の
M分周クロック(F/F26の出力でもある)と、他系
であるB,C系からの各分周クロックの後縁微分器2
7,28による微分出力とが供給されている。
M分周クロック(F/F26の出力でもある)と、他系
であるB,C系からの各分周クロックの後縁微分器2
7,28による微分出力とが供給されている。
【0023】同期制御部20はマスタ表示部29の各F
/Fのセット内容を基にマスタ系がどれであるかを判定
して、他系がマスタの場合には、マスタ系のカウンタと
自系のカウンタ25とが同一値を刻むように自系のカウ
ンタ25に対してリセット信号を供給制御するものであ
り、そのためにセレクタ21を制御する機能を有してい
る。また、同期制御装置間信号であるマスタ表示信号と
M分周クロックとを監視し、マスタ系が障害等で動作停
止したときに、自系がマスタを引き継ぐ場合には、マス
タ表示F/F22をセットし、セレクタ21を新たなマ
スタになるべき系に切り替える機能を有する。
/Fのセット内容を基にマスタ系がどれであるかを判定
して、他系がマスタの場合には、マスタ系のカウンタと
自系のカウンタ25とが同一値を刻むように自系のカウ
ンタ25に対してリセット信号を供給制御するものであ
り、そのためにセレクタ21を制御する機能を有してい
る。また、同期制御装置間信号であるマスタ表示信号と
M分周クロックとを監視し、マスタ系が障害等で動作停
止したときに、自系がマスタを引き継ぐ場合には、マス
タ表示F/F22をセットし、セレクタ21を新たなマ
スタになるべき系に切り替える機能を有する。
【0024】かかる構成において、システム立ち上げ時
には、各同期制御装置内のカウンタ25のカウント値を
全て同一に揃えておくことで、以降システムを構成する
系の間で同期したクロックを各系の情報処理部へ供給し
続けることができる。システム立ち上げ時、A〜C系の
同期制御装置内のカウンタ25の値は必ずしも全て同一
に揃っているとは限らない。そこで、マスタである系を
定め、その系のカウンタの値に他系のカウンタ値を揃え
る制御が必要となる。
には、各同期制御装置内のカウンタ25のカウント値を
全て同一に揃えておくことで、以降システムを構成する
系の間で同期したクロックを各系の情報処理部へ供給し
続けることができる。システム立ち上げ時、A〜C系の
同期制御装置内のカウンタ25の値は必ずしも全て同一
に揃っているとは限らない。そこで、マスタである系を
定め、その系のカウンタの値に他系のカウンタ値を揃え
る制御が必要となる。
【0025】この場合の同期制御部20の動作を図5の
フロートャートを参照しつつ説明する。A〜C系はシス
テム立ち上げ時にマスタ表示部29の各F/F22〜2
4を監視し(ステップ51)、共にセットされていなけ
れば、マスタ表示F/F22をセットし、自系がマスタ
であることを宣言する(ステップ52)。
フロートャートを参照しつつ説明する。A〜C系はシス
テム立ち上げ時にマスタ表示部29の各F/F22〜2
4を監視し(ステップ51)、共にセットされていなけ
れば、マスタ表示F/F22をセットし、自系がマスタ
であることを宣言する(ステップ52)。
【0026】自系がマスタであることを宣言してF/F
22をセットした場合、このF/F22のマスタ表示が
他系のマスタ表示部のF/Fへセットされるまでには1
T(クロックの1周期に相当)かかるために(図4のタ
イミングチャート参照)、同期制御部20はマスタ表示
F/F22をセットした次のクロックサイクルで他系の
F/F23,24を監視する(ステップ53)。
22をセットした場合、このF/F22のマスタ表示が
他系のマスタ表示部のF/Fへセットされるまでには1
T(クロックの1周期に相当)かかるために(図4のタ
イミングチャート参照)、同期制御部20はマスタ表示
F/F22をセットした次のクロックサイクルで他系の
F/F23,24を監視する(ステップ53)。
【0027】F/F23,24が共にセットされていな
ければ、そのままマスタとなりいずれか一方でもセット
されていれば、同時にマスタ宣言をしたことになり、よ
って予め優先順位A>B>Cのように定めておき、優先
順位の低い系がマスタ宣言を取り消し(ステップ5
4)、改めてマスタにカウント値を同期させる制御動作
に入る。
ければ、そのままマスタとなりいずれか一方でもセット
されていれば、同時にマスタ宣言をしたことになり、よ
って予め優先順位A>B>Cのように定めておき、優先
順位の低い系がマスタ宣言を取り消し(ステップ5
4)、改めてマスタにカウント値を同期させる制御動作
に入る。
【0028】この場合の動作はステップ55に従って行
われる。すなわち、マスタ表示部29のF/Fを参照し
て、マスタ宣言している系から送られているM分周クロ
ックの後縁微分器をセレクタ21で選択して、これを自
系のカウンタ25のリセットとするのである。この場
合、図4に示すように、クロック波形がハイからローに
切り替わる立ち下りタイミング(後縁微分による)で自
系カウンタ25に対してリセット信号が送出される。こ
れにより、自系カウンタ25は以後マスタと同じ値を刻
み、システムを構成する全ての同期制御装置内のカウン
タもまた同一の値を刻むことになり、同期が確立するの
である。
われる。すなわち、マスタ表示部29のF/Fを参照し
て、マスタ宣言している系から送られているM分周クロ
ックの後縁微分器をセレクタ21で選択して、これを自
系のカウンタ25のリセットとするのである。この場
合、図4に示すように、クロック波形がハイからローに
切り替わる立ち下りタイミング(後縁微分による)で自
系カウンタ25に対してリセット信号が送出される。こ
れにより、自系カウンタ25は以後マスタと同じ値を刻
み、システムを構成する全ての同期制御装置内のカウン
タもまた同一の値を刻むことになり、同期が確立するの
である。
【0029】ステップ51において、他系が既にマスタ
を宣言していれば、同様に自系のカウンタ25の値をマ
スタ系のそれと同一の値を刻むように制御する必要があ
り、ステップ55へ移行する。
を宣言していれば、同様に自系のカウンタ25の値をマ
スタ系のそれと同一の値を刻むように制御する必要があ
り、ステップ55へ移行する。
【0030】マスタである系が障害や保守等で動作停止
した場合、マスタの引継ぎが必要になる。これは、残余
の系の一つをマスタとして定義することにより、障害や
保守等で動作停止してシステムから切り離された系を再
度組み込む場合に、システム立ち上げ時と同様にマスタ
に対して自系カウンタを同期させることができるように
するためである。
した場合、マスタの引継ぎが必要になる。これは、残余
の系の一つをマスタとして定義することにより、障害や
保守等で動作停止してシステムから切り離された系を再
度組み込む場合に、システム立ち上げ時と同様にマスタ
に対して自系カウンタを同期させることができるように
するためである。
【0031】マスタの引継ぎは図6に、示すように、マ
スタがどの系であるかによってマスタを引き継ぐ系が1
つだけ定まる。例えば、(a)に示す如く、N=3の場
合、A系がマスタであったとき、A系に障害が発生して
動作停止すると、マスタはB系に引き継がれる。
スタがどの系であるかによってマスタを引き継ぐ系が1
つだけ定まる。例えば、(a)に示す如く、N=3の場
合、A系がマスタであったとき、A系に障害が発生して
動作停止すると、マスタはB系に引き継がれる。
【0032】しかし、マスタを引き継ぐべき系が既にシ
ステムから切り離されている場合がある。このとき、
(b)に示す如く、例えば、N=4の場合、A系がマス
タ時にB系が故障でシステムから切り離されると、C系
はマスタ引き継ぎ元をB系からA系へ切り替える(点
線)。当然、A系やD系もM分周クロックを監視するこ
とにより、B系がシステムから切り離されていることを
認識することができる。これにより、マスタであるA系
が停止し、マスタを引き継ぐべきB系がシステムより切
り離されていても、C系がマスタを引き継ぐことができ
ることになる。
ステムから切り離されている場合がある。このとき、
(b)に示す如く、例えば、N=4の場合、A系がマス
タ時にB系が故障でシステムから切り離されると、C系
はマスタ引き継ぎ元をB系からA系へ切り替える(点
線)。当然、A系やD系もM分周クロックを監視するこ
とにより、B系がシステムから切り離されていることを
認識することができる。これにより、マスタであるA系
が停止し、マスタを引き継ぐべきB系がシステムより切
り離されていても、C系がマスタを引き継ぐことができ
ることになる。
【0033】図7はこの様な場合の同期制御部20の動
作を示すフローチャートである。スレーブ系はマスタ表
示部29のF/F22〜24及び各系からのM分周クロ
ックを常時監視しておりマスタより送出されてくるマス
タ表示信号がなくなると、マスタ系の障害発生と判断し
(ステップ71)、自系がマスタを引き継ぐ系かどうか
を図6に示した優先順位に従って判定し(ステップ7
4)、そうであれば、直ちにF/F22をセットし、セ
レクタ21を制御してカウンタ25のリセット信号とし
て自系のM分周クロックを選択するようにする(ステッ
プ75)。
作を示すフローチャートである。スレーブ系はマスタ表
示部29のF/F22〜24及び各系からのM分周クロ
ックを常時監視しておりマスタより送出されてくるマス
タ表示信号がなくなると、マスタ系の障害発生と判断し
(ステップ71)、自系がマスタを引き継ぐ系かどうか
を図6に示した優先順位に従って判定し(ステップ7
4)、そうであれば、直ちにF/F22をセットし、セ
レクタ21を制御してカウンタ25のリセット信号とし
て自系のM分周クロックを選択するようにする(ステッ
プ75)。
【0034】そうでなければ、セレクタ21を制御して
マスタとなる系のM分周クロックの後縁微分出力をカウ
ンタのリセット信号として選択する(ステップ76)。
マスタとなる系のM分周クロックの後縁微分出力をカウ
ンタのリセット信号として選択する(ステップ76)。
【0035】尚、ステップ71において、マスタ系に障
害がなければ、マスタを引き継ぐべき系が他に存在する
かどうかを常時判断し(ステップ72)、存在すれば、
マスタを変更する制御動作に入る(ステップ73)。
害がなければ、マスタを引き継ぐべき系が他に存在する
かどうかを常時判断し(ステップ72)、存在すれば、
マスタを変更する制御動作に入る(ステップ73)。
【0036】
【発明の効果】以上述べた様に、本発明によれば、マス
タ系を1つの系に定める場合、ソフトウェアの介入なく
簡単なハードウェアにて実現しているので、マスタ系に
障害が発生して動作停止したとしてもOSの介在なしに
マスタの引き継ぎを行うことができ、システムクロック
の供給停止なくシステムを稼働し続けることが可能とな
るという効果がある。
タ系を1つの系に定める場合、ソフトウェアの介入なく
簡単なハードウェアにて実現しているので、マスタ系に
障害が発生して動作停止したとしてもOSの介在なしに
マスタの引き継ぎを行うことができ、システムクロック
の供給停止なくシステムを稼働し続けることが可能とな
るという効果がある。
【0037】また、システム構成より切り離されていた
系を再組み込みする場合にも、特別なハードウェア機能
の追加やソフトウェアの制御を行うことなく、再組み込
みが容易に可能になるという効果がある。
系を再組み込みする場合にも、特別なハードウェア機能
の追加やソフトウェアの制御を行うことなく、再組み込
みが容易に可能になるという効果がある。
【図面の簡単な説明】
【図1】本発明の実施例の概略構成図である。
【図2】図1の情報処理部の構成例を示す図である。
【図3】図1の同期制御装置の構成例を示す図である。
【図4】図3の同期制御装置内のカウンタの同期制御態
様を示すタイミングチャートである。
様を示すタイミングチャートである。
【図5】同期制御部のマスタ決定時の動作を示すフロー
チャートである。
チャートである。
【図6】マスタ引き継ぎ時の相対関係を示した図であ
る。
る。
【図7】同期制御部のマスタ引き継ぎ時の動作を示すフ
ローチャートである。
ローチャートである。
1A,1B,1C 情報処理部 2A,2B,2C 同期制御部 8 クロツク供給装置 10 CPU 11 主記憶 12 周辺制御装置 13 内部バス 20 同期制御部 21 セレクタ 22〜24,26 F/F(フリップフロップ) 25 カウンタ 27,28 後縁微分器 29 マスタ表示部 30 M分周器
Claims (3)
- 【請求項1】 冗長構成とされた複数の情報処理サブシ
ステムにより構成されたマルチ情報処理システムにおけ
るクロック同期化システムであって、 前記マルチ情報処理システムの各々は、 外部からの供給クロックをM分周(Mは2以上の整数)
する分周手段と、 これ等複数の情報処理サブシステムのうちいずれがマス
タ情報処理サブシステムであるかを示すマスタ表示手段
と、 前記マスタ表示手段により表示されたマスタ情報処理サ
ブシステムの分周手段の分周クロックに同期して自己の
分周手段のリセット制御を行う制御手段とを含み、 前記マルチ情報処理システムの各々は自己の分周手段の
分周クロックにより動作するよう構成されていることを
特徴とするマルチ情報処理システムのクロック同期化シ
ステム。 - 【請求項2】 前記複数の情報処理サブシステムの各々
には予め優先順位が定められており、前記情報処理サブ
システムの各々の制御手段は、 システム動作初期時やマスタ情報処理サブシステムの障
害発生時に前記優先順位に従って自己のマスタ表示手段
の表示制御を行うよう構成されていることを特徴とする
請求項1記載のマルチ情報処理システムのクロック同期
化システム。 - 【請求項3】 前記分周手段は、前記外部からの供給ク
ロックをカウントするカウンタと、このカウント出力に
よりセットリセットされるフリップフロップとを有し、
前記制御手段は、前記表示手段により自己の情報処理サ
ブシステムがマスタであると判定されたとき、前記カウ
ンタを自己のフリップフロップの出力によりセットリセ
ットし、他の情報処理サブシステムがマスタであると判
定されたとき、当該他の情報処理サブシステムのフリッ
プフロップの出力によりセットリセットするよう制御す
ることを特徴とする請求項2記載のマルチ情報処理シス
テムのクロック同期化システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7045138A JPH08241286A (ja) | 1995-03-06 | 1995-03-06 | マルチ情報処理システムのクロック同期化システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7045138A JPH08241286A (ja) | 1995-03-06 | 1995-03-06 | マルチ情報処理システムのクロック同期化システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08241286A true JPH08241286A (ja) | 1996-09-17 |
Family
ID=12710931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7045138A Pending JPH08241286A (ja) | 1995-03-06 | 1995-03-06 | マルチ情報処理システムのクロック同期化システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08241286A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7519856B2 (en) | 2004-12-21 | 2009-04-14 | Nec Corporation | Fault tolerant system and controller, operation method, and operation program used in the fault tolerant system |
| JP2011130276A (ja) * | 2009-12-18 | 2011-06-30 | Oki Semiconductor Co Ltd | 同期処理システム及び半導体集積回路 |
| JP2014075829A (ja) * | 2013-12-05 | 2014-04-24 | Lapis Semiconductor Co Ltd | 同期処理システム及び半導体集積回路 |
-
1995
- 1995-03-06 JP JP7045138A patent/JPH08241286A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7519856B2 (en) | 2004-12-21 | 2009-04-14 | Nec Corporation | Fault tolerant system and controller, operation method, and operation program used in the fault tolerant system |
| JP2011130276A (ja) * | 2009-12-18 | 2011-06-30 | Oki Semiconductor Co Ltd | 同期処理システム及び半導体集積回路 |
| US9058789B2 (en) | 2009-12-18 | 2015-06-16 | Lapis Semiconductor Co., Ltd. | Synchronous processing system and semiconductor integrated circuit |
| US9882569B2 (en) | 2009-12-18 | 2018-01-30 | Lapis Semiconductor Co., Ltd. | Synchronous processing system and semiconductor integrated circuit |
| JP2014075829A (ja) * | 2013-12-05 | 2014-04-24 | Lapis Semiconductor Co Ltd | 同期処理システム及び半導体集積回路 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010703 |